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WO2018162805A1 - Puce electronique - Google Patents

Puce electronique Download PDF

Info

Publication number
WO2018162805A1
WO2018162805A1 PCT/FR2017/050519 FR2017050519W WO2018162805A1 WO 2018162805 A1 WO2018162805 A1 WO 2018162805A1 FR 2017050519 W FR2017050519 W FR 2017050519W WO 2018162805 A1 WO2018162805 A1 WO 2018162805A1
Authority
WO
WIPO (PCT)
Prior art keywords
bars
buried
detection circuit
electronic chip
chip according
Prior art date
Application number
PCT/FR2017/050519
Other languages
English (en)
Inventor
Alexandre Sarafianos
Jimmy Fort
Thierry Soude
Original Assignee
Stmicroelectronics (Rousset) Sas
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stmicroelectronics (Rousset) Sas filed Critical Stmicroelectronics (Rousset) Sas
Priority to EP17748817.8A priority Critical patent/EP3593380A1/fr
Priority to PCT/FR2017/050519 priority patent/WO2018162805A1/fr
Priority to US15/916,183 priority patent/US10685923B2/en
Publication of WO2018162805A1 publication Critical patent/WO2018162805A1/fr

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/57—Protection from inspection, reverse engineering or tampering
    • H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G01R31/2637—Circuits therefor for testing other individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Definitions

  • the present application relates to electronic chips, and in particular electronic chips secured against hacker attacks.
  • Chips containing confidential information are susceptible to hacker attacks to determine the operation of the chip and to extract the confidential information. To make such attacks, the hacker has several methods.
  • fault injection attack the pirate scans the surface of the chip in operation with a laser beam that disrupts the activity of the chip.
  • the observation of the consequences of these disturbances, called faults, allows the pirate to carry out his attack.
  • the hacker can also make contacts on the chip and apply potentials.
  • the hacker may also have a coil near the surface of the chip to emit electromagnetic interference.
  • the pirate can burn part of the back side of an electronic chip. From the engraved part, the pirate can use an ion beam to burn cavities of a few micrometers in diameter to circuit elements located on the front face. These elements may be components such as transistors, diodes, or conductive tracks connecting these components. After creating electrical contacts through these cavities, the pirate operates the chip to carry out its attack.
  • an embodiment provides an electronic chip comprising a plurality of buried doped bars and comprising a circuit for detecting an anomaly of an electrical characteristic of the bars.
  • the bars are of a first type of conductivity and are buried in a substrate of a second conductivity type under the lower level of boxes of the first conductivity type, electronic circuit elements being formed in and on the substrate and in and on the caissons.
  • each end of each buried bar is provided with a contact.
  • the bars are buried under an overdoped region of conductivity type opposite to the conductivity type of the bars.
  • the buried bars are connected in series between first and second nodes, the chip further comprising a circuit for detecting an electrical discontinuity between the first and second nodes.
  • the discontinuity detection circuit is adapted to apply a signal on the first node and to detect the absence of signal transmission on the second node.
  • the chip comprises a carrier injection detection circuit adapted to bias the buried bars connected to each other and to detect an anomaly of the bias current of the buried bars.
  • the chip comprises a resistive element traversed by the bias current and a circuit for detecting a voltage across the resistive element.
  • the chip comprises a circuit for detecting a resistance value anomaly between two end contacts of each buried bar.
  • each of the buried bars has a contact coupled to a source of current, a reference potential being applied to another contact of the bar, the chip further comprising for each of the bars a detection circuit of a anomaly of the voltage between the contacts of the bar.
  • said detection circuit comprises a discontinuity detection circuit, a carrier injection detection circuit, and a resistance variation detection circuit.
  • step a) comprises a boron implantation at a dose of between 1.5 * 10 12 and 2.5 * 10 12 ions / cm 2 with an energy greater than 3500 keV.
  • the method further comprises a step a1) of forming, above the level of the buried bars, an overdoped region of the second type of conductivity.
  • Figure 1 is a partial schematic perspective view of an embodiment of an electronic chip protected against attacks
  • FIGS. 2 and 3 detail examples of detection circuits coupled to buried bars
  • Figure 4 details a detection circuit connected to a buried bar
  • FIG. 5 schematically represents a chip combining the detection circuits described with reference to FIGS. 2, 3 and 4.
  • FIG. 1 is a partial schematic perspective view of an embodiment of an electronic chip protected against attacks.
  • the chip comprises a p-type doped semiconductor substrate 3 including N-type doped portions.
  • the other elements of the chip are not shown in FIG. 1.
  • N-type doped boxes 5 are situated in the upper part of the substrate 3. In the example shown, the boxes 5 form parallel strips separated by P-type portions 7.
  • the substrate 3 is connected to a ground GND whose potential serves as a reference.
  • Unrepresented elements of electronic circuits of the chip, such as transistors interconnected by conductive tracks, are formed in and on the caissons 5 and the portions 7.
  • the circuits are for example logic circuits which contain wished confidential information. by a pirate.
  • the chip comprises N-type doped bars 9, buried in the substrate 3, parallel and arranged at regular intervals below the lower level of the boxes 5.
  • the bars are separated from the boxes 5 by portions 10 of the substrate.
  • Each buried bar 9 is thus separated from the other bars 9 and caissons 5 by P type doped portions.
  • Each of the two ends of each bar 9 is surmounted by an N-type doped contact zone 11 which connects the bar to the upper surface of the substrate.
  • Each contact zone 11 is provided with a contact 13.
  • the buried bars 9 are arranged between two levels located at depths included between 1 and 5 ym below the upper surface.
  • the bars 9 may be oriented in a direction perpendicular to the direction of the strips formed by the boxes or may be oriented in another direction.
  • the bars 9 have a horizontal dimension perpendicular to their orientation, or width, between 1 and 5 ⁇ m.
  • the width of the space between the bars 9 can be between 1 and 5 ⁇ m.
  • the buried bars 9 may be formed by ion implantation before the contact zones 11 and the caissons 5 are formed.
  • the buried bars 9 are obtained by implantation of boron at a dose of between 1 , 5 * 1 ⁇ 12 and 2.5 * 1 ⁇ 12 ions / cm 2 with an energy greater than 3500 keV.
  • all of the parts 10 can be the target of an additional P-type doping for the buried regions are created on-doped P-type doping ⁇ portions 10 ensures more safety that the bars 9 are separated from the caissons 5 by P type doped regions.
  • the additional doping can be obtained by ion implantation of phosphorus at a dose of between 1.5 * 10 12 and 2.5 * 10 12 ions / cm 2 and with an energy between 4500 and 5500 keV.
  • the buried caissons can be connected to different detection circuits included in the chip. These detection circuits are detailed in the following figures.
  • FIG. 2 details an example of a discontinuity detection circuit 17 coupled to the buried bars 9.
  • the buried bars 9 are represented in plan view provided with the contact zones 11 and the contacts 13.
  • the buried bars 9 are connected in series between 13A and 13B contacts by links 15 arranged between contacts 13 of neighboring bars 9.
  • the detection circuit 17 comprises a flip-flop 20 whose clock input CLK is coupled to the contact 13A.
  • a positive potential V DD is applied to the data input D of the flip-flop 20.
  • the output Q of the flip-flop 20 is coupled to a Process circuit input (PROC) 22.
  • Pulse generating circuit (PULSE) 24 has an output 26 coupled to contact 13B.
  • the circuits 22 and 24 are activated by a TEST1 signal.
  • the signal TEST1 is activated during a test phase.
  • the test phase takes place for example during a boot phase of the chip.
  • the output of the flip-flop 20 and the output of the pulse generation circuit 24 are at a low level.
  • the pulse generation circuit 24 momentarily applies a high potential level to the contact 13A.
  • the processing circuit 22 activates an alert signal A1 if the potential at the output of the flip-flop 20 is always at the low level.
  • the high potential level momentarily applied to the contact 13A constitutes a pulse signal which is found on the clock input of the flip-flop.
  • the potential at the output of the rocker goes to a high level and remains at this level in the rest of the test phase. No Al signal is therefore emitted during the test phase. Outside the test phase, the processing circuit 22 is deactivated and no signal A1 is emitted.
  • the pirate makes an opening 28 of a few micrometers in width to access elements of the chip circuits located on the front side.
  • the widths of the bars 9 and the spaces between the bars 9 are smaller than the width of the opening 28, and thus the opening 28 interrupts at least one of the buried bars 9 and creates a discontinuity therein.
  • the pirate makes the chip work.
  • the TEST1 signal is activated.
  • the pulse signal is not transmitted to the negative input, which causes the transmission of a signal Al.
  • the detection circuit 17 thus detects an electrical discontinuity in the bars 9 connected in series.
  • the signal Al is used by the chip to take countermeasures such as suspending or stopping its activity or destroying confidential information contained therein.
  • the chip is therefore protected against focused ion beam attacks.
  • FIG. 3 details an example of a charge carrier injection detection circuit 32 coupled to buried bars 9 represented in a view from above.
  • the buried bars 9 are connected in series by links 15 between contacts 13A and 13B.
  • the contact 13B is not connected.
  • the detection circuit 32 comprises:
  • a switch 34 coupling the contact 13A with a node 36 and controlled by a signal TEST2;
  • a resistor 35 located between the node 36 and a node 38 on which a VDD potential is applied;
  • a comparator 42 whose positive input is coupled to node 36 and the negative input is coupled to node 38;
  • a comparator 44 whose positive input is coupled to the node 38 and the negative input is coupled to the node 36;
  • the comparators 42 and 44 being fed between the potential VDD and the mass.
  • the signal TEST2 is activated.
  • the switch 34 is on, and the buried bars 9 are biased to the potential VDD through the resistor 35.
  • the substrate 3 is connected to ground, the PN junctions between the bars 9 and the substrate are blocked. As a result, no current flowing to or from the bars, or bias current, flows into the resistor 35.
  • Each of the comparators 42 and 44 is designed so that its output is not activated when its inputs are at the same potential, and no signal A2 is produced.
  • the laser beam causes photoinjection of carriers into an illuminated portion of PN junction between the bars 9 and the substrate 3.
  • a bias current then flows through the resistor 35 and causes the emission of the alert signal A2.
  • the alert signal A2 can be used to stop the chip or destroy confidential information.
  • the operation of the carrier injection detection circuit 32 is identical to protect the chip against the injection of faults by a pirate who applies potentials to contacts added to the chip or which causes electromagnetic disturbances by means of a coil. .
  • the comparators 42 and 44 detect a voltage across the resistor 35. When a fault produces a bias current from the bars 9, the comparator 42 is the origin of a signal A2. When a polarization current caused by a fault flows towards the bars 9, the comparator 44 detects this current and a signal A2 appears.
  • the chip is advantageously protected against any type of fault injection attack carried out by the injection of charge carriers.
  • FIG. 4 represents a buried bar 9 connected to a resistance variation detection circuit 50.
  • the chip may comprise a detection circuit for each buried bar.
  • the ends of the bar 9 are provided with 13C and 13D contacts.
  • the detection circuit 50 comprises:
  • a switch 52 coupling the contact 13C to ground GND;
  • a switch 54 coupling the contact 13D to a node 56;
  • a comparator 62 whose positive input is coupled to the node 56 and whose negative input is an application node of a threshold potential.
  • the current source 58 and the switches 52 and 54 are controlled by a signal TEST3.
  • the output of the comparator 62 corresponds to an alert signal A3.
  • the comparator 62 detects an anomaly of the voltage between the end contacts of the bar.
  • a test phase is planned during the start of the chip. During the test phase, each TEST3 signal is activated successively. When the signal TEST3 of a detection circuit is activated, a current is injected by the current source 58 into the buried bar 9 connected to the circuit.
  • the resistance of the buried bar 9 is such that the voltage drop between the contacts 13C and 13D remains below the threshold. No signal is emitted.
  • FIG. 5 shows buried bars 9 connected to a combination of the discontinuity detection, carrier injection and resistance value variation circuits previously described.
  • Each buried bar 9 has its ends coupled to a detection circuit 50 (DET3) of a variation of the resistance of the bar.
  • the buried bars 9 can be connected in series between a contact 13A and a contact 13B by a set of switches 72.
  • the contact 13A is coupled to a detection circuit 32 (DET2) of an anomaly of the polarization current of the bars 9
  • a switch 74 couples the contact 13B to a detection circuit 17 (DET1) of an electrical discontinuity of the bars 9 between the contacts 13A and 13B.
  • the switches 72 When starting the chip, in a first step, the switches 72 are turned on and the TEST1 signal is activated. In a second step, the switches 72 are open to isolate each bar 9 and TEST3 signals are activated successively. During operation of the chip, the switches 72 are turned on and the test signal TEST2 is activated to protect the chip.
  • the pirate modifies an electrical characteristic of all the bars or one of the bars, this characteristic being an electrical continuity, a polarization current or the value of a resistance.
  • a detection circuit By detecting an anomaly of this electrical characteristic, a detection circuit emits an alert signal to counter the attempted attack.
  • the chip is thus advantageously protected against all types of attacks by injection of faults and against attacks by focused ion beam.
  • the elements dedicated to the security of the chip occupy the surface of two detection circuits 17 and 32 for the entire chip and a circuit 50 of very simple structure for each of the bars. So the part of the surface of the chip dedicated to security is advantageously reduced, and may represent less than 1% of the chip surface.
  • detection circuits detect anomalies of electrical continuity, polarization current and electrical resistance.
  • chips may be equipped with anomaly detection circuits of other electrical characteristics of the buried bars, which may be modified during attempted attacks.
  • a P-type doped substrate contains N-type doped buried bars 9 located below the wells, it is possible to reverse the conductivity types. The essential thing is that each buried bar is separated from the other bars and caissons by regions of a conductivity type opposite to that of the bars.
  • the circuit 32 detects an anomaly of the bias current of buried bars connected in series, it is possible, as an alternative, to connect together the buried bars of any what other way, for example in parallel.
  • each buried bar 9 is connected to a dedicated detection circuit 50
  • a common detection circuit is successively coupled to several bars. buried, or in which a detection circuit detects an anomaly of the resistance of several bars connected in series.
  • a resistance anomaly is detected by a detection circuit 50 when the resistance of a buried bar 9 is greater than a threshold.
  • a resistance anomaly is detected by a circuit common to two buried bars when the difference between the resistances of the two bars is greater than a threshold.
  • the buried bars are connected in series by links.
  • these bonds can be replaced by doped portions of the same type as the buried bars, these portions being able to be buried and formed simultaneously with the buried bars.

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Abstract

L'invention concerne une puce électronique comprenant une pluralité de barres dopées enterrées (9) et un circuit de détection d'une anomalie d'une caractéristique électrique des barres.

Description

PUCE ELECTRONIQUE
Domaine
La présente demande concerne les puces électroniques, et en particulier des puces électroniques sécurisées contre des attaques de pirates.
Exposé de 1 ' art antérieur
Des puces électroniques contenant des informations confidentielles, telles que des données de cartes bancaires, sont susceptibles de subir des attaques de pirates visant à déterminer le fonctionnement de la puce et à en extraire les informations confidentielles. Pour réaliser de telles attaques, le pirate dispose de plusieurs méthodes.
Dans un type d'attaque dit attaque par injection de fautes, le pirate balaye la surface de la puce en fonctionnement avec un faisceau laser qui perturbe l'activité de la puce. L'observation des conséquences de ces perturbations, appelées fautes, permet au pirate de mener à bien son attaque. Pour perturber le fonctionnement de la puce, le pirate peut aussi réaliser des contacts sur la puce et y appliquer des potentiels. Le pirate peut aussi disposer une bobine près de la surface de la puce afin d'émettre des perturbations électromagnétiques.
Dans un autre type d'attaque dit par faisceau ionique focalisé (de l'anglais "focused ion beam") le pirate peut graver une partie de la face arrière d'une puce électronique. A partir de la partie gravée, le pirate peut utiliser un faisceau ionique pour graver des cavités de quelques micromètres de diamètre jusqu'à des éléments de circuits situés en face avant. Ces éléments peuvent être des composants tels que des transistors, des diodes, ou des pistes conductrices reliant ces composants. Après avoir créé des contacts électriques par ces cavités, le pirate fait fonctionner la puce pour mener à bien son attaque.
Il est souhaitable de disposer de puces électroniques protégées contre ces types d'attaques, les dispositifs connus présentant divers inconvénients et difficultés de mise en oeuvre .
Résumé
Ainsi, un mode de réalisation prévoit une puce électronique comprenant une pluralité de barres dopées enterrées et comprenant un circuit de détection d'une anomalie d'une caractéristique électrique des barres.
Selon un mode de réalisation, les barres sont d'un premier type de conductivité et sont enterrées dans un substrat d'un deuxième type de conductivité sous le niveau inférieur de caissons du premier type de conductivité, des éléments de circuits électroniques étant formés dans et sur le substrat et dans et sur les caissons.
Selon un mode de réalisation, chaque extrémité de chaque barre enterrée est munie d'un contact.
Selon un mode de réalisation, les barres sont enterrées sous une région surdopée du type de conductivité opposé au type de conductivité des barres .
Selon un mode de réalisation, les barres enterrées sont connectées en série entre des premier et deuxième noeuds, la puce comprenant en outre un circuit de détection d'une discontinuité électrique entre les premier et deuxième noeuds.
Selon un mode de réalisation, le circuit de détection d'une discontinuité est adapté à appliquer un signal sur le premier noeud et à détecter l'absence d'une transmission du signal sur le deuxième noeud.
Selon un mode de réalisation, la puce comprend un circuit de détection d'une injection de porteurs adapté à polariser les barres enterrées connectées entre elles et à détecter une anomalie du courant de polarisation des barres enterrées .
Selon un mode de réalisation, la puce comprend un élément résistif parcouru par le courant de polarisation et un circuit de détection d'une tension aux bornes de l'élément résistif.
Selon un mode de réalisation, la puce comprend un circuit de détection d'une anomalie de valeur de résistance entre deux contacts d'extrémité de chaque barre enterrée.
Selon un mode de réalisation, chacune des barres enterrées a un contact couplé à une source de courant, un potentiel de référence étant appliqué à un autre contact de la barre, la puce comprenant en outre pour chacune des barres un circuit de détection d'une anomalie de la tension entre les contacts de la barre.
Selon un mode de réalisation, ledit circuit de détection comprend un circuit de détection de discontinuité, un circuit de détection d'injection de porteurs, et un circuit de détection de variation de résistance.
Un autre mode de réalisation prévoit un procédé de réalisation d'une puce électronique protégée contre des attaques, comprenant les étapes suivantes : a) former des barres enterrées d'un premier type de conductivité dans un substrat d'un deuxième type de conductivité ; b) former des caissons du premier type de conductivité dans la partie supérieure du substrat, les barres enterrées étant sous le niveau inférieur des caissons ; et c) former, dans et sur le substrat et dans et sur les caissons, des éléments de circuits électroniques et un circuit de détection d'une anomalie d'une caractéristique électrique des barres enterrées. Selon un mode de réalisation, l'étape a) comprend une implantation de bore à une dose comprise entre 1,5*1012 et 2,5*1012 ions/cm^ avec une énergie supérieure à 3500 keV.
Selon un mode de réalisation, le procédé comprend en outre une étape al) de formation, au-dessus du niveau des barres enterrées, d'une région surdopée du deuxième type de conduc- tivité .
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est une vue en perspective partielle et schématique d'un mode de réalisation d'une puce électronique protégée contre des attaques ;
les figures 2 et 3 détaillent des exemples de circuits de détection couplés à des barres enterrées ;
la figure 4 détaille un circuit de détection connecté à une barre enterrée ; et
la figure 5 représente schématiquement une puce combinant les circuits de détection décrits en relation avec les figures 2, 3 et 4.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, des éléments de circuits électroniques, tels que des transistors, des diodes et des interconnexions, disposés en face supérieure ou avant d'une puce, ne sont pas représentés.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., il est fait référence à l'orientation de l'élément concerné dans la figure 1. Dans la présente description, le terme "connecté" désigne une connexion électrique directe entre deux éléments, tandis que le terme "couplé" désigne une connexion électrique entre deux éléments qui peut être directe ou par 1 ' intermédiaire d'un ou de plusieurs composants passifs ou actifs, comme des résistances, des condensateurs, des inductances, des diodes, des transistors, etc . .
La figure 1 est une vue en perspective partielle et schématique d'un mode de réalisation d'une puce électronique protégée contre des attaques.
La puce comprend un substrat 3 semiconducteur dopé de type P incluant des parties dopées de type N. Les autres éléments de la puce ne sont pas représentés en figure 1. Des caissons 5 dopés de type N sont situés dans la partie supérieure du substrat 3. Dans l'exemple représenté, les caissons 5 forment des bandes parallèles séparées par des portions 7 dopées de type P. Le substrat 3 est connecté à une masse GND dont le potentiel sert de référence. Des éléments non représentés de circuits électroniques de la puce, tels que des transistors inter- connectés par des pistes conductrices, sont formés dans et sur les caissons 5 et les portions 7. Les circuits sont par exemple des circuits logiques qui contiennent des informations confidentielles convoitées par un pirate.
La puce comprend des barres 9 dopées de type N, enterrées dans le substrat 3, parallèles et disposées à intervalles réguliers en dessous du niveau inférieur des caissons 5. Les barres sont séparées des caissons 5 par des parties 10 du substrat. Chaque barre enterrée 9 se trouve ainsi séparée des autres barres 9 et des caissons 5 par des parties dopées de type P. Chacune des deux extrémités de chaque barre 9 est surmontée d'une zone de contact 11 dopée de type N qui relie la barre à la surface supérieure du substrat. Chaque zone de contact 11 est munie d'un contact 13.
A titre d'exemple, les barres enterrées 9 sont disposées entre deux niveaux situés à des profondeurs comprises entre 1 et 5 ym sous la surface supérieure. Les barres 9 peuvent être orientées selon une direction perpendiculaire à la direction des bandes formées par les caissons ou peuvent être orientées dans une autre direction. A titre d'exemple, les barres 9 ont une dimension horizontale perpendiculaire à leur orientation, ou largeur, comprise entre 1 et 5 ym. La largeur de l'espace entre les barres 9 peut être comprise entre 1 et 5 ym.
A titre d'exemple, les barres enterrées 9 peuvent être formées par implantation ionique avant réalisation des zones de contact 11 et des caissons 5. A titre d'exemple, les barres enterrées 9 sont obtenues par implantation de bore à une dose comprise entre 1,5*1θ12 et 2,5*1θ12 ions/cm^ avec une énergie supérieure à 3500 keV. Dans une variante, l'ensemble des parties 10 peut être la cible d'un dopage de type P additionnel destiné à y créer des régions enterrées sur-dopées de type P. Le sur¬ dopage des parties 10 permet d'assurer avec plus de sécurité que les barres 9 sont séparées des caissons 5 par des régions dopées de type P. Le dopage additionnel peut être obtenu par implantation ionique de phosphore à une dose comprise entre 1,5*1θ12 et 2,5*1θ12 ions/cm^ et avec une énergie comprise entre 4500 et 5500 keV.
Les caissons enterrés peuvent être connectés à différents circuits de détection inclus dans la puce. Ces circuits de détection sont détaillés dans les figures suivantes.
La figure 2 détaille un exemple de circuit de détection de discontinuité 17 couplé aux barres enterrées 9. Les barres enterrées 9 sont représentées en vue de dessus munies des zones de contact 11 et des contacts 13. Les barres enterrées 9 sont connectées en série entre des contacts 13A et 13B par des liaisons 15 disposées entre des contacts 13 de barres 9 voisines .
Le circuit de détection 17 comprend une bascule 20 dont l'entrée d'horloge CLK est couplée au contact 13A. Un potentiel positif VDD est appliqué sur l'entrée de données D de la bascule 20. La sortie Q de la bascule 20 est couplée à une entrée d'un circuit de traitement (PROC) 22. Un circuit de génération d'impulsions (PULSE) 24 a une sortie 26 couplée au contact 13B. Les circuits 22 et 24 sont activés par un signal TESTl .
Le signal TESTl est activé pendant une phase de test.
La phase de test a lieu par exemple pendant une phase de démarrage de la puce.
Avant la phase de test, la sortie de la bascule 20 et la sortie du circuit de génération d'impulsions 24 sont à un niveau bas. Lors de la phase de test, le circuit de génération d'impulsions 24 applique momentanément un niveau haut de potentiel sur le contact 13A. A la fin de la phase de test, le circuit de traitement 22 active un signal d'alerte Al si le potentiel à la sortie de la bascule 20 est toujours au niveau bas.
En l'absence d'attaque, le niveau haut de potentiel appliqué momentanément sur le contact 13A constitue un signal d'impulsion qui se retrouve sur l'entrée d'horloge de la bascule. Le potentiel à la sortie de la bascule passe à un niveau haut et reste à ce niveau dans la suite de la phase de test. Aucun signal Al n'est donc émis lors de la phase de test. En dehors de la phase de test, le circuit de traitement 22 est désactivé et aucun signal Al n'est émis.
Lors d'une tentative d'attaque par faisceau ionique focalisé, le pirate réalise une ouverture 28 de quelques micromètres de largeur pour accéder à des éléments des circuits de la puce situés du côté de la face avant. Les largeurs des barres 9 et des espaces entre les barres 9 sont inférieures à la largeur de l'ouverture 28, et ainsi l'ouverture 28 interrompt l'une au moins des barres enterrées 9 et y crée une discontinuité. Pour finaliser son attaque, le pirate fait fonctionner la puce. Lors du démarrage de la puce, le signal TESTl est activé. Cependant, le signal d'impulsion n'est pas transmis jusqu'à l'entrée négative, ce qui provoque l'émission d'un signal Al. Le circuit de détection 17 détecte ainsi une discontinuité électrique dans les barres 9 connectées en série.
Le signal Al est utilisé par la puce pour prendre des contre-mesures comme suspendre ou stopper son activité ou détruire des informations confidentielles qu'elle contient. La puce est donc protégée contre des attaques par faisceau ionique focalisé .
La figure 3 détaille un exemple de circuit de détection d'injection de porteurs de charge 32 couplé à des barres enterrées 9 représentées en vue de dessus. Les barres enterrées 9 sont connectées en série par des liaisons 15 entre des contacts 13A et 13B. Le contact 13B n'est pas connecté.
Le circuit de détection 32 comprend :
- un interrupteur 34 couplant le contact 13A avec un noeud 36 et commandé par un signal TEST2 ;
- une résistance 35 située entre le noeud 36 et un noeud 38 sur lequel un potentiel VDD est appliqué ;
- un comparateur 42 dont l'entrée positive est couplée au noeud 36 et l'entrée négative est couplée au noeud 38 ;
- un comparateur 44 dont l'entrée positive est couplée au noeud 38 et l'entrée négative est couplée au noeud 36 ; et
- une porte OU 46 dont les entrées sont couplées aux sorties des comparateurs 42 et 44 et dont la sortie fournit un signal d'alerte A2,
les comparateurs 42 et 44 étant alimentés entre le potentiel VDD et la masse.
Lors du fonctionnement de la puce, le signal TEST2 est activé. L'interrupteur 34 est passant, et les barres enterrées 9 se trouvent polarisées au potentiel VDD par 1 ' intermédiaire de la résistance 35. Le substrat 3 étant relié à la masse, les jonctions P-N entre les barres 9 et le substrat sont bloquées. De ce fait, aucun courant circulant vers ou depuis les barres, ou courant de polarisation, ne s'écoule dans la résistance 35. Chacun des comparateurs 42 et 44 est prévu pour que sa sortie ne soit pas activée lorsque ses entrées sont au même potentiel, et aucun signal A2 n'est produit.
Lors d'une attaque par injection de fautes au moyen d'un laser, le faisceau laser provoque une photoinjection de porteurs dans une partie éclairée de jonction P-N entre les barres 9 et le substrat 3. Un courant de polarisation parcourt alors la résistance 35 et provoque l'émission du signal d'alerte A2. Le signal d'alerte A2 peut être utilisé pour stopper la puce ou détruire des informations confidentielles.
Le fonctionnement du circuit de détection d'injection de porteurs 32 est identique pour protéger la puce contre l'injection de fautes par un pirate qui applique des potentiels sur des contacts ajoutés sur la puce ou qui provoque des perturbations électromagnétiques au moyen d'une bobine. Les comparateurs 42 et 44 détectent une tension aux bornes de la résistance 35. Lorsqu'une faute produit un courant de polarisation issu des barres 9, le comparateur 42 est l'origine d'un signal A2. Lorsqu'un courant de polarisation causé par une faute s'écoule vers les barres 9, le comparateur 44 détecte ce courant et un signal A2 apparaît.
Ainsi, la puce est avantageusement protégée contre tout type d'attaque par injection de fautes réalisée par l'injection de porteurs de charge.
La figure 4 représente une barre enterrée 9 connectée à un circuit de détection de variation de résistance 50. La puce peut comprendre un circuit de détection pour chaque barre enterrée. Les extrémités de la barre 9 sont munies de contacts 13C et 13D. Le circuit de détection 50 comprend :
- un interrupteur 52 couplant le contact 13C à la masse GND ; - un interrupteur 54 couplant le contact 13D à un noeud 56 ;
- une source de courant 58 entre un noeud 60 d'application d'un potentiel VDD et le noeud 56 ; et
- un comparateur 62 dont l'entrée positive est couplée au noeud 56 et dont l'entrée négative est un noeud d'application d'un potentiel de seuil . La source de courant 58 et les interrupteurs 52 et 54 sont commandés par un signal TEST3.
La sortie du comparateur 62 correspond à un signal d'alerte A3. Le comparateur 62 détecte une anomalie de la tension entre les contacts d'extrémité de la barre.
Une phase de test est prévue au cours du démarrage de la puce. Au cours de la phase de test, chaque signal TEST3 est activé successivement. Lorsque le signal TEST3 d'un circuit de détection est activé, un courant est injecté par la source de courant 58 dans la barre enterrée 9 connectée au circuit.
En l'absence d'attaque, la résistance de la barre enterrée 9 est telle que la chute de tension entre les contacts 13C et 13D reste inférieure au seuil . Aucun signal n'est émis .
En cas de tentative d'attaque par faisceau ionique focalisé, le pirate vient creuser une ouverture 64 de quelques micromètres de largeur qui endommage une barre enterrée 9. La résistance de la barre est augmentée. Lorsque le signal TEST3 correspondant est activé, cette variation de résistance provoque dans la barre 9 une chute de tension supérieure au seuil V^. Un signal A3 est émis et déclenche l'application de contre-mesures qui stoppent la tentative d'attaque.
Un pirate tentant d'attaquer la puce peut éventuel¬ lement détecter la présence des barres enterrées 9. Le pirate peut alors court-circuiter les barres 9 afin d'en préserver la continuité électrique. Dans ce cas, la détection d'une discontinuité électrique de l'ensemble des barres 9, telle que la détection par le circuit de détection 17 de la figure 2, ne serait pas suffisante pour contrer l'attaque. La détection d'une anomalie d'une caractéristique électrique, telle que la variation d'une résistance, d'une seule des barres enterrées 9 permet de détecter efficacement les tentatives d'attaque par faisceau ionique focalisé quand bien même le pirate tenterait de préserver la continuité électrique des barres. La figure 5 représente des barres enterrées 9 connectées à une combinaison des circuits de détection de discontinuité, d'injection de porteurs et de variation de valeur de résistance décrits précédemment.
Chaque barre enterrée 9 a ses extrémités couplées à un circuit de détection 50 (DET3) d'une variation de la résistance de la barre. Les barres enterrées 9 peuvent être connectées en série entre un contact 13A et un contact 13B par un ensemble d'interrupteurs 72. Le contact 13A est couplé à un circuit de détection 32 (DET2) d'une anomalie du courant de polarisation des barres 9. Un interrupteur 74 couple le contact 13B à un circuit de détection 17 (DET1) d'une discontinuité électrique des barres 9 entre les contacts 13A et 13B.
Lors du démarrage de la puce, à une première étape, les interrupteurs 72 sont rendus passants et le signal TESTl est activé. A une deuxième étape, les interrupteurs 72 sont ouverts pour isoler chaque barre 9 et les signaux TEST3 sont activés successivement. Lors du fonctionnement de la puce, les interrupteurs 72 sont rendus passants et le signal de test TEST2 est activé pour protéger la puce.
Lors d'une tentative d'attaque, le pirate modifie une caractéristique électrique de l'ensemble des barres ou de l'une des barres, cette caractéristique étant une continuité électrique, un courant de polarisation ou la valeur d'une résistance. En détectant une anomalie de cette caractéristique électrique, un circuit de détection émet un signal d'alerte afin de contrer la tentative d'attaque.
La puce est ainsi avantageusement protégée contre tous les types d'attaques par injection de fautes et contre les attaques par faisceau ionique focalisé.
Les éléments dédiés à la sécurité de la puce occupent la surface de deux circuits de détection 17 et 32 pour l'ensemble de la puce et d'un circuit 50 de structure très simple pour chacune des barres. Ainsi la partie de la surface de la puce dédiée à la sécurité est avantageusement réduite, et peut représenter moins de 1 % de la surface de la puce.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, dans les modes de réalisation décrits, des circuits de détection détectent des anomalies d'une continuité électrique, d'un courant de polarisation et d'une résistance électrique. Dans d'autres modes de réalisation, des puces peuvent être équipées de circuits de détection d'anomalies d'autres caractéristiques électriques des barres enterrées, susceptibles d'être modifiées lors de tentatives d'attaques.
En outre, bien que, dans les modes de réalisation décrits, un substrat dopé de type P contienne des barres enterrées 9 dopées de type N situées au-dessous des caissons, il est possible d'inverser les types de conductivité . L'essentiel est que chaque barre enterrée soit séparée des autres barres et des caissons par des régions d'un type de conductivité opposé à celui des barres.
Bien que, dans le mode de réalisation décrit en relation avec la figure 3, le circuit 32 détecte une anomalie du courant de polarisation de barres enterrées connectées en série, il est possible à titre de variante de connecter ensemble les barres enterrées de n'importe quelle autre manière, par exemple en parallèle.
De plus, bien que, dans le mode de réalisation décrit en relation avec la figure 4, chaque barre enterrée 9 soit connectée à un circuit de détection 50 dédié, des variantes sont possibles dans lesquelles un circuit de détection commun est couplé successivement à plusieurs barres enterrées, ou bien dans lesquelles un circuit de détection détecte une anomalie de la résistance de plusieurs barres connectées en série. En outre, dans ce mode de réalisation, une anomalie de résistance est détectée par un circuit de détection 50 quand la résistance d'une barre enterrée 9 est supérieure à un seuil. Dans une variante, une anomalie de résistance est détectée par un circuit commun à deux barres enterrées quand la différence entre les résistances des deux barres est supérieure à un seuil.
En outre, bien que, dans les modes de réalisation présentés, des circuits de détection particuliers aient été décrits, d'autres circuits adaptés à détecter une anomalie d'une résistance, une discontinuité électrique ou une anomalie d'un courant de polarisation peuvent être mis en oeuvre.
De plus, dans des modes de réalisation, les barres enterrées sont connectées en série par des liaisons. A titre de variante, on peut remplacer ces liaisons par des portions dopées du même type que les barres enterrées, ces portions pouvant être enterrées et formées en même temps que les barres enterrées .
Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. En particulier, bien qu'un mode de réalisation comprenant trois types de circuits de détection ait été décrit en relation avec la figure 5, d'autres modes de réalisation sont possibles dans lesquels seulement un ou deux des trois types de circuits sont mis en oeuvre.

Claims

REVENDICATIONS
1. Puce électronique comprenant une pluralité de barres dopées enterrées (9) et un circuit de détection (17 ; 32 ; 50) d'une anomalie d'une caractéristique électrique des barres .
2. Puce électronique selon la revendication 1, dans laquelle les barres (9) sont d'un premier type de conductivité et sont enterrées dans un substrat (3) d'un deuxième type de conductivité sous le niveau inférieur de caissons (5) du premier type de conductivité, des éléments de circuits électroniques étant formés dans et sur le substrat et dans et sur les caissons .
3. Puce électronique selon la revendication 1, dans laquelle chaque extrémité de chaque barre enterrée (9) est munie d'un contact (13) .
4. Puce électronique selon l'une quelconque des revendications 1 à 3, dans laquelle les barres (9) sont enterrées sous une région (10) surdopée du type de conductivité opposé au type de conductivité des barres .
5. Puce électronique selon l'une quelconque des revendications 1 à 4, dans laquelle les barres enterrées (9) sont connectées en série entre des premier et deuxième noeuds (13A, 13B) , la puce comprenant en outre un circuit de détection (17) d'une discontinuité électrique entre les premier et deuxième noeuds .
6. Puce électronique selon la revendication 5, dans laquelle le circuit de détection (17) d'une discontinuité est adapté à appliquer un signal sur le premier noeud (13B) et à détecter l'absence d'une transmission du signal sur le deuxième noeud (13A) .
7. Puce électronique selon l'une quelconque des revendications 1 à 6, comprenant un circuit de détection (32) d'une injection de porteurs adapté à polariser les barres enterrées (9) connectées entre elles et à détecter une anomalie du courant de polarisation des barres enterrées.
8. Puce électronique selon la revendication 7, comprenant un élément résistif (35) parcouru par le courant de polarisation, et un circuit de détection (42, 44) d'une tension aux bornes de l'élément résistif.
9. Puce électronique selon l'une quelconque des revendications 1 à 8, comprenant un circuit de détection (50) d'une anomalie de valeur de résistance entre deux contacts d'extrémité (13C, 13D) de chaque barre enterrée (9).
10. Puce électronique selon la revendication 9, dans laquelle chacune des barres enterrées (9) a un contact (13D) couplé à une source de courant (58), un potentiel de référence étant appliqué à un autre contact (13C) de la barre, la puce comprenant en outre pour chacune des barres un circuit de détection (62) d'une anomalie de la tension entre les contacts de la barre.
11. Puce électronique selon l'une quelconque des revendications 1 à 4, dans laquelle ledit circuit de détection comprend un circuit de détection de discontinuité (17) , un circuit de détection d'injection de porteurs (32), et un circuit de détection de variation de résistance (50) .
12. Procédé de réalisation d'une puce électronique protégée contre des attaques, comprenant les étapes suivantes :
a) former des barres enterrées (9) d'un premier type de conductivité dans un substrat (3) d'un deuxième type de conductivité ;
b) former des caissons (5) du premier type de conductivité dans la partie supérieure du substrat, les barres enterrées étant sous le niveau inférieur des caissons ; et
c) former, dans et sur le substrat et dans et sur les caissons, des éléments de circuits électroniques et un circuit de détection (17 ; 32 ; 50) d'une anomalie d'une caractéristique électrique des barres enterrées.
13. Procédé selon la revendication 12, dans laquelle l'étape a) comprend une implantation de bore à une dose comprise entre l,5*10-L- et 2,5*10-L- ions/cm^ avec une énergie supérieure à 3500 keV.
14. Procédé selon la revendication 12 ou 13, comprenant en outre une étape al) de formation, au dessus du niveau des barres enterrées (9), d'une région surdopée (10) du deuxième type de conductivité .
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