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WO2018034127A1 - 半導体装置 - Google Patents

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Publication number
WO2018034127A1
WO2018034127A1 PCT/JP2017/027320 JP2017027320W WO2018034127A1 WO 2018034127 A1 WO2018034127 A1 WO 2018034127A1 JP 2017027320 W JP2017027320 W JP 2017027320W WO 2018034127 A1 WO2018034127 A1 WO 2018034127A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
semiconductor layer
semiconductor device
conductivity type
back surface
Prior art date
Application number
PCT/JP2017/027320
Other languages
English (en)
French (fr)
Inventor
誠悟 森
明田　正俊
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to CN201780050601.5A priority Critical patent/CN109643728B/zh
Priority to JP2018534318A priority patent/JP7018394B2/ja
Priority to KR1020197006876A priority patent/KR102185158B1/ko
Priority to DE112017004153.8T priority patent/DE112017004153T5/de
Priority to US16/316,957 priority patent/US10892319B2/en
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    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Definitions

  • the present invention relates to a semiconductor device.
  • the back electrode since the back electrode is in ohmic contact with both the n + type drain region and the p + type collector region formed on the back side of the substrate, a current flows when a reverse voltage is applied to the transistor structure. It has a structure and does not have reverse breakdown voltage.
  • An object of the present invention is to provide a semiconductor device that can achieve both good switching characteristics in both a small current region and a large current region and a good reverse breakdown voltage.
  • a semiconductor device includes a semiconductor layer having a front surface, a back surface and an end surface on the opposite side, a MIS transistor structure formed on a surface portion of the semiconductor layer, and a back surface side of the semiconductor layer.
  • a first conductivity type portion and a second conductivity type portion formed adjacent to each other, and formed on the back surface of the semiconductor layer, forming a Schottky junction with the first conductivity type portion; And a first electrode that forms an ohmic contact.
  • the first conductivity type portion and the second conductivity type portion are the MISFET (Metal Insulator Semiconductor Field Effect Transistor) drain region and IGBT (Insulated Gate Bipolar), respectively.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar
  • Semiconductor collector area.
  • the semiconductor device has a hybrid-MIS (Hybrid-Metal) in which the MISFET and the IGBT are integrated in the same semiconductor layer. Insulator (Semiconductor) structure.
  • MISFET is effective as an element mainly used in a low withstand voltage region (for example, 5 kV or less).
  • a low withstand voltage region for example, 5 kV or less.
  • the MISFET When the MISFET is turned on, the drain current rises from when the drain voltage is 0 V, and then increases linearly as the drain voltage increases. Therefore, the MISFET can exhibit good small current region characteristics.
  • the drain current increases linearly with an increase in the drain voltage, when the MISFET is used in a large current region, the area of the semiconductor layer must be increased in accordance with the increase in the applied drain voltage. Don't be.
  • the IGBT is effective as an element mainly used in a high withstand voltage region (for example, 10 kV or more).
  • a high withstand voltage region for example, 10 kV or more.
  • the IGBT since it has a conductivity modulation characteristic of a bipolar transistor, a large current can be controlled with a high breakdown voltage. Therefore, the IGBT can exhibit good characteristics of a large current region without increasing the area of the semiconductor layer.
  • a wide operating range can be realized from the low withstand voltage region to the high withstand voltage region. That is, it is possible to provide a semiconductor device that can be used as a high-breakdown-voltage element, can realize MISFET (unipolar) operation in a small current region, and can realize IGBT (bipolar) operation in a large current region. As a result, good switching characteristics can be achieved in both the small current region and the large current region.
  • the inside of the semiconductor layer is passed through the body diode (parasitic diode) by the pn junction in the MIS transistor structure.
  • Current flows in the thickness direction.
  • the current can be blocked by the Schottky barrier formed between the first conductivity type portion and the first electrode. As a result, a good reverse breakdown voltage can be ensured.
  • the semiconductor layer includes a first conductivity type semiconductor layer
  • the first conductivity type portion includes a back surface portion of the first conductivity type semiconductor layer
  • the second conductivity type portion may include a second conductivity type impurity region selectively formed on the back surface portion of the first conductivity type semiconductor layer.
  • the semiconductor layer includes a first conductivity type first semiconductor layer, and a second conductivity type second semiconductor layer formed on a back surface side of the first semiconductor layer.
  • a trench having a bottom portion reaching the first conductivity type layer is selectively formed in the second conductivity type layer, and the first conductivity type portion is exposed at the bottom of the trench.
  • the back surface part of 1 conductivity type layer may be included, and the said 2nd conductivity type part may be comprised by the said 2nd conductivity type layer.
  • the MIS transistor structure includes a second conductivity type body region, a first conductivity type source region formed on a surface portion of the body region, the body region, A gate insulating film formed so as to be in contact with at least a part of the source region, a gate electrode facing the body region with the gate insulating film interposed therebetween, and an upper side and a side of the gate electrode are covered.
  • a region connected to the first electrode may be a drain region.
  • the semiconductor layer is selectively formed on the back side of the first conductivity type part in the active region where the MIS transistor structure is formed, and is higher than the drift region.
  • An electric field relaxation region including a high-resistance region having resistance or an impurity region of the second conductivity type may be included.
  • the electric field at the Schottky interface between the drift region and the first electrode (drain electrode) can be relaxed.
  • the reverse leakage current can be reduced even when a metal having a relatively small work function is used as the first electrode, so that a low on-resistance can be ensured by using the metal.
  • the electric field relaxation region has a high resistance having a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3.
  • a region may be included, or an impurity region of a second conductivity type having an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 may be included.
  • the first conductivity type part has a substantially uniform flat part on the back side of the semiconductor layer, and the electric field relaxation region is formed in the flat part. May be.
  • the first conductivity type part has a trench selectively on the back side of the semiconductor layer, and the electric field relaxation region extends along the inner surface of the trench. It may be formed.
  • the semiconductor layer is formed on at least one of the front surface side and the back surface side of the semiconductor layer, and has a first conductivity type having an impurity concentration higher than that of the drift region.
  • a field stop region may be further included.
  • the field stop region may be disposed at a depth position away from the front surface or the back surface of the semiconductor layer, and is formed to reach the front surface or the back surface of the semiconductor layer. Also good.
  • the depletion layer extending from the low voltage side can be prevented from reaching the conductive pattern on the high voltage side (for example, the MIS transistor structure). . Thereby, a leak current due to a punch-through phenomenon can be prevented.
  • the first conductivity type portion has an impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3
  • the first electrode includes Ti, It may be made of Ni, Mo or Au.
  • the semiconductor layer may further include a surface termination structure formed in a peripheral region of the active region where the MIS transistor structure is formed.
  • the first electrode has a peripheral edge at a position farther inward than the end face of the semiconductor layer, and the semiconductor layer is formed by the MIS transistor structure.
  • the semiconductor device may further include a back surface termination structure formed on the back surface side of the semiconductor layer in the peripheral region of the active region and disposed so as to overlap a peripheral edge portion of the first electrode.
  • the depletion layer is prevented from reaching the end face (chip end face) of the semiconductor layer when a reverse voltage is applied. be able to. Thereby, even if a defect region exists on the end face of the semiconductor layer due to dicing, it is possible to prevent leakage current due to generation of electron / hole pairs in the defect region.
  • the back surface termination structure includes an inner peripheral edge inside the peripheral edge of the first electrode, an outer peripheral edge of the first electrode, and the semiconductor layer. You may have the outer periphery of the position away inward rather than the said end surface.
  • the back surface termination structure may include a plurality of portions including at least one portion overlapping the peripheral portion of the first electrode, or the semiconductor layer You may form so that an end surface may be reached.
  • the semiconductor layer is formed so as to reach from the front surface to the back surface of the semiconductor layer in a peripheral region of the active region where the MIS transistor structure is formed. It may further include a surrounding electric field relaxation region formed of a high resistance region having a higher resistance or an impurity region of the second conductivity type.
  • the surrounding electric field relaxation region is formed around the MIS transistor structure, even if the depletion layer spreads toward the end face (chip end face) of the semiconductor layer when the reverse voltage is applied, the depletion layer is It can be stopped in the surrounding electric field relaxation region, and the depletion layer can be prevented from reaching the end face. As a result, the electric field strength in the vicinity of the end face of the semiconductor layer can be relaxed. Therefore, even if a defect region exists on the end face of the semiconductor layer due to dicing, it is possible to prevent leakage current due to generation of electron-hole pairs in the defect region.
  • the ambient electric field relaxation region has a high crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3.
  • a resistance region may be included, and an impurity region of a second conductivity type having an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 may be included.
  • the ambient electric field relaxation region may be formed so as to surround the active region with an interval inward from the end face of the semiconductor layer.
  • the semiconductor layer includes a first conductivity type peripheral impurity region between the peripheral electric field relaxation region and the end face of the semiconductor layer
  • the first electrode includes: The semiconductor device is in contact with the peripheral impurity region on the back surface of the semiconductor layer, and the semiconductor device is in contact with the peripheral impurity region on the surface of the semiconductor layer and is electrically connected to the first electrode May be included.
  • the potential of the surrounding impurity region is fixed at the same potential from the front surface to the back surface of the semiconductor layer.
  • the auxiliary electrode is formed so as to straddle a boundary between the surrounding electric field relaxation region and the surrounding impurity region, and is formed in both the surrounding electric field relaxation region and the surrounding impurity region. You may touch.
  • the surrounding electric field relaxation region may be formed so as to reach the end face of the semiconductor layer.
  • the second conductivity type portion may have a minimum width W min that is equal to or greater than one cell width of the MIS transistor structure, and the thickness of the semiconductor layer You may have the minimum width Wmin of 2 times or more.
  • the plurality of second conductivity type portions may be arranged in a stripe shape in a plan view, and each of them is formed in a polygonal shape or a circular shape in a plan view, and is discrete May be arranged in sequence.
  • a semiconductor package includes the semiconductor device, a lead frame on which the semiconductor device is mounted, and a sealing resin that seals the semiconductor device and at least a part of the lead frame.
  • the power converter according to an embodiment of the present invention uses the semiconductor device as a bidirectional switch element.
  • the bidirectional switch element is used as a switch circuit of a matrix converter circuit from a multiphase input to a multiphase output. Used.
  • FIG. 1 is a schematic plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic bottom view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view that appears when the semiconductor device is cut along the line III-III in FIG.
  • FIG. 4 is a cross-sectional view that appears when the semiconductor device is cut along the line IV-IV in FIG. 5A to 5C are diagrams showing arrangement patterns of p + type regions.
  • 6A to 6C are diagrams showing IV curves of a semiconductor device according to an embodiment of the present invention and a semiconductor device according to a comparative example.
  • FIG. 7A is a diagram showing a part of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 7A is a diagram showing a part of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 7A is a diagram showing a part of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 7A is a diagram
  • FIG. 7B is a diagram showing a step subsequent to FIG. 7A.
  • FIG. 7C is a diagram showing a step subsequent to FIG. 7B.
  • FIG. 7D is a diagram showing a step subsequent to FIG. 7C.
  • FIG. 7E is a diagram showing a step subsequent to FIG. 7D.
  • FIG. 8A is a diagram showing another form of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 8B is a diagram showing a step subsequent to FIG. 8A.
  • FIG. 8C is a diagram showing a step subsequent to FIG. 8B.
  • FIG. 8D is a diagram showing a step subsequent to FIG. 8C.
  • FIG. 8E is a diagram showing a step subsequent to that in FIG. 8D.
  • FIG. 8A is a diagram showing another form of the manufacturing process of the semiconductor device of FIGS.
  • FIG. 8B is a diagram showing a step subsequent to FIG. 8A.
  • FIG. 8C is a diagram showing a step subsequent
  • FIG. 8F is a diagram showing a step subsequent to that in FIG. 8E.
  • FIG. 9 is a diagram for explaining an electric field relaxation region formed at the Schottky interface of the semiconductor device.
  • FIG. 10 is an enlarged view of the electric field relaxation region.
  • FIG. 11 is an enlarged view of the electric field relaxation region.
  • FIG. 12 is a schematic cross-sectional view of a semiconductor device having an n-type field stop region.
  • FIG. 13 is a schematic cross-sectional view of a semiconductor device having an n-type field stop region.
  • FIG. 14 is a cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 15A is a diagram showing a part of the manufacturing process of the semiconductor device of FIG.
  • FIG. 15B is a diagram showing a step subsequent to FIG. 15A.
  • FIG. 15C is a diagram showing a step subsequent to that in FIG. 15B.
  • FIG. 15D is a diagram showing a step subsequent to that in FIG. 15C.
  • FIG. 16 is a diagram for explaining the electric field relaxation region formed at the Schottky interface of the semiconductor device of FIG.
  • FIG. 17 is a schematic cross-sectional view of a semiconductor device having an n-type field stop region.
  • FIG. 18 is a schematic cross-sectional view of a semiconductor device including an n-type field stop region.
  • FIG. 21 is a schematic cross-sectional view of a semiconductor device including an ambient electric field relaxation region.
  • FIG. 22 is a schematic cross-sectional view of a semiconductor device including an ambient electric field relaxation region.
  • FIG. 23 is a schematic cross-sectional view of a semiconductor device including an ambient electric field relaxation region.
  • FIG. 24 is a schematic perspective view of a semiconductor package according to an embodiment of the present invention.
  • FIG. 25 is a matrix converter circuit diagram in which the semiconductor device according to one embodiment of the present invention is incorporated as a bidirectional switch.
  • FIG. 26 is a cross-sectional view showing another embodiment of the semiconductor device.
  • FIG. 1 and 2 are a plan view and a bottom view, respectively, of a semiconductor device 1 according to an embodiment of the present invention.
  • the semiconductor device 1 has a source electrode 4 and a gate pad 5 on the front surface 2 side, and a drain electrode 6 as an example of the first electrode of the present invention on the back surface 3 side.
  • the source electrode 4 is formed in a substantially rectangular shape over almost the entire surface 2 and has a peripheral edge 9 at a position farther inward than the end face 7 of the semiconductor device 1. As will be described later, the peripheral edge 9 is provided with a surface termination structure such as a guard ring. As a result, the semiconductor region 8 is exposed around the source electrode 4 on the surface 2 of the semiconductor device 1. In this embodiment, the semiconductor region 8 surrounding the source electrode 4 is exposed.
  • the gate pad 5 is provided at one corner of the source electrode 4 at a distance from the source electrode 4 and is connected to a gate electrode 26 of each MIS transistor structure 22 described later.
  • the drain electrode 6 is formed in a substantially quadrangular shape over almost the entire back surface 3, and has a peripheral edge 10 at a position away from the end surface 7 of the semiconductor device 1.
  • the semiconductor region 45 is exposed around the drain electrode 6 on the back surface 3 of the semiconductor device 1.
  • the semiconductor region 45 surrounding the drain electrode 6 is exposed.
  • 3 and 4 are cross-sectional views that appear when the semiconductor device 1 is cut along the lines III-III and IV-IV in FIG. 1, respectively.
  • 5A to 5C are views seen from the back surface side showing the arrangement pattern of the p + -type regions 18.
  • the semiconductor device 1 includes a semiconductor layer 11 made of n ⁇ type SiC.
  • the semiconductor layer 11 has a front surface 2 that is the Si surface of SiC and a back surface 3 that is the C surface of SiC on the opposite side, and an end surface 7 that extends in a direction intersecting the front surface 2 (extends in the vertical direction in FIGS. 3 and 4). And have.
  • the surface 2 may be other than the SiC Si surface
  • the back surface 3 may be other than the SiC C surface.
  • the semiconductor layer 11 has a thickness of 10 ⁇ m to 250 ⁇ m, for example.
  • the semiconductor layer 11 has a substantially uniform n-type impurity concentration as a whole, for example, an impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 .
  • “having a substantially uniform impurity concentration” means that the semiconductor layer 11 has a relatively high impurity concentration n on the back surface portion (for example, a region from the back surface 3 to a certain distance in the thickness direction). It means having no mold part (for example, n + mold part).
  • a p + type region 18 as an example of the second conductivity type portion of the present invention is selectively formed on the back surface portion of the semiconductor layer 11.
  • a region other than the p + type region 18 is exposed from the back surface 3 as an n ⁇ type region 14 as an example of the first conductivity type portion of the present invention.
  • the p + -type region 18 is formed over almost the entire semiconductor layer 11 (that is, both in an active region 21 and an outer peripheral region 20 described later).
  • the p + type region 18 can be formed in various patterns. For example, as indicated by hatching in FIG. 5A, the plurality of p + -type regions 18 may be arranged in stripes in a plan view (bottom view). Further, as indicated by hatching in FIG. 5B, each of the plurality of p + -type regions 18 may be formed in a polygonal shape (a regular hexagonal shape in FIG. 5B) in a plan view and may be arranged discretely. In FIG. 5B, the plurality of p + -type regions 18 are arranged in a staggered pattern, but may be arranged in a matrix. Further, as indicated by hatching in FIG.
  • the plurality of p + -type regions 18 may each be formed in a circular shape (in the shape of a perfect circle in FIG. 5C) in a plan view, and may be arranged discretely.
  • the arrangement pattern of FIG. 5C may also be a matrix like the case of FIG. 5B.
  • the plurality of p + -type regions 18 are unified with the same shape, but may have different shapes and may have different sizes.
  • the semiconductor device 1 includes an outer peripheral region 20 set at a peripheral portion thereof (a portion near the end surface 7) and an active region 21 surrounded by the outer peripheral region 20.
  • MIS transistor structure 22 includes a p-type body region 23, an n + -type source region 24, a gate insulating film 25, a gate electrode 26, and a p + -type body contact region 27.
  • a plurality of p-type body regions 23 are formed on the surface portion of the semiconductor layer 11.
  • Each p-type body region 23 forms a minimum unit (unit cell) through which current flows in the active region 21.
  • the n + type source region 24 is formed in the inner region of each p type body region 23 so as to be exposed on the surface 2 of the semiconductor layer 11.
  • p-type body region 23 (a region surrounding the n + -type source region 24) outside the region of the n + -type source region 24 defines a channel region 28.
  • the gate electrode 26 extends over adjacent unit cells and faces the channel region 28 with the gate insulating film 25 interposed therebetween.
  • the p + type body contact region 27 penetrates the n + type source region 24 and is electrically connected to the p type body region 23.
  • the impurity concentration of p type body region 23 is, for example, 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration of n + type source region 24 is, for example, 1 ⁇ 10 19 cm ⁇ 3.
  • ⁇ a 1 ⁇ 10 21 cm -3 the impurity concentration of the p + -type body contact region 27 is, for example, 1 ⁇ 10 19 cm -3 ⁇ 1 ⁇ 10 21 cm -3.
  • the gate insulating film 25 is made of, for example, silicon oxide (SiO 2 ) and has a thickness of 20 nm to 100 nm.
  • the gate electrode 26 is made of, for example, polysilicon.
  • the width Wp of each p + -type region 18 of FIGS. 5A to 5C. Is preferably equal to or greater than the cell width Wc.
  • the width Wp of each p + -type region 18 may be twice or more the thickness Td.
  • the n ⁇ type region on the back surface 3 side with respect to the MIS transistor structure 22 is an n ⁇ type drift region 29, and a part thereof is exposed to the back surface 3 as the n ⁇ type region 14 described above. ing.
  • an interlayer insulating film 30 that extends over both the active region 21 and the outer peripheral region 20 is formed.
  • the interlayer insulating film 30 is made of, for example, silicon oxide (SiO 2 ) and has a thickness of 0.5 ⁇ m to 3.0 ⁇ m.
  • a contact hole 31 is formed in the interlayer insulating film 30 to expose the n + type source region 24 and the p + type body contact region 27 of each unit cell.
  • a source electrode 4 is formed on the interlayer insulating film 30.
  • the source electrode 4 enters each contact hole 31 and is in ohmic contact with the n + type source region 24 and the p + type body contact region 27.
  • the source electrode 4 has an overlap portion 32 that extends from the active region 21 to the outer peripheral region 20 and rides on the interlayer insulating film 30 in the outer peripheral region 20.
  • a surface termination structure 33 is formed on the surface portion of the semiconductor layer 11 in the outer peripheral region 20.
  • the surface termination structure 33 may be composed of a plurality of portions including at least one portion overlapping the peripheral portion of the source electrode 4 (peripheral portion of the joint portion with the semiconductor layer 11).
  • the innermost RESURF layer 34 RESURF: Reduced Surface Field
  • a plurality of guard ring layers 35 surrounding the RESURF layer 34 are included.
  • the RESURF layer 34 is formed across the inside and outside of the opening 36 of the interlayer insulating film 30, and is in contact with the peripheral edge of the source electrode 4 inside the opening 36.
  • the plurality of guard ring layers 35 are formed at intervals.
  • the RESURF layer 34 and the guard ring layer 35 shown in FIG. 4 are formed of p-type impurity regions, but may be formed of high resistance regions. In the case of the high resistance region, the RESURF layer 34 and the guard ring layer 35 may have a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • a drain electrode 6 is formed on the back surface 3 of the semiconductor layer 11.
  • the drain electrode 6 is a common electrode for a plurality of unit cells.
  • the drain electrode 6 forms a Schottky junction with the n ⁇ type region 14 (n ⁇ type drift region 29) on the back surface 3 of the semiconductor layer 11, and forms an ohmic contact with the p + type region 18.
  • the drain electrode 6 is made of a metal (for example, Ti, Ni, Mo, Au, etc.) that can form a Schottky junction with the n ⁇ type region 14 and can form an ohmic contact with the p + type region 18.
  • the drain electrode 6 is formed so as to have a peripheral edge 10 at a position farther inward than the end face 7 of the semiconductor layer 11. As a result, the semiconductor region 45 is exposed around the drain electrode 6 on the back surface 3 of the semiconductor layer 11. In this embodiment, the semiconductor region 45 surrounding the drain electrode 6 is exposed.
  • the peripheral edge of the drain electrode 6 faces the peripheral edge of the source electrode 4 with the semiconductor layer 11 interposed therebetween. More specifically, the drain electrode 6 has a peripheral portion that extends from the active region 21 to the outer peripheral region 20 and is disposed immediately below the surface termination structure 33 (the RESURF layer 34 in this embodiment) in the outer peripheral region 20. Yes. Further, the drain electrode 6 may be formed in the same size as the source electrode 4 as shown in FIG.
  • a back surface termination structure 12 is formed on the back surface portion of the semiconductor layer 11.
  • the back surface termination structure 12 includes an inner peripheral edge 15 inside the peripheral edge 10 of the drain electrode 6, and an outer peripheral edge 16 located outside the peripheral edge 10 of the drain electrode 6 and away from the end face 7 of the semiconductor layer 11. And have.
  • the formation range of the back surface termination structure 12 is substantially the same as the surface termination structure 33. Therefore, the outer peripheral edge 16 of the back surface termination structure 12 may coincide with the outer peripheral edge 17 of the outermost guard ring layer 35 in plan view.
  • the back surface termination structure 12 may be a high resistance region having a higher resistance than the n ⁇ type drift region 29 or may be a p-type impurity region.
  • the back surface termination structure 12 may have a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the back surface termination structure 12 may have an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • n ⁇ type region 14 (n ⁇ type drift region 29) and the p + type region 18 are exposed on the back surface 3 side of the semiconductor layer 11, and the drain electrode 6, which is a common electrode, is in contact with both. ing. Therefore, with respect to MIS transistor structure 22, n ⁇ type drift region 29 and p + type region 18 respectively serve as a drain region of MISFET (Metal Insulator Semiconductor Field Effect Transistor) and a collector region of IGBT (Insulated Gate Bipolar Semiconductor). It is composed.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Semiconductor
  • the semiconductor device 1 has a hybrid-MIS (Hybrid) in which MISFETs and IGBTs are integrated in the same semiconductor layer. -Metal Insulator Semiconductor) structure.
  • the MISFET is effective as an element mainly used in a low withstand voltage region (for example, 5 kV or less). Therefore, in the semiconductor device 1, when a voltage is applied between the source and drain and a voltage higher than the threshold voltage is applied to the gate electrode 26, the MISFET is first turned on, and the n ⁇ type region of the semiconductor layer 11 is turned on. 14, the source electrode 4 and the drain electrode 6 are electrically connected to each other (MISFET mode). For example, as shown in FIG. 6A, the drain current Id rises from the time when the source-drain voltage Vd is 0 V, and then increases linearly according to the increase in the drain voltage Vd until pinch-off occurs. Therefore, the MISFET can exhibit good small current region characteristics.
  • the drain voltage Vd increases with an increase in the drain current Id. Therefore, when the MISFET is used in a large current region, the conduction loss of the MISFET determined by the product of the drain voltage Vd and the drain current Id increases. In addition, by increasing the area of the semiconductor layer, the drain voltage Vd necessary for flowing a large current can be reduced. As a result, the conduction loss of the MISFET can be reduced, but the manufacturing cost is greatly increased.
  • the IGBT is effective as an element mainly used in a high breakdown voltage region (for example, 10 kV or more).
  • a high breakdown voltage region for example, 10 kV or more.
  • the voltage between the source-drain is caused by the pn junction between the p-type body region 23 and the n - type drift region 29 as shown in FIG. 6A.
  • the large current region is entered. In the large current region, electrons flow into the n ⁇ type drift region 29.
  • the source electrode 4 and the drain electrode 6 are electrically connected via the p + type region 18 of the semiconductor layer 11 (IGBT mode).
  • IGBT has the conductivity modulation characteristic of a bipolar transistor, it is possible to control a large current with a high breakdown voltage. Therefore, the IGBT can exhibit good large current region characteristics without increasing the area of the semiconductor layer as compared with the MISFET.
  • the semiconductor device 1 can achieve good switching characteristics in both the small current region and the large current region.
  • the semiconductor device 1 when a reverse voltage (region of Vd ⁇ 0 in FIG. 6A) is applied between the source and the drain, the body device (parasitic diode) via the pn junction in the MIS transistor structure 22 is used. A current flows in the thickness direction inside the semiconductor layer 11.
  • the Schottky barrier formed between the n ⁇ -type region 14 and the drain electrode 6 can prevent the drain current Id from flowing. it can. As a result, a good reverse breakdown voltage can be ensured.
  • any of the Schottky junctions between the p + region 18 and the n ⁇ type region 14 and the drain electrode 6 is missing in the semiconductor device 1, one of good switching characteristics and good reverse breakdown voltage is achieved. It becomes difficult to do. For example, if the latter Schottky junction is missing and the drain electrode 6 is in ohmic contact with the n ⁇ type drift region 29 via an n + type region (not shown) or the like, as shown in FIG. Reverse conduction. Further, when the former p + type region 18 is missing and the drain electrode 6 is Schottky-junctioned to the n ⁇ type drift region 29 over the entire back surface 3 of the semiconductor layer 11, conductivity modulation is performed in the large current region. As shown in FIG. 6C, it is difficult to realize good switching characteristics in a large current region.
  • FIGS. 7A to 7E are views showing the manufacturing process of the semiconductor device 1 of FIGS. 1 to 4 in the order of steps.
  • n + type SiC in a wafer state for example, the impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the semiconductor layer 11 having a lower concentration than the base substrate 19 is formed by epitaxial growth.
  • the thickness of the base substrate 19 may be 150 ⁇ m to 450 ⁇ m, for example.
  • the aforementioned MIS transistor structure 22 is formed on the surface portion of the semiconductor layer 11.
  • the surface termination structure 33 can be reduced if it is formed by an ion implantation process when the p-type body region 23 of the MIS transistor structure 22 is formed, but may be formed by a separate process. Good.
  • the interlayer insulating film 30 and the source electrode 4 are formed.
  • the entire back surface 3 of the semiconductor layer 11 is exposed by removing the base substrate 19.
  • This step may be finished by polishing (for example, CMP) after the base substrate 19 is almost completely removed by grinding from the back surface 3 side, for example.
  • the semiconductor layer 11 exposed after grinding may be further thinned.
  • the base substrate 19 having a thickness of 350 ⁇ m may be removed by backside grinding, and then the semiconductor layer 11 having a thickness of 50 ⁇ m may be polished until the thickness becomes 40 ⁇ m.
  • the surface state of the exposed back surface 3 of the semiconductor layer 11 can be made smooth, so that the drain electrode 6 can be favorably Schottky bonded.
  • a resist film (not shown) that selectively covers the back surface 3 of the semiconductor layer 11 is formed, and a p-type impurity (on the back surface 3 of the semiconductor layer 11 is formed via the resist film.
  • a p-type impurity on the back surface 3 of the semiconductor layer 11 is formed via the resist film.
  • aluminum (Al) ions are implanted.
  • the p-type impurity is activated and the p + -type region 18 is formed.
  • the back termination structure 12 can be reduced by forming the ion implantation process when forming the p + -type region 18, but may be formed by a separate process.
  • a metal film is formed on the entire back surface 3 of the semiconductor layer 11 by, for example, sputtering, and the metal film is selectively removed (etched). Thereby, the drain electrode 6 is formed. Then, the semiconductor layer 11 is cut along a dicing line set at a position away from the peripheral edge 10 (not shown in FIG. 7E) of the drain electrode 6. Thereby, as shown in FIG. 7E, the semiconductor device 1 separated into pieces is obtained.
  • the semiconductor device 1 can be manufactured by, for example, the processes of FIGS. 8A to 8F instead of the processes of FIGS. 7A to 7E.
  • an n ⁇ -type first semiconductor layer 46 having a lower concentration than the base substrate 19 is formed on the base substrate 19 by epitaxial growth.
  • the thickness of the first semiconductor layer 46 is, for example, 0.5 ⁇ m to 5 ⁇ m.
  • the p + -type region 18 is formed in the first semiconductor layer 46. Specifically, p-type impurity ions are selectively implanted into the surface of the first semiconductor layer 46. At this time, since it is not necessary to form the p + -type region 18 up to the back surface (interface with the base substrate 19) of the first semiconductor layer 46, for example, Al is used as the p-type impurity ions. Thereafter, the p + type region 18 is formed by annealing.
  • the annealing process is performed at a relatively high temperature (eg, 1500 ° C. to 1800 ° C.). Can do.
  • an n ⁇ -type second semiconductor layer 47 is formed on the first semiconductor layer 46 by further epitaxial growth.
  • the thickness of the second semiconductor layer 47 is, for example, 5 ⁇ m to 300 ⁇ m.
  • the semiconductor layer 11 composed of the first semiconductor layer 46 and the second semiconductor layer 47 is formed.
  • the p + -type region 18 formed in the surface portion of the first semiconductor layer 46 is buried in the bottom portion of the semiconductor layer 11.
  • impurity ions of the MIS transistor structure 22 and the surface termination structure 33 are formed by selectively implanting impurity ions from the surface 2 side of the semiconductor layer 11. Specifically, a p-type body region 23, an n + -type source region 24, a p + -type body contact region 27, a RESURF layer 34, and a guard ring layer 35 are formed.
  • the buried p + -type region 18 is not annealed, and the annealing process for forming the impurity region (such as the p-type body region 23) of the MIS transistor structure 22 is used for p.
  • the + type region 18 may be activated simultaneously.
  • the gate insulating film 25 and the gate electrode 26 which are the remaining elements of the MIS transistor structure 22 are formed. Thereafter, the interlayer insulating film 30 and the source electrode 4 are formed.
  • the entire back surface 3 of the semiconductor layer 11 is exposed by removing the base substrate 19. This process is continued until the p + -type region 18 is exposed from the back surface 3.
  • a metal film is formed on the entire back surface 3 of the semiconductor layer 11 by sputtering, for example, and the metal film is selectively removed (etched). Thereby, the drain electrode 6 is formed. Then, the semiconductor layer 11 is cut along a dicing line set at a position away from the peripheral edge 10 (not shown in FIG. 8F) of the drain electrode 6. Thereby, as shown in FIG. 8F, the semiconductor device 1 separated into pieces is obtained. ⁇ Other forms of semiconductor device 1>
  • another embodiment of the above-described semiconductor device 1 will be described with reference to the drawings.
  • FIG. 9 is a diagram for explaining the electric field relaxation region 44 formed at the Schottky interface of the back surface 3 of the semiconductor layer 11. 10 and 11 are enlarged views of the electric field relaxation region 44. FIG. 9
  • the semiconductor device 1 may include an electric field relaxation region 44 that is formed on the back surface of the semiconductor layer 11 in the active region 21 and is in contact with the drain electrode 6. More specifically, the electric field relaxation region 44 is selectively formed in the n ⁇ type region 14 (n ⁇ type drift region 29) exposed from the back surface 3 of the semiconductor layer 11.
  • the electric field relaxation region 44 By forming the electric field relaxation region 44, the electric field at the Schottky interface between the n ⁇ type drift region 29 and the drain electrode 6 can be relaxed. Accordingly, the reverse leakage current can be reduced even when a metal having a relatively small work function is used as the drain electrode 6, and therefore, a low on-resistance can be ensured by using the metal. More specifically, although it is possible to reduce the reverse leakage current at the expense of a low on-resistance, in this configuration, the reverse leakage current can be reduced by the electric field relaxation region 44, and therefore there is no electric field relaxation region 44. The on-resistance can be reduced by using a metal having a work function lower than that of the metal used in the above.
  • the electric field relaxation region 44 may be a high-resistance region having a higher resistance than the n ⁇ -type drift region 29 or may be a p-type impurity region, as in the above-described back surface termination structure 12. .
  • the electric field relaxation region 44 may have a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the back surface termination structure 12 may have an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the electric field relaxation region 44 may be formed in the flat portion 37.
  • the electric field relaxation region 44 is in the n ⁇ type drift region 29 along the inner surface of the trench 38. It may be formed.
  • the drain electrode 6 may be embedded in the trench 38 and connected to the electric field relaxation region 44 in the trench 38.
  • FIG. 12 and 13 are schematic cross-sectional views of the semiconductor device 1 including the n-type field stop regions 42 and 43.
  • FIG. 12 and 13 are schematic cross-sectional views of the semiconductor device 1 including the n-type field stop regions 42 and 43.
  • n-type field stop regions 42 and 43 By forming the n-type field stop regions 42 and 43, when a voltage is applied between the source and the drain, a depletion layer extending from the low voltage side becomes a conductive pattern (for example, the MIS transistor structure 22) on the high voltage side. It is possible to prevent reaching up to. Thereby, a leak current due to a punch-through phenomenon can be prevented.
  • the n-type field stop regions 42 and 43 are n-type field stop regions formed on at least one of the front surface 2 side and the back surface 3 side of the semiconductor layer 11 and having an impurity concentration higher than that of the n ⁇ -type drift region 29. That's fine. 12 and 13, both the front surface side n-type field stop region 42 and the back surface side n-type field stop region 43 are shown.
  • the n-type field stop regions 42 and 43 may be disposed at a depth position away from the front surface 2 or the back surface 3 (Schottky interface) of the semiconductor layer 11, for example, as shown in FIG.
  • the front surface side n-type field stop region 42 may be disposed below the MIS transistor structure 22 that is separated from the p-type body region 23 toward the back surface 3 side.
  • the back-side n-type field stop region 43 may be disposed above the p + -type region 18 and away from the front surface 2 side.
  • n-type field stop regions 42 and 43 may be formed so as to reach the front surface 2 or the back surface 3 of the semiconductor layer 11 as shown in FIG.
  • the impurity concentration of the n-type field stop regions 42 and 43 may have a uniform profile in the depth direction of the semiconductor layer 11 or a profile having a peak at a predetermined depth position. May be. When there is a peak in the impurity concentration, it is sufficient that the concentration of the peak is higher than the concentration of the n ⁇ type drift region 29.
  • n-type field stop regions 42 and 43 in FIGS. 12 and 13 may be combined as appropriate.
  • the front-side n-type field stop region 42 is disposed at a position away from the front surface 2 of the semiconductor layer 11, while the back-side n-type field stop region 43 is formed to reach the back surface 3 of the semiconductor layer 11. It may be.
  • FIG. 14 is a schematic cross-sectional view showing another embodiment of the semiconductor device 1.
  • the p + -type region 18, n - but on the back surface 3 of the type of the semiconductor layer 11 has been formed by selectively formed impurity regions, in FIG. 14, one p + -type substrate 39 It consists of parts.
  • the semiconductor layer 11 includes a p + type substrate 39 as an example of the second semiconductor layer of the present invention and an n ⁇ type as an example of the first semiconductor layer of the present invention on the p + type substrate 39.
  • a semiconductor layer 40 is
  • the p + type substrate 39 has a thickness of 100 ⁇ m to 400 ⁇ m, for example.
  • the p + type substrate 39 has an impurity concentration of 1 ⁇ 10 17 cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 , for example.
  • a trench 41 is selectively formed in the p + type substrate 39.
  • Each trench 41 is, n from the rear surface (back surface 3 of the semiconductor layer 11) of the p + -type substrate 39 - reached -type semiconductor layer 40, n - to form a recess 49 type semiconductor layer 40 is formed to more deeply ing.
  • a step is formed on the back surface 50 of the n ⁇ -type semiconductor layer 40 between the formation position of the trench 41 (first portion 51) and the other position (second portion 52).
  • the bottom of the trench 41 is composed only of the n ⁇ type semiconductor layer 40, while the side of the trench 41 is composed of the n ⁇ type semiconductor layer 40 and the p + type substrate 39.
  • the drain electrode 6 is formed along the back surface 3 of the p + type substrate 39 and the inner surface of the trench 41. Thereby, the distance (the thickness of the drain electrode 6) between the one surface contacting the back surface 3 of the p + type substrate 39 and the inner surface of the trench 41 of the drain electrode 6 and the other surface on the opposite side is constant.
  • the drain electrode 6 forms a Schottky junction with the n ⁇ -type drift region 29 at the bottom (rear surface 50) and part of the side part (side surface 53) of the trench 41, and part of the side part (side surface 53) of the trench 41. forming an ohmic contact with the p + -type substrate 39 and the back surface 3 of the p + -type substrate 39.
  • 15A to 15D are views showing the manufacturing process of the semiconductor device 1 of FIG. 14 in the order of steps.
  • an n ⁇ type semiconductor layer 40 is formed on a p + type substrate 39 in a wafer state by epitaxial growth.
  • the MIS transistor structure 22 is formed on the surface of the n ⁇ type semiconductor layer 40. Thereafter, the interlayer insulating film 30 and the source electrode 4 are formed.
  • the p + type substrate 39 is selectively etched from the back surface 3 to form a trench 41 reaching the n ⁇ type semiconductor layer 40 (n ⁇ type drift region 29). .
  • a step of thinning the p + type substrate 39 may be performed prior to the formation of the trench 41. Since the etching time can be shortened by reducing the thickness, manufacturing efficiency can be improved.
  • This thinning step may be finished by polishing (for example, CMP) after thinning the p + type substrate 39 by grinding from the back surface 3 side (for example, after cutting about 50 ⁇ m to 300 ⁇ m).
  • polishing for example, CMP
  • the p + type substrate 39 remaining after grinding may be further thinned.
  • a metal film is formed on the entire back surface 3 of the p + type substrate 39 by, for example, sputtering.
  • the metal film is deposited not only on the back surface 3 of the p + type substrate 39 but also on the inner surface of the trench 41 (the back surface 50 of the n ⁇ type semiconductor layer 40 and the side surface 53 of the trench 41).
  • the drain electrode 6 is formed.
  • the drain electrode 6 may be sintered by laser annealing.
  • the semiconductor layer 11 is cut along a dicing line set at a predetermined position. Thereby, the separated semiconductor device 1 is obtained.
  • the electric field relaxation region 44 and the n-type field stop regions 42 and 43 described above may be provided.
  • FIG. 16 is a diagram for explaining the electric field relaxation region 44 formed at the Schottky interface of the back surface 50 of the semiconductor device 1 of FIG. In FIG. 16, the electric field relaxation region 44 is selectively formed in the first portion 51 of the n ⁇ type semiconductor layer 40 exposed in the trench 41.
  • FIG. 17 and 18 are schematic cross-sectional views of a semiconductor device including n-type field stop regions 42 and 43.
  • FIG. 17 the n-type field stop regions 42 and 43 may be disposed at a depth position away from the front surface 2 or the back surface 50 (Schottky interface) of the n ⁇ -type semiconductor layer 40.
  • the n ⁇ type semiconductor layer 40 may be formed so as to reach the front surface 2 or the back surface 50 (Schottky interface).
  • 19 and 20 are diagrams showing other forms of the back surface termination structure 12 of FIG.
  • the back surface termination structure 12 may be composed of a plurality of portions including at least one portion overlapping the peripheral edge portion of the drain electrode 6.
  • the innermost RESURF layer 54 (RESURF) includes a plurality of guard ring layers 55 surrounding the RESURF layer 54.
  • the RESURF layer 54 is formed across the drain electrode 6 and is in contact with the peripheral edge of the drain electrode 6.
  • the plurality of guard ring layers 55 are formed at intervals.
  • the RESURF layer 54 and the guard ring layer 55 may face the RESURF layer 34 and the guard ring layer 35 of the surface termination structure 33 on a one-to-one basis, respectively.
  • the back surface termination structure 12 may be formed so as to reach the end surface 7 of the semiconductor layer 11 from the peripheral portion of the drain electrode 6 in the case of the above-described high resistance region. That is, the outer peripheral edge 16 of the back surface termination structure 12 may coincide with the end surface 7 of the semiconductor layer 11.
  • FIG. 21 is a schematic cross-sectional view of a semiconductor device including the surrounding electric field relaxation region 56.
  • an ambient electric field relaxation region 56 may be formed instead of the back surface termination structure 12 described above.
  • the ambient electric field relaxation region 56 is formed outside the surface termination structure 33 in the outer peripheral region 20.
  • the ambient electric field relaxation region 56 is made of a high resistance region or a p-type semiconductor region having a higher resistance than the semiconductor layer 11 (n ⁇ type drift region 29).
  • the surrounding electric field relaxation region 56 is a high resistance region
  • the high resistance region has a crystal defect concentration of 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the surrounding electric field relaxation region 56 is a p-type semiconductor region
  • the p-type semiconductor region has an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 .
  • the ambient electric field relaxation region 56 is a certain region reaching from the front surface 2 to the back surface 3 of the semiconductor layer 11.
  • the surrounding electric field relaxation region 56 is formed so that the inner side surface 57 on the side close to the active region 21 and the outer side surface 58 on the opposite side thereof are perpendicular to the front surface 2 and the rear surface 3 in a cross-sectional view as shown in FIG. Has been. Thereby, the width W1 of the surrounding electric field relaxation region 56 is substantially constant from the front surface 2 to the back surface 3 of the semiconductor layer 11.
  • the surrounding electric field relaxation region 56 is formed with an interval inward from the end surface 7 of the semiconductor layer 11, and thereby, the outer electric field relaxation region 56 (outside the surrounding electric field relaxation region 56 and the end surface 7 of the semiconductor layer 11.
  • N ⁇ -type peripheral region 59 is formed as an example of the peripheral impurity region of the present invention, which is part of the semiconductor layer 11.
  • An ambient electric field relaxation region 56 having a ring shape in plan view is formed so as to surround the n ⁇ -type drift region 29 to be a closed space, and an annular region to the outer end face 7 is formed as an n ⁇ -type surrounding region 59.
  • the surrounding electric field relaxation region 56 in FIG. 21 is formed with an interval inward from the end face 7 of the semiconductor layer 11.
  • the surrounding electric field relaxation area 56 is formed on the end face of the semiconductor layer 11. 7 may be formed.
  • the outer surface 58 of the surrounding electric field relaxation region 56 is a surface that coincides with the end surface 7 of the semiconductor layer 11.
  • the semiconductor device 1 includes a second drain electrode 60 that is formed on the surface 2 side of the semiconductor layer 11 and is an example of the auxiliary electrode of the present invention that has the same potential as the drain electrode 6. It may be.
  • the interlayer insulating film 30 is formed with a contact hole 61 exposing the n ⁇ -type peripheral region 59 and the peripheral electric field relaxation region 56 at the end of the semiconductor layer 11. Yes.
  • the contact hole 61 has an annular inner peripheral edge 62 that surrounds the n ⁇ -type drift region 29.
  • the contact hole 61 is formed up to the end surface 7 of the semiconductor layer 11 so that the interlayer insulating film 30 does not remain near the end surface 7 of the semiconductor layer 11.
  • An outer peripheral edge may be provided at a position away from the end surface 7 so as to leave a part of the outer peripheral edge.
  • the second drain electrode 60 enters the contact hole 61, straddles the boundary between the n ⁇ -type surrounding region 59 and the surrounding electric field relaxation region 56 in the contact hole 61, and is in contact with both the regions 56 and 59. Further, as described with reference to FIG. 22, the second drain electrode 60 is formed only in the surrounding electric field relaxation region 56 in the contact hole 61 when the surrounding electric field relaxation region 56 is formed to reach the end surface 7 of the semiconductor layer 11. You may touch.
  • the second drain electrode 60 is electrically connected to the drain electrode 6 (see FIG. 24 for the connection form between the drain electrode 6 and the second drain electrode 60).
  • the potentials of the n ⁇ -type peripheral region 59 and the peripheral electric field relaxation region 56 are fixed to the same potential from the surface 2 of the semiconductor layer 11 in contact with the second drain electrode 60 to the back surface 3 in contact with the drain electrode 6. .
  • FIG. 24 is a schematic perspective view of a semiconductor package 71 according to an embodiment of the present invention.
  • the same components as those in FIGS. 1 to 23 are denoted by the same reference numerals, and the description thereof is omitted.
  • the inside of the resin package 74 is shown through for the sake of clarity.
  • the semiconductor package 71 includes a semiconductor chip 72, a substrate terminal 73 as an example of the lead frame of the present invention, and a resin package 74.
  • the semiconductor chip 72 may have the same configuration as that of the semiconductor device 1 shown in FIGS.
  • the substrate terminal 73 is a plate (metal substrate) made of a metal material such as Cu, and includes a drain terminal 77, a source terminal 78, and a gate terminal 79.
  • the drain terminal 77 includes a rectangular island portion 80 in plan view and a linear terminal portion 81 extending from one side of the island portion 80.
  • the source terminal 78 and the gate terminal 79 are formed in a straight line parallel to the terminal portion 81 of the drain terminal 77, and are respectively located on the right side of the drawing so as to sandwich the central drain terminal 77 (terminal portion 81) from both sides in the width direction. And on the left side of the page.
  • the island portion 80 is for supporting the semiconductor chip 72 and has a larger area than the semiconductor chip 72.
  • the island portion 80 has an outer peripheral portion 88 that is a portion outside the semiconductor chip 72 and surrounds the semiconductor chip 72 in a mounted state of the semiconductor chip 72.
  • the drain electrode (drain electrode 6 in FIG. 3) of the semiconductor chip 72 is electrically connected to the island part 80 by die bonding.
  • the source electrode 4 and the gate pad 5 of the semiconductor chip 72 are electrically connected to the source terminal 78 and the gate terminal 79 via bonding wires 85 and 86, respectively.
  • the semiconductor chip 72 includes the second drain electrode 60 shown in FIG. 23, the second drain electrode 60 is connected to the drain electrode 6 via the bonding wire 82 and the drain terminal 77 (island portion 80). The Thereby, the drain electrode 6 and the 2nd drain electrode 60 can be made into the same electric potential.
  • the semiconductor device 1 described above can be incorporated as a bidirectional switch in the matrix converter circuit 100 shown in FIG.
  • the matrix converter circuit 100 includes a three-phase input unit 103, a three-phase output unit 104, a circuit body unit 105, and a filter circuit.
  • the semiconductor device 1 is introduced as a bidirectional switch 101 in each switch unit 107 of the circuit main body unit 105.
  • the bidirectional switch 101 can be configured by a combination of two transistors (semiconductor device 1) 102A and 102B and two diodes 108A and 108B.
  • the semiconductor device 1 described above is formed at least in the outer peripheral region 20 of the semiconductor layer 11 and covers from the peripheral portions of the source electrode 4 and the drain electrode 6 to the end face 7 of the semiconductor layer 11.
  • the protective films 83 and 84 may be provided. Only one of the protective films 83 and 84 may be formed, or both may be formed. Further, the end points of the protective films 83 and 84 may not be the end face 7 of the semiconductor layer 11.
  • the protective films 83 and 84 for example, polyimide can be used.
  • the protective films 83 and 84 are, of course, those shown in FIGS. 9, 12, 13, 14, and 16 to 23. It can also be adopted in the form.
  • the semiconductor layer 11 is made of SiC.
  • the material of the semiconductor layer 11 may be another material called a wide bandgap type such as GaN,
  • the semiconductor layer 11 may be Si.
  • the semiconductor device according to the embodiment of the present invention is used as a bidirectional switch of a power supply device, a power supply device with reduced ON loss with improved breakdown voltage reliability can be easily obtained.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】小電流領域および大電流領域の両方における良好なスイッチング特性と、良好な逆方向耐圧とを両立することができる半導体装置を提供する。 【解決手段】表面、その反対側の裏面および端面を有する半導体層と、前記半導体層の表面部に形成されたＭＩＳトランジスタ構造と、前記半導体層の前記裏面側に互いに隣接して形成された第１導電型部および第２導電型部と、前記半導体層の前記裏面上に形成され、前記第１導電型部とショットキー接合を形成し、前記第２導電型部とオーミック接触を形成する第１電極とを含む、半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　近年、小電流領域および大電流領域の両方において良好なスイッチング特性を達成するために、縦型ｎチャネルＭＯＳＦＥＴの裏面側に選択的にｐ型コレクタ領域を設けることによって、ＭＯＳＦＥＴ機能に加えてＩＧＢＴ機能も備える、いわゆるハイブリッドＭＯＳＦＥＴが提案されている。この種のハイブリッドＭＯＳＦＥＴは、たとえば、特許文献１および２に開示されている。
特開２０１３－１１０３７３号公報 国際公開第２０１５／１５９９５３号
　特許文献１および２では、ＭＯＳＦＥＴおよびＩＧＢＴのハイブリッド機能のおかげで、小電流領域および大電流領域の両方において良好なスイッチング特性を達成することができる。
　一方、裏面電極が、基板の裏面側に形成されたｎ＋型ドレイン領域およびｐ＋型コレクタ領域の両方にオーミック接触しているため、トランジスタ構造に逆方向電圧が印加されたときに電流が流れる構造になっており、逆耐圧をもたない。
　本発明の目的は、小電流領域および大電流領域の両方における良好なスイッチング特性と、良好な逆方向耐圧とを両立することができる半導体装置を提供することである。
　本発明の一実施形態に係る半導体装置は、表面、その反対側の裏面および端面を有する半導体層と、前記半導体層の表面部に形成されたＭＩＳトランジスタ構造と、前記半導体層の前記裏面側に互いに隣接して形成された第１導電型部および第２導電型部と、前記半導体層の前記裏面上に形成され、前記第１導電型部とショットキー接合を形成し、前記第２導電型部とオーミック接触を形成する第１電極とを含む。
　この構成によれば、半導体装置は、ＭＩＳトランジスタ構造に対して、第１導電型部および第２導電型部が、それぞれ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン領域およびＩＧＢＴ（Insulated Gate Bipolar Semiconductor）のコレクタ領域を構成している。つまり、共通のＭＩＳトランジスタ構造に対して互いに異なる導電型の電極接触部を裏面側に設けることで、半導体装置は、ＭＩＳＦＥＴおよびＩＧＢＴが同一の半導体層に集積化されたＨｙｂｒｉｄ－ＭＩＳ（Hybrid - Metal Insulator Semiconductor）構造を有している。
　ＭＩＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。ＭＩＳＦＥＴがオン状態にされると、ドレイン電流は、ドレイン電圧が０Ｖの時から立ち上がり、その後ドレイン電圧の増加に応じてリニアに増加する。したがって、ＭＩＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電流は、ドレイン電圧の増加に対してリニア増加するので、大電流領域でＭＩＳＦＥＴを使用する場合には、印加されるドレイン電圧の増加に応じて、半導体層の面積を拡大しなければならない。
　一方、ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。したがって、ＩＧＢＴでは、半導体層の面積を拡大することなく、良好な大電流領域の特性を示すことができる。
　これらから、ＭＩＳＦＥＴとＩＧＢＴとを同一の半導体層に集積化することにより、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＩＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供することができる。その結果、小電流領域および大電流領域の両方において良好なスイッチング特性を達成することができる。
　また、本発明の一実施形態に係る半導体装置では、たとえばＭＩＳＦＥＴ構造に逆方向電圧が印加されたときに、ＭＩＳトランジスタ構造内のｐｎ接合によるボディダイオード（寄生ダイオード）を介して半導体層の内部を厚さ方向に電流が流れる。しかしながら、本発明の構造であれば、当該電流を、第１導電型部と第１電極との間に形成されたショットキー障壁によって阻止することができる。その結果、良好な逆方向耐圧を確保することができる。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、第１導電型の半導体層を含み、前記第１導電型部は、前記第１導電型の半導体層の裏面部を含み、前記第２導電型部は、前記第１導電型の半導体層の前記裏面部に選択的に形成された第２導電型の不純物領域を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、第１導電型の第１半導体層と、前記第１半導体層の裏面側に形成された第２導電型の第２半導体層とを含み、前記第２導電型層には、前記第１導電型層に達する底部を有するトレンチが選択的に形成されており、前記第１導電型部は、前記トレンチの底部に露出する前記第１導電型層の裏面部を含み、前記第２導電型部は、前記第２導電型層によって構成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記ＭＩＳトランジスタ構造は、第２導電型のボディ領域と、前記ボディ領域の表面部に形成された第１導電型のソース領域と、前記ボディ領域および前記ソース領域の少なくとも一部に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極と、前記ゲート電極の上方および側方を覆うように形成された層間絶縁膜と、前記ソース領域に接続され前記層間絶縁膜の上方に形成されたソース電極とを含み、前記半導体層において前記ボディ領域に対して前記半導体層の前記裏面側に配置された第１導電型のドリフト領域は、前記第１電極と接続される領域がドレイン領域となっていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域において前記第１導電型部の裏面側に選択的に形成され、前記ドリフト領域よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域を含んでいてもよい。
　この構成によれば、ドリフト領域と第１電極（ドレイン電極）との間のショットキー界面の電界を緩和することができる。これにより、第１電極として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。
　本発明の一実施形態に係る半導体装置では、前記半導体層がＳｉＣである場合、前記電界緩和領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有する高抵抗領域を含んでいてもよいし、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３の不純物濃度を有する第２導電型の不純物領域を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１導電型部は、前記半導体層の裏面側に略一様な平坦部を有しており、前記電界緩和領域は、前記平坦部に形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１導電型部は、前記半導体層の裏面側に選択的にトレンチを有しており、前記電界緩和領域は、前記トレンチの内面に沿って形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、前記半導体層の前記表面側および前記裏面側の少なくとも一方に形成され、前記ドリフト領域よりも高い不純物濃度を有する第１導電型のフィールドストップ領域をさらに含んでいてもよい。この場合、前記フィールドストップ領域は、前記半導体層の前記表面または前記裏面から離れた深さ位置に配置されていてもよいし、前記半導体層の前記表面または前記裏面に達するように形成されていてもよい。
　この構成によれば、ソース－ドレイン間に電圧が印加されたときに、低電圧側から延びる空乏層が高電圧側の導電パターン（たとえば、ＭＩＳトランジスタ構造）にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。
　本発明の一実施形態に係る半導体装置では、前記第１導電型部は、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有し、前記第１電極は、Ｔｉ、Ｎｉ、ＭｏまたはＡｕからなっていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域に形成された表面終端構造をさらに含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記第１電極は、前記半導体層の前記端面よりも内側に離れた位置に周縁を有しており、前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域において前記半導体層の前記裏面側に形成され、前記第１電極の周縁部に重なるように配置された裏面終端構造をさらに含んでいてもよい。
　この構成によれば、第１電極の周縁部に重なるように裏面終端構造が形成されているため、逆方向電圧印加時に、空乏層が半導体層の端面（チップ端面）にまで達することを防止することができる。これにより、ダイシングによって半導体層の端面に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。
　本発明の一実施形態に係る半導体装置では、前記裏面終端構造は、前記第１電極の前記周縁よりも内側の内側周縁と、前記第１電極の前記周縁よりも外側であって前記半導体層の前記端面よりも内側に離れた位置の外側周縁とを有していてもよい。
　本発明の一実施形態に係る半導体装置では、前記裏面終端構造は、前記第１電極の前記周縁部に重なる部分を少なくとも一つ含む複数の部分からなっていてもよいし、前記半導体層の前記端面に達するように形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域において前記半導体層の前記表面から前記裏面まで達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる周囲電界緩和領域をさらに含んでいてもよい。
　この構成によれば、ＭＩＳトランジスタ構造の周囲に周囲電界緩和領域が形成されているため、逆方向電圧印加時に空乏層が半導体層の端面（チップ端面）へ向かって広がっても、当該空乏層を周囲電界緩和領域で止めることができ、空乏層が端面にまで達することを防止することができる。その結果、半導体層の端面付近での電界強度を緩和することができる。したがって、ダイシングによって半導体層の端面に欠陥領域が存在していても、当該欠陥領域において電子・正孔対の生成によるリーク電流が流れることを防止することもできる。
　本発明の一実施形態に係る半導体装置では、前記半導体層がＳｉＣである場合、前記周囲電界緩和領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有する高抵抗領域を含んでいてもよいし、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の不純物濃度を有する第２導電型の不純物領域を含んでいてもよい。
　本発明の一実施形態に係る半導体装置では、前記周囲電界緩和領域は、前記半導体層の前記端面から内側に間隔を空けて、前記活性領域を囲むように形成されていてもよい。
　本発明の一実施形態に係る半導体装置では、前記半導体層は、前記周囲電界緩和領域と前記半導体層の前記端面との間に第１導電型の周囲不純物領域を含み、前記第１電極は、前記半導体層の前記裏面において前記周囲不純物領域に接しており、前記半導体装置は、前記半導体層の前記表面において前記周囲不純物領域に接しており、前記第１電極に電気的に接続された補助電極を含んでいてもよい。
　この構成によれば、周囲不純物領域の電位が、半導体層の表面から裏面に至るまで同電位に固定される。これにより、周囲不純物領域に電界がかかり難くすることができるので、半導体層の端面付近での電界強度を一層緩和することができる。
　本発明の一実施形態係る半導体装置では、前記補助電極は、前記周囲電界緩和領域と前記周囲不純物領域との境界部を跨るように形成され、前記周囲電界緩和領域および前記周囲不純物領域の両方に接していてもよい。
　本発明の一実施形態係る半導体装置では、前記周囲電界緩和領域は、前記半導体層の前記端面に至るように形成されていてもよい。
　本発明の一実施形態係る半導体装置では、前記第２導電型部は、前記ＭＩＳトランジスタ構造の１つのセル幅以上の最小幅Ｗｍｉｎを有していてもよいし、前記半導体層の厚さの２倍以上の最小幅Ｗｍｉｎを有していてもよい。
　本発明の一実施形態係る半導体装置では、複数の前記第２導電型部が、平面視においてストライプ状に配列されていてもよいし、平面視においてそれぞれが多角形状または円形状に形成され、離散的に配列されていてもよい。
　本発明の一実施形態に係る半導体パッケージは、前記半導体装置と、前記半導体装置を搭載するリードフレームと、前記半導体装置と前記リードフレームの少なくとも一部とを封止する封止樹脂とを有する。
　本発明の一実施形態に係る電源変換装置は、前記半導体装置を双方向スイッチ素子として用いており、たとえば、前記双方向スイッチ素子を多相入力から多相出力へのマトリクスコンバータ回路のスイッチ回路として用いている。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、本発明の一実施形態に係る半導体装置の模式的な底面図である。 図３は、図１のIII-III線に沿って前記半導体装置を切断したときに現れる断面図である。 図４は、図１のIV-IV線に沿って前記半導体装置を切断したときに現れる断面図である。 図５Ａ～図５Ｃは、ｐ＋型領域の配列パターンを示す図である。 図６Ａ～図６Ｃは、本発明の一実施形態に係る半導体装置および比較例に係る半導体装置のＩ－Ｖ曲線を示す図である。 図７Ａは、図１～図４の半導体装置の製造工程の一部を示す図である。 図７Ｂは、図７Ａの次の工程を示す図である。 図７Ｃは、図７Ｂの次の工程を示す図である。 図７Ｄは、図７Ｃの次の工程を示す図である。 図７Ｅは、図７Ｄの次の工程を示す図である。 図８Ａは、図１～図４の半導体装置の製造工程の他の形態を示す図である。 図８Ｂは、図８Ａの次の工程を示す図である。 図８Ｃは、図８Ｂの次の工程を示す図である。 図８Ｄは、図８Ｃの次の工程を示す図である。 図８Ｅは、図８Ｄの次の工程を示す図である。 図８Ｆは、図８Ｅの次の工程を示す図である。 図９は、前記半導体装置のショットキー界面に形成された電界緩和領域を説明するための図である。 図１０は、前記電界緩和領域の拡大図である。 図１１は、前記電界緩和領域の拡大図である。 図１２は、ｎ型フィールドストップ領域を備える半導体装置の模式的な断面図である。 図１３は、ｎ型フィールドストップ領域を備える半導体装置の模式的な断面図である。 図１４は、前記半導体装置の他の形態を示す断面図である。 図１５Ａは、図１４の半導体装置の製造工程の一部を示す図である。 図１５Ｂは、図１５Ａの次の工程を示す図である。 図１５Ｃは、図１５Ｂの次の工程を示す図である。 図１５Ｄは、図１５Ｃの次の工程を示す図である。 図１６は、図１４半導体装置のショットキー界面に形成された電界緩和領域を説明するための図である。 図１７は、ｎ型フィールドストップ領域を備える半導体装置の模式的な断面図である。 図１８は、ｎ型フィールドストップ領域を備える半導体装置の模式的な断面図である。 図１９は、図４の裏面終端構造の他の形態を示す図である。 図２０は、図４の裏面終端構造の他の形態を示す図である。 図２１は、周囲電界緩和領域を備える半導体装置の模式的な断面図である。 図２２は、周囲電界緩和領域を備える半導体装置の模式的な断面図である。 図２３は、周囲電界緩和領域を備える半導体装置の模式的な断面図である。 図２４は、本発明の一実施形態に係る半導体パッケージの模式的な斜視図である。 図２５は、本発明の一実施形態に係る半導体装置が双方向スイッチとして組み込まれたマトリクスコンバータ回路図である。 図２６は、前記半導体装置の他の形態を示す断面図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１および図２は、それぞれ、本発明の一実施形態に係る半導体装置１の平面図および底面図である。
　半導体装置１は、その表面２側にソース電極４およびゲートパッド５を有し、裏面３側に本発明の第１電極の一例としてのドレイン電極６を有している。
　ソース電極４は、表面２のほぼ全域において略四角形状に形成され、半導体装置１の端面７よりも内側に離れた位置に周縁９を有している。周縁９には後述の記載でも説明するが、ガードリング等の表面終端構造が設けられている。これにより、半導体装置１の表面２には、ソース電極４の周囲に半導体領域８が露出している。この実施形態では、ソース電極４を取り囲む半導体領域８が露出している。ゲートパッド５は、ソース電極４の一つの角部において、ソース電極４から間隔を空けて設けられ、後述する各ＭＩＳトランジスタ構造２２のゲート電極２６に接続されている。
　ドレイン電極６は、後述の記載でも説明するが、裏面３のほぼ全域において略四角形状に形成され、半導体装置１の端面７よりも内側に離れた位置に周縁１０を有している。これにより、半導体装置１の裏面３には、ドレイン電極６の周囲に半導体領域４５が露出している。この実施形態では、ドレイン電極６を取り囲む半導体領域４５が露出している。
　図３および図４は、それぞれ、図１のIII-III線およびIV－IV線に沿って半導体装置１を切断したときに現れる断面図である。図５Ａ～図５Ｃは、ｐ＋型領域１８の配列パターンを示す裏面側から見た図である。
　半導体装置１は、ｎ－型ＳｉＣからなる半導体層１１を含む。半導体層１１は、ＳｉＣのＳｉ面である表面２およびその反対側でＳｉＣのＣ面である裏面３と、表面２に交差する方向に延びる（図３および図４では垂直方向に延びる）端面７とを有している。表面２がＳｉＣのＳｉ面以外であってもよく、裏面３がＳｉＣのＣ面以外であってもよい。
　半導体層１１は、たとえば１０μｍ～２５０μｍの厚さを有している。また、半導体層１１は、全体的に略一様なｎ型不純物濃度を有しており、たとえば、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有している。ここで、略一様な不純物濃度を有しているとは、半導体層１１が、その裏面部（たとえば、裏面３から厚さ方向に一定の距離までの領域）に比較的高い不純物濃度のｎ型部分（たとえば、ｎ＋型部分）を有していないことをいう。
　半導体層１１の裏面部には、本発明の第２導電型部の一例としてのｐ＋型領域１８が選択的に形成されている。一方、半導体層１１の裏面部において、ｐ＋型領域１８以外の領域は、本発明の第１導電型部の一例としてのｎ－型領域１４として裏面３から露出している。
　ｐ＋型領域１８は、図３および図４に示すように、半導体層１１のほぼ全体にわたって（つまり、後述する活性領域２１および外周領域２０の両方に）形成されている。
　ｐ＋型領域１８は、様々なパターンで形成できる。たとえば、複数のｐ＋型領域１８は、図５Ａにおいてハッチングで示すように、平面視（底面視）においてストライプ状に配列されていてもよい。また、複数のｐ＋型領域１８は、図５Ｂにおいてハッチングで示すように、平面視においてそれぞれが多角形状（図５Ｂでは、正六角形状）に形成され、離散的に配列されていてもよい。図５Ｂでは、複数のｐ＋型領域１８が千鳥状に配列されているが、行列状であってもよい。また、複数のｐ＋型領域１８は、図５Ｃにおいてハッチングで示すように、平面視においてそれぞれが円形状（図５Ｃでは、正円形状）に形成され、離散的に配列されていてもよい。むろん、図５Ｃの配列パターンも図５Ｂの場合と同様に行列状であってもよい。なお、図５Ａ～図５Ｃでは、複数のｐ＋型領域１８が互いに同じ形状で統一されているが、互いに形状が異なり、また、大きさが異なっていてもよい。
　半導体装置１は、その周縁部（端面７付近の部分）に設定された外周領域２０と、当該外周領域２０に取り囲まれた活性領域２１とを含む。
　活性領域２１において半導体層１１の表面部には、ＭＩＳトランジスタ構造２２が複数形成されている。ＭＩＳトランジスタ構造２２は、ｐ型ボディ領域２３と、ｎ＋型ソース領域２４と、ゲート絶縁膜２５と、ゲート電極２６と、ｐ＋型ボディコンタクト領域２７とを含む。
　より具体的には、複数のｐ型ボディ領域２３が半導体層１１の表面部に形成されている。各ｐ型ボディ領域２３は、活性領域２１において電流が流れる最小単位（単位セル）を形成している。ｎ＋型ソース領域２４は、各ｐ型ボディ領域２３の内方領域に、半導体層１１の表面２に露出するように形成されている。ｐ型ボディ領域２３において、ｎ＋型ソース領域２４の外側の領域（ｎ＋型ソース領域２４を取り囲む領域）はチャネル領域２８を定義している。ゲート電極２６は、隣り合う単位セルに跨っており、ゲート絶縁膜２５を介してチャネル領域２８に対向している。ｐ＋型ボディコンタクト領域２７は、ｎ＋型ソース領域２４を貫通してｐ型ボディ領域２３と電気的に接続されている。
　ＭＩＳトランジスタ構造２２の各部について説明を加える。ｐ型ボディ領域２３の不純物濃度は、たとえば、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３であり、ｎ＋型ソース領域２４の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３であり、ｐ＋型ボディコンタクト領域２７の不純物濃度は、たとえば、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３である。ゲート絶縁膜２５は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは２０ｎｍ～１００ｎｍである。ゲート電極２６は、たとえば、ポリシリコンからなる。
　また、図３において、隣り合うＭＩＳトランジスタ構造２２のゲート電極２６間の距離を１つのＭＩＳトランジスタ構造２２のセル幅Ｗｃとしたときに、図５Ａ～図５Ｃの各ｐ＋型領域１８の幅Ｗｐは、当該セル幅Ｗｃ以上であることが好ましい。あるいは、図３に示すように、半導体層１１の厚さをＴｄとしたときに、各ｐ＋型領域１８の幅Ｗｐは、当該厚さＴｄの２倍以上であってもよい。これにより、各ｐ＋型領域１８からの正孔注入が効率的に行われるため、低いドレイン電圧でＩＧＢＴモードへ移行させることができる。なお、幅Ｗｐは、図５Ａ～図５Ｃに示すように、各ｐ＋型領域１８において最も狭い部分で測定すればよい。
　半導体層１１においてＭＩＳトランジスタ構造２２に対して裏面３側のｎ－型の領域は、ｎ－型ドリフト領域２９となっており、その一部が前述のｎ－型領域１４として裏面３に露出している。
　半導体層１１の表面側には、活性領域２１および外周領域２０の両方に跨る層間絶縁膜３０が形成されている。層間絶縁膜３０は、たとえば、酸化シリコン（ＳｉＯ２）からなり、その厚さは０．５μｍ～３．０μｍである。層間絶縁膜３０には、各単位セルのｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７を露出させるコンタクトホール３１が形成されている。
　層間絶縁膜３０上には、ソース電極４が形成されている。ソース電極４は、各コンタクトホール３１に入り込み、ｎ＋型ソース領域２４およびｐ＋型ボディコンタクト領域２７にオーミック接触している。ソース電極４は、活性領域２１から外周領域２０に延び、外周領域２０において層間絶縁膜３０に乗り上がったオーバーラップ部３２を有している。
　図４に示すように、外周領域２０において半導体層１１の表面部には、表面終端構造３３が形成されている。表面終端構造３３は、ソース電極４の周縁部（半導体層１１との接合部の周縁部）に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図４では、最も内側のリサーフ層３４（RESURF：Reduced Surface Field）と、リサーフ層３４を取り囲む複数のガードリング層３５とを含む。リサーフ層３４は、層間絶縁膜３０の開口３６の内外に跨って形成され、開口３６内部でソース電極４の周縁部に接触している。複数のガードリング層３５は、互いに間隔を空けて形成されている。図４に示すリサーフ層３４およびガードリング層３５は、ｐ型の不純物領域によって形成されているが、高抵抗領域からなっていてもよい。高抵抗領域の場合、リサーフ層３４およびガードリング層３５は１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有していてもよい。
　半導体層１１の裏面３には、ドレイン電極６が形成されている。ドレイン電極６は、複数の単位セルの共通の電極である。ドレイン電極６は、半導体層１１の裏面３において、ｎ－型領域１４（ｎ－型ドリフト領域２９）とショットキー接合を形成し、ｐ＋型領域１８とオーミック接触を形成している。ドレイン電極６は、ｎ－型領域１４とショットキー接合を形成でき、ｐ＋型領域１８とオーミック接触を形成できる金属（たとえば、Ｔｉ、Ｎｉ、Ｍｏ、Ａｕ等）からなる。
　また、ドレイン電極６は、半導体層１１の端面７よりも内側に離れた位置に周縁１０を有するように形成されている。これにより、半導体層１１の裏面３には、ドレイン電極６の周囲に半導体領域４５が露出している。この実施形態では、ドレイン電極６を取り囲む半導体領域４５が露出している。ドレイン電極６の周縁部は、半導体層１１を挟んでソース電極４の周縁部に対向している。より具体的には、ドレイン電極６は、活性領域２１から外周領域２０に延び、外周領域２０において表面終端構造３３（この実施形態ではリサーフ層３４）の直下に配置された周縁部を有している。また、ドレイン電極６は、図４に示すように、ソース電極４と同じ大きさで形成されていてもよい。
　外周領域２０において半導体層１１の裏面部には、裏面終端構造１２が形成されている。裏面終端構造１２は、ドレイン電極６の周縁１０よりも内側の内側周縁１５と、ドレイン電極６の周縁１０よりも外側であって半導体層１１の端面７よりも内側に離れた位置の外側周縁１６とを有している。この実施形態では、裏面終端構造１２の形成範囲は、表面終端構造３３とほぼ同じである。したがって、裏面終端構造１２の外側周縁１６は、平面視において、最も外側のガードリング層３５の外側周縁１７と一致していてもよい。
　裏面終端構造１２は、ｎ－型ドリフト領域２９よりも高い抵抗を有する高抵抗領域であってもよいし、ｐ型の不純物領域であってもよい。高抵抗領域の場合、裏面終端構造１２は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有していてもよい。一方、ｐ型の不純物領域の場合、裏面終端構造１２は、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３の不純物濃度を有していてもよい。
　この半導体装置１では、半導体層１１の裏面３側にｎ－型領域１４（ｎ－型ドリフト領域２９）およびｐ＋型領域１８が露出し、この両方に共通の電極であるドレイン電極６が接している。したがって、ＭＩＳトランジスタ構造２２に対して、ｎ－型ドリフト領域２９およびｐ＋型領域１８が、それぞれ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン領域およびＩＧＢＴ（Insulated Gate Bipolar Semiconductor）のコレクタ領域を構成している。つまり、共通のＭＩＳトランジスタ構造２２に対して互いに異なる導電型の電極接触部を裏面側に設けることで、半導体装置１は、ＭＩＳＦＥＴおよびＩＧＢＴが同一の半導体層に集積化されたＨｙｂｒｉｄ－ＭＩＳ（Hybrid - Metal Insulator Semiconductor）構造を有している。
　ＭＩＳＦＥＴは、主に低耐圧領域（たとえば、５ｋＶ以下）で使用する素子として有効である。したがって、半導体装置１では、ソース－ドレイン間に電圧が印加され、ゲート電極２６にしきい値電圧以上の電圧が印加されると、まず、ＭＩＳＦＥＴがオン状態にされ、半導体層１１のｎ－型領域１４を介してソース電極４とドレイン電極６との間が導通する（ＭＩＳＦＥＴモード）。たとえば、ドレイン電流Ｉｄは、図６Ａに示すように、ソース－ドレイン電圧Ｖｄが０Ｖの時から立ち上がり、その後ピンチオフが起こるまでドレイン電圧Ｖｄの増加に応じてリニアに増加する。したがって、ＭＩＳＦＥＴでは、良好な小電流領域の特性を示すことができる。一方、ドレイン電圧Ｖｄは、ドレイン電流Ｉｄの増加に対して増加するので、大電流領域でＭＩＳＦＥＴを使用すると、ドレイン電圧Ｖｄとドレイン電流Ｉｄの積で決まるＭＩＳＦＥＴの通電損失が増大する。なお、半導体層の面積を拡大することによって、大電流を流すために必要なドレイン電圧Ｖｄが低減でき、結果としてＭＩＳＦＥＴの通電損失を低減できるが、製造コストが大幅に増大してしまう。
　一方、ＩＧＢＴは、主に高耐圧領域（たとえば、１０ｋＶ以上）で使用する素子として有効である。この半導体装置１では、ＭＩＳＦＥＴモードでソース－ドレイン間が導通した後、ソース－ドレイン間の電圧が、図６Ａに示すように、ｐ型ボディ領域２３とｎ－型ドリフト領域２９とのｐｎ接合によって構成される寄生ダイオード（ｐｎダイオード）の立ち上がり電圧Ｖｐｎ以上となると、大電流領域に移行する。大電流領域では、ｎ－型ドリフト領域２９に電子が流れ込む。この電子が、ｐ型ボディ領域２３、ｎ－型ドリフト領域２９およびｐ＋型領域１８（コレクタ領域）からなるｐｎｐトランジスタのベース電流として作用し、ｐｎｐトランジスタが導通する。ｎ＋型ソース領域２４（エミッタ領域）から電子が供給され、ｐ＋型領域１８から正孔が注入されるので、ｎ－型ドリフト領域２９には過剰な電子と正孔が蓄積される。これにより、ｎ－型ドリフト領域２９で伝導度変調が発生し、ｎ－型ドリフト領域２９が高伝導度状態に移行して、ＩＧＢＴがオン状態となる。つまり、半導体層１１のｐ＋型領域１８を介してソース電極４とドレイン電極６との間が導通する（ＩＧＢＴモード）。このように、ＩＧＢＴの場合、バイポーラトランジスタの伝導度変調特性を有するため、高耐圧で大電流制御が可能である。したがって、ＩＧＢＴでは、半導体層の面積をＭＩＳＦＥＴに比べて拡大することなく、良好な大電流領域の特性を示すことができる。
　これらから、ＭＩＳＦＥＴとＩＧＢＴとを同一の半導体層に集積化することにより、低耐圧領域から高耐圧領域にかけて広い動作範囲を実現できる。つまり、高耐圧素子として使用できながらも、小電流領域において、ＭＩＳＦＥＴ（ユニポーラ）動作を実現し、大電流領域においてＩＧＢＴ（バイポーラ）動作を実現できる半導体装置を提供することができる。その結果、半導体装置１は、小電流領域および大電流領域の両方において良好なスイッチング特性を達成することができる。
　また、半導体装置１では、ソース－ドレイン間に逆方向電圧（図６ＡにおいてＶｄ＜０の領域）が印加されたときに、ＭＩＳトランジスタ構造２２内のｐｎ接合によるボディダイオード（寄生ダイオード）を介して半導体層１１の内部を厚さ方向に電流が流れる。しかしながら、本実施形態の構造であれば、図６Ａに示すように、ｎ－型領域１４とドレイン電極６との間に形成されたショットキー障壁によって、ドレイン電流Ｉｄが流れることを阻止することができる。その結果、良好な逆方向耐圧を確保することができる。
　一方、半導体装置１において、ｐ＋領域１８およびｎ－型領域１４とドレイン電極６とのショットキー接合のいずれかでも欠けていると、良好なスイッチング特性および良好な逆方向耐圧のいずれかを達成することが難しくなる。たとえば、後者のショットキー接合が欠けており、ドレイン電極６がｎ＋型領域（図示せず）等を介してｎ－型ドリフト領域２９にオーミック接触していると、図６Ｂに示すように、逆導通する。また、前者のｐ＋型領域１８が欠けており、ドレイン電極６が半導体層１１の裏面３全体にわたってｎ－型ドリフト領域２９にショットキー接合していると、大電流領域における伝導度変調を行うことができず、図６Ｃに示すように、大電流領域において良好なスイッチング特性を実現することが難しくなる。
　次に、図７Ａ～図７Ｅを参照して、半導体装置１の製造方法について説明する。
　図７Ａ～図７Ｅは、図１～図４の半導体装置１の製造工程を工程順に示す図である。
　半導体装置１を製造するには、図７Ａに示すように、まず、まず、ウエハ状態のｎ＋型ＳｉＣ（たとえば、不純物濃度が１×１０１８ｃｍ－３～１×１０２０ｃｍ－３）からなるベース基板１９上に、エピタキシャル成長によって、ベース基板１９よりも低濃度の半導体層１１が形成される。ベース基板１９の厚さは、たとえば、１５０μｍ～４５０μｍであってもよい。
　次に、図７Ｂに示すように、半導体層１１の表面部に前述のＭＩＳトランジスタ構造２２が形成される。この際、図示はしないが、表面終端構造３３は、ＭＩＳトランジスタ構造２２のｐ型ボディ領域２３を形成するときのイオン注入工程で形成すれば工程を削減できるが、別途の工程で形成してもよい。その後、層間絶縁膜３０およびソース電極４が形成される。
　次に、図７Ｃに示すように、ベース基板１９が除去されることによって、半導体層１１の裏面３全体が露出する。この工程は、たとえば、裏面３側からの研削によってベース基板１９をほぼ完全に除去した後、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に露出している半導体層１１をさらに薄化させてもよい。具体的には、３５０μｍ厚さのベース基板１９を裏面研削によって除去し、その後、５０μｍ厚さの半導体層１１を４０μｍ厚さになるまで研磨してもよい。最終的に研磨工程を施すことによって、露出する半導体層１１の裏面３の表面状態を滑らかにすることができるので、ドレイン電極６を良好にショットキー接合させることができる。
　次に、図７Ｄに示すように、半導体層１１の裏面３を選択的に覆うレジスト膜（図示せず）が形成され、当該レジスト膜を介して、半導体層１１の裏面３にｐ型不純物（たとえばアルミニウム（Ａｌ））イオンが注入される。その後、レーザアニールを行うことによって、ｐ型不純物が活性化されてｐ＋型領域１８が形成される。この際、図示はしないが、裏面終端構造１２は、ｐ＋型領域１８を形成するときのイオン注入工程で形成すれば工程を削減できるが、別途の工程で形成してもよい。
　次に、たとえばスパッタ法によって、金属膜が半導体層１１の裏面３全体に形成され、当該金属膜が選択的に除去（エッチング）される。これにより、ドレイン電極６が形成される。そして、ドレイン電極６の周縁１０（図７Ｅでは示さず）から離れた位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、図７Ｅに示すように、個片化された半導体装置１が得られる。
　なお、半導体装置１は、たとえば、図７Ａ～図７Ｅの工程に代えて、図８Ａ～図８Ｆの工程によって製造することもできる。
　具体的には、まず図８Ａに示すように、ベース基板１９上に、エピタキシャル成長によって、ベース基板１９よりも低濃度のｎ－型の第１半導体層４６が形成される。第１半導体層４６の厚さは、たとえば０．５μｍ～５μｍである。
　次に、図８Ｂに示すように、第１半導体層４６にｐ＋型領域１８が形成される。具体的には、第１半導体層４６の表面にｐ型不純物イオンが選択的に注入される。この際、ｐ＋型領域１８は、第１半導体層４６の裏面（ベース基板１９との界面）に至るまで形成する必要がないため、ｐ型不純物イオンとしては、たとえばＡｌが使用される。その後、アニール処理されることによって、ｐ＋型領域１８が形成される。このアニール処理をする時点ではベース基板１９および第１半導体層４６のいずれにも高温に弱い要素が未だ形成されていないので、比較的高温（たとえば、１５００℃～１８００℃）でアニール処理をすることができる。
　次に、図８Ｃに示すように、第１半導体層４６上に、さらにエピタキシャル成長することによって、ｎ－型の第２半導体層４７が形成される。第２半導体層４７の厚さは、たとえば５μｍ～３００μｍである。これにより、第１半導体層４６および第２半導体層４７からなる半導体層１１が形成される。第１半導体層４６の表面部に形成されていたｐ＋型領域１８は、半導体層１１の底部に埋め込まれた状態となる。
　次に、図８Ｄに示すように、半導体層１１の表面２側から選択的に不純物イオンを注入することによって、ＭＩＳトランジスタ構造２２の不純物領域および表面終端構造３３が形成される。具体的には、ｐ型ボディ領域２３、ｎ＋型ソース領域２４、ｐ＋型ボディコンタクト領域２７、リサーフ層３４およびガードリング層３５が形成される。なお、図８Ｂの工程において、埋め込まれたｐ＋型領域１８のアニール処理を行わず、ＭＩＳトランジスタ構造２２の不純物領域（ｐ型ボディ領域２３等）を形成するときのアニール処理を利用してｐ＋型領域１８を同時に活性化させてもよい。次に、ＭＩＳトランジスタ構造２２の残りの要素であるゲート絶縁膜２５およびゲート電極２６が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
　次に、図８Ｅに示すように、ベース基板１９が除去されることによって、半導体層１１の裏面３全体が露出する。この工程は、裏面３からｐ＋型領域１８が露出するまで続けられる。
　次に、たとえばスパッタ法によって、金属膜が半導体層１１の裏面３全体に形成され、当該金属膜が選択的に除去（エッチング）される。これにより、ドレイン電極６が形成される。そして、ドレイン電極６の周縁１０（図８Ｆでは示さず）から離れた位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、図８Ｆに示すように、個片化された半導体装置１が得られる。
＜半導体装置１の他の形態＞
　以下では、前述の半導体装置１の他の形態について図面を参照して説明する。
　図９は、半導体層１１の裏面３のショットキー界面に形成された電界緩和領域４４を説明するための図である。また、図１０および図１１は、電界緩和領域４４の拡大図である。
　半導体装置１は、活性領域２１において半導体層１１の裏面部に形成され、ドレイン電極６に接している電界緩和領域４４を含んでいてもよい。より具体的には、半導体層１１の裏面３から露出するｎ－型領域１４（ｎ－型ドリフト領域２９）に選択的に電界緩和領域４４が形成されている。
　電界緩和領域４４を形成することによって、ｎ－型ドリフト領域２９とドレイン電極６との間のショットキー界面の電界を緩和することができる。これにより、ドレイン電極６として比較的仕事関数の小さな金属を使用しても逆方向リーク電流を低減できるので、当該金属を使用することによって、低いオン抵抗を確保することができる。より詳しく言えば、低いオン抵抗を犠牲にして逆方向リーク電流の低減を図ることも可能だが、この構成では、電界緩和領域４４によって逆方向リーク電流を低減できるので、電界緩和領域４４がない場合に使用する金属よりも低い仕事関数の金属を使用して低オン抵抗化を図ることができる。
　そして、電界緩和領域４４は、前述の裏面終端構造１２と同様に、ｎ－型ドリフト領域２９よりも高い抵抗を有する高抵抗領域であってもよいし、ｐ型の不純物領域であってもよい。高抵抗領域の場合、電界緩和領域４４は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有していてもよい。一方、ｐ型の不純物領域の場合、裏面終端構造１２は、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３の不純物濃度を有していてもよい。電界緩和領域４４と裏面終端構造１２を同じ構成にすることによって、これらを同一の工程で一緒に形成することができる。
　また、図１０に示すように、半導体層１１の裏面３が略一様な平坦部３７を有している場合、電界緩和領域４４は、当該平坦部３７に形成されていてもよい。一方、図１１に示すように、半導体層１１の裏面３が選択的にトレンチ３８を有している場合、電界緩和領域４４は、当該トレンチ３８の内面に沿ってｎ－型ドリフト領域２９内に形成されていてもよい。この場合、ドレイン電極６は、トレンチ３８に埋め込まれ、トレンチ３８内で電界緩和領域４４に接続されていてもよい。
　図１２および図１３は、ｎ型フィールドストップ領域４２，４３を備える半導体装置１の模式的な断面図である。
　ｎ型フィールドストップ領域４２，４３を形成することによって、ソース－ドレイン間に電圧が印加されたときに、低電圧側から延びる空乏層が高電圧側の導電パターン（たとえば、ＭＩＳトランジスタ構造２２）にまで達することを防止することができる。これにより、パンチスルー現象によるリーク電流を防止することができる。
　当該ｎ型フィールドストップ領域４２，４３は、半導体層１１の表面２側および裏面３側の少なくとも一方に形成され、ｎ－型ドリフト領域２９よりも高い不純物濃度を有するｎ型のフィールドストップ領域であればよい。図１２および図１３では、表面側ｎ型フィールドストップ領域４２および裏面側ｎ型フィールドストップ領域４３の両方が示されている。
　ｎ型フィールドストップ領域４２，４３は、たとえば、図１２に示すように、半導体層１１の表面２または裏面３（ショットキー界面）から離れた深さ位置に配置されていてもよい。
　具体的には、表面側ｎ型フィールドストップ領域４２は、ｐ型ボディ領域２３から裏面３側に離れたＭＩＳトランジスタ構造２２の下方に配置されていてもよい。一方、裏面側ｎ型フィールドストップ領域４３は、ｐ＋型領域１８から表面２側に離れた上方に配置されていてもよい。
　また、ｎ型フィールドストップ領域４２，４３は、図１３に示すように、半導体層１１の表面２または裏面３に達するように形成されていてもよい。
　また、ｎ型フィールドストップ領域４２，４３の不純物濃度は、半導体層１１の深さ方向に一様なプロファイルを有していてもよいし、所定の深さ位置にピークを持つプロファイルを有していてもよい。不純物濃度にピークがある場合、当該ピークの濃度がｎ－型ドリフト領域２９の濃度よりも高ければよい。
　なお、図１２および図１３のｎ型フィールドストップ領域４２，４３は、適宜組み合わせてもよい。たとえば、表面側ｎ型フィールドストップ領域４２が半導体層１１の表面２から離れた位置に配置されている一方、裏面側ｎ型フィールドストップ領域４３は、半導体層１１の裏面３に達するように形成されていてもよい。
　図１４は、半導体装置１の他の形態を示す模式的な断面図である。
　前述の実施形態では、ｐ＋型領域１８は、ｎ－型の半導体層１１の裏面３に選択的に形成された不純物領域によって形成されていたが、図１４では、ｐ＋型基板３９の一部で構成されている。
　より具体的には、半導体層１１は、本発明の第２半導体層の一例としてのｐ＋型基板３９と、ｐ＋型基板３９上の本発明の第１半導体層の一例としてのｎ－型半導体層４０とを含む。
　ｐ＋型基板３９は、たとえば、１００μｍ～４００μｍの厚さを有している。また、ｐ＋型基板３９は、たとえば、１×１０１７ｃｍ－３～５×１０１９ｃｍ－３の不純物濃度を有している。
　ｐ＋型基板３９には、トレンチ４１が選択的に形成されている。各トレンチ４１は、ｐ＋型基板３９の裏面（半導体層１１の裏面３）からｎ－型半導体層４０に達し、ｎ－型半導体層４０に凹部４９を形成するように、さらに深くまで形成されている。これにより、ｎ－型半導体層４０の裏面５０には、トレンチ４１の形成位置（第１部分５１）とそれ以外の位置（第２部分５２）との間に段差が形成されている。また、トレンチ４１の底部がｎ－型半導体層４０のみで構成される一方、トレンチ４１の側部は、ｎ－型半導体層４０およびｐ＋型基板３９で構成されることになる。
　ドレイン電極６は、ｐ＋型基板３９の裏面３およびトレンチ４１の内面に沿うように形成されている。これにより、ドレイン電極６のｐ＋型基板３９の裏面３およびトレンチ４１の内面に接する一方表面とその反対側の他方表面との距離（ドレイン電極６の厚さ）が一定となっている。ドレイン電極６は、トレンチ４１の底部（裏面５０）および側部（側面５３）の一部でｎ－型ドリフト領域２９とショットキー接合を形成し、トレンチ４１の側部（側面５３）の一部およびｐ＋型基板３９の裏面３でｐ＋型基板３９とオーミック接触を形成している。
　図１５Ａ～図１５Ｄは、図１４の半導体装置１の製造工程を工程順に示す図である。
　図１４の半導体装置１を製造するには、図１５Ａに示すように、まず、ウエハ状態のｐ＋型基板３９上に、エピタキシャル成長によって、ｎ－型半導体層４０が形成される。
　次に、図１５Ｂに示すように、ｎ－型半導体層４０の表面部にＭＩＳトランジスタ構造２２が形成される。その後、層間絶縁膜３０およびソース電極４が形成される。
　次に、図１５Ｃに示すように、ｐ＋型基板３９が裏面３から選択的にエッチングされることによって、ｎ－型半導体層４０（ｎ－型ドリフト領域２９）に達するトレンチ４１が形成される。
　なお、トレンチ４１の形成に先立って、ｐ＋型基板３９を薄化する工程を行ってもよい。薄化しておくことでエッチング時間を短縮できるため、製造効率を向上させることができる。この薄化工程は、たとえば、裏面３側からの研削によってｐ＋型基板３９を薄化した後（たとえば、５０μｍ～３００μｍ程度削った後）、研磨（たとえばＣＭＰ）によって仕上げてもよい。研磨工程では、研削後に残っているｐ＋型基板３９をさらに薄化させてもよい。最終的に研磨工程を施すことによって、露出するｐ＋型基板３９の裏面３の表面状態を滑らかにすることができるので、ドレイン電極６を良好にオーミック接触させることができる。
　次に、図１５Ｄに示すように、たとえばスパッタ法によって、金属膜がｐ＋型基板３９の裏面３全体に形成される。当該金属膜は、ｐ＋型基板３９の裏面３の他、トレンチ４１の内面（ｎ－型半導体層４０の裏面５０およびトレンチ４１の側面５３）にも堆積する。これにより、ドレイン電極６が形成される。ドレイン電極６の形成後、レーザアニールによってドレイン電極６をシンター処理してもよい。
　そして、予め定める位置に設定されたダイシングラインに沿って半導体層１１が切断される。これにより、個片化された半導体装置１が得られる。
　そして、図１４の半導体装置１においても、図１６～図１８に示すように、前述の電界緩和領域４４およびｎ型フィールドストップ領域４２，４３が備えられていてもよい。
　図１６は、図１４の半導体装置１の裏面５０のショットキー界面に形成された電界緩和領域４４を説明するための図である。図１６において、電界緩和領域４４は、トレンチ４１に露出するｎ－型半導体層４０の第１部分５１に選択的に形成されている。
　図１７および図１８は、ｎ型フィールドストップ領域４２，４３を備える半導体装置の模式的な断面図である。図１７に示すように、ｎ型フィールドストップ領域４２，４３は、ｎ－型半導体層４０の表面２または裏面５０（ショットキー界面）から離れた深さ位置に配置されていてもよいし、図１８に示すように、ｎ－型半導体層４０の表面２または裏面５０（ショットキー界面）に達するように形成されていてもよい。
　図１９および図２０は、図４の裏面終端構造１２の他の形態を示す図である。
　図１９に示すように、裏面終端構造１２は、ドレイン電極６の周縁部に重なる部分を少なくとも一つ含む複数の部分からなっていてもよい。図１９では、最も内側のリサーフ層５４（RESURF：Reduced Surface Field）と、リサーフ層５４を取り囲む複数のガードリング層５５とを含む。リサーフ層５４は、ドレイン電極６の内外に跨って形成され、ドレイン電極６の周縁部に接触している。複数のガードリング層５５は、互いに間隔を空けて形成されている。リサーフ層５４およびガードリング層５５は、それぞれ、表面終端構造３３のリサーフ層３４およびガードリング層３５と一対一で向かい合っていてもよい。
　また、図２０に示すように、裏面終端構造１２は、前述した高抵抗領域である場合、ドレイン電極６の周縁部から半導体層１１の端面７に達するように形成されていてもよい。つまり、裏面終端構造１２の外側周縁１６が、半導体層１１の端面７に一致していてもよい。
　図２１は、周囲電界緩和領域５６を備える半導体装置の模式的な断面図である。
　半導体装置１では、前述の裏面終端構造１２に代えて、周囲電界緩和領域５６が形成されていてもよい。
　周囲電界緩和領域５６は、外周領域２０において、表面終端構造３３の外側に形成されている。周囲電界緩和領域５６は、半導体層１１（ｎ－型ドリフト領域２９）よりも高い抵抗を有する高抵抗領域またはｐ型の半導体領域からなる。たとえば、周囲電界緩和領域５６が高抵抗領域である場合、当該高抵抗領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有している。一方、周囲電界緩和領域５６がｐ型の半導体領域である場合、当該ｐ型半導体領域は、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の不純物濃度を有している。
　周囲電界緩和領域５６は、半導体層１１の表面２から裏面３まで達する一定の領域である。周囲電界緩和領域５６は、図２１に示すような断面視において、活性領域２１に近い側の内側面５７およびその反対側の外側面５８が表面２および裏面３に対して垂直となるように形成されている。これにより、周囲電界緩和領域５６の幅Ｗ１は、半導体層１１の表面２から裏面３に至るまで、ほぼ一定となっている。
　また、周囲電界緩和領域５６は、半導体層１１の端面７から内側に間隔を空けて形成されており、これにより、周囲電界緩和領域５６の外側（周囲電界緩和領域５６と半導体層１１の端面７との間）には、半導体層１１の一部からなる本発明の周囲不純物領域の一例としてのｎ－型周囲領域５９が形成されている。ｎ－型ドリフト領域２９を取り囲んで閉空間とするように平面視環状の周囲電界緩和領域５６が形成され、その外側の端面７までの環状領域がｎ－型周囲領域５９として形成されている。
　また、図２１の周囲電界緩和領域５６は、半導体層１１の端面７から内側に間隔を空けて形成されていたが、図２２に示すように、周囲電界緩和領域５６は、半導体層１１の端面７に至るように形成されていてもよい。これにより、周囲電界緩和領域５６の外側面５８が、半導体層１１の端面７と一致した面となっている。
　また、半導体装置１は、図２３に示すように、半導体層１１の表面２側に形成され、ドレイン電極６と同電位とされる本発明の補助電極の一例としての第２ドレイン電極６０を備えていてもよい。
　より具体的には、図２３の半導体装置１において、層間絶縁膜３０には、半導体層１１の端部においてｎ－型周囲領域５９および周囲電界緩和領域５６を露出させるコンタクトホール６１が形成されている。コンタクトホール６１は、ｎ－型ドリフト領域２９を取り囲む環状の内周縁６２を有している。なお、コンタクトホール６１は、図２３では、半導体層１１の端面７付近に層間絶縁膜３０が残らないように、半導体層１１の端面７まで形成されているが、端面７付近に層間絶縁膜３０の一部が残るように端面７から内側に離れた位置に外周縁を有していてもよい。
　第２ドレイン電極６０は、コンタクトホール６１に入り込み、コンタクトホール６１内でｎ－型周囲領域５９および周囲電界緩和領域５６の境界部に跨り、これらの領域５６，５９の両方に接している。また、第２ドレイン電極６０は、図２２で説明したように周囲電界緩和領域５６が半導体層１１の端面７に至るまで形成されている場合は、コンタクトホール６１内で周囲電界緩和領域５６のみに接していてもよい。
　第２ドレイン電極６０は、図２３では図示しないが、ドレイン電極６と電気的に接続されている（ドレイン電極６と第２ドレイン電極６０との接続形態は図２４参照）。これにより、ｎ－型周囲領域５９および周囲電界緩和領域５６の電位が、第２ドレイン電極６０が接する半導体層１１の表面２から、ドレイン電極６が接する裏面３に至るまで同電位に固定される。その結果、ｎ－型周囲領域５９および周囲電界緩和領域５６に電界がかかり難くすることができるので、半導体層１１の端面７付近での電界強度を一層緩和することができる。
　図２４は、本発明の一実施形態に係る半導体パッケージ７１の模式的な斜視図である。図２４において、図１～図２３の構成要素と同一の要素については共通の参照符号を付し、その説明を省略する。また、図２４では、明瞭化のため、樹脂パッケージ７４の内部を透視して示している。
　半導体パッケージ７１は、半導体チップ７２と、本発明のリードフレームの一例としての基板端子７３と、樹脂パッケージ７４とを含む。
　半導体チップ７２は、図１～図２３に示した半導体装置１と同じ構成であってよい。
　基板端子７３は、たとえばＣｕ等の金属材料からなる板（金属基板）であり、ドレイン端子７７と、ソース端子７８と、ゲート端子７９とを含む。
　ドレイン端子７７は、平面視四角形状のアイランド部８０と、アイランド部８０の一辺から延びる直線状の端子部８１とを含む。ソース端子７８およびゲート端子７９は、ドレイン端子７７の端子部８１に平行な直線状に形成されており、中央のドレイン端子７７（端子部８１）を幅方向両側から挟むように、それぞれ、紙面右側および紙面左側に配置されている。
　アイランド部８０は、半導体チップ７２を支持するためのものであり、半導体チップ７２よりも大きな面積を有している。これにより、アイランド部８０は、半導体チップ７２の実装状態において、半導体チップ７２よりも外側の部分であって半導体チップ７２を取り囲む外周部８８を有している。
　半導体チップ７２のドレイン電極（図３のドレイン電極６）は、ダイボンディングによってアイランド部８０に電気的に接続される。一方、半導体チップ７２のソース電極４およびゲートパッド５は、それぞれ、ボンディングワイヤ８５，８６を介して、ソース端子７８およびゲート端子７９に電気的に接続される。また、半導体チップ７２が、図２３に示す第２ドレイン電極６０を備える場合、当該第２ドレイン電極６０は、ボンディングワイヤ８２およびドレイン端子７７（アイランド部８０）を介して、ドレイン電極６と接続される。これにより、ドレイン電極６および第２ドレイン電極６０を同電位にすることができる。
　以上、本発明の実施形態を説明したが、本発明は、前述した形態の他の形態で実施することもできる。
　たとえば、前述の半導体装置１は、図２５に示すマトリクスコンバータ回路１００に双方向スイッチとして組み込むことができる。具体的には、マトリクスコンバータ回路１００は、３相入力部１０３、３相出力部１０４、回路本体部１０５およびフィルタ回路１０６を備えている。半導体装置１は、回路本体部１０５の各スイッチ部１０７において双方向スイッチ１０１として導入されている。双方向スイッチ１０１は、２個のトランジスタ（半導体装置１）１０２Ａ，１０２Ｂと２個のダイオード１０８Ａ，１０８Ｂとの組み合わせによって構成することができる。
　また、たとえば、前述の半導体装置１は、図２６に示すように、少なくとも半導体層１１の外周領域２０に形成され、ソース電極４およびドレイン電極６の周縁部から半導体層１１の端面７までを覆う保護膜８３，８４を有していてもよい。保護膜８３，８４は、いずれか一方のみ形成されていてもよいし、両方形成されていてもよい。また、保護膜８３，８４の終端は、半導体層１１の端面７でなくてもよい。保護膜８３，８４としては、たとえば、ポリイミドを使用できる。なお、保護膜８３，８４に関して、図４の形態に採用した場合のみを図示したが、むろん、保護膜８３，８４は、図９、図１２、図１３、図１４、図１６～図２３の形態に採用することもできる。
　また、前述の実施形態では、半導体層１１がＳｉＣからなる場合のみを示したが、半導体層１１の材料は、ＧａＮ等のワイドバンドギャップ型と称される他の材料であってもよいし、半導体層１１がＳｉであってもよい。また、本発明の実施形態の半導体装置を電源装置の双方向スイッチとして用いれば、耐圧の信頼性を向上させたオン損失の小さな電源装置を容易に得られるようになる。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０１６年８月１９日に日本国特許庁に提出された特願２０１６－１６１４８６号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　半導体装置
　２　表面
　３　裏面
　４　ソース電極
　６　ドレイン電極
　７　端面
　１０　周縁
　１１　半導体層
　１２　裏面終端構造
　１４　ｎ－型領域
　１５　内側周縁
　１６　外側周縁
　１８　ｐ＋型領域
　２０　外周領域
　２１　活性領域
　２２　ＭＩＳトランジスタ構造
　２３　ｐ型ボディ領域
　２４　ｎ＋型ソース領域
　２５　ゲート絶縁膜
　２６　ゲート電極
　２９　ｎ－型ドリフト領域
　３０　層間絶縁膜
　３３　表面終端構造
　３４　リサーフ層
　３５　ガードリング層
　３７　平坦部
　３８　トレンチ
　３９　ｐ＋型基板
　４０　ｎ－型半導体層
　４１　トレンチ
　４２　ｎ型フィールドストップ領域
　４３　ｎ型フィールドストップ領域
　４４　電界緩和領域
　５４　リサーフ層
　５５　ガードリング層
　５６　周囲電界緩和領域
　５９　ｎ－型周囲領域
　６０　第２ドレイン電極
　７１　半導体パッケージ
　７２　半導体チップ
　７３　基板端子
　７４　樹脂パッケージ
　１００　マトリクスコンバータ回路
　１０１　双方向スイッチ

Claims (32)

  1. 　表面、その反対側の裏面および端面を有する半導体層と、
    　前記半導体層の表面部に形成されたＭＩＳトランジスタ構造と、
    　前記半導体層の前記裏面側に互いに隣接して形成された第１導電型部および第２導電型部と、
    　前記半導体層の前記裏面上に形成され、前記第１導電型部とショットキー接合を形成し、前記第２導電型部とオーミック接触を形成する第１電極とを含む、半導体装置。
  2. 　前記半導体層は、第１導電型の半導体層を含み、
    　前記第１導電型部は、前記第１導電型の半導体層の裏面部を含み、
    　前記第２導電型部は、前記第１導電型の半導体層の前記裏面部に選択的に形成された第２導電型の不純物領域を含む、請求項１に記載の半導体装置。
  3. 　前記半導体層は、第１導電型の第１半導体層と、前記第１半導体層の裏面側に形成された第２導電型の第２半導体層とを含み、
    　前記第２導電型層には、前記第１導電型層に達する底部を有するトレンチが選択的に形成されており、
    　前記第１導電型部は、前記トレンチの底部に露出する前記第１導電型層の裏面部を含み、
    　前記第２導電型部は、前記第２導電型層によって構成されている、請求項１に記載の半導体装置。
  4. 　前記ＭＩＳトランジスタ構造は、第２導電型のボディ領域と、前記ボディ領域の表面部に形成された第１導電型のソース領域と、前記ボディ領域および前記ソース領域の少なくとも一部に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極と、前記ゲート電極の上方および側方を覆うように形成された層間絶縁膜と、前記ソース領域に接続され前記層間絶縁膜の上方に形成されたソース電極とを含み、
    　前記半導体層において前記ボディ領域に対して前記半導体層の前記裏面側に配置された第１導電型のドリフト領域は、前記第１電極と接続される領域がドレイン領域となる、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域において前記第１導電型部の裏面側に選択的に形成され、前記ドリフト領域よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる電界緩和領域を含む、請求項４に記載の半導体装置。
  6. 　前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有する高抵抗領域を含む、請求項５に記載の半導体装置。
  7. 　前記半導体層がＳｉＣであって、前記電界緩和領域は、１×１０１６ｃｍ－３～１×１０１９ｃｍ－３の不純物濃度を有する第２導電型の不純物領域を含む、請求項５に記載の半導体装置。
  8. 　前記第１導電型部は、前記半導体層の裏面側に略一様な平坦部を有しており、
    　前記電界緩和領域は、前記平坦部に形成されている、請求項５～７のいずれか一項に記載の半導体装置。
  9. 　前記第１導電型部は、前記半導体層の裏面側に選択的にトレンチを有しており、
    　前記電界緩和領域は、前記トレンチの内面に沿って形成されている、請求項５～７のいずれか一項に記載の半導体装置。
  10. 　前記半導体層は、前記半導体層の前記表面側および前記裏面側の少なくとも一方に形成され、前記ドリフト領域よりも高い不純物濃度を有する第１導電型のフィールドストップ領域をさらに含む、請求項４に記載の半導体装置。
  11. 　前記フィールドストップ領域は、前記半導体層の前記表面または前記裏面から離れた深さ位置に配置されている、請求項１０に記載の半導体装置。
  12. 　前記フィールドストップ領域は、前記半導体層の前記表面または前記裏面に達するように形成されている、請求項１０に記載の半導体装置。
  13. 　前記第１導電型部は、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有し、
    　前記第１電極は、Ｔｉ、Ｎｉ、ＭｏまたはＡｕからなる、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域に形成された表面終端構造をさらに含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記第１電極は、前記半導体層の前記端面よりも内側に離れた位置に周縁を有しており、
    　前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域において前記半導体層の前記裏面側に形成され、前記第１電極の周縁部に重なるように配置された裏面終端構造をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記裏面終端構造は、前記第１電極の前記周縁よりも内側の内側周縁と、前記第１電極の前記周縁よりも外側であって前記半導体層の前記端面よりも内側に離れた位置の外側周縁とを有している、請求項１５に記載の半導体装置。
  17. 　前記裏面終端構造は、前記第１電極の前記周縁部に重なる部分を少なくとも一つ含む複数の部分からなる、請求項１５または１６に記載の半導体装置。
  18. 　前記裏面終端構造は、前記半導体層の前記端面に達するように形成されている、請求項１５に記載の半導体装置。
  19. 　前記半導体層は、前記ＭＩＳトランジスタ構造が形成された活性領域の周囲領域において前記半導体層の前記表面から前記裏面まで達するように形成され、前記半導体層よりも高い抵抗を有する高抵抗領域または第２導電型の不純物領域からなる周囲電界緩和領域をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
  20. 　前記半導体層がＳｉＣであって、前記周囲電界緩和領域は、１×１０１４ｃｍ－３～１×１０２２ｃｍ－３の結晶欠陥濃度を有する高抵抗領域を含む、請求項１９に記載の半導体装置。
  21. 　前記半導体層がＳｉＣであって、前記周囲電界緩和領域は、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の不純物濃度を有する第２導電型の不純物領域を含む、請求項１９に記載の半導体装置。
  22. 　前記周囲電界緩和領域は、前記半導体層の前記端面から内側に間隔を空けて、前記活性領域を囲むように形成されている、請求項１９～２１のいずれか一項に記載の半導体装置。
  23. 　前記半導体層は、前記周囲電界緩和領域と前記半導体層の前記端面との間に第１導電型の周囲不純物領域を含み、
    　前記第１電極は、前記半導体層の前記裏面において前記周囲不純物領域に接しており、
    　前記半導体装置は、前記半導体層の前記表面において前記周囲不純物領域に接しており、前記第１電極に電気的に接続された補助電極を含む、請求項２２に記載の半導体装置。
  24. 　前記補助電極は、前記周囲電界緩和領域と前記周囲不純物領域との境界部を跨るように形成され、前記周囲電界緩和領域および前記周囲不純物領域の両方に接している、請求項２３に記載の半導体装置。
  25. 　前記周囲電界緩和領域は、前記半導体層の前記端面に至るように形成されている、請求項１９～２１のいずれか一項に記載の半導体装置。
  26. 　前記第２導電型部は、前記ＭＩＳトランジスタ構造の１つのセル幅以上の最小幅Ｗｍｉｎを有している、請求項１～２５のいずれか一項に記載の半導体装置。
  27. 　前記第２導電型部は、前記半導体層の厚さの２倍以上の最小幅Ｗｍｉｎを有している、請求項１～２６のいずれか一項に記載の半導体装置。
  28. 　複数の前記第２導電型部が、平面視においてストライプ状に配列されている、請求項１～２７のいずれか一項に記載の半導体装置。
  29. 　複数の前記第２導電型部が、平面視においてそれぞれが多角形状または円形状に形成され、離散的に配列されている、請求項１～２７のいずれか一項に記載の半導体装置。
  30. 　請求項１～２９のいずれか一項に記載の半導体装置と、
    　前記半導体装置を搭載するリードフレームと、
    　前記半導体装置と前記リードフレームの少なくとも一部とを封止する封止樹脂とを有する、半導体パッケージ。
  31. 　請求項１～２９のいずれか一項に記載の半導体装置を双方向スイッチ素子として用いた、電源変換装置。
  32. 　前記双方向スイッチ素子を多相入力から多相出力へのマトリクスコンバータ回路のスイッチ回路として用いた、請求項３１に記載の電源変換装置。
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