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WO2016121152A1 - 酸化物半導体膜および半導体デバイス - Google Patents

酸化物半導体膜および半導体デバイス Download PDF

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Publication number
WO2016121152A1
WO2016121152A1 PCT/JP2015/073478 JP2015073478W WO2016121152A1 WO 2016121152 A1 WO2016121152 A1 WO 2016121152A1 JP 2015073478 W JP2015073478 W JP 2015073478W WO 2016121152 A1 WO2016121152 A1 WO 2016121152A1
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WO
WIPO (PCT)
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oxide semiconductor
semiconductor film
film
oxide
semiconductor device
Prior art date
Application number
PCT/JP2015/073478
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English (en)
French (fr)
Inventor
宮永　美紀
研一 綿谷
英章 粟田
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
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Priority to CN201580015362.0A priority patent/CN106104811A/zh
Priority to JP2016552545A priority patent/JP6551414B2/ja
Priority to EP15880046.6A priority patent/EP3101692A1/en
Priority to US15/119,258 priority patent/US10192994B2/en
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Definitions

  • the present invention relates to an oxide semiconductor film and a semiconductor device including the same.
  • a thin film EL (electroluminescence) display device an organic EL display device, etc.
  • amorphous silicon (a-Si) film has been mainly used as a semiconductor film functioning as a channel layer of a TFT (thin film transistor) as a semiconductor device.
  • a-Si amorphous silicon
  • IGZO Indium (In), gallium (Ga), and zinc (Zn) as a material to replace a-Si, that is, an In—Ga—Zn-based composite oxide (also referred to as “IGZO”).
  • In—Ga—Zn-based composite oxide also referred to as “IGZO”.
  • An IGZO-based oxide semiconductor can be expected to have higher carrier mobility than a-Si.
  • Patent Document 1 discloses that an amorphous oxide having an electron carrier concentration of less than 10 18 / cm 3 is 0.5 to 10 cm 2 when used in a channel layer of a TFT. It is disclosed that a field effect mobility of about / Vs can be obtained.
  • Patent Document 2 discloses an oxide sintered body mainly made of indium and containing tungsten as a material suitably used for forming an oxide semiconductor film by a sputtering method or the like.
  • the amorphous oxide described in Patent Document 1 has a problem in that it has a field effect mobility of about 10 cm 2 / Vs at the highest.
  • a TFT including an oxide semiconductor film manufactured using an oxide sintered body described in Patent Document 2 as a channel layer has a problem that a threshold voltage Vth is larger than 4V.
  • Vth is generally 2 to 4 V in a-Si, which is a semiconductor material of a TFT that has been used for display applications so far. Even when the semiconductor material is replaced with an oxide semiconductor, it is desirable from the viewpoint of simplicity of device design that it can operate at V th in the same range.
  • An object of the present invention is to provide an oxide semiconductor film that can provide a semiconductor device exhibiting good threshold voltage and field effect mobility, and a semiconductor device including the oxide semiconductor film.
  • An oxide semiconductor film according to one embodiment of the present invention is an oxide semiconductor film including a nanocrystalline oxide or an amorphous oxide, and contains indium, tungsten, and zinc, and includes indium in the oxide semiconductor film,
  • the content of tungsten with respect to the total of tungsten and zinc is greater than 0.5 atomic% and 5 atomic% or less, and the electrical resistivity is 10 ⁇ 1 ⁇ cm or more.
  • a semiconductor device includes the oxide semiconductor film according to the above aspect.
  • an oxide semiconductor film capable of providing a semiconductor device exhibiting a good threshold voltage and field effect mobility, and a semiconductor device including the oxide semiconductor film can be provided.
  • FIG. 1A and 1B are schematic views illustrating an example of a semiconductor device according to one embodiment of the present invention, in which FIG. 1A is a schematic plan view, and FIG. 1B is a schematic cross-sectional view taken along line IB-IB illustrated in FIG.
  • FIG. 1A is a schematic plan view
  • FIG. 1B is a schematic cross-sectional view taken along line IB-IB illustrated in FIG.
  • FIG. 1B is a schematic cross-sectional view taken along line IB-IB illustrated in FIG.
  • An oxide semiconductor film according to an embodiment of the present invention is an oxide semiconductor film including a nanocrystalline oxide or an amorphous oxide, and contains indium, tungsten, and zinc.
  • the content of tungsten with respect to the total of indium, tungsten and zinc is greater than 0.5 atomic% and 5 atomic% or less, and the electrical resistivity is 10 ⁇ 1 ⁇ cm or more.
  • the threshold voltage V th in a semiconductor device (for example, TFT) including this as a channel layer, the threshold voltage V th can be set to 0 to 4 V (or 2 to 4 V) and is high. Field effect mobility can be achieved.
  • the oxide semiconductor film according to the present embodiment in the semiconductor device (for example, TFT) including this as a channel layer, the above-described good threshold voltage V th and field effect mobility are reduced while reducing the OFF current. Can also be realized. By reducing the OFF current, the ratio of the ON current to the OFF current can be increased with a low driving voltage.
  • the oxide semiconductor film according to this embodiment may have a thickness of 2 nm to 25 nm. Setting the film thickness within this range is advantageous for improving the field effect mobility, reducing the threshold voltage V th , and / or reducing the OFF current.
  • the atomic ratio (Zn / W ratio) of zinc to tungsten in the oxide semiconductor film can be 0.5 or more and 30 or less. Setting the Zn / W ratio within this range is advantageous for improving the field-effect mobility, reducing the threshold voltage V th , and / or reducing the OFF current.
  • the oxide semiconductor film according to this embodiment can be obtained by a manufacturing method including a step of forming a film by a sputtering method.
  • a semiconductor device for example, TFT
  • the threshold voltage V th is set to 0 to 4 V (or 2 to 4 V) and high field effect mobility is realized. It is advantageous.
  • a semiconductor device for example, TFT
  • the oxide semiconductor film according to this embodiment can be obtained by heat treatment after film formation by sputtering or heat treatment while film formation by sputtering. This is because, in a semiconductor device (for example, TFT) including an oxide semiconductor film as a channel layer, the threshold voltage V th is set to 0 to 4 V (or 2 to 4 V) and high field effect mobility is realized. It is advantageous. In addition, in a semiconductor device (for example, TFT) including an oxide semiconductor film as a channel layer, it is advantageous in realizing the above-described good threshold voltage V th and field effect mobility while reducing the OFF current.
  • a semiconductor device includes the oxide semiconductor film according to the above-described embodiment. Since the semiconductor device of this embodiment includes the oxide semiconductor film according to the above-described embodiment, the threshold voltage V th can be set to 0 to 4 V (or 2 to 4 V), and high field effect mobility is realized. can do. In the semiconductor device of the present embodiment, it is possible to realize the above-described good threshold voltage V th and field effect mobility while reducing the OFF current.
  • TFT thin film transistor
  • the semiconductor device may further include a layer disposed in contact with at least a part of the oxide semiconductor film.
  • the layer can be at least one of a nanocrystalline layer and an amorphous layer. Further inclusion of this layer is advantageous in achieving a high field effect mobility in the semiconductor device while setting the threshold voltage V th to 0 to 4 V (more preferably 2 to 4 V). Further, in the semiconductor device, it is advantageous to realize the above-described good threshold voltage V th and field effect mobility while reducing the OFF current.
  • the layer disposed in contact with at least a part of the oxide semiconductor film may be an oxide layer including at least one of silicon and aluminum.
  • the threshold voltage V th is 0 to 4 V (or 2 to 4 V) and high field-effect mobility is achieved in a semiconductor device. It is advantageous in realizing. Further, in the semiconductor device, it is advantageous to realize the above-described good threshold voltage V th and field effect mobility while reducing the OFF current.
  • the oxide semiconductor film according to this embodiment is an oxide semiconductor film composed of nanocrystalline oxide or amorphous oxide, and contains indium, tungsten, and zinc, and indium, tungsten, and zinc in the oxide semiconductor film.
  • the content of tungsten is greater than 0.5 atomic% and 5 atomic% or less, and the electrical resistivity is 10 ⁇ 1 ⁇ cm or more.
  • the threshold voltage V th in a semiconductor device (for example, TFT) including this as a channel layer, the threshold voltage V th can be set to 0 to 4 V (or 2 to 4 V) and is high. Field effect mobility can be achieved.
  • the oxide semiconductor film according to the present embodiment in the semiconductor device (for example, TFT) including this as a channel layer, the above-described good threshold voltage V th and field effect mobility are reduced while reducing the OFF current. Can also be realized. By reducing the OFF current, the ratio of the ON current to the OFF current can be increased with a low driving voltage.
  • the “nanocrystalline oxide” means that only a broad peak appearing on a low angle side called a halo is observed without observing a peak due to a crystal even by X-ray diffraction measurement according to the following conditions.
  • region is implemented according to the following conditions using a transmission electron microscope, the ring-shaped pattern is observed.
  • the ring-shaped pattern includes a case where spots are gathered to form a ring-shaped pattern.
  • amorphous oxide means that only a broad peak appearing on the low angle side called a halo is observed without a peak due to a crystal being observed even by X-ray diffraction measurement under the following conditions.
  • Measuring method Micro electron diffraction method, Acceleration voltage: 200 kV, Beam diameter: Same or equivalent to the thickness of the oxide semiconductor film to be measured.
  • an oxide semiconductor film as disclosed in Patent Document 3 includes a c-axis oriented crystal along a direction perpendicular to the surface of the film. When the nanocrystals in the region are oriented in a certain direction, a spot-like pattern is observed.
  • the oxide semiconductor film according to this embodiment is formed of a nanocrystalline oxide
  • the nanocrystal is observed on the surface of the film at least when a surface (film cross section) perpendicular to the film surface is observed.
  • the crystal is not oriented and has random orientation. That is, the crystal axis is not oriented with respect to the film thickness direction.
  • the oxide semiconductor film according to the present embodiment is composed of a nanocrystalline oxide or an amorphous oxide, a high field effect mobility of, for example, 30 cm 2 / Vs or more is achieved in a semiconductor device including the oxide semiconductor film as a channel layer. It is possible. In order to increase the mobility, the oxide semiconductor film according to this embodiment is more preferably composed of an amorphous oxide.
  • the oxide semiconductor film according to this embodiment contains indium (In), tungsten (W), and zinc (Zn), and the W content relative to the total of In, W, and Zn contained in the oxide semiconductor film (hereinafter referred to as “the content of W”) , Also referred to as “W content”) is greater than 0.5 atomic% and not greater than 5 atomic%.
  • the threshold voltage V th is set to 0 to 4 V (or 2 to 4 V) in a semiconductor device (eg, TFT) including an oxide semiconductor film as a channel layer. Can do.
  • the W content is 0.5 atomic% or less, the carrier concentration becomes too high, and the threshold voltage V th increases toward the negative side.
  • the W content is preferably 0.55 atomic% or more, more preferably 0.6 atomic% or more, and still more preferably It is 0.7 atomic% or more. Increasing the W content is desirable in terms of realizing an amorphous oxide.
  • the W content when the W content is 5 atomic% or less, high field-effect mobility can be realized in a semiconductor device (eg, TFT) including an oxide semiconductor film as a channel layer.
  • a semiconductor device eg, TFT
  • the W content exceeds 5 atomic%, a sufficiently high field effect mobility cannot be obtained.
  • the W content is preferably 4 atomic percent or less, more preferably 3 atomic percent or less, still more preferably 2 atomic percent or less, and particularly preferably 1.5 atomic percent. It is as follows.
  • the oxide semiconductor film according to this embodiment has an electric resistivity of 10 ⁇ 1 ⁇ cm or more.
  • An oxide containing indium is known as a transparent conductive film.
  • an electric resistivity is 10 ⁇ 1 ⁇ cm.
  • the oxide semiconductor film needs to have an electric resistivity of 10 ⁇ 1 ⁇ cm or more. In order to realize the electrical resistivity, it is preferable to comprehensively examine the thickness, W content, Zn content, and Zn / W ratio of the oxide semiconductor film.
  • heat treatment after the oxide semiconductor film is formed by a sputtering method is performed in an atmosphere containing oxygen, and / or at least part of the oxide semiconductor film is used.
  • Heat treatment is preferably performed using an oxide for a layer in contact (etch stopper layer, gate insulating film, passivation film).
  • the oxide semiconductor film according to this embodiment preferably has a thickness of 2 nm to 25 nm.
  • the film thickness is 2 nm or more and 25 nm or less, high field-effect mobility can be easily realized in a semiconductor device including this as a channel layer.
  • the film thickness exceeds 25 nm, an oxide semiconductor film that is a nanocrystalline oxide or an amorphous oxide may not be realized, and in this case, field-effect mobility decreases.
  • the film thickness is 2 nm or more and 25 nm or less, it is easy to realize an oxide semiconductor film that is a nanocrystalline oxide or an amorphous oxide, and in a semiconductor device including this as a channel layer, high field effect mobility can be achieved. It is advantageous.
  • the oxide semiconductor film having a film thickness of 2 nm or more and 25 nm or less and composed of nanocrystalline oxide or amorphous oxide, in a semiconductor device including this as a channel layer for example, a high electric field of 30 cm 2 / Vs or more. Effective mobility can be achieved.
  • the thickness of the oxide semiconductor film is preferably 5 nm or more, and preferably 18 nm or less.
  • the film thickness of the oxide semiconductor film is calculated by observing the cross section of the film with a transmission electron microscope, measuring the distance from the lowermost surface to the uppermost surface of the film, and dividing by the observation magnification. The distance is measured at 5 points, and the film thickness is calculated from the average value.
  • the atomic ratio of Zn to W (Zn / W ratio) in the oxide semiconductor film is preferably 0.5 or more and 30 or less.
  • the oxide semiconductor film according to this embodiment can be obtained, for example, by performing heat treatment after film formation by sputtering or by performing heat treatment while performing film formation by sputtering.
  • the field effect mobility tends to decrease as the temperature of the heat treatment increases.
  • the Zn / W ratio is 0.5 or more, the field-effect mobility can be kept high even when the temperature of the heat treatment increases. That is, when the Zn / W ratio is 0.5 or more, it is possible to suitably suppress a decrease in field effect mobility accompanying a temperature increase in heat treatment.
  • the Zn / W ratio is less than 0.5, there is a tendency that the decrease in the field effect mobility accompanying the temperature increase of the heat treatment is not sufficiently suppressed, and the decrease is, for example, when the Zn content is zero It can be equivalent to a certain time.
  • the Zn / W ratio is more preferably 0.6 or more, further preferably 1 or more, particularly preferably 3 or more, and most preferably 5 or more.
  • the OFF current can be reduced in a semiconductor device (eg, TFT) including an oxide semiconductor film as a channel layer.
  • the Zn / W ratio is more preferably 20 or less.
  • the W content and increasing the Zn / W ratio it becomes possible to maintain the nanocrystalline oxide or amorphous oxide up to a larger film thickness.
  • a value smaller than 0.2 is desirable from the viewpoint of increasing the field effect mobility.
  • the contents of In, W, and Zn in the oxide semiconductor film are measured by RBS (Rutherford backscattering analysis). Based on this measurement result, the W content and the Zn / W ratio are calculated.
  • RBS Rutherford backscattering analysis
  • measurement is performed by TEM-EDX (a transmission electron microscope with an energy dispersive fluorescent X-ray analyzer). RBS measurement is desirable because of the accuracy of chemical composition measurement.
  • TEM-EDX first, a calibration curve sample is made of In, W, Zn, and O, has a composition close to the oxide semiconductor film to be measured, and can be analyzed by RBS At least three or more oxide semiconductor films are prepared.
  • the contents of In, W and Zn are measured by RBS, and the contents of In, W and Zn are measured by TEM-EDX. From these measured values, a calibration curve showing the relationship between the measured values of In, W and Zn contents by TEM-EDX and the measured values of In, W and Zn contents by RBS is created. Then, for the oxide semiconductor film to be measured, the contents of In, W and Zn are measured by TEM-EDX, and then the measured values are measured for the contents of In, W and Zn by RBS based on the calibration curve. Convert to value. This converted value is the content of In, W, and Zn in the oxide semiconductor film to be measured.
  • the oxide semiconductor film according to this embodiment can be obtained by a manufacturing method including a step of forming a film by a sputtering method.
  • a semiconductor device for example, TFT
  • the threshold voltage V th is set to 0 to 4 V (or 2 to 4 V) and high field effect mobility is realized. It is advantageous.
  • a semiconductor device for example, TFT
  • film formation by sputtering is effective in increasing the field effect mobility.
  • a target and a substrate are placed facing each other in a film formation chamber, a voltage is applied to the target, and the surface of the target is sputtered with a rare gas ion, so that atoms constituting the target are converted from the target.
  • a pulse laser deposition (PLD) method As a method for forming the oxide semiconductor film, in addition to the sputtering method, a pulse laser deposition (PLD) method, a heating deposition method, and the like have been proposed. However, it is preferable to use the sputtering method for the above reason.
  • PLD pulse laser deposition
  • a magnetron sputtering method As the sputtering method, a magnetron sputtering method, a counter target type magnetron sputtering method, or the like can be used.
  • Ar gas, Kr gas, and Xe gas can be used as the atmospheric gas at the time of sputtering, and oxygen gas can be mixed and used with these gases.
  • the oxide semiconductor film according to this embodiment can be obtained by performing heat treatment after film formation by a sputtering method, or by performing heat treatment while performing film formation by a sputtering method. Accordingly, an oxide semiconductor film composed of nanocrystalline oxide or amorphous oxide can be easily obtained. Further, the oxide semiconductor film obtained by this method has a threshold voltage Vth of 0 to 4 V (or 2 to 4 V) and a high field effect transfer in a semiconductor device (for example, TFT) including this as a channel layer. It is advantageous in realizing the degree.
  • a semiconductor device for example, TFT
  • TFT semiconductor device
  • oxide semiconductor film as a channel layer
  • V th and field effect mobility while reducing the OFF current.
  • the formation of the oxide semiconductor film by the above method is particularly effective for increasing the field effect mobility.
  • the heat treatment that is performed while the film is formed by sputtering can be performed by heating the substrate during the film formation.
  • the substrate temperature is preferably 100 ° C. or higher and 250 ° C. or lower.
  • the heat treatment time corresponds to the film formation time, and the film formation time depends on the thickness of the oxide semiconductor film to be formed, but can be, for example, about 10 seconds to 10 minutes.
  • heat treatment performed after film formation by sputtering can be performed by heating the substrate.
  • the substrate temperature is preferably 100 ° C. or higher and 250 ° C. or lower.
  • the atmosphere of the heat treatment may be various atmospheres such as air, nitrogen gas, nitrogen gas-oxygen gas, Ar gas, Ar-oxygen gas, water vapor-containing air, water vapor-containing nitrogen.
  • the atmospheric pressure can be atmospheric pressure, reduced pressure conditions (for example, less than 0.1 Pa), and pressurized conditions (for example, 0.1 Pa to 9 MPa), but is preferably atmospheric pressure.
  • the heat treatment time can be, for example, about 3 minutes to 2 hours, and preferably about 10 minutes to 90 minutes.
  • the semiconductor device when an oxide layer (an etch stopper layer, a gate insulating film, or a passivation film) is not in contact with at least a part of the oxide semiconductor film, it is preferable to perform heat treatment in an atmosphere containing oxygen.
  • An oxide semiconductor film obtained by heating in an atmosphere containing oxygen is advantageous in obtaining an electric resistivity of 10 ⁇ 1 ⁇ cm or more.
  • the threshold voltage V th is 0 to 4 V (more preferably 2 to 4 V), and it is advantageous in realizing high field effect mobility.
  • a semiconductor device (for example, TFT) including an oxide semiconductor film as a channel layer it is advantageous for realizing the above-described good threshold voltage V th and field effect mobility while reducing the OFF current.
  • the semiconductor device according to the present embodiment includes the oxide semiconductor film of the first embodiment. Since the semiconductor device of this embodiment includes the oxide semiconductor film of Embodiment 1, the threshold voltage V th can be set to 0 to 4 V (or 2 to 4 V) and high field effect mobility can be realized. be able to. In the semiconductor device of the present embodiment, it is possible to realize the above-described good threshold voltage V th and field effect mobility while reducing the OFF current. Although there is no restriction
  • a semiconductor device 10 shown in FIG. 1 includes a substrate 11, a gate electrode 12 disposed on the substrate 11, a gate insulating film 13 disposed as an insulating layer on the gate electrode 12, and a channel on the gate insulating film 13.
  • An oxide semiconductor film 14 disposed as a layer, and a source electrode 15 and a drain electrode 16 disposed on the oxide semiconductor film 14 so as not to contact each other are included.
  • the semiconductor device 20 shown in FIG. 2 is disposed on the oxide semiconductor film 14 and has an etch stopper layer 17 having contact holes, and a passivation film 18 disposed on the etch stopper layer 17, the source electrode 15, and the drain electrode 16.
  • the semiconductor device 10 has the same configuration as that of the semiconductor device 10 shown in FIG. In the semiconductor device 20 shown in FIG. 2, the passivation film 18 can be omitted as in the semiconductor device 10 shown in FIG.
  • the semiconductor device 30 shown in FIG. 3 has the same configuration as the semiconductor device 10 shown in FIG. 1 except that the semiconductor device 30 further includes a passivation film 18 disposed on the oxide semiconductor film 14, the source electrode 15 and the drain electrode 16.
  • the semiconductor device includes the oxide semiconductor film of Embodiment 1, and is a layer disposed in contact with at least a part of the oxide semiconductor film, and includes at least a nanocrystalline layer and an amorphous layer. It is preferable to further include any one layer (hereinafter, this layer is also referred to as “adjacent layer”).
  • this layer is also referred to as “adjacent layer”.
  • the oxide semiconductor film 14 formed in contact with the adjacent layer is easily affected by the crystallinity of the adjacent layer, and becomes a film formed of a nanocrystalline oxide or an amorphous oxide. Accordingly, good field effect mobility can be imparted to the semiconductor device.
  • the semiconductor device including the adjacent layer high field-effect mobility can be maintained even when the temperature of the heat treatment described above is high. Even when the temperature of the heat treatment is higher, a high field-effect mobility can be maintained if a film composed of amorphous oxide can be maintained.
  • the entire adjacent layer may be at least one of nanocrystal and amorphous, and the portion in contact with the oxide semiconductor film may be at least one of nanocrystal and amorphous.
  • the portion that is at least one of nanocrystal and amorphous may be the whole in the film surface direction in the adjacent layer, or may be a part of the surface in contact with the oxide semiconductor film.
  • the adjacent layer that is at least one of the nanocrystal layer and the amorphous layer may be a layer formed in contact with the oxide semiconductor film 14 as a base (lower layer) of the oxide semiconductor film 14 or an oxide. It may be an upper layer formed on and in contact with the semiconductor film 14.
  • the semiconductor device according to the present embodiment can include two or more adjacent layers. In this case, these adjacent layers can be a lower layer and an upper layer of the oxide semiconductor film 14.
  • the gate insulating film 13 may be the adjacent layer.
  • the gate insulating film 13 and / or the etch stopper layer 17 may be the adjacent layer.
  • the gate insulating film 13 and / or the passivation film 18 may be the adjacent layer.
  • the adjacent layer is preferably an oxide layer containing at least one of silicon and aluminum. It is advantageous for the adjacent layer to be an oxide layer containing at least one of silicon and aluminum in order to make the electric resistivity 10 ⁇ 1 ⁇ cm or more. In addition, it is advantageous for imparting good field effect mobility to a semiconductor device, and in particular, for providing a semiconductor device capable of maintaining high field effect mobility even when the temperature of the above heat treatment is high. Is advantageous. In addition, when the adjacent layer is an oxide layer containing at least one of silicon and aluminum, it can be advantageous for reduction of OFF current.
  • the oxide containing at least one of silicon and aluminum is not particularly limited, and examples thereof include silicon oxide (SiO x ) and aluminum oxide (Al m O n ).
  • the substrate 11 is referred to with reference to FIG.
  • a step of forming a gate electrode 12 thereon (FIG. 4A), a step of forming a gate insulating film 13 as an insulating layer on the gate electrode 12 (FIG. 4B), and a channel on the gate insulating film 13
  • a step of forming the oxide semiconductor film 14 as a layer (FIG. 4C) and a step of forming the source electrode 15 and the drain electrode 16 over the oxide semiconductor film 14 so as not to contact each other (FIG. 4D).
  • FIG. 4A A step of forming a gate electrode 12 thereon
  • FIG. 4B A step of forming a gate insulating film 13 as an insulating layer on the gate electrode 12
  • a channel on the gate insulating film 13 A step of forming the oxide semiconductor film 14 as a layer (FIG. 4C) and a step of forming the source electrode 15 and the drain electrode 16 over the oxide semiconductor film 14 so as not to contact each other (FIG. 4D).
  • gate electrode 12 is formed on substrate 11.
  • the substrate 11 is not particularly limited, but is preferably a quartz glass substrate, an alkali-free glass substrate, an alkali glass substrate, or the like from the viewpoint of increasing transparency, price stability, and surface smoothness.
  • the gate electrode 12 is not particularly limited, but is preferably a Mo electrode, a Ti electrode, a W electrode, an Al electrode, a Cu electrode, or the like because it has high oxidation resistance and low electrical resistance.
  • the formation method of the gate electrode 12 is not particularly limited, but is preferably a vacuum deposition method, a sputtering method, or the like because it can be uniformly formed in a large area on the main surface of the substrate 11.
  • a gate insulating film 13 is formed on the gate electrode 12 as an insulating layer.
  • the method for forming the gate insulating film 13 is not particularly limited, but is preferably a plasma CVD (chemical vapor deposition) method or the like from the viewpoint of being able to be uniformly formed in a large area and ensuring insulation.
  • the material of the gate insulating film 13 is not particularly limited, but is preferably silicon oxide (SiO x ), silicon nitride (SiN y ) or the like from the viewpoint of insulation. Further, when the gate insulating film 13 is the above-described adjacent layer, it is preferably an oxide containing at least one of silicon and aluminum such as silicon oxide (SiO x ) and aluminum oxide (Al m O n ). .
  • an oxide semiconductor film 14 is formed as a channel layer over the gate insulating film 13.
  • the oxide semiconductor film 14 is preferably formed including a step of forming a film by a sputtering method.
  • heat treatment is performed after film formation by a sputtering method, or film formation is performed by a sputtering method. It is preferably formed by heat treatment.
  • a material target for the sputtering method an In—W—Zn—O sintered body is used.
  • the sintered body target for example, those described in Japanese Patent Application Nos. 2014-164142 and 2014-061493 can be used.
  • source electrode 15 and drain electrode 16 are formed on oxide semiconductor film 14 so as not to contact each other.
  • the source electrode 15 and the drain electrode 16 are not particularly limited, but have a high oxidation resistance, a low electric resistance, and a low contact electric resistance with the oxide semiconductor film 14, so that the Mo electrode, the Ti electrode, and the W electrode Al electrode, Cu electrode and the like are preferable.
  • a method for forming the source electrode 15 and the drain electrode 16 is not particularly limited, but it can be uniformly formed in a large area on the main surface of the substrate 11 on which the oxide semiconductor film 14 is formed. It is preferable that it is a law etc.
  • a method for forming the source electrode 15 and the drain electrode 16 so as not to contact each other is not particularly limited, but etching using a photoresist is possible because a pattern of the source electrode 15 and the drain electrode 16 having a large area can be formed uniformly. Formation by a method is preferred.
  • This manufacturing method further includes a step of forming an etch stopper layer 17 having a contact hole 17a and a step of forming a passivation film 18.
  • 1 can be the same as the method of manufacturing the semiconductor device 10 shown in FIG. 1, and specifically, referring to FIGS. 4 and 5, a step of forming the gate electrode 12 on the substrate 11 (FIG. 4A). )), A step of forming a gate insulating film 13 as an insulating layer on the gate electrode 12 (FIG. 4B), and a step of forming an oxide semiconductor film 14 as a channel layer on the gate insulating film 13 (FIG. 4).
  • the material of the etch stopper layer 17 is not particularly limited, but is preferably silicon oxide (SiO x ), silicon nitride (SiN y ), aluminum oxide (Al m O n ) or the like from the viewpoint of insulation.
  • the etch stopper layer 17 is the above-described adjacent layer, it is preferably an oxide containing at least one of silicon and aluminum such as silicon oxide (SiO x ) and aluminum oxide (Al m O n ).
  • the etch stopper layer 17 may be a combination of films made of different materials.
  • the method for forming the etch stopper layer 17 is not particularly limited, but from the viewpoint of being able to be uniformly formed in a large area and ensuring insulation, it is possible to use a plasma CVD (chemical vapor deposition) method, a sputtering method, a vacuum evaporation method, or the like. Preferably there is.
  • the contact hole 17 a is formed in the etch stopper layer 17 after the etch stopper layer 17 is formed on the oxide semiconductor film 14.
  • Examples of the method for forming the contact hole 17a include dry etching or wet etching. By etching the etch stopper layer 17 by this method to form the contact hole 17a, the surface of the oxide semiconductor film 14 is exposed in the etched portion.
  • the source electrode 15 and the drain electrode 16 are formed on the oxide semiconductor film 14 and the etch stopper layer 17 in the same manner as the manufacturing method of the semiconductor device 10 shown in FIG. After forming so as not to contact each other (FIG. 5C), a passivation film 18 is formed on the etch stopper layer 17, the source electrode 15 and the drain electrode 16 (FIG. 5D).
  • the material of the passivation film 18 is not particularly limited, but is preferably silicon oxide (SiO x ), silicon nitride (SiN y ), aluminum oxide (Al m O n ) or the like from the viewpoint of insulation. Further, when the passivation film 18 is the above-described adjacent layer, it is preferably an oxide containing at least one of silicon and aluminum such as silicon oxide (SiO x ) and aluminum oxide (Al m O n ).
  • the passivation film 18 may be a combination of films made of different materials.
  • the formation method of the passivation film 18 is not particularly limited, but is a plasma CVD (chemical vapor deposition) method, a sputtering method, a vacuum evaporation method, etc. from the viewpoint that it can be uniformly formed in a large area and to ensure insulation. It is preferable.
  • a back channel etch (BCE) structure is employed without forming the etch stopper layer 17, and the oxide semiconductor film 14, the source electrode 15, and the drain electrode 16 are formed.
  • the passivation film 18 may be formed directly. With respect to the passivation film 18 in this case, the above description of the passivation film 18 included in the semiconductor device 20 shown in FIG. 2 is cited.
  • TFT Semiconductor Device
  • a synthetic quartz glass substrate having a size of 50 mm ⁇ 50 mm ⁇ thickness 0.6 mm is prepared as a substrate 11, and a Mo electrode having a thickness of 100 nm is formed on the substrate 11 as a gate electrode 12 by sputtering. Formed.
  • GI layer the material of the gate insulating film 13 used in each example and comparative example is described.
  • an oxide semiconductor film 14 having a thickness of 10 nm was formed on the gate insulating film 13 by DC (direct current) magnetron sputtering.
  • a plane having a target diameter of 3 inches (76.2 mm) was a sputter surface.
  • the target used was a sintered body of In—W—Zn—O, in which the W content and the Zn / W ratio in the oxide semiconductor film 14 were as shown in Table 1. W content and Zn content were adjusted.
  • the target was disposed at a distance of 90 mm so as to face the gate insulating film 13.
  • the target was sputtered as follows with the vacuum in the film formation chamber being about 6 ⁇ 10 ⁇ 5 Pa.
  • a mixed gas of Ar (argon) gas and O 2 (oxygen) gas was introduced into the film formation chamber up to a pressure of 0.5 Pa in a state where a shutter was put between the gate insulating film 13 and the target.
  • the O 2 gas content in the mixed gas was 20% by volume.
  • Sputtering discharge was caused by applying a DC power of 110 W to the target, thereby cleaning the target surface (pre-sputtering) for 5 minutes.
  • the substrate holder was water-cooled or heated to adjust the temperature of the substrate 11 during and after film formation.
  • the substrate holder is heated during film formation to change the substrate temperature to “ The heat treatment was carried out at the same time as the film formation by adjusting to the temperature described in the column “Processing temperature”. In this case, the heat treatment time corresponds to the film formation time.
  • the substrate temperature is set to 20 by cooling the substrate holder with water during film formation.
  • the substrate temperature is set in the column “Processing temperature” in Table 1 by heating the substrate holder after film formation (specifically after forming the source electrode 15 and the drain electrode 16 as described later).
  • the heat treatment was carried out by adjusting to a certain temperature.
  • the film formation time is, for example, about 14 seconds when the thickness of the oxide semiconductor film 14 is 5 nm (Example 16), and when the thickness of the oxide semiconductor film 14 is 25 nm (Example 1). It was about 70 seconds.
  • the film formation time was adjusted so that the thickness of the oxide semiconductor film 14 was as shown in Table 1.
  • the oxide semiconductor film 14 was formed by the DC (direct current) magnetron sputtering method using the target processed from the oxide sintered body.
  • the oxide semiconductor film 14 functions as a channel layer in the TFT.
  • Table 1 shows the thickness of the oxide semiconductor film 14 formed in each example and comparative example. The film thickness of the oxide semiconductor film was calculated by observing the film cross section with a transmission electron microscope, measuring the distance from the lowermost surface to the uppermost surface of the film, and dividing by the observation magnification. The distance was measured at 5 points, and the film thickness was calculated from the average value.
  • a source electrode forming portion 14s, a drain electrode forming portion 14d, and a channel portion 14c were formed.
  • the size of the main surface of the source electrode formation portions 14s and the drain electrode formation unit 14d 50 [mu] m ⁇ 50 [mu] m, with reference to the channel length C L (FIG. 1 (A) and (B), and the channel length C L refers to the distance of the channel portion 14c between the source electrode 15 and the drain electrode 16.) is 30 [mu] m, with reference to the channel width C W (FIG. 1 (a) and (B), the channel width C W The width of the channel portion 14c) is 40 ⁇ m.
  • the channel portion 14c has 25 ⁇ 25 ⁇ 25 mm in the main surface of 75 mm ⁇ 75 mm and 25 ⁇ 25 in the main surface of the 75 mm ⁇ 75 mm so that the TFTs are arranged in the length of 25 ⁇ 25 in the main surface of 75 mm ⁇ 75 mm. Arranged.
  • the substrate 11 was immersed in the etching aqueous solution at 40 ° C.
  • the source electrode 15 and the drain electrode 16 were formed on the oxide semiconductor film 14 separately from each other.
  • a resist (not shown) is applied on the oxide semiconductor film 14 so that only the main surfaces of the source electrode forming portion 14s and the drain electrode forming portion 14d of the oxide semiconductor film 14 are exposed. , Exposed and developed. Next, a Mo electrode having a thickness of 100 nm, which is the source electrode 15 and the drain electrode 16, was formed on the main surfaces of the source electrode forming portion 14 s and the drain electrode forming portion 14 d of the oxide semiconductor film 14 by sputtering. Thereafter, the resist on the oxide semiconductor film 14 was peeled off.
  • Each of the Mo electrode as the source electrode 15 and the Mo electrode as the drain electrode 16 has one channel portion 14c so that the TFTs are arranged 25 ⁇ 25 ⁇ 3 mm apart at an interval of 3 mm in the main surface of the substrate of 75 mm ⁇ 75 mm. One for each.
  • the substrate holder is heated after the source electrode 15 and the drain electrode 16 are formed, and the substrate temperature was adjusted to the temperature described in the column of “Processing temperature” in Table 1, and the heat treatment was performed in an air atmosphere.
  • the heat treatment time was about 14 minutes.
  • a passivation film 18 was formed on the oxide semiconductor film 14, the source electrode 15, and the drain electrode 16 with reference to FIG. 3.
  • An Al m O n film having a thickness of 100 nm was formed by a sputtering method, and then a SiN y film having a thickness of 200 nm was formed thereon by a plasma CVD method.
  • SiO x is described in the “PV layer” column in Table 1 below, and when the amorphous oxide layer is an Al m O n film, the “PV layer” "” Describes "Al m O n ".
  • the passivation film 18 on the source electrode 15 and the drain electrode 16 was etched by reactive ion etching to form a contact hole, thereby exposing a part of the surface of the source electrode 15 and the drain electrode 16.
  • annealing treatment was performed at 250 ° C. for 30 minutes in a nitrogen atmosphere. This annealing treatment was performed for all the examples and comparative examples. In the examples, the annealing treatment was performed at 300 ° C. for 30 minutes in a nitrogen atmosphere following the annealing treatment at 250 ° C. for 30 minutes in a nitrogen atmosphere. Through the above steps, a TFT including the oxide semiconductor film 14 as a channel layer was obtained.
  • the characteristics of the TFT which is the semiconductor device 10 were evaluated as follows. First, a measuring needle was brought into contact with the gate electrode 12, the source electrode 15, and the drain electrode 16. A source-drain voltage V ds of 0.3 V is applied between the source electrode 15 and the drain electrode 16, and a source-gate voltage V gs applied between the source electrode 15 and the gate electrode 12 is changed from ⁇ 10 V. The source-drain current I ds at that time was measured while changing to 15V.
  • V gs ⁇ (I ds ) 1 Then, the relationship between the source-gate voltage V gs and the square root [(I ds ) 1/2 ] of the source-drain current I ds was graphed (hereinafter this graph is expressed as “V gs ⁇ (I ds ) 1”. Also called “ / 2 curve”.) V gs- (I ds ) A tangent line is drawn on the 1/2 curve, and the point (x intercept) where the tangent line with the point where the slope of the tangent is the maximum intersects the x axis (V gs ) is defined as the threshold voltage V th . did.
  • the source-drain current I ds when the source-gate voltage V gs is ⁇ 5 V is defined as the OFF current.
  • the threshold voltage V th and OFF current were measured for TFTs after annealing at 250 ° C. for 30 minutes in a nitrogen atmosphere (before annealing at 300 ° C. for 30 minutes in a nitrogen atmosphere).
  • the field-effect mobility ⁇ fe after annealing at 250 ° C. for 30 minutes in a nitrogen atmosphere is shown in the “mobility (250 ° C.)” column of Table 1.
  • the field effect mobility ⁇ fe after the annealing treatment at 300 ° C. for 30 minutes in the nitrogen atmosphere measured for the examples is shown in the column of “mobility (300 ° C.)” in Table 1.
  • Table 1 it can be seen that the larger the Zn / W ratio, the smaller the difference between the mobility (250 ° C.) and the mobility (300 ° C.).
  • TFT Semiconductor device
  • 11 substrate 12 gate electrode, 13 gate insulating film, 14 oxide semiconductor film, 14c channel part, 14d drain electrode forming part, 14s source electrode forming part, 15 source electrode 16 drain electrode, 17 etch stopper layer, 17a contact hole, 18 passivation film.

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Abstract

　ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体膜であって、インジウム、タングステンおよび亜鉛を含有し、酸化物半導体膜中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が０．５原子％より大きく、５原子％以下であり、電気抵抗率が１０-1Ωｃｍ以上である酸化物半導体膜（１４）、並びにこれを含む半導体デバイス（１０）が提供される。

Description

酸化物半導体膜および半導体デバイス
　本発明は、酸化物半導体膜、およびこれを含む半導体デバイスに関する。
　従来、液晶表示装置、薄膜ＥＬ（エレクトロルミネッセンス）表示装置、有機ＥＬ表示装置等において、半導体デバイスであるＴＦＴ（薄膜トランジスタ）のチャネル層として機能する半導体膜として、アモルファスシリコン（ａ－Ｓｉ）膜が主に使用されてきた。
　近年では、ａ－Ｓｉに代わる材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）を含有する複合酸化物、すなわちＩｎ－Ｇａ－Ｚｎ系複合酸化物（「ＩＧＺＯ」とも呼ばれる。）が注目されている。ＩＧＺＯ系酸化物半導体はａ－Ｓｉと比較して、より高いキャリア移動度が期待できる。
　国際公開第２００５／０８８７２６号（特許文献１）は、電子キャリア濃度が１０18／ｃｍ3未満であるアモルファス酸化物によれば、これをＴＦＴのチャネル層に用いた場合、０．５～１０ｃｍ2／Ｖｓ程度の電界効果移動度が得られることを開示する。
　特開２００８－１９２７２１号公報（特許文献２）は、酸化物半導体膜をスパッタ法等により形成する際に好適に用いられる材料として、主としてインジウムからなりタングステンを含む酸化物焼結体を開示する。
国際公開第２００５／０８８７２６号 特開２００８－１９２７２１号公報 特許第５１７２９１８号
カラー液晶ディスプレイ（堀　浩雄，鈴木　幸治，共立出版株式会社，発行年月：２００１年６月） Tetsufumi　Kawamura他，"Low-Voltage　Operating　Amorphous　Oxide　TFTs"，IDW2009　AMD8-1，P1689-1692
　特許文献１に記載のアモルファス酸化物は、電界効果移動度が高くても１０ｃｍ2／Ｖｓ程度である点において課題を有する。
　また、特許文献２に記載の酸化物焼結体を用いて作製した酸化物半導体膜をチャネル層として含むＴＦＴは、閾値電圧Ｖthが４Ｖよりも大きいという問題がある。上記の非特許文献１によれば、これまでディスプレイ用途に用いられてきたＴＦＴの半導体材料であるａ－Ｓｉにおいては、Ｖthは２～４Ｖが一般的である。半導体材料を酸化物半導体へ代替させた場合もこれと同じ範囲のＶthにて動作可能であることが、デバイス設計の簡便性から望ましい。
　本発明は、良好な閾値電圧および電界効果移動度を示す半導体デバイスを与えることができる酸化物半導体膜、ならびにこれを含む半導体デバイスの提供を目的とする。
　本発明の一態様に係る酸化物半導体膜は、ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体膜であって、インジウム、タングステンおよび亜鉛を含有し、酸化物半導体膜中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が０．５原子％より大きく、５原子％以下であり、電気抵抗率が１０-1Ωｃｍ以上である。
　本発明の別の態様に係る半導体デバイスは、上記態様の酸化物半導体膜を含む。
　上記によれば、良好な閾値電圧および電界効果移動度を示す半導体デバイスを与えることができる酸化物半導体膜、ならびにこれを含む半導体デバイスを提供できる。
本発明の一態様に係る半導体デバイスの一例を示す概略図であり、（Ａ）は概略平面図を示し、（Ｂ）は（Ａ）に示されるＩＢ－ＩＢ線における概略断面図を示す。 本発明の一態様に係る半導体デバイスの他の一例を示す概略断面図である。 本発明の一態様に係る半導体デバイスのさらに他の一例を示す概略断面図である。 図１に示される半導体デバイスの製造方法の一例を示す概略断面図である。 図２に示される半導体デバイスの製造方法の一例を示す概略断面図である。
　＜本発明の実施形態の説明＞
　まず、本発明の実施態様を列記して説明する。
　［１］本発明の一実施形態に係る酸化物半導体膜は、ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体膜であり、インジウム、タングステンおよび亜鉛を含有し、酸化物半導体膜中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が０．５原子％より大きく、５原子％以下であり、電気抵抗率が１０-1Ωｃｍ以上である。本実施形態に係る酸化物半導体膜によれば、これをチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にすることができるとともに、高い電界効果移動度を実現することができる。また、本実施形態に係る酸化物半導体膜によれば、これをチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現することも可能になる。ＯＦＦ電流が小さくなることにより、低い駆動電圧でＯＦＦ電流に対するＯＮ電流の比を高くすることができる。
　［２］本実施形態に係る酸化物半導体膜は、膜厚が２ｎｍ以上２５ｎｍ以下であることができる。膜厚をこの範囲内とすることは、電界効果移動度の向上、閾値電圧Ｖthの低減、および／またはＯＦＦ電流の低減に有利である。
　［３］本実施形態に係る酸化物半導体膜において、該酸化物半導体膜中のタングステンに対する亜鉛の原子比（Ｚｎ／Ｗ比）は、０．５以上３０以下であることができる。Ｚｎ／Ｗ比をこの範囲内とすることは、電界効果移動度の向上、閾値電圧Ｖthの低減、および／またはＯＦＦ電流の低減に有利である。
　［４］本実施形態に係る酸化物半導体膜は、スパッタリング法により成膜する工程を含む製造方法によって得ることができる。このことは、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にするとともに、高い電界効果移動度を実現するうえで有利である。また、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現するうえで有利である。
　［５］本実施形態に係る酸化物半導体膜は、スパッタリング法による成膜後に加熱処理するか、またはスパッタリング法により成膜を行いながら加熱処理することによって得ることができる。このことは、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にするとともに、高い電界効果移動度を実現するうえで有利である。また、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現するうえで有利である。
　［６］本発明の別の実施形態に係る半導体デバイスは、上記実施形態に係る酸化物半導体膜を含む。本実施形態の半導体デバイスは、上記実施形態に係る酸化物半導体膜を含むため、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にすることができるとともに、高い電界効果移動度を実現することができる。また、本実施形態の半導体デバイスにおいて、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現することも可能になる。半導体デバイスとは、特に制限はないが、上記実施形態に係る酸化物半導体膜をチャネル層として含むＴＦＴ（薄膜トランジスタ）が好適な例である。
　［７］本実施形態に係る半導体デバイスは、酸化物半導体膜の少なくとも一部と接して配置される層をさらに含むことができる。この場合において当該層は、ナノ結晶層およびアモルファス層の少なくともいずれか１つであることができる。当該層をさらに含むことは、半導体デバイスにおいて、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にするとともに、高い電界効果移動度を実現するうえで有利である。また、半導体デバイスにおいて、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現するうえで有利である。
　［８］本実施形態に係る半導体デバイスにおいて、酸化物半導体膜の少なくとも一部と接して配置される上記層は、シリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物層であることができる。当該層がシリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物層であることは、半導体デバイスにおいて、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にするとともに、高い電界効果移動度を実現するうえで有利である。また、半導体デバイスにおいて、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現するうえで有利である。
　＜本発明の実施形態の詳細＞
　［実施形態１：酸化物半導体膜］
　本実施形態に係る酸化物半導体膜は、ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体膜であり、インジウム、タングステンおよび亜鉛を含有し、酸化物半導体膜中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が０．５原子％より大きく、５原子％以下であり、電気抵抗率が１０-1Ωｃｍ以上である。本実施形態に係る酸化物半導体膜によれば、これをチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にすることができるとともに、高い電界効果移動度を実現することができる。また、本実施形態に係る酸化物半導体膜によれば、これをチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現することも可能になる。ＯＦＦ電流が小さくなることにより、低い駆動電圧でＯＦＦ電流に対するＯＮ電流の比を高くすることができる。
　本明細書において「ナノ結晶酸化物」とは、以下の条件に従うＸ線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施した場合、リング状のパターンが観察される酸化物をいう。リング状のパターンとは、スポットが集合してリング状のパターンを形成している場合を含む。
　また、本明細書において「アモルファス酸化物」とは、以下の条件に従うＸ線回折測定によっても、結晶に起因するピークが観測されずにハローと呼ばれる低角度側に現れるブロードなピークのみが観測され、かつ、透過電子顕微鏡を用い、以下の条件に従って微細領域の透過電子線回折測定を実施しても、やはりハローと呼ばれる不明瞭なパターンが観察される酸化物をいう。
　（Ｘ線回折測定条件）
　測定方法：Ｉｎ－ｐｌａｎｅ法（スリットコリメーション法）、
　Ｘ線発生部：対陰極Ｃｕ、出力５０ｋＶ　３００ｍＡ、
　検出部：シンチレーションカウンタ、
　入射部：スリットコリメーション、
　ソーラースリット：入射側　縦発散角０．４８°
　　　　　　　　　　受光側　縦発散角０．４１°、
　スリット：入射側　Ｓ１＝１ｍｍ＊１０ｍｍ
　　　　　　受光側　Ｓ２＝０．２ｍｍ＊１０ｍｍ、
　走査条件：走査軸　２θχ／φ、
　走査モード：ステップ測定、走査範囲　１０～８０°、ステップ幅０．１°、
　　　　　　　ステップ時間　８ｓｅｃ．。
　（透過電子線回折測定条件）
　測定方法：極微電子線回折法、
　加速電圧：２００ｋＶ、
　ビーム径：測定対象である酸化物半導体膜の膜厚と同じか、または同等。
　本実施形態に係る酸化物半導体膜がナノ結晶酸化物で構成される場合、上記の条件に従って微細領域の透過電子線回折測定を行うと、上述のようにリング状のパターンが観察され、スポット状のパターンは観察されない。これに対して、たとえば上記特許文献３に開示されるような酸化物半導体膜は、当該膜の表面に対して垂直な方向に沿うようにｃ軸配向した結晶を含んでおり、このように微細領域中のナノ結晶がある方向に配向している場合には、スポット状のパターンが観察される。本実施形態に係る酸化物半導体膜がナノ結晶酸化物で構成される場合、当該ナノ結晶は、少なくとも膜面内に垂直な面（膜断面）の観察を行った際に、当該膜の表面に対して結晶が配向していない無配向であってランダムな配向性を有している。つまり、膜厚方向に対して結晶軸が配向していない。
　本実施形態に係る酸化物半導体膜は、ナノ結晶酸化物またはアモルファス酸化物で構成されるため、これをチャネル層として含む半導体デバイスにおいて、例えば３０ｃｍ2／Ｖｓ以上の高い電界効果移動度を達成することが可能である。移動度を高める上で、本実施形態に係る酸化物半導体膜は、より望ましくはアモルファス酸化物で構成される。
　本実施形態に係る酸化物半導体膜は、インジウム（Ｉｎ）、タングステン（Ｗ）および亜鉛（Ｚｎ）を含有し、酸化物半導体膜に含まれるＩｎ、ＷおよびＺｎの合計に対するＷの含有率（以下、「Ｗ含有率」ともいう。）が０．５原子％より大きく、５原子％以下である。Ｗ含有率が０．５原子％よりも大きいことにより、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にすることができる。Ｗ含有率が０．５原子％以下の場合には、キャリア濃度が高くなりすぎて、閾値電圧Ｖthが負側に大きくなってしまう。また、かかる酸化物半導体膜をチャネル層として含む半導体デバイスにおいて、加熱処理時に電界効果移動度が低くなってしまう。閾値電圧Ｖth、加熱時の電界効果移動度の低下抑制の観点から、Ｗ含有率は、好ましくは０．５５原子％以上であり、より好ましくは０．６原子％以上であり、さらに好ましくは０．７原子％以上である。Ｗ含有率を高める方が、アモルファス酸化物を実現する点で望ましい。
　一方、Ｗ含有率が５原子％以下であることにより、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、高い電界効果移動度を実現することができる。Ｗ含有率が５原子％を超える場合には、十分に高い電界効果移動度が得られない。電界効果移動度の観点から、Ｗ含有率は、好ましくは４原子％以下であり、より好ましくは３原子％以下であり、さらに好ましくは２原子％以下であり、特に好ましくは１．５原子％以下である。
　本実施形態に係る酸化物半導体膜は、電気抵抗率が１０-1Ωｃｍ以上である。インジウムを含む酸化物は、透明導電膜として知られているが、特開２００２－２５６４２４号公報に記載されるように、透明導電膜に使用される膜としては電気抵抗率が１０-1Ωｃｍより低いことが一般的である。一方、本発明のように半導体デバイスのチャネル層として用いる場合、酸化物半導体膜は、電気抵抗率が１０-1Ωｃｍ以上であることが必要である。当該電気抵抗率を実現するために、酸化物半導体膜の膜厚、Ｗ含有率、Ｚｎ含有率、Ｚｎ／Ｗ比を総合的に検討することが好ましい。また、当該電気抵抗率を実現するために、スパッタリング法により酸化物半導体膜を形成した後の加熱処理を酸素を含む雰囲気にて実施するか、および／または、酸化物半導体膜の少なくとも一部と接する層（エッチストッパ層、ゲート絶縁膜、パシベーション膜）に酸化物を用いて、加熱処理を行うことが望ましい。
　本実施形態に係る酸化物半導体膜は、膜厚が２ｎｍ以上２５ｎｍ以下であることが好ましい。膜厚が２ｎｍ以上２５ｎｍ以下であると、これをチャネル層として含む半導体デバイスにおいて、高い電界効果移動度を実現しやすくすることができる。膜厚が２５ｎｍを超えると、ナノ結晶酸化物またはアモルファス酸化物である酸化物半導体膜を実現できないことがあり、この場合、電界効果移動度が低下してしまう。
　膜厚が２ｎｍ以上２５ｎｍ以下であると、ナノ結晶酸化物またはアモルファス酸化物である酸化物半導体膜を実現しやすく、これをチャネル層として含む半導体デバイスにおいて、高い電界効果移動度を達成できる点で有利である。膜厚が２ｎｍ以上２５ｎｍ以下であり、かつナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体膜によれば、これをチャネル層として含む半導体デバイスにおいて、例えば３０ｃｍ2／Ｖｓ以上の高い電界効果移動度を達成することが可能である。より高い電界効果移動度を実現する観点から、酸化物半導体膜の膜厚は、好ましくは５ｎｍ以上であり、また好ましくは１８ｎｍ以下である。
　酸化物半導体膜の膜厚は、膜断面を透過電子顕微鏡により観察し、膜の最下面から最上面までの距離を測定し、観察倍率にて割ることで算出される。距離の測定は５点にて実施し、その平均値から膜厚を算出する。
　本実施形態に係る酸化物半導体膜において、該酸化物半導体膜中のＷに対するＺｎの原子比（Ｚｎ／Ｗ比）は、０．５以上３０以下であることが好ましい。後述するように、本実施形態に係る酸化物半導体膜は、たとえば、スパッタリング法による成膜後に加熱処理するか、またはスパッタリング法により成膜を行いながら加熱処理することによって得ることができるが、この加熱処理の温度が高くなるに従って電界効果移動度が低くなる傾向にある。Ｚｎ／Ｗ比が０．５以上であることにより、加熱処理の温度が高くなっても電界効果移動度を高く維持することができる。すなわち、Ｚｎ／Ｗ比が０．５以上であることにより、加熱処理の温度上昇に伴う電界効果移動度の低下を好適に抑制することができる。Ｚｎ／Ｗ比が０．５未満である場合には、加熱処理の温度上昇に伴う電界効果移動度の低下の抑制が十分でない傾向にあり、その低下度は、たとえばＺｎの含有量がゼロであるときと同等となり得る。電界効果移動度の観点から、Ｚｎ／Ｗ比は、より好ましくは０．６以上であり、さらに好ましくは１以上であり、特に好ましくは３以上であり、最も好ましくは５以上である。
　一方、Ｚｎ／Ｗ比が３０以下であることにより、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくすることができる。ＯＦＦ電流を小さくする観点から、Ｚｎ／Ｗ比は、より好ましくは２０以下である。また、Ｗ含有率の増加、Ｚｎ／Ｗ比の増加により、より大きい膜厚までナノ結晶酸化物またはアモルファス酸化物を維持することが可能となる。しかし、Ｚｎ／（Ｉｎ＋Ｚｎ）原子比の場合において、０．２より小さいことが電界効果移動度を高くする観点から望ましい。
　酸化物半導体膜におけるＩｎ、ＷおよびＺｎの含有量は、ＲＢＳ（ラザフォード後方散乱分析）により測定される。この測定結果に基づいて、Ｗ含有率およびＺｎ／Ｗ比が算出される。ＲＢＳでの分析を実施できない場合は、ＴＥＭ－ＥＤＸ（エネルギー分散型ケイ光Ｘ線分析計を付帯する透過型電子顕微鏡）により測定される。化学組成測定の正確性から、ＲＢＳでの測定が望ましい。ＴＥＭ－ＥＤＸを用いる場合はまず、検量線作成用の試料として、Ｉｎ、Ｗ、ＺｎおよびＯからなり、測定対象の酸化物半導体膜に近い組成を有し、かつ、ＲＢＳでの分析を実施可能な酸化物半導体膜を少なくとも３個以上用意する。次いで、これらの試料について、ＲＢＳによってＩｎ、ＷおよびＺｎの含有量を測定するとともに、ＴＥＭ－ＥＤＸによってＩｎ、ＷおよびＺｎの含有量を測定する。これらの測定値から、ＴＥＭ－ＥＤＸによるＩｎ、ＷおよびＺｎの含有量の測定値と、ＲＢＳによるＩｎ、ＷおよびＺｎの含有量の測定値との関係を示す検量線を作成する。そして、測定対象の酸化物半導体膜について、ＴＥＭ－ＥＤＸによってＩｎ、ＷおよびＺｎの含有量を測定した後、この測定値を、上記検量線に基づきＲＢＳによるＩｎ、ＷおよびＺｎの含有量の測定値に変換する。この変換された値が、測定対象の酸化物半導体膜についてのＩｎ、ＷおよびＺｎの含有量である。
　本実施形態に係る酸化物半導体膜は、スパッタリング法により成膜する工程を含む製造方法によって得ることができる。このことは、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にするとともに、高い電界効果移動度を実現するうえで有利である。また、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現するうえで有利である。スパッタリング法による成膜は、中でも、電界効果移動度を高めるうえで有効である。
　スパッタリング法とは、成膜室内に、ターゲットと基板とを対向させて配置し、ターゲットに電圧を印加して、希ガスイオンでターゲットの表面をスパッタリングすることにより、ターゲットからターゲットを構成する原子を放出させて基板上に堆積させることによりターゲットを構成する原子で構成される膜を形成する方法をいう。
　酸化物半導体膜を形成する方法としては、スパッタリング法のほか、パルスレーザー蒸着（ＰＬＤ）法、加熱蒸着法などが提案されているが、スパッタリング法を用いることが上記の理由から好ましい。
　スパッタリング法としては、マグネトロンスパッタリング法、対向ターゲット型マグネトロンスパッタリング法などを用いることができる。スパッタリング時の雰囲気ガスとして、Ａｒガス、Ｋｒガス、Ｘｅガスを用いることができ、これらのガスとともに酸素ガスを混合して用いることもできる。
　また、本実施形態に係る酸化物半導体膜は、スパッタリング法による成膜後に加熱処理するか、またはスパッタリング法により成膜を行いながら加熱処理することによって得ることもできる。これにより、ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体膜が得られやすくなる。また、この方法により得られる酸化物半導体膜は、これをチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にするとともに、高い電界効果移動度を実現するうえで有利である。また、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現するうえで有利である。上記方法による酸化物半導体膜の形成は、中でも、電界効果移動度を高めるうえで有効である。
　スパッタリング法による成膜を行いながら実施する加熱処理は、当該成膜中に基板を加熱することによって実施できる。基板温度は、好ましくは１００℃以上２５０℃以下である。加熱処理の時間は成膜時間に相当し、成膜時間は形成する酸化物半導体膜の膜厚に依存するが、たとえば１０秒～１０分程度であることができる。
　スパッタリング法による成膜後に実施する加熱処理も同様に、基板を加熱することによって実施できる。基板温度は、好ましくは１００℃以上２５０℃以下である。加熱処理の雰囲気は、大気中、窒素ガス中、窒素ガス－酸素ガス中、Ａｒガス中、Ａｒ－酸素ガス中、水蒸気含有大気中、水蒸気含有窒素中など、各種雰囲気であってよい。雰囲気圧力は、大気圧のほか、減圧条件下（たとえば０．１Ｐａ未満）、加圧条件下（たとえば０．１Ｐａ～９ＭＰａ）であることができるが、好ましくは大気圧である。加熱処理の時間は、たとえば３分～２時間程度であることができ、好ましくは１０分～９０分程度である。本実施形態に係る半導体デバイスにおいて、酸化物半導体膜の少なくとも一部に酸化物層（エッチストッパ層、ゲート絶縁膜、パシベーション膜）が接しない場合、酸素を含む雰囲気で加熱処理することが望ましい。この酸素を含む雰囲気で加熱することにより得られる酸化物半導体膜は、１０-1Ωｃｍ以上の電気抵抗率を得るうえで有利である。また、これをチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にするとともに、高い電界効果移動度を実現するうえでも有利である。また、酸化物半導体膜をチャネル層として含む半導体デバイス（たとえばＴＦＴ）において、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現するうえでも有利である。
　［実施形態２：半導体デバイス］
　本実施形態に係る半導体デバイスは、実施形態１の酸化物半導体膜を含む。本実施形態の半導体デバイスは、実施形態１の酸化物半導体膜を含むため、閾値電圧Ｖthを０～４Ｖ（さらには２～４Ｖ）にすることができるとともに、高い電界効果移動度を実現することができる。また、本実施形態の半導体デバイスにおいて、そのＯＦＦ電流を小さくしながら、上記の良好な閾値電圧Ｖthおよび電界効果移動度を実現することも可能になる。半導体デバイスとは、特に制限はないが、実施形態１の酸化物半導体膜をチャネル層として含むＴＦＴが好適な例である。
　図１～図３は、本実施形態に係る半導体デバイス（ＴＦＴ）のいくつかの例を示す概略図である。図１に示される半導体デバイス１０は、基板１１と、基板１１上に配置されたゲート電極１２と、ゲート電極１２上に絶縁層として配置されたゲート絶縁膜１３と、ゲート絶縁膜１３上にチャネル層として配置された酸化物半導体膜１４と、酸化物半導体膜１４上に互いに接触しないように配置されたソース電極１５およびドレイン電極１６と、を含む。
　図２に示される半導体デバイス２０は、酸化物半導体膜１４上に配置され、コンタクトホールを有するエッチストッパ層１７と、エッチストッパ層１７、ソース電極１５およびドレイン電極１６上に配置されるパシベーション膜１８とをさらに含むこと以外は、図１に示される半導体デバイス１０と同様の構成を有する。図２に示される半導体デバイス２０において、図１に示される半導体デバイス１０のように、パシベーション膜１８を省略することもできる。図３に示される半導体デバイス３０は、酸化物半導体膜１４、ソース電極１５およびドレイン電極１６上に配置されるパシベーション膜１８をさらに含むこと以外は、図１に示される半導体デバイス１０と同様の構成を有する。
　本実施形態に係る半導体デバイスは、実施形態１の酸化物半導体膜を含み、かつ、この酸化物半導体膜の少なくとも一部と接して配置される層であって、ナノ結晶層およびアモルファス層の少なくともいずれか１つである層（以下、この層を「隣接層」ともいう。）をさらに含むことが好ましい。当該隣接層を設けることにより、それと接して形成される酸化物半導体膜１４が、隣接層の結晶性の影響を受けて、ナノ結晶酸化物またはアモルファス酸化物で構成される膜となりやすくなり、またこれに伴って半導体デバイスに良好な電界効果移動度を付与することができる。当該隣接層を含む半導体デバイスによれば、上述の加熱処理の温度が高い場合であっても、高い電界効果移動度を維持することができる。加熱処理の温度がより高い場合であってもアモルファス酸化物で構成される膜を維持できる場合、高い電界効果移動度を保持できる。
　上記隣接層は、その全体がナノ結晶およびアモルファスの少なくともいずれか１つであってもよいし、酸化物半導体膜と接する部分がナノ結晶およびアモルファスの少なくともいずれか１つであってもよい。後者の場合において、ナノ結晶およびアモルファスの少なくともいずれか１つである部分は、隣接層における膜面方向にわたって全体であってもよいし、酸化物半導体膜と接する表面の一部でもよい。
　ナノ結晶層およびアモルファス層の少なくともいずれか１つである隣接層は、酸化物半導体膜１４の下地（下層）として酸化物半導体膜１４に接して形成される層であってもよいし、酸化物半導体膜１４の上に接して形成される上層であってもよい。また、本実施形態に係る半導体デバイスは、隣接層を２層以上含むことができ、この場合、これらの隣接層は、酸化物半導体膜１４の下層と上層とであることができる。
　たとえば図１に示される半導体デバイス１０においては、ゲート絶縁膜１３が上記隣接層であってよい。図２に示される半導体デバイス２０においては、ゲート絶縁膜１３および／またはエッチストッパ層１７が上記隣接層であってよい。図３に示される半導体デバイス３０においては、ゲート絶縁膜１３および／またはパシベーション膜１８が上記隣接層であってよい。
　上記隣接層は、シリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物層であることが好ましい。隣接層がシリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物層であることは、電気抵抗率を１０-１Ωｃｍ以上にするために有利である。また、半導体デバイスに良好な電界効果移動度を付与するうえでも有利であり、とりわけ、上述の加熱処理の温度が高い場合であっても、高い電界効果移動度を維持できる半導体デバイスを提供するうえで有利である。また、隣接層がシリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物層であることは、ＯＦＦ電流の低減にも有利となり得る。シリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物としては、特に制限されないが、酸化シリコン（ＳｉＯx）、酸化アルミニウム（ＡｌmＯn）等を挙げることができる。
　次に、本実施形態に係る半導体デバイスの製造方法について説明する。まず、図１に示される半導体デバイス１０の製造方法について説明すると、この製造方法は、特に制限されないが、効率よく高特性の半導体デバイス１０を製造する観点から、図４を参照して、基板１１上にゲート電極１２を形成する工程（図４（Ａ））と、ゲート電極１２上に絶縁層としてゲート絶縁膜１３を形成する工程（図４（Ｂ））と、ゲート絶縁膜１３上にチャネル層として酸化物半導体膜１４を形成する工程（図４（Ｃ））と、酸化物半導体膜１４上にソース電極１５およびドレイン電極１６を互いに接触しないように形成する工程（図４（Ｄ））と、を含むことが好ましい。
　（１）ゲート電極を形成する工程
　図４（Ａ）を参照して、基板１１上にゲート電極１２を形成する。基板１１は、特に制限されないが、透明性、価格安定性、および表面平滑性を高くする観点から、石英ガラス基板、無アルカリガラス基板、アルカリガラス基板等であることが好ましい。ゲート電極１２は、特に制限されないが、耐酸化性が高くかつ電気抵抗が低い点から、Ｍｏ電極、Ｔｉ電極、Ｗ電極、Ａｌ電極、Ｃｕ電極等であることが好ましい。ゲート電極１２の形成方法は、特に制限されないが、基板１１の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタリング法等であることが好ましい。
　（２）ゲート絶縁膜を形成する工程
　図４（Ｂ）を参照して、ゲート電極１２上に絶縁層としてゲート絶縁膜１３を形成する。ゲート絶縁膜１３の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する点から、プラズマＣＶＤ（化学気相堆積）法等であることが好ましい。
　ゲート絶縁膜１３の材質は、特に制限されないが、絶縁性の観点からは、酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮy）等であることが好ましい。また、ゲート絶縁膜１３を上述の隣接層とする場合、酸化シリコン（ＳｉＯx）、酸化アルミニウム（ＡｌmＯn）等のシリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物であることが好ましい。
　（３）酸化物半導体膜を形成する工程
　図４（Ｃ）を参照して、ゲート絶縁膜１３上にチャネル層として酸化物半導体膜１４を形成する。上述のように、酸化物半導体膜１４は、スパッタリング法により成膜する工程を含んで形成されることが好ましく、たとえばスパッタリング法による成膜後に加熱処理するか、またはスパッタリング法により成膜を行いながら加熱処理することによって形成されることが好ましい。スパッタリング法の原料ターゲットとしては、Ｉｎ－Ｗ－Ｚｎ－Ｏ焼結体を用いる。焼結体ターゲットとしては、たとえば特願２０１４－１６４１４２号、特願２０１４－０６１４９３号に記載のものを用いることができる。
　（４）ソース電極およびドレイン電極を形成する工程
　図４（Ｄ）を参照して、酸化物半導体膜１４上にソース電極１５およびドレイン電極１６を互いに接触しないように形成する。ソース電極１５およびドレイン電極１６は、特に制限はないが、耐酸化性が高く、電気抵抗が低く、かつ酸化物半導体膜１４との接触電気抵抗が低いことから、Ｍｏ電極、Ｔｉ電極、Ｗ電極、Ａｌ電極、Ｃｕ電極等であることが好ましい。ソース電極１５およびドレイン電極１６を形成する方法は、特に制限はないが、酸化物半導体膜１４が形成された基板１１の主面上に大面積で均一に形成できる点から、真空蒸着法、スパッタリング法等であることが好ましい。ソース電極１５およびドレイン電極１６を互いに接触しないように形成する方法は、特に制限はないが、大面積で均一なソース電極１５とドレイン電極１６のパターンを形成できる点から、フォトレジストを使ったエッチング法による形成であることが好ましい。
　次に、図２に示される半導体デバイス２０の製造方法について説明すると、この製造方法は、コンタクトホール１７ａを有するエッチストッパ層１７を形成する工程およびパシベーション膜１８を形成する工程をさらに含むこと以外は図１に示される半導体デバイス１０の製造方法と同様であることができ、具体的には、図４および図５を参照して、基板１１上にゲート電極１２を形成する工程（図４（Ａ））と、ゲート電極１２上に絶縁層としてゲート絶縁膜１３を形成する工程（図４（Ｂ））と、ゲート絶縁膜１３上にチャネル層として酸化物半導体膜１４を形成する工程（図４（Ｃ））と、酸化物半導体膜１４上にエッチストッパ層１７を形成する工程（図５（Ａ））と、エッチストッパ層１７にコンタクトホール１７ａを形成する工程（図５（Ｂ））と、酸化物半導体膜１４およびエッチストッパ層１７上にソース電極１５およびドレイン電極１６を互いに接触しないように形成する工程（図５（Ｃ））と、エッチストッパ層１７、ソース電極１５およびドレイン電極１６上にパシベーション膜１８を形成する工程（図５（Ｄ））を含むことが好ましい。
　エッチストッパ層１７の材質は、特に制限されないが、絶縁性の観点からは、酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮy）、酸化アルミニウム（ＡｌmＯn）等であることが好ましい。また、エッチストッパ層１７を上述の隣接層とする場合、酸化シリコン（ＳｉＯx）、酸化アルミニウム（ＡｌmＯn）等のシリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物であることが好ましい。エッチストッパ層１７は、異なる材質からなる膜の組み合わせであってもよい。エッチストッパ層１７の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する点から、プラズマＣＶＤ（化学気相堆積）法、スパッタリング法、真空蒸着法等であることが好ましい。
　ソース電極１５、ドレイン電極１６は、酸化物半導体膜１４に接触させる必要があることから、エッチストッパ層１７を酸化物半導体膜１４上に形成した後、エッチストッパ層１７にコンタクトホール１７ａを形成する（図５（Ｂ））。コンタクトホール１７ａの形成方法としては、ドライエッチングまたはウェットエッチングを挙げることができる。当該方法によりエッチストッパ層１７をエッチングしてコンタクトホール１７ａを形成することで、エッチング部において酸化物半導体膜１４の表面を露出させる。
　図２に示される半導体デバイス２０の製造方法においては、図１に示される半導体デバイス１０の製造方法と同様にして、酸化物半導体膜１４およびエッチストッパ層１７上にソース電極１５およびドレイン電極１６を互いに接触しないように形成した後（図５（Ｃ））、エッチストッパ層１７、ソース電極１５およびドレイン電極１６上にパシベーション膜１８を形成する（図５（Ｄ））。
　パシベーション膜１８の材質は、特に制限されないが、絶縁性の観点からは、酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮy）、酸化アルミニウム（ＡｌmＯn）等であることが好ましい。また、パシベーション膜１８を上述の隣接層とする場合、酸化シリコン（ＳｉＯx）、酸化アルミニウム（ＡｌmＯn）等のシリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物であることが好ましい。パシベーション膜１８は、異なる材質からなる膜の組み合わせであってもよい。パシベーション膜１８の形成方法は、特に制限はないが、大面積で均一に形成できる点および絶縁性を確保する点から、プラズマＣＶＤ（化学気相堆積）法、スパッタリング法、真空蒸着法等であることが好ましい。
　また、図３に示される半導体デバイス３０のように、エッチストッパ層１７を形成することなくバックチャネルエッチ（ＢＣＥ）構造を採用し、酸化物半導体膜１４、ソース電極１５およびドレイン電極１６の上に、パシベーション膜１８を直接形成してもよい。この場合におけるパシベーション膜１８については、図２に示される半導体デバイス２０が有するパシベーション膜１８についての上の記述が引用される。
　＜実施例１～実施例１６、比較例１～比較例２＞
　（１）酸化物半導体膜を備える半導体デバイス（ＴＦＴ）の作製
　次の手順で図３に示される半導体デバイス３０と類似の構成を有するＴＦＴを作製した。図４（Ａ）を参照して、まず、基板１１として５０ｍｍ×５０ｍｍ×厚み０．６ｍｍの合成石英ガラス基板を準備し、その基板１１上にスパッタリング法によりゲート電極１２として厚み１００ｎｍのＭｏ電極を形成した。
　図４（Ｂ）を参照して、次に、ゲート電極１２上にプラズマＣＶＤ法によりゲート絶縁膜１３として、アモルファス酸化物層である厚み２００ｎｍのＳｉＯx膜またはＳｉＮy膜を形成した。下記の表１における「ＧＩ層」の欄には、各実施例および比較例で用いたゲート絶縁膜１３の材質を記載している。
　図４（Ｃ）を参照して、次に、ゲート絶縁膜１３上に、ＤＣ（直流）マグネトロンスパッタリング法により、厚み１０ｎｍの酸化物半導体膜１４を形成した。ターゲットの直径３インチ（７６．２ｍｍ）の平面がスパッタ面であった。用いたターゲットは、Ｉｎ－Ｗ－Ｚｎ－Ｏの焼結体であり、酸化物半導体膜１４中のＷ含有率およびＺｎ／Ｗ比が表１に示されるとおりとなるように焼結体中のＷ含有量およびＺｎ含有量を調整しておいた。
　酸化物半導体膜１４の形成についてより具体的に説明すると、スパッタリング装置（図示せず）の成膜室内の水冷されている基板ホルダ上に、上記ゲート電極１２およびゲート絶縁膜１３が形成された基板１１をゲート絶縁膜１３が露出されるように配置した。上記ターゲットをゲート絶縁膜１３に対向するように９０ｍｍの距離で配置した。成膜室内を６×１０-5Ｐａ程度の真空度として、ターゲットを次のようにしてスパッタリングした。
　まず、ゲート絶縁膜１３とターゲットとの間にシャッターを入れた状態で、成膜室内へＡｒ（アルゴン）ガスとＯ2（酸素）ガスとの混合ガスを０．５Ｐａの圧力まで導入した。混合ガス中のＯ2ガス含有率は２０体積％であった。ターゲットに１１０ＷのＤＣ電力を印加してスパッタリング放電を起こし、これによってターゲット表面のクリーニング（プレスパッタ）を５分間行った。
　次いで、同じターゲットに１１０ＷのＤＣ電力を印加して、成膜室内の雰囲気をそのまま維持した状態で、上記シャッターを外すことにより、ゲート絶縁膜１３上に酸化物半導体膜１４を成膜した。なお、基板ホルダに対しては、特にバイアス電圧は印加しなかった。また、基板ホルダを水冷または加熱し、成膜時および成膜後の基板１１の温度を調整した。実施例および比較例のうち、下記の表１における「加熱処理」の欄に「成膜時」と記載されている例では、成膜時において基板ホルダを加熱して基板温度を表１における「処理温度」の欄に記載されている温度に調整することにより成膜と同時に加熱処理を実施した。この場合において加熱処理の時間は、成膜時間に相当する。一方、実施例および比較例のうち、下記の表１における「加熱処理」の欄に「成膜後」と記載されている場合は、成膜時においては基板ホルダを水冷して基板温度を２０℃程度とし、成膜後（後述するように、具体的にはソース電極１５およびドレイン電極１６形成後）に基板ホルダを加熱して基板温度を表１における「処理温度」の欄に記載されている温度に調整することにより加熱処理を実施した。この場合において成膜時間は、たとえば酸化物半導体膜１４の膜厚が５ｎｍの場合（実施例１６）で約１４秒であり、酸化物半導体膜１４の膜厚が２５ｎｍの場合（実施例１）で約７０秒であった。いずれの実施例および比較例においても、酸化物半導体膜１４の厚みが表１に示されるとおりとなるように成膜時間を調整した。
　以上のようにして、酸化物焼結体から加工されたターゲットを用いたＤＣ（直流）マグネトロンスパッタリング法により酸化物半導体膜１４を形成した。酸化物半導体膜１４は、ＴＦＴにおいてチャネル層として機能する。各実施例および比較例で形成した酸化物半導体膜１４の膜厚を表１に示す。酸化物半導体膜の膜厚は、膜断面を透過電子顕微鏡により観察し、膜の最下面から最上面までの距離を測定し、観察倍率にて割ることで算出した。距離の測定は５点にて実施し、その平均値から膜厚を算出した。
　次に、形成された酸化物半導体膜１４の一部をエッチングすることにより、ソース電極形成用部１４ｓ、ドレイン電極形成用部１４ｄ、およびチャネル部１４ｃを形成した。ソース電極形成用部１４ｓおよびドレイン電極形成用部１４ｄの主面の大きさは５０μｍ×５０μｍ、チャネル長さＣL（図１（Ａ）および（Ｂ）を参照して、チャネル長さＣLとは、ソース電極１５とドレイン電極１６との間のチャネル部１４ｃの距離をいう。）は３０μｍ、チャネル幅ＣW（図１（Ａ）および（Ｂ）を参照して、チャネル幅ＣWとは、チャネル部１４ｃの幅をいう。）は４０μｍとした。チャネル部１４ｃは、ＴＦＴが７５ｍｍ×７５ｍｍの基板主面内に３ｍｍ間隔で縦２５個×横２５個配置されるように、７５ｍｍ×７５ｍｍの基板主面内に３ｍｍ間隔で縦２５個×横２５個配置した。
　酸化物半導体膜１４の一部のエッチングは、体積比でシュウ酸：水＝５：９５であるエッチング水溶液を調製し、ゲート電極１２、ゲート絶縁膜１３および酸化物半導体膜１４がこの順に形成された基板１１を、そのエッチング水溶液に４０℃で浸漬することにより行った。
　図４（Ｄ）を参照して、次に、酸化物半導体膜１４上にソース電極１５およびドレイン電極１６を互いに分離して形成した。
　具体的にはまず、酸化物半導体膜１４のソース電極形成用部１４ｓおよびドレイン電極形成用部１４ｄの主面のみが露出するように、酸化物半導体膜１４上にレジスト（図示せず）を塗布、露光および現像した。次いでスパッタリング法により、酸化物半導体膜１４のソース電極形成用部１４ｓおよびドレイン電極形成用部１４ｄの主面上に、それぞれソース電極１５、ドレイン電極１６である厚み１００ｎｍのＭｏ電極を形成した。その後、酸化物半導体膜１４上のレジストを剥離した。ソース電極１５としてのＭｏ電極およびドレイン電極１６としてのＭｏ電極はそれぞれ、ＴＦＴが７５ｍｍ×７５ｍｍの基板主面内に３ｍｍ間隔で縦２５個×横２５個配置されるように、一つのチャネル部１４ｃに対して１つずつ配置した。
　実施例および比較例のうち、下記の表１における「加熱処理」の欄に「成膜後」と記載されている場合は、ソース電極１５およびドレイン電極１６形成後に基板ホルダを加熱して基板温度を表１における「処理温度」の欄に記載されている温度に調整することにより大気雰囲気中で加熱処理を実施した。加熱処理の時間は、約１４分とした。
　図３を参照して、次に、酸化物半導体膜１４、ソース電極１５およびドレイン電極１６の上にパシベーション膜１８を形成した。パシベーション膜１８は、アモルファス酸化物層である厚み１００ｎｍのＳｉＯx膜をプラズマＣＶＤ法により形成した後、その上に厚み２００ｎｍのＳｉＮy膜をプラズマＣＶＤ法により形成した構成、またはアモルファス酸化物層である厚み１００ｎｍのＡｌmＯn膜をスパッタリング法により形成した後、その上に厚み２００ｎｍのＳｉＮy膜をプラズマＣＶＤ法により形成した構成とした。アモルファス酸化物層がＳｉＯx膜である場合、下記の表１における「ＰＶ層」の欄には「ＳｉＯx」と記載し、アモルファス酸化物層がＡｌmＯn膜である場合、「ＰＶ層」の欄には「ＡｌmＯn」と記載している。
　次に、ソース電極１５、ドレイン電極１６上のパシベーション膜１８を反応性イオンエッチングによりエッチングしてコンタクトホールを形成することによってソース電極１５、ドレイン電極１６の表面の一部を露出させた。
　最後に、窒素雰囲気中２５０℃３０分間のアニール処理（熱処理）を実施した。このアニール処理は、すべての実施例および比較例について行ったが、実施例においては、窒素雰囲気中２５０℃３０分間のアニール処理に引き続いて、窒素雰囲気中３００℃３０分間のアニール処理も実施した。以上により、酸化物半導体膜１４をチャネル層として備えるＴＦＴを得た。
　（２）酸化物半導体膜の結晶性、Ｗ含有率およびＺｎ／Ｗ比
　作製したＴＦＴが備える酸化物半導体膜１４の結晶性を上述の測定方法および定義に従って評価した。表１における「結晶性」の欄には、ナノ結晶である場合には「ナノ結晶」と、アモルファスである場合には、「アモルファス」と記載している。また、酸化物半導体膜１４中のＩｎ、ＷおよびＺｎの含有量を、ＲＢＳ（ラザフォード後方散乱分析）により測定した。これらの含有量に基づいて酸化物半導体膜１４のＷ含有率（原子％）およびＺｎ／Ｗ比（原子数比）をそれぞれ算出した。結果を表１に示す。
　（３）酸化物半導体膜の電気抵抗率の測定
　ソース電極１５とドレイン電極１６に測定針を接触させた。次に、ソース－ドレイン電極間に電圧を１Ｖから２０Ｖに変化させて印加しながら、ソース－ドレイン間電流Ｉdsを測定した。Ｉds－Ｖgsのグラフを描いたときの傾きが抵抗Ｒである。この抵抗Ｒと、チャネル長さＣL（３０μｍ）、チャネル幅ＣW（４０μｍ）、膜厚ｔから、電気抵抗率は、Ｒ×ＣW×ｔ／ＣLとして求めることができる。実施例の酸化物半導体膜は全て１０-１Ωｃｍ以上であることを確認した。一方、比較例の酸化物半導体膜は全て１０-１Ωｃｍ未満であることを確認した。
　（４）半導体デバイスの特性評価
　半導体デバイス１０であるＴＦＴの特性を次のようにして評価した。まず、ゲート電極１２、ソース電極１５およびドレイン電極１６に測定針を接触させた。ソース電極１５とドレイン電極１６との間に０．３Ｖのソース－ドレイン間電圧Ｖdsを印加し、ソース電極１５とゲート電極１２との間に印加するソース－ゲート間電圧Ｖgsを－１０Ｖから１５Ｖに変化させて、そのときのソース－ドレイン間電流Ｉdsを測定した。そして、ソース－ゲート間電圧Ｖgsとソース－ドレイン間電流Ｉdsの平方根〔（Ｉds）1/2〕との関係をグラフ化した（以下、このグラフを「Ｖgs－（Ｉds）1/2曲線」ともいう。）。Ｖgs－（Ｉds）1/2曲線に接線を引き、その接線の傾きが最大となる点を接点とする接線がｘ軸（Ｖgs）と交わる点（ｘ切片）を閾値電圧Ｖthとした。また、ソース－ゲート間電圧Ｖgsが－５Ｖのときのソース－ドレイン間電流ＩdsをＯＦＦ電流とした。閾値電圧ＶthおよびＯＦＦ電流は、窒素雰囲気中２５０℃３０分間のアニール処理を実施した後（窒素雰囲気中３００℃３０分間のアニール処理前）のＴＦＴについて測定した。
　また下記式〔ａ〕：
　ｇm＝ｄＩds／ｄＶgs　　　　　　　　　〔ａ〕
に従って、ソース－ドレイン間電流Ｉdsをソース－ゲート間電圧Ｖgsについて微分することによりｇmを導出した。そしてＶgs＝８．０Ｖにおけるｇmの値を用いて、下記式〔ｂ〕：
　μfe＝ｇm・ＣL／（ＣW・Ｃi・Ｖds）　　　〔ｂ〕
に基づいて、電界効果移動度μfeを算出した。上記式〔ｂ〕におけるチャネル長さＣLは３０μｍであり、チャネル幅ＣWは４０μｍである。また、ゲート絶縁膜１３のキャパシタンスＣiは３．４×１０-8Ｆ／ｃｍ2とし、ソース－ドレイン間電圧Ｖdsは０．３Ｖとした。
　窒素雰囲気中２５０℃３０分間のアニール処理を実施した後の電界効果移動度μfeを、表１の「移動度（２５０℃）」の欄に示している。また、実施例について測定した窒素雰囲気中３００℃３０分間のアニール処理を実施した後の電界効果移動度μfeを、表１の「移動度（３００℃）」の欄に示している。表１に示されるように、Ｚｎ／Ｗ比が大きい方が、移動度（２５０℃）と移動度（３００℃）との差が小さいことがわかる。
Figure JPOXMLDOC01-appb-T000001
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１０，２０，３０　半導体デバイス（ＴＦＴ）、１１　基板、１２　ゲート電極、１３　ゲート絶縁膜、１４　酸化物半導体膜、１４ｃ　チャネル部、１４ｄ　ドレイン電極形成用部、１４ｓ　ソース電極形成用部、１５　ソース電極、１６　ドレイン電極、１７　エッチストッパ層、１７ａ　コンタクトホール、１８　パシベーション膜。

Claims (8)

  1. 　ナノ結晶酸化物またはアモルファス酸化物で構成される酸化物半導体膜であって、
    　インジウム、タングステンおよび亜鉛を含有し、
    　前記酸化物半導体膜中のインジウム、タングステンおよび亜鉛の合計に対するタングステンの含有率が０．５原子％より大きく、５原子％以下であり、
    　電気抵抗率が１０-1Ωｃｍ以上である、酸化物半導体膜。
  2. 　膜厚が２ｎｍ以上２５ｎｍ以下である、請求項１に記載の酸化物半導体膜。
  3. 　前記酸化物半導体膜中のタングステンに対する亜鉛の原子比（Ｚｎ／Ｗ比）が０．５以上３０以下である、請求項１に記載の酸化物半導体膜。
  4. 　スパッタリング法により成膜する工程を含む製造方法によって得られる、請求項１～請求項３のいずれか１項に記載の酸化物半導体膜。
  5. 　スパッタリング法による成膜後に加熱処理するか、またはスパッタリング法により成膜を行いながら加熱処理することによって得られる、請求項４に記載の酸化物半導体膜。
  6. 　請求項１～請求項５のいずれか１項に記載の酸化物半導体膜を含む、半導体デバイス。
  7. 　前記酸化物半導体膜の少なくとも一部と接して配置される層をさらに含み、
    　前記層は、ナノ結晶層およびアモルファス層の少なくともいずれか１つである、請求項６に記載の半導体デバイス。
  8. 　前記層は、シリコンおよびアルミニウムの少なくともいずれか１つを含む酸化物層である、請求項７に記載の半導体デバイス。
PCT/JP2015/073478 2015-01-26 2015-08-21 酸化物半導体膜および半導体デバイス WO2016121152A1 (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017217007A1 (ja) * 2016-06-13 2017-12-21 住友電気工業株式会社 半導体デバイスおよびその製造方法
WO2018109970A1 (ja) * 2016-12-12 2018-06-21 住友電気工業株式会社 半導体デバイスおよびその製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119773B2 (ja) 2014-03-25 2017-04-26 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、ならびに半導体デバイス
WO2016063557A1 (ja) 2014-10-22 2016-04-28 住友電気工業株式会社 酸化物焼結体および半導体デバイス
CN106164016B (zh) 2015-02-13 2019-08-09 住友电气工业株式会社 氧化物烧结体及其制造方法、溅射靶和半导体器件
US11492694B2 (en) * 2017-02-20 2022-11-08 Sumitomo Electric Industries, Ltd. Oxide sintered material, method of producing oxide sintered material, sputtering target, and method of producing semiconductor device
US11616148B2 (en) * 2017-02-20 2023-03-28 Mitsui Mining & Smelting Co., Ltd. Oxide sintered material, method of producing oxide sintered material, sputtering target, and method of producing semiconductor device
WO2018211724A1 (ja) * 2017-05-16 2018-11-22 住友電気工業株式会社 酸化物焼結体およびその製造方法、スパッタターゲット、酸化物半導体膜、ならびに半導体デバイスの製造方法
US10153161B1 (en) * 2017-11-27 2018-12-11 Nanya Technology Corporation Method for manufacturing a semiconductor structure
US10833206B2 (en) 2018-12-11 2020-11-10 Micron Technology, Inc. Microelectronic devices including capacitor structures and methods of forming microelectronic devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119952A1 (ja) * 2009-04-17 2010-10-21 株式会社ブリヂストン 薄膜トランジスタ、及び薄膜トランジスタの製造方法
WO2011126093A1 (ja) * 2010-04-07 2011-10-13 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2014058019A1 (ja) * 2012-10-11 2014-04-17 住友金属鉱山株式会社 酸化物半導体薄膜および薄膜トランジスタ
JP2014205608A (ja) * 2013-03-19 2014-10-30 株式会社半導体エネルギー研究所 酸化物半導体

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3780932B2 (ja) 2000-12-28 2006-05-31 住友金属鉱山株式会社 透明導電性薄膜作製用焼結体ターゲットおよびその製造方法
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
JP4544518B2 (ja) * 2004-09-01 2010-09-15 キヤノン株式会社 電界励起型発光素子及び画像表示装置
US8115206B2 (en) * 2005-07-22 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7655566B2 (en) * 2005-07-27 2010-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101146574B1 (ko) 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP4662075B2 (ja) 2007-02-02 2011-03-30 株式会社ブリヂストン 薄膜トランジスタ及びその製造方法
KR101516034B1 (ko) 2007-12-25 2015-05-04 이데미쓰 고산 가부시키가이샤 산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법
CN103233204A (zh) 2008-06-06 2013-08-07 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法
JP2010251604A (ja) * 2009-04-17 2010-11-04 Bridgestone Corp 薄膜トランジスタの製造方法
WO2011027701A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
KR101823852B1 (ko) 2009-09-16 2018-03-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 표시 장치
US8883555B2 (en) * 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
JP5920141B2 (ja) 2012-09-21 2016-05-18 三浦工業株式会社 水処理システム
JP2014164142A (ja) 2013-02-26 2014-09-08 Nippon Zeon Co Ltd 配向基材と位相差フィルムとの積層体の製造方法、積層体、位相差フィルムおよび液晶表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010119952A1 (ja) * 2009-04-17 2010-10-21 株式会社ブリヂストン 薄膜トランジスタ、及び薄膜トランジスタの製造方法
WO2011126093A1 (ja) * 2010-04-07 2011-10-13 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
WO2014058019A1 (ja) * 2012-10-11 2014-04-17 住友金属鉱山株式会社 酸化物半導体薄膜および薄膜トランジスタ
JP2014205608A (ja) * 2013-03-19 2014-10-30 株式会社半導体エネルギー研究所 酸化物半導体

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017217007A1 (ja) * 2016-06-13 2017-12-21 住友電気工業株式会社 半導体デバイスおよびその製造方法
JP2017224650A (ja) * 2016-06-13 2017-12-21 住友電気工業株式会社 半導体デバイスおよびその製造方法
WO2018109970A1 (ja) * 2016-12-12 2018-06-21 住友電気工業株式会社 半導体デバイスおよびその製造方法
JPWO2018109970A1 (ja) * 2016-12-12 2019-10-24 住友電気工業株式会社 半導体デバイスおよびその製造方法
US11024744B2 (en) 2016-12-12 2021-06-01 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing the same

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