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WO2016155471A1 - 像素电路及其驱动方法、显示装置 - Google Patents

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WO2016155471A1
WO2016155471A1 PCT/CN2016/075800 CN2016075800W WO2016155471A1 WO 2016155471 A1 WO2016155471 A1 WO 2016155471A1 CN 2016075800 W CN2016075800 W CN 2016075800W WO 2016155471 A1 WO2016155471 A1 WO 2016155471A1
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WO
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transistor
voltage
pole
high level
voltage terminal
Prior art date
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PCT/CN2016/075800
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English (en)
French (fr)
Inventor
李云飞
Original Assignee
京东方科技集团股份有限公司
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Publication date
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Definitions

  • the cathode of the light emitting device is connected to the fourth voltage terminal.
  • the pixel circuit performs switching, charge and discharge control on the circuit through a plurality of transistors and a storage capacitor, and maintains the voltage across the storage capacitor unchanged due to the bootstrap action of the storage capacitor, thereby flowing through the LED. Since the current is independent of the threshold voltage of the TFT, it is possible to avoid the problem that the driving current is unstable due to the threshold voltage drift and the display luminance is uneven.
  • the gate of the sixth transistor T6 is connected to the enable signal terminal EM, the first pole is connected to the other end of the storage capacitor Cst, and the second pole is connected to the first pole of the seventh transistor T7.
  • the gate of the seventh transistor T7 is connected to the enable signal terminal EM, the first pole is connected to the third voltage terminal VDD, and the second pole is connected to the second pole of the third transistor T3.
  • the light-emitting device L in the embodiment of the present disclosure may be a plurality of light-emitting diodes (LEDs) or organic light-emitting diodes (OLEDs) in the known technical solutions.
  • the current drives the light emitting device.
  • an OLED is taken as an example, and in the OLED pixel circuit shown in FIG. 2, the voltage input by the third voltage terminal VDD is the driving control line ELVDD input as shown in FIG. 1.
  • the supply voltage is taken as an example, and in the OLED pixel circuit shown in FIG. 2, the voltage input by the third voltage terminal VDD is the driving control line ELVDD input as shown in FIG. 1. The supply voltage.
  • Embodiments of the present disclosure provide a pixel circuit including a first transistor, a second transistor, a third transistor, a fourth transistor, a fifth transistor, a sixth transistor, a seventh transistor, an eighth transistor, a storage capacitor, and a light emitting device.
  • the voltage input by the third voltage terminal VDD may be a high voltage
  • the voltage input by the first voltage terminal Vint and the fourth voltage terminal VSS may be a low voltage or a ground terminal;
  • the high and low here only indicate the relative magnitude relationship between the input voltages.
  • the transistor can be divided into a P-channel transistor (referred to as a P-type transistor) and an N-channel transistor (referred to as an N-type transistor).
  • the transistor When the transistor is a P-type transistor, since the carriers in the P-type transistor are hole-transported, the drain potential of the transistor is low and the source potential is high.
  • the third transistor T3 as the driving transistor in FIG. 2 is a P-type transistor
  • the first potential is the fourth voltage terminal of the input low level
  • the second terminal is the third voltage terminal VDD of the high level
  • the first One pole should be the drain and the second pole should be the source. Therefore, in the case where all of the transistors in the embodiments of the present disclosure are P-type transistors, the first electrode may be a drain and the second electrode may be a source.
  • the transistor is an N-type transistor
  • the first pole may be the source and the second pole may be the drain.
  • FIG. 3a and 3b are timing diagrams of control signals for controlling the pixel circuit shown in FIG. 2 according to an embodiment of the present disclosure.
  • the working process of the pixel circuit provided by the embodiment of the present disclosure will be described in detail below by way of example embodiments in conjunction with a timing diagram (FIG. 3a or FIG. 3b).
  • FIG. 4 is an equivalent circuit diagram of the pixel circuit of FIG. 2 at the P1 stage of FIG. 3a.
  • the first signal input terminal Vreset is low level
  • the first transistor T1 is turned on, so that the low level input by the first voltage terminal Vint can be the gate of the third transistor T3. (ie, node G) performs a reset and releases the charge in the storage capacitor Cst.
  • the remaining transistors are in an off state except for the first transistor T1 and the third transistor T3.
  • FIG. 5 is an equivalent circuit diagram of the pixel circuit of FIG. 2 at the P2 stage of FIG. 3a.
  • the second signal input terminal Vgate inputs a low level
  • the second transistor T2, the fourth transistor T4, and the fifth transistor T5 can be turned on.
  • the node G is kept at a low level
  • the third transistor T3 is kept in an on state.
  • the first transistor T1 since the first signal input terminal Vreset inputs a high level, the first transistor T1 is in an off state, and the enable signal terminal EM is also at a high level, so the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are all in an off state.
  • Figure 6 is an equivalent circuit diagram of the pixel circuit of Figure 2 at the P3 stage of Figure 3a.
  • the enable signal terminal EM is input to a low level, and the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are turned on.
  • the node G is kept at a low level, the third transistor T3 is kept in an on state.
  • the high level of the third voltage terminal VDD input is transmitted to the other end of the storage capacitor, that is, the node A, so that the potential of the node A becomes VDD.
  • the gate-source voltage Vgs of the third transistor T3 (ie, the voltage difference between the voltage of the gate node G and the source node S) is:
  • the drive current I flowing through the third transistor T3 and the eighth transistor T8 is:
  • K is related to the width to length ratio (W/L) of the transistor channel.
  • the drive current I flowing through the third transistor T3 is independent of the threshold voltage Vth of the third transistor T3, and therefore, the pixel circuit described above can prevent the light-emitting device L from being affected by the threshold voltage.
  • the driving current I also flows through the eighth transistor T8, since the eighth transistor T8 functions as a switching transistor whose size is smaller than the third transistor T3 as the driving transistor, the influence of the threshold voltage of the eighth transistor T8 on the driving current I Can be ignored.
  • the compensation effect of the threshold voltage Vth in the present disclosure may be as shown in FIG. 7, and the threshold voltages Vth of different values correspond to different driving currents I, as shown in Table 1:
  • the threshold voltage Vth is varied within the range of (-3V, -1.5V)
  • the magnitude of the change of the drive current I is in the nanoamperes (nA) level, and thus the variation of the drive current I is very small. Therefore, the luminance of the light-emitting device L is affected by the threshold voltage Vth, which is negligible.
  • the IR Drop may cause the difference in the magnitude of the current flowing through the pixel unit 20 at different positions. This causes the AMOLED display to produce a difference in brightness when displayed.
  • the signals input by the first signal input terminal Vreset and the second signal input terminal Vgate are at a high level, so the first transistor T1, the second transistor T2, the fourth transistor T4, and the fifth transistor T5 are in an off state. .
  • This embodiment is described by taking a P-type transistor as an example.
  • the second signal input terminal Vgate inputs a high level
  • the second transistor T2, the fourth transistor T4, and the fifth transistor T5 are turned on.
  • the threshold voltage is a positive value.
  • the first transistor T1 is turned on, so that the low level input by the first voltage terminal Vint can reset the gate of the third transistor T3 (ie, the node G), and release the charge in the storage capacitor Cst. .
  • the level of its own threshold voltage Vth is written to the gate of the third transistor T3 such that the potential VG of the node G is Vdata-(-
  • ) Vdata+
  • ) in the formula indicates that the threshold voltage of the third transistor T3 itself is a negative value because the embodiment of the present disclosure is exemplified by a P-type enhancement type transistor, and the P-type enhancement type transistor is exemplified.
  • the threshold voltage is negative.
  • the compensation effect of the threshold voltage Vth in the present disclosure may be as shown in FIG. 7, and the threshold voltages Vth of different values correspond to different driving currents I, as shown in Table 1:
  • the threshold voltage Vth is varied within the range of (-3V, -1.5V)
  • the magnitude of the change of the drive current I is in the nanoamperes (nA) level, and thus the variation of the drive current I is very small. Therefore, the luminance of the light-emitting device L is affected by the threshold voltage Vth, which is negligible.
  • the magnitude of the change of the driving current I is in the nanoamperes (nA) level, so the variation of the driving current I is very small. . Therefore, the luminance of the light-emitting device L is negligibly affected by the IR Drop caused by the third voltage terminal VDD.
  • the timing of the control signal includes:
  • the second signal input terminal Vgate inputs a high level, and the second transistor T2, the fourth transistor T4, and the fifth transistor T5 are turned on.
  • the threshold voltage is a positive value.
  • the drive current I flowing through the third transistor T3 and the eighth transistor T8 is:
  • the pixel circuit provided by the embodiments of the present disclosure can simultaneously avoid the influence of IR Drop and the threshold voltage on the driving current.
  • the pixel circuit provided by the embodiments of the present disclosure can avoid the influence of the threshold voltage on the driving current.

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Abstract

一种像素电路及其驱动方法、显示装置。所述像素电路包括第一晶体管(T1)、第二晶体管(T2)、第三晶体管(T3)、第四晶体管(T4)、第五晶体管(T5)、第六晶体管(T6)、第七晶体管(T7)、第八晶体管(T8)、存储电容(Cst)以及发光器件(L)。该像素电路能够避免阈值电压（Vth）的漂移对显示器的亮度均匀性和恒定性产生影响。

Description

像素电路及其驱动方法、显示装置 技术领域
本公开涉及一种像素电路及其驱动方法、显示装置。
背景技术
随着显示技术的急速进步，作为显示装置核心的半导体元件技术也随之得到了飞跃性的进步。对于已知的显示装置而言，有机发光二极管(Organic Light Emitting Diode，简称OLED)作为一种电流型发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域当中。OLED按驱动方式可分为无源矩阵驱动有机发光二极管(Passive Matrix Driving OLED，简称PMOLED)和有源矩阵驱动有机发光二极管(Active Matrix Driving OLED，简称AMOLED)两种，由于AMOLED显示器具有低制造成本、高应答速度、省电、可用于便携式设备的直流驱动、工作温度范围大等等优点而可望成为取代液晶显示器(liquid crystal display,简称LCD)的下一代新型平面显示器。
然而，已知技术方案对于大尺寸的AMOLED显示器而言，上述AMOLED显示器的阵列基板上设置有多个薄膜晶体管(Thin Film Transistor，简称TFT)。为了提高TFT的载流子迁移率，并降低电阻率，使得通过相同电流时，功耗较小。一般采用多晶硅构成上述TFT。然而由于生产工艺和多晶硅的特性，导致在大面积玻璃基板上制作TFT开关电路时，常常在诸如阈值电压Vth、迁移率等电学参数上出现波动，从而使得流经OLED器件的电流不仅会随着TFT长时间导通所产生的导通电压应力的变化而改变，而且其还会随着TFT的阈值电压Vth漂移而有所不同。如此一来，将会影响到显示器的亮度均匀性与亮度恒定性。
综上所述，AMOLED显示器在显示的过程中，会由于阈值电压的漂移的影响，而导致亮度均匀性的降低，从而降低显示器的画面品质和质量。
发明内容
本公开的至少一个实施例提供一种像素电路及其驱动方法、显示装置，能够避免阈值电压的漂移对显示器的亮度均匀性和恒定性产生影响。
根据本公开的一个方面，提供一种像素电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、存储电容以及发光器件；
所述第一晶体管的栅极连接第一信号输入端，第一极连接第一电压端或第二电压端，第二极与所述第二晶体管的第一极相连接；
所述第二晶体管的栅极连接第二信号输入端，第二极与所述第八晶体管的第一极相连接；
所述第三晶体管的栅极连接所述存储电容的一端，第一极连接所述第八晶体管的第一极，第二极与所述第四晶体管的第一极相连接；
所述第四晶体管的栅极连接所述第二信号输入端，第二极与数据电压端相连接；
所述第五晶体管的栅极连接所述第二信号输入端，第一极连接所述第二电压端，第二极与所述存储电容的另一端相连接；
所述第六晶体管的栅极连接使能信号端，第一极连接所述存储电容的另一端，第二极与所述第七晶体管的第一极相连接；
所述第七晶体管的栅极连接所述使能信号端，第一极连接第三电压端，第二极与所述第三晶体管的第二极相连接；
所述第八晶体管的栅极连接所述使能信号端，第二极连接所述发光器件的阳极；
所述发光器件的阴极与第四电压端相连接。
根据本公开的另一方面，提供一种显示装置，包括如上所述的像素电路。
根据本公开的又一方面，提供一种用于驱动上述像素电路的驱动方法，包括：
导通第一晶体管和第三晶体管，关闭第二晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；通过第一电压端或第二电压端的电压信号，对所述第三晶体管的栅极电压进行重置；
导通所述第二晶体管、所述第三晶体管、所述第四晶体管以及所述第五晶体管，关闭所述第一晶体管、第六晶体管、第七晶体管以及第八晶体管； 将数据电压端输入的数据电压写入所述第三晶体管的第二极，以对所述第三晶体管的栅极进行充电，将第二电压端输入的电压写入存储电容的另一端；
导通所述第三晶体管、所述第六晶体管、所述第七晶体管以及所述第八晶体管，关闭所述第一晶体管、所述第二晶体管、所述第四晶体管以及所述第五晶体管；通过所述第三晶体管和所述第八晶体管的电流驱动发光器件发光。
本发明实施例提供一种像素电路及其驱动方法、显示装置，其中，所述像素电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、存储电容以及发光器件。例如，第一晶体管的栅极连接第一信号输入端，第一极连接第一电压端或第二电压端，第二极与所述第二晶体管的第一极相连接；第二晶体管的栅极连接第二信号输入端，第二极与第八晶体管的第一极相连接；第三晶体管的栅极连接存储电容的一端，第一极连接第八晶体管的第一极，第二极与第四晶体管的第一极相连接；第四晶体管的栅极连接第二信号输入端，第二极与数据电压端相连接；第五晶体管的栅极连接第二信号输入端，第一极连接第二电压端，第二极与存储电容的另一端相连接；第六晶体管的栅极连接使能信号端，第一极连接存储电容的另一端，第二极与第七晶体管的第一极相连接；第七晶体管的栅极连接使能信号端，第一极连接第三电压端，第二极与第三晶体管的第二极相连接；第八晶体管的栅极连接使能信号端，第二极连接发光器件的阳极；发光器件的阴极与第四电压端相连接。
这样一来，所述像素电路通过多个晶体管以及一个存储电容对电路进行开关和充放电控制，并由于存储电容的自举作用，保持存储电容两端的电压不变，从而使得流过发光二极管的电流与TFT的阈值电压无关，因此可以避免由于阈值电压漂移导致的驱动电流不稳定，显示亮度不均匀的问题。
附图说明
图1为已知技术方案提供的一种阵列基板的结构示意图；
图2为本公开实施例提供的一种像素电路的结构示意图；
图3a为本公开实施例提供的一种用于控制图2所示的像素电路的控制信号时序图；
图3b为本公开实施例提供的另一种用于控制图2所示的像素电路的控制信号时序图；
图4为在图3a的P1阶段，图2的像素电路的等效电路图；
图5为在图3a的P2阶段，图2的像素电路的等效电路图；
图6为在图3a的P3阶段，图2的像素电路的等效电路图；
图7为图2中的像素电路图对阈值电压的补偿效果图；
图8为图2中的像素电路图对第三电压端提供的供电电压的补偿效果图；
图9为本公开实施例提供的一种像素电路的驱动方法流程图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
图1为已知技术方案提供的一种阵列基板的结构示意图。当OLED器件发光时，所有像素的驱动电流均是由如图1所示的扫描驱动单元10通过驱动控制线ELVDD将供电电压提供至各个像素单元20的，但是由于驱动控制线ELVDD存在一定的电阻，因此，在发光阶段，输入靠近所述扫描驱动单元10位置处的像素单元20的供电电压相对于输入距离扫描驱动单元10较远位置处的像素单元(例如最后一列像素单元20’)的供电电压高。这种现象被称作电阻压降(IR Drop)。由于扫描驱动单元10输入像素单元20(或像素单元20’)的供电电压与流过每个像素单元的电流相关，因此，IR Drop会导致不同位置的像素单元20流经的电流大小有所差异，使得AMOLED显示器在显示时产生亮度差异。
图2为本公开实施例提供的一种像素电路的结构示意图。如图2所示，该像素电路可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、存储电容Cst以及发光器件L。
例如，第一晶体管T1的栅极连接第一信号输入端Vreset，第一极连接第一电压端Vint或第二电压端Vsus，第二极与第二晶体管T2的第一极相连接。
第二晶体管T2的栅极连接第二信号输入端Vgate，第二极与第八晶体管T8的第一极相连接。
第三晶体管T3的栅极连接存储电容Cst的一端，第一极连接第八晶体管T8的第一极，第二极与第四晶体管T4的第一极相连接。
第四晶体管T4的栅极连接第二信号输入端Vgate，第二极与数据电压端Vdata相连接。
第五晶体管T5的栅极连接第二信号输入端Vgate，第一极连接第二电压端Vsus，第二极与存储电容Cst的另一端相连接。
第六晶体管T6的栅极连接使能信号端EM，第一极连接存储电容Cst的另一端，第二极与第七晶体管T7的第一极相连接。
第七晶体管T7的栅极连接使能信号端EM，第一极连接第三电压端VDD，第二极与第三晶体管T3的第二极相连接。
第八晶体管T8的栅极连接使能信号端EM，第二极连接发光器件L的阳极。
发光器件L的阴极与第四电压端VSS相连接。
需要说明的是，本公开实施例中的发光器件L可以是已知技术方案中包括发光二极管(Light Emitting Diode，简称LED)或有机发光二极管(Organic Light Emitting Diode，简称OLED)在内的多种电流驱动发光器件。在本公开实施例中，是以OLED为例进行的说明，并且在如图2所示的OLED像素电路中，第三电压端VDD输入的电压即为如图1所示的驱动控制线ELVDD输入的供电电压。
本公开实施例提供一种像素电路，包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、存储电容以及发光器件。例如，第一晶体管的栅极连接第一信号输入端，第一极连接第一电压端或第二电压端，第二极与所述第二晶体管的第一极相连接；第二晶体管的栅极连接第二信号输入端，第二极与第八晶体管的第一极相连接；第三晶体管的栅极连接存储电容的一端，第一极连接第八晶体管的第一极，第二极与第四晶体管的第一极相连接；第四晶体管的栅极连接第二信号输入端，第二极与数据电压端相连接；第五晶体管的栅极连接第二信号输入端，第一极连接第二电压端，第二极与存储电容的另一端相连接；第六 晶体管的栅极连接使能信号端，第一极连接存储电容的另一端，第二极与第七晶体管的第一极相连接；第七晶体管的栅极连接使能信号端，第一极连接第三电压端，第二极与第三晶体管的第二极相连接；第八晶体管的栅极连接使能信号端，第二极连接发光器件的阳极；发光器件的阴极与第四电压端相连接。
这样一来，所述像素电路通过多个晶体管以及一个存储电容对电路进行开关和充放电控制，并由于存储电容的自举作用，保持存储电容两端的电压不变，从而使得流过发光器件的电流与TFT的阈值电压无关，因此可以避免由于阈值电压漂移导致的驱动电流不稳定、显示亮度不均匀的问题。
需要说明的是，第一、在本公开实施例中，第三电压端VDD输入的电压可以是高电压，第一电压端Vint以及第四电压端VSS输入的电压可以是低电压或接地端；这里的高、低仅表示输入的电压之间的相对大小关系。
第二，根据晶体管沟道类型的不同，可以将晶体管分为P沟道晶体管(称为P型晶体管)和N沟道晶体管(称为N型晶体管)。
其中，当晶体管为P型晶体管时，由于P型晶体管中的载流子为空穴传输，因此晶体管的漏极电位低，源极电位高。例如当图2中作为驱动晶体管的第三晶体管T3为P型晶体管时，第一极电位为输入低电平的第四电压端，第二极为输入高电平的第三电压端VDD，所以第一极应当为漏极，第二极为源极。因此在本公开实施例中的所有晶体管均为P型晶体管的情况下，第一极可以为漏极、第二极可以为源极。
当晶体管为N型晶体管时，由于N型晶体管中的载流子为电子传输，因此晶体管的漏极电位高，源极电位低，同理可得，在本公开实施例中的所有晶体管均为N型晶体管的情况下，第一极可以为源极、第二极可以为漏极。
此外，根据晶体管导电方式的不同，可以将上述像素电路中的晶体管分为增强型晶体管和耗尽型晶体管，以下实施例均是以增强型晶体管为例进行的说明。
图3a、图3b分别为本公开实施例提供的用于控制图2所示的像素电路的控制信号时序图。以下通过示例实施例，结合时序图(图3a或图3b)，对本公开实施例提供的像素电路的工作过程进行详细的说明。
第一实施例
本实施例是以所有晶体管为P型晶体管为例进行的说明。
本实施例是以图2所示的像素电路中，第一晶体管T1的第一极连接第一电压端Vint为例进行的说明，并且像素电路的控制信号如图3a所示，其中第二电压Vsus一直输出高电平。该像素电路的工作过程可以分为重置阶段P1、写入阶段P2和发光阶段P3三个阶段。
图4为在图3a的P1阶段，图2的像素电路的等效电路图。如图4所示，在重置阶段P1，第一信号输入端Vreset低电平，将第一晶体管T1导通，使得第一电压端Vint输入的低电平能够对第三晶体管T3的栅极(即节点G)进行复位，并将存储电容Cst中的电荷进行释放。
此外，在该阶段，由于第二信号输入端Vgate和使能信号端EM输入高电平，因此除了第一晶体管T1和第三晶体管T3以外，其余的晶体管均处于截止状态。
在这一阶段，由于第三晶体管T3的栅极电压VG被复位(VG＝Vint)，从而使得像素电路的节点G上残留的上一帧电压信号得以释放，避免了上一帧的残留电压信号对下一帧电压信号的不良影响，确保了节点G电位的稳定性。
图5为在图3a的P2阶段，图2的像素电路的等效电路图。如图5所示，在写入阶段P2，第二信号输入端Vgate输入低电平，可以将第二晶体管T2、第四晶体管T4以及第五晶体管T5导通。此外，由于结点G保持低电平，因此第三晶体管T3保持导通状态。在此情况下，第二电压端Vsus输入高电平对存储电容Cst进行充电，使得存储电容Cst另一端，即节点A的电压VA＝Vsus。此外，数据电压端Vdata输入的高电平可以写入第三晶体管T3的源极，即节点S，并通过第三晶体管T3后，将比数据电压端Vdata输入的数据电压低一个第三晶体管T3自身的阈值电压Vth的电平写入第三晶体管T3的栅极，从而使得节点G的电位VG＝Vdata-(-|Vth|)＝Vdata+|Vth|。其中，该公式中的(-|Vth|)表示第三晶体管T3自身的阈值电压为负值，这是因为本公开实施例是以P型增强型晶体管为例进行的说明，而P型增强型晶体管的阈值电压为负值。此时，存储电容Cst两端的电压为VG-VA＝Vdata+|Vth|-Vsus。
此外，在该阶段，由于第一信号输入端Vreset输入高电平，因此第一晶体管T1处于截止状态，并且使能信号端EM同样高电平，因此第六晶体管 T6、第七晶体管T7以及第八晶体管T8均处于截止状态。
图6为在图3a的P3阶段，图2的像素电路的等效电路图。如图6所示，在发光阶段P3，使能信号端EM输入低电平，将第六晶体管T6、第七晶体管T7以及第八晶体管T8导通。此外，由于结点G保持低电平，因此第三晶体管T3保持导通状态。在此情况下，第三电压端VDD输入的高电平传输至存储电容的另一端，即节点A，使得节点A的电位变为VDD。然而，由于存储电容Cst自身的自举作用，可以使得存储电容Cst两端的电压保持不变，仍然为写入阶段P2中的Vdata+|Vth|-Vsus，因此存储电容Cst的一端，即节点G会产生一个电压增量，使得节点G的电压VG＝Vdata+|Vth|-Vsus+VDD。
因此，第三晶体管T3的栅源电压Vgs(即栅极节点G的电压与源极节点S之间的压差)为：
Vgs(T3)＝VG-VS＝(Vdata+|Vth|-Vsus+VDD)-VDD＝Vdata+|Vth|-Vsus；
在此情况下，流过第三晶体管T3和第八晶体管T8的驱动电流I为：
I＝K/2(Vgs-|Vth|)2＝K/2(Vdata-Vsus)2。
其中，K与晶体管沟道的宽长比(W/L)有关。
由此可见，一方面，流过第三晶体管T3的驱动电流I与第三晶体管T3的阈值电压Vth无关，因此，上述像素电路，能够避免发光器件L受到阈值电压影响。此外，虽然驱动电流I还流过第八晶体管T8，但是由于第八晶体管T8作为开关管，其尺寸小于作为驱动晶体管的第三晶体管T3，因此第八晶体管T8的阈值电压对驱动电流I的影响可以忽略不计。
例如，本公开对阈值电压Vth的补偿效果，可以如图7所示，不同数值的阈值电压Vth对应不同的驱动电流I，如表1所示：
表1
采样曲线 Vth I
① -3V 1.1619μA
② -2.5V 1.0733μA
③ -2V 979.47nA
④ -1.5V 919.95nA
由此可得，当阈值电压Vth在(-3V，-1.5V)的范围之内变化时，驱动电流I的变化数量级在纳安(nA)级别，因此驱动电流I的变化非常的小。所以发光器件L的亮度受到阈值电压Vth的影响可以忽略不计。
另一方面，当OLED器件发光时，所有像素的驱动电流均是由如图1所示的扫描驱动单元10通过驱动控制线ELVDD将供电电压提供至各个像素单元20的，但是由于驱动控制线ELVDD存在一定的电阻，因此，在上述发光阶段，输入靠近所述扫描驱动单元10位置处的像素单元20的供电电压相对于输入距离扫描驱动单元10较远位置处的像素单元(例如最后一列像素单元20’)的供电电压高。这种现象被称作电阻压降(IR Drop)。由于扫描驱动单元10输入像素单元20(或像素单元20’)的供电电压与流过每个像素单元的电流相关，因此，IR Drop会导致不同位置的像素单元20流经的电流大小有所差异，使得AMOLED显示器在显示时产生亮度差异。
而上述驱动电流I还与第三电压端VDD输入的供电电压无关。因此可以避免由于像素单元与第三电压端VDD之间的距离不相同，而产生的欧姆电压降对流过发光器件L的影响。
例如，本公开对第三电压VDD的补偿效果，可以如图8所示，不同数值的第三电压VDD对应不同的驱动电流I，如表2所示：
表2
采样曲线 VDD I
① 7V 979.4nA
② 6.5V 958.57nA
③ 5.5V 930.98nA
④ 5V 867.57nA
由此可得，当第三电压端VDD输入的电压在(7V，5V)的范围之内变化时，驱动电流I的变化数量级在纳安(nA)级别，因此驱动电流I的变化非常的小。所以发光器件L的亮度受到由第三电压端VDD引起的IR Drop的影响可以忽略不计。
综上所处，采用本公开实施例提供的像素电路，可以改善显示装置显示亮度的均匀性。
此外，在此阶段，第一信号输入端Vreset以及第二信号输入端Vgate输入的信号为高电平，因此第一晶体管T1、第二晶体管T2、第四晶体管T4以及第五晶体管T5处于截止状态。
第二实施例
本实施例是以P型晶体管为例进行的说明。
本实施例是以图2所示的像素电路中，第一晶体管T1的第一极连接第二电压端Vsus为例进行的说明，并且由于第五晶体管T5的第一极也连接第二电压端Vsus，因此，第一晶体管T1的第一极和第五晶体管T5的第一极输入的信号相同。控制信号例如如图3b所示，可以看出第二电压端Vsus在重置阶段P1输入低电平，在其余阶段输出高电平。由于第二电压端Vsus可以在重置阶段P1输出低电平，在写入阶段P2和发光阶段P3输出高电平。因此同样可以达到在重置阶段P1对第三晶体管T3的栅极电压进行复位，并对存储电容Cst两端的电压进行释放的目的。并且，同上所述，在发光阶段P3，流过第三晶体管T3的驱动电流I仍然为：
I＝K/2(Vgs-|Vth|)2＝K/2(Vdata-Vsus)2。
因此，采用第二实施例的方案同样可以避免发光器件L受到阈值电压影响，并且还可以避免由于第三电压端VDD产生的欧姆电压降对流过发光器件L的电流产生的影响。
需要说明的是，第一实施例和第二实施例中，理想状态下，一般Vdata–Vsus＜0，这样一来Vdatamax≤Vsus。然而，在实际生产和使用过程中，由于TFT受到漏电流的影响，导致TFT无法完全关断，从而使得显示器在关闭后，显示屏幕并不是完全处于全黑的状态(黑态)。因此，为了保证显示器的黑态，可选地，第二电压端Vsus输入的电压可以满足该条件：Vdatamin≤Vsus≤Vdatamax。
第三实施例
当图2中的第一晶体管T1的第一极与第一电压端Vint相连接时，图2中的所有晶体管还可以均是N型晶体管。
在此情况下，还需要将图3a中的使能信号端EM、第一信号输入端Vreset、第一电压端Vint以及第二信号输入端Vgate输入的信号进行翻转。
这样一来，在重置阶段P1，第一信号输入端Vreset输入高电平，将第一晶体管T1导通，使得第一电压端Vint输入的高电平能够对第三晶体管T3的栅极(即节点G)进行复位，并将存储电容Cst中的电荷进行释放，此时第三晶体管T3的栅极电压VG被复位(VG＝Vint)。
在写入阶段P2，第二信号输入端Vgate输入高电平，第二晶体管T2、第四晶体管T4以及第五晶体管T5导通。与第一实施例、第二实施例同理可 得存储电容Cst两端的电压为VG-VA＝Vdata+Vth-Vsus。其中，对于N型增强型晶体管而言，阈值电压为正值。
在发光阶段P3，使能信号端EM输入高电平，第六晶体管T6、第七晶体管T7以及第八晶体管T8导通。与第一实施例、第二实施例同理可得节点G的电压VG＝Vdata+Vth-Vsus+VDD。
因此，第三晶体管T3的栅源电压Vgs(即栅极节点G的电压与源极节点S’之间的压差)为：
Vgs(T3)＝VG-VS’＝(Vdata+Vth-Vsus+VDD)-VS’；
在此情况下，流过第三晶体管T3和第八晶体管T8的驱动电流I为：
I＝K/2(Vgs-Vth)2＝K/2(Vdata–Vsus+VDD-VS’)2。
由此可见，流过第三晶体管T3的驱动电流I与第三晶体管T3的阈值电压Vth无关，因此，上述像素电路，能够避免发光器件L受到阈值电压影响。
综上所述，当像素电路中的所有晶体管为P型晶体管时，本公开实施例提供的像素电路能够同时避免IR Drop以及阈值电压对驱动电流的影响。当像素电路中的所有晶体管为N型晶体管时，本公开实施例提供的像素电路能够避免阈值电压对驱动电流的影响。
本公开实施例还提供一种显示装置，包括如上所述的任意一种像素电路。所述显示装置可以包括多个像素单元阵列，每一个像素单元包括如上所述的任意一个像素电路。具有与本公开前述实施例提供的像素电路相同的有益效果，由于像素电路在前述实施例中已经进行了详细说明，此处不再赘述。
例如，本公开实施例所提供的显示装置可以是包括LED显示器或OLED显示器在内的具有电流驱动发光器件的显示装置。
本公开实施例提供一种用于驱动上述任意一种像素电路的驱动方法。如图9所示，所述方法包括：
S101：如图4所示，导通第一晶体管T1和第三晶体管T3，关闭第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8；通过第一电压端Vint或第二电压端Vsus的电压信号，对第三晶体管T3的栅极电压进行重置。
例如，第一电压端Vint输入的低电平能够对第三晶体管T3的栅极(即节点G)进行复位，并将存储电容Cst中的电荷进行释放，从而使得像素电 路的节点G上残留的上一帧电压信号得以释放，避免了上一帧的残留电压信号对下一帧电压信号的不良影响，确保了节点G电位的稳定性。
S102：如图5所示，导通第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5，关闭第一晶体管T1、第六晶体管T6、第七晶体管T7以及第八晶体管T8；将数据电压端Vdata输入的数据电压写入第三晶体管T3的第二极，以对第三晶体管T3的栅极进行充电，将第二电压端Vsus输入的电压写入存储电容的另一端。
例如，第二电压端Vsus输入高电平对存储电容Cst进行充电，使得存储电容Cst另一端，即节点A的电压VA＝Vsus。此外，数据电压端Vdata输入的高电平可以写入第三晶体管T3的源极，即节点S，并通过第三晶体管T3后，将比数据电压端Vdata输入的数据电压低一个第三晶体管T3自身的阈值电压Vth的电平写入第三晶体管T3的栅极，从而使得节点G的电位VG＝Vdata-(-Vth)＝Vdata+Vth。
S103：如图6所示，导通第三晶体管T3、第六晶体管T6、第七晶体管T7以及第八晶体管T8，关闭第一晶体管T1、第二晶体管T2、第四晶体管T4以及第五晶体管T5；通过第三晶体管T3和第八晶体管T8的电流驱动发光器件发光。
本公开实施例提供一种像素电路驱动方法，首先，导通第一晶体管和第三晶体管，关闭第二晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；通过第一电压端或第二电压端的电压信号，对第三晶体管的栅极电压进行重置；然后，导通第二晶体管、第三晶体管、第四晶体管以及第五晶体管，关闭第一晶体管、第六晶体管、第七晶体管以及第八晶体管；将数据电压端输入的数据电压写入第三晶体管的第二极，以对第三晶体管的栅极进行充电，将第二电压端输入的电压写入存储电容的另一端；最后，导通第三晶体管、第六晶体管、第七晶体管以及第八晶体管，关闭第一晶体管、第二晶体管、第四晶体管以及第五晶体管；通过第三晶体管和第八晶体管的电流驱动发光器件发光。
这样一来，所述像素电路通过多个晶体管以及一个存储电容对电路进行开关和充放电控制，并由于存储电容的自举作用，保持存储电容两端的电压不变，从而使得流过发光二极管的电流与TFT的阈值电压无关，因此可以避 免阈值电压漂移导致的驱动电流不稳定，显示亮度不均匀的问题。
以下通过示例实施例，对上述像素电路的驱动方法中的控制信号的时序进行说明。其中，以下实施例中的像素电路是以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8可以均为P型增强型晶体管为例进行的说明。
第四实施例
本实施例是以图2中的晶体管均为P型晶体管为例进行的说明。
本实施例是以图2所示的像素电路中，第一晶体管T1的第一极连接第一电压端Vint为例进行的说明，并且像素电路的控制信号如图3a所示。
在第一晶体管T1的第一极连接第一电压端Vint的情况下，当第一电压端Vint和第四电压端VSS输入低电平，第二电压端Vsus、第三电压端VDD输入高电平时，控制信号的时序包括：
在重置阶段P1，使能信号端EM输入高电平，第一信号输入端Vreset输入低电平，第二信号输入端Vgate输入高电平，数据电压端Vdata输入低电平。
在此情况下，第一晶体管T1导通，使得第一电压端Vint输入的低电平能够对第三晶体管T3的栅极(即节点G)进行复位，并将存储电容Cst中的电荷进行释放。
此外，在该重置阶段P1，由于第二信号输入端Vgate和使能信号端EM输入高电平，因此除了第一晶体管T1和第三晶体管T3以外，其余的晶体管均处于截止状态。
在这一阶段，由于第三晶体管T3的栅极电压VG被复位(VG＝Vint)，从而使得像素电路的节点G上残留的上一帧电压信号得以释放，避免了上一帧的残留电压信号对下一帧电压信号的不良影响，确保了节点G电位的稳定性。
在写入阶段P2，使能信号端EM输入高电平，第一信号输入端Vreset输入高电平，第二信号输入端Vgate输入低电平，数据电压端Vdata输入高电平。
在此情况下，第二晶体管T2、第四晶体管T4以及第五晶体管T5导通。 此外，由于结点G保持低电平，因此第三晶体管T3保持导通状态。在此情况下，第二电压端Vsus输入高电平对存储电容Cst进行充电，使得存储电容Cst另一端，即节点A的电压VA＝Vsus。此外，数据电压端Vdata输入的高电平可以写入第三晶体管T3的源极，即节点S，并通过第三晶体管T3后，将比数据电压端Vdata输入的数据电压低一个第三晶体管T3自身的阈值电压Vth的电平写入第三晶体管T3的栅极，从而使得节点G的电位VG＝Vdata-(-|Vth|)＝Vdata+|Vth|。该公式中的(-|Vth|)表示第三晶体管T3自身的阈值电压为负值，这是因为本公开实施例是以P型增强型晶体管为例进行的说明，而P型增强型晶体管的阈值电压为负值。此时，存储电容Cst两端的电压为VG-VA＝Vdata+|Vth|-Vsus。
此外，在该写入阶段P2，由于第一信号输入端Vreset输入高电平，因此第一晶体管T1处于截止状态，并且使能信号端EM同样高电平，因此第六晶体管T6、第七晶体管T7以及第八晶体管T8均处于截止状态。
在发光阶段P3，使能信号端EM输入低电平，第一信号输入端Vreset输入高电平，第二信号输入端Vgate输入高电平，Vdata数据电压端输入低电平。
在此情况下，第六晶体管T6、第七晶体管T7以及第八晶体管T8导通。此外，由于结点G保持低电平，因此第三晶体管T3保持导通状态。在此情况下，第三电压端VDD输入的高电平传输至存储电容的另一端，即节点A，使得节点A的电位变为VDD。然而，由于存储电容Cst自身的自举作用，可以使得存储电容Cst两端的电压保持不变，仍然为写入阶段P2中的Vdata+|Vth|-Vsus，因此存储电容Cst的一端，即节点G会产生一个电压增量，使得节点G的电压VG＝Vdata+|Vth|-Vsus+VDD。
因此，第三晶体管T3的栅源电压Vgs(即栅极节点G的电压与源极节点S之间的压差)为：
Vgs(T3)＝VG-VS＝(Vdata+|Vth|-Vsus+VDD)-VDD＝Vdata+|Vth|-Vsus；
在此情况下，流过第三晶体管T3和第八晶体管T8的驱动电流I为：
I＝K/2(Vgs-|Vth|)2＝K/2(Vdata-Vsus)2。
其中，K与晶体管沟道的宽长比(W/L)有关。
由此可见，一方面，流过第三晶体管T3的驱动电流I与第三晶体管T3 的阈值电压Vth无关，因此，上述像素电路，能够避免发光器件L受到阈值电压影响。此外，虽然驱动电流I还流过第八晶体管T8，但是由于第八晶体管T8作为开关管，其尺寸小于作为驱动晶体管的第三晶体管T3，因此第八晶体管T8的阈值电压对驱动电流I的影响可以忽略不计。
例如，本公开对阈值电压Vth的补偿效果，可以如图7所示，不同数值的阈值电压Vth对应不同的驱动电流I，如表1所示：
表1
采样曲线 Vth I
① -3V 1.1619μA
② -2.5V 1.0733μA
③ -2V 979.47nA
④ -1.5V 919.95nA
由此可得，当阈值电压Vth在(-3V，-1.5V)的范围之内变化时，驱动电流I的变化数量级在纳安(nA)级别，因此驱动电流I的变化非常的小。所以发光器件L的亮度受到阈值电压Vth的影响可以忽略不计。
另一方面，上述驱动电流I还与第三电压端VDD输入的供电电压无关。可以避免由于像素单元与第三电压端VDD之间的距离不相同，而产生的欧姆电压降对流过发光器件L的影响。
例如，本公开对第三电压VDD的补偿效果，可以如图8所示，不同数值的第三电压VDD对应不同的驱动电流I，如表2所示：
表2
采样曲线 VDD I
① 7V 979.4nA
② 6.5V 958.57nA
③ 5.5V 930.98nA
④ 5V 867.57nA
由此可得，当第三电压端VDD输入的电压在(7V，5V)的范围之内变化时，驱动电流I的变化数量级在纳安(nA)级别，因此驱动电流I的变化非常的小。所以发光器件L的亮度受到由第三电压端VDD引起的IR Drop的影响可以忽略不计。
综上所处，采用本公开实施例提供的像素电路，可以改善显示装置显示亮度的均匀性。
此外，在发光阶段P3，第一信号输入端Vreset以及第二信号输入端Vgate输入的信号为高电平，因此第一晶体管T1、第二晶体管T2、第四晶体管T4以及第五晶体管T5处于截止状态。
第五实施例
本实施例均是以图2中的所有晶体管均为P型晶体管为例进行的说明。
本实施例是以图2所示的像素电路中，第一晶体管T1的第一极连接第二电压端Vsus为例进行的说明，并且由于第五晶体管T5的第一极也连接第二电压端Vsus，因此，第一晶体管T1的第一极和第五晶体管T5的第一极输入的信号相同。控制信号例如如图3b所示，可以看出第二电压端Vsus在重置阶段P1输入低电平，在其余阶段输出高电平。
在第一晶体管T1的第一极连接第二信号输入端Vsus的情况下，当第四电压端VSS输入低电平，第三电压端VDD输入高电平时，控制信号的时序包括：
在重置阶段P1，使能信号端EM输入高电平，第一信号输入端Vreset输入低电平，第二电压端Vsus输入低电平，第二信号输入端Vgate输入高电平，数据电压端Vdata输入低电平。
在写入阶段P2，使能信号端EM输入高电平，第一信号输入端Vreset输入高电平，第二电压端Vsu输入高电平，第二信号输入端Vgate输入低电平，数据电压端Vdata输入高电平。
在发光阶段P3，使能信号端EM输入低电平，第一信号输入端Vreset输入高电平，第二电压端Vsus输入高电平，第二信号输入端Vgate输入高电平，数据电压端Vdata输入低电平。
综上所述，第五实施例中，除了第二电压端Vsus输入的信号发生变化以外，其余信号端的信号与第四实施例相同。由于第二电压端Vsus可以在重置阶段P1输出低电平，在写入阶段P2和发光阶段P3输出高电平，因此同样可以达到在重置阶段P1对第三晶体管T3的栅极电压进行复位，并对存储电容Cst两端的电压进行释放的目的。并且，同上所述，在发光阶段P3，流过第三晶体管T3的驱动电流I仍然为：
I＝K/2(Vgs-Vth)2＝K/2(Vdata-Vsus)2。
因此，采用第五实施例方案同样可以避免发光器件L受到阈值电压影响， 并且还可以避免由于第三电压端VDD产生的欧姆电压降对流过发光器件L的电流产生的影响。
第六实施例
当图2中的第一晶体管T1的第一极与第一电压端Vint相连接时，图2中的所有晶体管还可以均是N型晶体管。
在此情况下，还需要将图3a中的使能信号端EM、第一信号输入端Vreset、第一电压端Vint以及第二信号输入端Vgate输入的信号进行翻转。
这样一来，在重置阶段P1，第一信号输入端Vreset输入高电平，将第一晶体管T1导通，使得第一电压端Vint输入的高电平能够对第三晶体管T3的栅极(即节点G)进行复位，并将存储电容Cst中的电荷进行释放，此时第三晶体管T3的栅极电压VG被复位(VG＝Vint)。
在写入阶段P2，第二信号输入端Vgate输入高电平，第二晶体管T2、第四晶体管T4以及第五晶体管T5导通。与第一实施例、第二实施例同理可得存储电容Cst两端的电压为VG-VA＝Vdata+Vth-Vsus。其中，对于N型增强型晶体管而言，阈值电压为正值。
在发光阶段P3，使能信号端EM输入高电平，第六晶体管T6、第七晶体管T7以及第八晶体管T8导通。与第一实施例、第二实施例同理可得节点G的电压VG＝Vdata+Vth-Vsus+VDD。
因此，第三晶体管T3的栅源电压Vgs(即栅极节点G的电压与源极节点S’之间的压差)为：
Vgs(T3)＝VG-VS’＝(Vdata+Vth-Vsus+VDD)-VS’；
在此情况下，流过第三晶体管T3和第八晶体管T8的驱动电流I为：
I＝K/2(Vgs-Vth)2＝K/2(Vdata–Vsus+VDD-VS)2。
由此可见，流过第三晶体管T3的驱动电流I与第三晶体管T3的阈值电压Vth无关，因此，上述像素电路，能够避免发光器件L受到阈值电压影响。
综上所述，当像素电路中的所有晶体管为P型晶体管时，本公开实施例提供的像素电路能够同时避免IR Drop以及阈值电压对驱动电流的影响。当像素电路中的所有晶体管为N型晶体管时，本公开实施例提供的像素电路能够避免阈值电压对驱动电流的影响。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限 于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
本申请要求于2015年3月31日递交的中国专利申请第201510148701.4号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。

Claims (9)

  1. 一种像素电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、存储电容以及发光器件；
    所述第一晶体管的栅极连接第一信号输入端，第一极连接第一电压端或第二电压端，第二极与所述第二晶体管的第一极相连接；
    所述第二晶体管的栅极连接第二信号输入端，第二极与所述第八晶体管的第一极相连接；
    所述第三晶体管的栅极连接所述存储电容的一端，第一极连接所述第八晶体管的第一极，第二极与所述第四晶体管的第一极相连接；
    所述第四晶体管的栅极连接所述第二信号输入端，第二极与数据电压端相连接；
    所述第五晶体管的栅极连接所述第二信号输入端，第一极连接所述第二电压端，第二极与所述存储电容的另一端相连接；
    所述第六晶体管的栅极连接使能信号端，第一极连接所述存储电容的另一端，第二极与所述第七晶体管的第一极相连接；
    所述第七晶体管的栅极连接所述使能信号端，第一极连接第三电压端，第二极与所述第三晶体管的第二极相连接；
    所述第八晶体管的栅极连接所述使能信号端，第二极连接所述发光器件的阳极；
    所述发光器件的阴极与第四电压端相连接。
  2. 根据权利要求1所述的像素电路，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管以及所述第八晶体管均为P型晶体管；
    所述晶体管的第一极为漏极，第二极为源极。
  3. 根据权利要求1或2所述的像素电路，其中，所述晶体管包括耗尽型晶体管或增强型晶体管。
  4. 根据权利要求1-3中任一项所述的像素电路，其中，所述发光器件为有机发光二极管。
  5. 一种显示装置，包括如权利要求1-4中任一项所述的像素电路。
  6. 一种用于驱动如权利要求1-4任一项所述的像素电路的驱动方法，包括：
    导通第一晶体管和第三晶体管，关闭第二晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管；通过第一电压端或第二电压端的电压信号，对所述第三晶体管的栅极电压进行重置；
    导通所述第二晶体管、所述第三晶体管、所述第四晶体管以及所述第五晶体管，关闭所述第一晶体管、第六晶体管、第七晶体管以及第八晶体管；将数据电压端输入的数据电压写入所述第三晶体管的第二极，以对所述第三晶体管的栅极进行充电，将第二电压端输入的电压写入存储电容的另一端；
    导通所述第三晶体管、所述第六晶体管、所述第七晶体管以及所述第八晶体管，关闭所述第一晶体管、所述第二晶体管、所述第四晶体管以及所述第五晶体管；通过所述第三晶体管和所述第八晶体管的电流驱动发光器件发光。
  7. 根据权利要求6所述的驱动方法，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管以及所述第八晶体管均为P型晶体管；
    所述晶体管的第一极为漏极，第二极为源极。
  8. 根据权利要求7所述的驱动方法，其中，在所述第一晶体管的第一极连接第一电压端的情况下，当所述第一电压端和第四电压端输入低电平，第二电压端、第三电压端输入高电平时，控制信号的时序包括：
    在重置阶段，使能信号端输入高电平，第一信号输入端输入低电平，第二信号输入端输入高电平，数据电压端输入低电平；
    在写入阶段，所述使能信号端输入高电平，所述第一信号输入端输入高电平，所述第二信号输入端输入低电平，所述数据电压端输入高电平；
    在发光阶段，所述使能信号端输入低电平，所述第一信号输入端输入高电平，所述第二信号输入端输入高电平，所述数据电压端输入低电平。
  9. 根据权利要求7所述的驱动方法，其中，在所述第一晶体管的第一极连接第二信号输入端的情况下，当第四电压端输入低电平，第三电压端输入高电平时，控制信号的时序包括：
    在重置阶段，使能信号端输入高电平，第一信号输入端输入低电平，第二电压端输入低电平，第二信号输入端输入高电平，数据电压端输入低电平；
    在写入阶段，所述使能信号端输入高电平，所述第一信号输入端输入高电平，所述第二电压端输入高电平，所述第二信号输入端输入低电平，所述数据电压端输入高电平；
    在发光阶段，所述使能信号端输入低电平，所述第一信号输入端输入高电平，所述第二电压端输入高电平，所述第二信号输入端输入高电平，所述数据电压端输入低电平。
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