[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

WO2014181697A1 - 多層配線基板 - Google Patents

多層配線基板 Download PDF

Info

Publication number
WO2014181697A1
WO2014181697A1 PCT/JP2014/061525 JP2014061525W WO2014181697A1 WO 2014181697 A1 WO2014181697 A1 WO 2014181697A1 JP 2014061525 W JP2014061525 W JP 2014061525W WO 2014181697 A1 WO2014181697 A1 WO 2014181697A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
mounting
via conductor
electrodes
wiring board
Prior art date
Application number
PCT/JP2014/061525
Other languages
English (en)
French (fr)
Inventor
宏通 北嶋
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to CN201480025718.4A priority Critical patent/CN105230140B/zh
Priority to JP2015515841A priority patent/JP6269661B2/ja
Publication of WO2014181697A1 publication Critical patent/WO2014181697A1/ja
Priority to US14/933,268 priority patent/US9844138B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H05K1/116—Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/02—Constructional features of telephone sets
    • H04M1/0202—Portable telephone sets, e.g. cordless phones, mobile phones or bar type handsets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6666—High-frequency adaptations for passive devices for decoupling, e.g. bypass capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/1003—Non-printed inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10098—Components for radio transmission, e.g. radio frequency identification [RFID] tag, printed or non-printed antennas

Definitions

  • the present invention relates to a multilayer wiring board provided with a laminated body in which a plurality of insulating layers are laminated and an internal wiring electrode provided in the laminated body.
  • FIG. 9 is a diagram showing a module including a conventional multilayer wiring board.
  • the module 500 includes a multilayer wiring board 501 and a semiconductor element 502 (IC) mounted on the surface of the multilayer wiring board 501.
  • the multilayer wiring board 501 includes a laminated body 503 formed by laminating a plurality of insulating layers 503a, internal wiring electrodes 504 provided in the laminated body 503, and solder resists 505 provided on both surfaces of the laminated body 503. I have.
  • a land electrode 506 on which a component including the IC 502 is mounted is provided on one surface of the multilayer body 503, and a connection electrode 507 for external connection is provided on the other surface.
  • the internal wiring electrode 504 includes a via conductor 504a and an in-plane conductor 504b provided in each insulating layer 503a, and the via conductors 504a are connected to each other by the in-plane conductor 504b.
  • the IC 502 mounted on the electrode 506 and the connection electrode 507 provided on the other surface of the multilayer body 503 are connected by the internal wiring electrode 504.
  • JP 2008-300482 paragraphs 0019 to 0050, FIG. 5, etc.
  • the pitch between the land electrodes 506 provided on one surface of the stacked body 503 and connected to the specific component Is required.
  • the land electrode 506 and the via conductor 504a connected to the land electrode 506 are formed in separate processes. Therefore, due to processing errors and misalignment in each process, the separate processes are performed. There is a possibility that misalignment occurs between the formed via conductor 504a and the land electrode 506, resulting in poor connection. Therefore, conventionally, the land electrode 506 having a larger area than the end surface area of the via conductor 504a exposed on one surface of the multilayer body 503 is formed, thereby preventing poor connection between the via conductor 504a and the land electrode 506. Yes. However, the increase in the area of the land electrode 506 for ensuring the connection reliability between the via conductor 504a and the land electrode 506 prevents the land electrode 506 from having a narrow pitch.
  • the land electrodes 506 having a reduced area are formed on one surface of the laminated body 503 to reduce the pitch between the land electrodes 506.
  • the planar electrode such as the land electrode 506 exposed on the surface of the laminated body 503 has a metal film such as Ni or Au for preventing oxidation or improving connectivity with electrodes provided in other components. Is formed by plating. Therefore, when the planar electrode such as the land electrode 506 is reduced in area, there is a problem that it is difficult to form a plating film on the planar electrode.
  • a multilayer wiring board includes a laminated body in which a plurality of insulating layers are laminated, and one end surface of the laminated body is exposed on one surface of the laminated body.
  • a first via conductor that forms a mounting electrode for connection with a specific component; a second via conductor that is provided in the multilayer body and at least one of the end faces of which is exposed on the surface of the multilayer body; and the multilayer body A planar electrode formed on an end face of the second via conductor exposed on the surface of the second via conductor, and an internal wiring electrode provided in the multilayer body, wherein the first via conductor and the second via conductor are They are connected by the internal wiring electrodes.
  • a mounting electrode for connection to a specific component is formed by one end face of the first via conductor exposed on one face of the multilayer body. Therefore, since the mounting electrode for connection with the specific component is formed only by the process of forming the first via conductor, there is no need to consider the processing error and misalignment of the via conductor and the planar electrode as in the past.
  • a mounting electrode having a very small area can be formed on one surface of the multilayer body by one end surface of the first via conductor. Therefore, it is possible to reduce the pitch by reducing the area of the mounting electrode provided on one surface of the multilayer body to which the specific component is connected.
  • a second via conductor having at least one end face exposed on the surface of the multilayer body is provided in the multilayer body.
  • a planar electrode is formed on the end face of the second via conductor exposed on the surface of the multilayer body.
  • the first via conductor and the second via conductor are connected by an internal wiring electrode provided in the multilayer body. Therefore, the mounting electrode formed by one end face of the first via conductor and the planar electrode formed on the end face exposed on the surface of the second via conductor laminate are electrically connected by the internal wiring electrode.
  • the area of the mounting electrode is increased in a pseudo manner. Therefore, when the plating is performed, the chemical solution comes into contact with the mounting electrode and the planar electrode electrically connected to the mounting electrode, so that the oxidation-reduction reaction in the mounting electrode is promoted. A film can be reliably formed.
  • a plurality of mounting electrodes formed by one end face of the plurality of first via conductors are provided in a mounting area on one side of the multilayer body on which the specific component is mounted, and the mounting area of the multilayer body
  • the second via conductor may be connected by the internal wiring electrode.
  • the specific component is provided by providing a plurality of mounting electrodes with a small area formed by one end face of the plurality of first via conductors in the mounting region on one side of the multilayer body on which the specific component is mounted.
  • the mounting electrode can be surely narrowed in the mounting region where is mounted.
  • the plurality of planar electrodes formed on the end surface exposed on the surface of the multilayer body of the plurality of second via conductors are provided in another region different from the mounting region of the multilayer body, and each of the plurality of first via conductors Are connected to any of the plurality of second via conductors by internal wiring electrodes.
  • the plurality of mounting electrodes formed by the one end surfaces of the plurality of first via conductors are any of the plurality of planar electrodes formed on the end surfaces exposed on the surface of the stacked body of the plurality of second via conductors. Since it is in an electrically connected state, a plating film can be reliably formed on each mounting electrode.
  • the first via conductor is formed of the first conductive paste mixed with the ceramic material, so that the ceramic insulating layer and the first via conductor are fired when the ceramic laminate is fired.
  • the difference in contraction rate can be reduced. Therefore, when the ceramic laminate is fired, it is possible to prevent a gap from being generated at the boundary portion between the first via conductor and the ceramic insulating layer.
  • the first via conductor is in a state of being electrically connected to the planar electrode formed on the end face exposed on the surface of the second via conductor laminate, the plating electrode is reliably formed on the mounting electrode. can do.
  • the planar electrode may be formed of a second conductive paste having a higher Cu content than the first conductive paste.
  • the area of the planar electrode is larger than the area of one end face of the first via conductor exposed on one face of the multilayer body.
  • the area of the planar electrode electrically connected to the mounting electrode formed by the one end surface of the first via conductor is formed large, so that when the mounting electrode is plated, Since the area of the planar electrode in contact can be increased, the plating film can be more reliably formed on the mounting electrode.
  • the mounting electrode and the planar electrode connected to the mounting electrode are disposed adjacent to each other, so that a plating film can be reliably formed on the mounting electrode, and waste of wiring can be saved, and the multilayer wiring board can be downsized. You can plan.
  • planar electrodes connected to these mounting electrodes are disposed between the mounting electrodes, thereby reliably forming a plating film on the mounting electrodes, eliminating waste of wiring and reducing the size of the multilayer wiring board. be able to.
  • planar electrode may be a dummy electrode on which no component is mounted.
  • a component forming a matching circuit or a bypass capacitor may be mounted on the planar electrode.
  • the components that form the matching circuit or the bypass capacitor are mounted on the planar electrode that can prevent the plating film from adhering to the mounting electrode by connecting the mounting electrode.
  • a multilayer wiring board having a simple structure can be provided.
  • the mounting electrode having a small area is formed on one surface of the multilayer body by the one end surface of the first via conductor, the mounting electrode provided on the one surface of the multilayer body to which a specific component is connected is provided. It is possible to reduce the pitch by reducing the area.
  • the first via conductor and the second via conductor are connected by the internal wiring electrode provided in the multilayer body, and the mounting electrode formed by one end face of the first via conductor, and the second via
  • the planar electrode formed on the end surface exposed on the surface of the conductor laminate is electrically connected by the internal wiring electrode, so that the area of the mounting electrode is increased in a pseudo manner. Therefore, when the plating is performed, the chemical solution comes into contact with the mounting electrode and the planar electrode electrically connected to the mounting electrode, so that the oxidation-reduction reaction in the mounting electrode is promoted. A film can be reliably formed.
  • FIG. 1 It is a figure which shows a front end module provided with the multilayer wiring board concerning one Embodiment of this invention. It is a circuit block diagram of the front end module of FIG. It is a figure which shows the example of arrangement
  • FIG. 1 is a diagram showing a front end module including a multilayer wiring board according to an embodiment of the present invention
  • FIG. 2 is a circuit block diagram of the front end module of FIG.
  • FIG. 1 and FIG. 2 only the main components are shown for simplicity of explanation, and the other components are not shown.
  • a front-end module (communication module) shown in FIG. 1 is mounted on a mother board or the like provided in a communication portable terminal such as a mobile phone or a portable information terminal having a communication function, and is provided with an antenna element (illustrated) provided in the communication portable terminal. Connected directly under (omitted).
  • the front-end module includes an RFIC 2, a power amplifier 3, a filter circuit component 4, and a switch IC 5 corresponding to “specific components” of the present invention, and a multilayer wiring board 1 on which these specific components 2 to 5 are mounted. And.
  • the RFIC 2, the power amplifier 3, the filter circuit component 4, and the switch IC 5 are mounted on the mounting area MA of the one surface 100a of the multilayer body 100 provided in the multilayer wiring board 1 by solder or the like.
  • components such as the capacitor C1 and the inductor L1 that form the matching circuit 6, and components such as the capacitor C2 that forms the bypass capacitor are mounted by solder or the like. Yes.
  • the RFIC 2 demodulates a received signal (RF signal) input to the front end module from the antenna element of the communication portable terminal via the common electrode ANT (planar electrode) into a baseband signal and processes it, or generates it in the communication portable terminal
  • the baseband signal input to the front end module via the input electrode Pin is modulated into an RF signal (transmission signal) by a predetermined modulation method and output.
  • a baseband signal is input to the RFIC 2 via the input electrode Pin and the mounting electrode 10a, and a transmission signal obtained by modulating the baseband signal is output from the RFIC 2 via the mounting electrode 10b.
  • the power amplifier 3 amplifies the signal level of the transmission signal output from the RFIC 2 input via the mounting electrode 10c.
  • the transmission signal whose signal level is amplified by the power amplifier 3 is output via the mounting electrode 10d.
  • the power amplifier 3 is formed of a general power amplification element such as a heterojunction bipolar transistor or a field effect transistor.
  • the matching circuit 6 matches the output impedance of the power amplifier 3 with the input impedance of the filter circuit component 4.
  • the inductor L1 forming the matching circuit 6 is connected in series to the signal line SL1 that connects the power amplifier 3 and the filter circuit component 4.
  • One end of the capacitor C1 forming the matching circuit 6 is connected to a land electrode 11a (planar electrode) connected to the internal wiring electrode 30 forming the signal line SL1 connecting the inductor L1 and the output end of the power amplifier 3. Is done.
  • the other end of the capacitor C1 is connected to a land electrode 11b (planar electrode) connected to the internal wiring electrode 30 that forms a ground line SL2 connected to the ground electrode GND (planar electrode).
  • the filter circuit component 4 allows an RF signal in a predetermined frequency band to pass therethrough.
  • the transmission signal output from the matching circuit 6 is input to the filter circuit component 4 via the mounting electrode 10e, the transmission signal from which unnecessary signal components such as harmonic components are removed is output via the mounting electrode 10f. Is done.
  • the filter circuit component 4 is formed by a general filter circuit such as a SAW (surface acoustic wave) filter element, a BAW (bulk elastic wave) filter element, an LC filter, or a dielectric filter.
  • the switch IC5 switches between any of a plurality of signal terminals (not shown) including a signal terminal connected to the mounting electrode 10g and a common terminal (not shown) connected to the mounting electrode 10h and connected to the common electrode ANT. To connect. A common terminal connected to the common electrode ANT via the mounting electrode 10h and a signal terminal connected to the mounting electrode 10g are connected at the switch IC5, so that the output is output from the filter circuit component 4 via the mounting electrode 10g. The transmission signal input to the switch IC 5 is output from the common electrode ANT via the mounting electrode 10h.
  • the RFIC 2, the power amplifier 3, and the switch IC 5 are each a power source connected to an internal wiring electrode 30 that forms a power source line SL3 connected to a power source electrode Vin (planar electrode) to which an external power source (not shown) is connected. Power is supplied by being connected to the mounting electrode 10i for supply. Further, each of the RFIC 2, the power amplifier 3, and the switch IC 5 is provided with a capacitor C2 that forms a bypass capacitor. One end of the capacitor C2 is connected to a land electrode 11c (planar electrode) connected to the internal wiring electrode 30 forming the power supply line SL3. The other end of the capacitor C2 is connected to the land electrode 11b connected to the internal wiring electrode 30 that forms the ground line SL2.
  • the multilayer wiring board 1 includes a laminate 100 in which five insulating layers 101 to 105 are laminated.
  • one end surface of the multilayer body 100 is exposed on one surface 100a of the multilayer body, and the mounting electrodes 10a to 10i for connection to specific components such as the RFIC 2, the power amplifier 3, the filter circuit component 4, and the switch IC 5 are exposed.
  • a second via conductor 21 having at least one end face exposed on the surface of the multilayer body 100 is provided.
  • the common electrode ANT, the input electrode Pin, the ground electrode GND, the power supply electrode Vin, the land electrodes 11a to 11c, and the dummy electrode 12 are provided on end faces of the plurality of second via conductors 21 exposed on the surface of the multilayer body 100, respectively.
  • Etc. (hereinafter referred to as “plane electrodes ANT, Pin, GND, Vin, 11a to 11c, 12”).
  • Each of the planar electrodes ANT, Pin, GND, Vin, 11a to 11c, 12 described above is formed to have an area larger than the area of one end face of the first via conductor 20 exposed on the one face 100a of the multilayer body 100.
  • the dummy electrode 12 is an electrode on which various components including the above-described components are not mounted.
  • one end face of the plurality of first via conductors 20 is provided in the mounting region MA of the one face 100a of the multilayer body 100 on which specific components such as the RFIC 2, the power amplifier 3, the filter circuit component 4, and the switch IC 5 are mounted.
  • a plurality of mounting electrodes 10a to 10i formed by the above are provided.
  • a part of the plurality of planar electrodes ANT, Pin, GND, Vin, 11a to 11c, 12 provided in another area different from the mounting area MA of the stacked body 100 is a part of each of the mounting electrodes 10a to 10i. It is arrange
  • each of the plurality of first via conductors 20 is connected to one of the plurality of second via conductors 21 via an internal wiring electrode 30.
  • each of the mounting electrodes 10a to 10i formed by the end face exposed on the one surface 100a of the multilayer body 100 of the first via conductors 20 is formed to have an area larger than the area of each of the mounting electrodes 10a to 10i. Further, it is connected to any one of the plane electrodes ANT, Pin, GND, Vin, 11a to 11c, 12 described above.
  • the laminate 100 is formed as a ceramic laminate by laminating and firing a plurality of insulating layers 101 to 105 formed of ceramic green sheets. That is, the ceramic green sheets forming the respective insulating layers 101 to 105 are obtained by forming a slurry in which a mixed powder such as alumina and glass is mixed with an organic binder and a solvent into a sheet by using a molding machine. It is formed so that it can be fired at a low temperature of about 0 ° C. at a low temperature. Then, via holes are formed in the ceramic green sheet cut into a predetermined shape by laser processing or the like, and the formed via holes are filled with a conductive paste containing Ag, Cu or the like, or via fill plating is applied to the interlayer.
  • Via conductors 20, 21, 31 for connection are formed, and various in-plane conductors 32 and planar electrodes ANT, Pin, GND, Vin, 11a on the surface of the laminate 100 are printed by a conductive paste containing Ag, Cu, or the like. To 11c and 12 are formed, and the insulating layers 101 to 105 are formed.
  • FIGS. 3 to 8 are diagrams showing arrangement examples (1) to (6), respectively.
  • (A) in each figure is a diagram showing the arrangement relationship between components and electrodes, and (b) is an internal view.
  • 3 is a diagram showing a connection state by wiring electrodes 30.
  • FIG. In the arrangement example described below, only a connection state between a part of the mounting electrodes 10 and the land electrodes 11 and the dummy electrodes 12 among the plurality of mounting electrodes 10 illustrated in each drawing is illustrated.
  • Arrangement example (1) In the arrangement example (1), as shown in FIG. 3A, the four mounting electrodes 10 arranged in the vicinity of the four corners of the rectangular shape and the land electrode 11 arranged almost at the center of each mounting electrode 10 are specified. A component 7 is mounted. Further, as shown in FIG. 3B, the lower left mounting electrode 10 in FIG. 3 is connected to the second via conductor 21 connected to the land electrode 11 by an internal wiring electrode 30.
  • the chip component 8 is mounted on the plurality of land electrodes 11 formed around the specific component 7. Further, as shown in FIG. 4B, the lower left mounting electrode 10 in FIG. 4 is connected to the second via conductor 21 connected to the land electrode 11 adjacent below by an internal wiring electrode 30, and the same The mounting electrode 10 at the upper left in the figure is connected to the via conductor 21 connected to the land electrode 11 adjacent to the left by an internal wiring electrode 30.
  • the chip component 8 and the IC 9 are mounted on the plurality of land electrodes 11 formed around the specific component 7. Further, as shown in FIG. 6B, the lower left mounting electrode 10 in FIG. 6 is connected to the second via conductor 21 connected to the land electrode 11 adjacent below by the internal wiring electrode 30. .
  • FIG. 7A Arrangement example (5)
  • two specific components 7 are mounted, and chip components 8 are mounted on a plurality of land electrodes 11 formed between the two specific components 7.
  • FIG. 7B the lower left mounting electrode 10 among the mounting electrodes 10 on which the upper specific component 7 is mounted is connected to the land electrode 11 adjacent below the mounting electrode 10.
  • the second via conductor 21 is connected by the internal wiring electrode 30, and the lower right mounting electrode 10 is connected by the internal wiring electrode 30 to the second via conductor 21 connected to the land electrode 11 adjacent below the mounting electrode 10.
  • the upper left mounting electrode 10 is connected to the second via conductor 21 connected to the land electrode 11 disposed above it.
  • the mounting electrode 10 at the upper right is connected by the electrode 30 and is connected by the internal wiring electrode 30 to the second via conductor 21 connected to the land electrode 11 disposed above the mounting electrode 10.
  • the chip part 8 is further mounted on the land electrode 11 formed above the upper specific part 7 in the arrangement example (5), and the lower part is specified.
  • a chip component 8 is further mounted on the land electrode 11 formed on the right side of the component 7.
  • FIG. 8B in addition to the connection state shown in FIG. 7B, the upper left mounting of each mounting electrode 10 on which the upper specific component 7 in FIG. 8B is mounted.
  • the electrode 10 is connected to the second via conductor 21 connected to the land electrode 11 adjacent to the upper side by the internal wiring electrode 30, and the upper right mounting electrode 10 is connected to the land electrode 11 adjacent to the second upper side.
  • the internal wiring electrode 30 is connected to the via conductor 21.
  • the one end surface of the first via conductor 20 exposed on the one surface 100a of the multilayer body 100 is connected to specific components such as the RFIC 2, the power amplifier 3, the filter circuit component 4, and the switch IC 5.
  • Mounting electrodes 10 and 10a to 10i are formed.
  • the mounting electrodes 10 and 10a to 10i for connection with specific parts are formed only by the process of forming the first via conductor 20, so that processing errors and misalignments of the via conductor and the planar electrode as in the conventional case. Therefore, the mounting electrodes 10 and 10a to 10i having a very small area can be formed on one surface of the multilayer body 100 by the one end surface of the first via conductor 20. Therefore, the mounting electrodes 10 and 10a to 10i that are provided on the one surface 100a of the multilayer body 100 and to which specific components are connected can be reduced in area to reduce the pitch.
  • the second via conductor 21 having at least one end face exposed on the surface of the multilayer body 100 is provided in the multilayer body 100. Further, planar electrodes ANT, Pin, GND, Vin, 11a to 11c, and 12 are formed on the end face of the second via conductor 21 exposed on the surface of the multilayer body 100.
  • the first via conductor 20 and the second via conductor 21 are connected by an internal wiring electrode 30 provided in the multilayer body 100. Therefore, the planar electrodes ANT, Pin, formed on the end surfaces of the mounting electrodes 10, 10 a to 10 i formed by one end surface of the first via conductor 20 and the exposed surface of the multilayer body 100 of the second via conductors 21.
  • the mounting electrode 10, 10 a to 10 i and the planar electrodes ANT, Pin, GND, Vin, 11 a to 11 c, 12 electrically connected to the mounting electrodes 10, 10 a to 10 i come into contact with the mounting electrode 10. , 10a to 10i is promoted, so that the plating film can be reliably formed on the mounting electrodes 10 and 10a to 10i having a small area.
  • one end surface of the plurality of first via conductors 20 is formed in the mounting region MA of the one surface 100a of the multilayer body 100 on which specific components such as the RFIC 2, the power amplifier 3, the filter circuit component 4, and the switch IC 5 are mounted.
  • a plurality of mounting electrodes 10 and 10a to 10i having a small area, it is possible to reliably reduce the gaps of the mounting electrodes 10 and 10a to 10i in the mounting region MA in which the specific component is mounted.
  • a plurality of planar electrodes ANT, Pin, GND, Vin, 11a to 11c, 12 formed on the end face exposed on the surface of the multilayer body 100 of the plurality of second via conductors 21 are provided in the mounting area MA of the multilayer body 100.
  • Each of the plurality of first via conductors 20 is connected to one of the plurality of second via conductors 21 by an internal wiring electrode 30. Therefore, the plurality of mounting electrodes 10 and 10a to 10i formed by the one end face of the plurality of first via conductors 20 are formed on the end face exposed on the surface of the multilayer body 100 of the plurality of second via conductors 21. Since it is in a state of being electrically connected to any of the plurality of planar electrodes ANT, Pin, GND, Vin, 11a to 11c, 12, it is possible to reliably form a plating film on each of the mounting electrodes 10, 10a to 10i. it can.
  • the mounting electrodes 10 and 10a to 10i and the planar electrodes ANT, Pin, GND, Vin, 11a to 11c, and 12 connected to the mounting electrodes 10 and 10a to 10i are arranged adjacent to each other, so that a plating film is formed on the mounting electrodes 10, 10a to 10i. While forming reliably, the waste of wiring can be omitted and the multilayer wiring board 1 can be miniaturized. Further, the planar electrodes ANT, Pin, GND, Vin, 11a to 11c and 12 connected to the two mounting electrodes 10 and 10a to 10i are arranged, so that the mounting electrodes 10 and 10a to 10i are plated. While reliably forming the film, it is possible to reduce the waste of wiring and to reduce the size of the multilayer wiring board 1.
  • the mounting electrodes 10, 10b, 10c, 10f, and 10g are electrically connected to the planar electrode formed as the dummy electrode 12, the plating film is not attached to the mounting electrodes 10, 10b, 10c, 10f, and 10g.
  • the multilayer wiring board 1 in which the above is prevented with certainty.
  • a capacitor C2 that forms a matching circuit 6 or a bypass capacitor is formed on the land electrodes 11a and 11c that can prevent the plating film from adhering to the mounting electrodes 10e and 10i by being connected to the mounting electrodes 10e and 10i.
  • the multilayer wiring board 1 having a practical configuration can be provided.
  • a module including the multilayer wiring board 1 of the present invention is not limited to the above-described front end module, and various high-frequency modules such as a switch module and a communication module, and a power supply module include the multilayer wiring board 1 of the present invention. It may be.
  • the specific component of the present invention mounted on the multilayer wiring board 1 is not limited to the above-described example, and various IC components such as various IC components that are designed to have multiple pins and a narrow gap are multilayered as specific components. It may be mounted on the wiring board 1.
  • the present invention can be widely applied to a multilayer wiring board including a laminated body in which a plurality of insulating layers are laminated and an internal wiring electrode provided in the laminated body.
  • Multilayer wiring board 2 RFIC (specific parts) 3 Power amplifier (specific parts) 4 Filter circuit parts (specific parts) 5 Switch IC (specific parts) 6 Matching circuit 7 Specific parts 10, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 10i Mounting electrode 11, 11a, 11b, 11c Land electrode (planar electrode) 12 Dummy electrode (planar electrode) 20 First via conductor 21 Second via conductor 30 Internal wiring electrode 100 Laminate 100a One side 101-105 Insulating layer ANT Common electrode (planar electrode) C1, C2 capacitors (components) GND Ground electrode (planar electrode) L1 Inductor (component) MA mounting area Pin input electrode (planar electrode) Vin power supply electrode (planar electrode)

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Signal Processing (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

　積層体の一方面に設けられて特定部品が接続される実装電極を微小面積化して狭ピッチ化を図ることができる技術を提供すると共に、微小面積化された実装電極にめっき被膜を確実に形成することができる技術を提供する。　特定部品との接続用の実装電極１０ａ～１０ｉが、第１のビア導体２０の一方端面により形成されるので、実装電極１０ａ～１０ｉを微小面積化して狭ピッチ化を図ることができる。また、第１のビア導体２０の一方端面により形成される実装電極１０ａ～１０ｉと、第２のビア導体２１の積層体１００の表面に露出する端面に形成された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２とが内部配線電極３０により接続されているので、実装電極１０ａ～１０ｉへめっき被膜を確実に形成することができる。

Description

多層配線基板
　本発明は、複数の絶縁層が積層されて成る積層体と、積層体内に設けられた内部配線電極とを備える多層配線基板に関する。
　従来、図９に示すように、多層配線基板５０１を備えるモジュール５００が提供されている（例えば特許文献１参照）。図９は従来の多層配線基板を備えるモジュールを示す図である。モジュール５００は、多層配線基板５０１と、多層配線基板５０１の表面に実装された半導体素子５０２（ＩＣ）とを備えている。多層配線基板５０１は、複数の絶縁層５０３ａが積層されて成る積層体５０３と、積層体５０３内に設けられた内部配線電極５０４と、積層体５０３の両面それぞれに設けられたはんだレジスト５０５とを備えている。また、積層体５０３の一方面には、ＩＣ５０２を含む部品が実装されるランド電極５０６が設けられ、その他方面には、外部接続用の接続電極５０７が設けられている。また、内部配線電極５０４は、各絶縁層５０３ａに設けられたビア導体５０４ａおよび面内導体５０４ｂを備え、面内導体５０４ｂにより各ビア導体５０４ａどうしが接続されて、積層体５０３の一方面のランド電極５０６に実装されたＩＣ５０２と、積層体５０３の他方面に設けられた接続電極５０７とが内部配線電極５０４により接続されている。
特開２００８－３００４８２号公報（段落００１９～００５０、図５など）
　ところで、近年、携帯電話や携帯情報端末などの通信携帯端末の高機能化および小型化が進み、これに搭載される各種機能を備えるモジュール５００の高機能化および小型化も要求されている。そのため、モジュール５００が備える多層配線基板５０１に搭載されるＩＣ５０２等の特定部品の高機能化および小型化が急速に進み、その入出力端子の多ピン化および挟ピッチ化が図られた特定部品を多層配線基板５０１に搭載する必要性が生じている。したがって、多層配線基板５０１に搭載される特定部品の入出力端子の多ピン化および挟ピッチ化に応じて、積層体５０３の一方面に設けられて特定部品が接続されるランド電極５０６の挟ピッチ化が要求されている。
　ところが、従来の多層配線基板５０１では、ランド電極５０６とこれに接続されるビア導体５０４ａとはそれぞれ別工程で形成されるので、各工程における加工誤差や位置ずれ等に起因して、別工程で形成されたビア導体５０４ａとランド電極５０６との間に位置ずれが生じて接続不良が発生するおそれがある。そこで、従来では、積層体５０３の一方面に露出するビア導体５０４ａの端面の面積よりもその面積が大きいランド電極５０６が形成されることによりビア導体５０４ａおよびランド電極５０６の接続不良が防止されている。しかしながら、ビア導体５０４ａおよびランド電極５０６の接続信頼性を担保するためのランド電極５０６の大面積化が、ランド電極５０６の挟ピッチ化の妨げとなっている。
　また、小面積化されたランド電極５０６を積層体５０３の一方面に形成することによりランド電極５０６の挟ピッチ化を図ることも考えられる。ところが、一般的に、積層体５０３の表面に露出するランド電極５０６等の平面電極には、酸化防止や他の部品等が備える電極等との接続性向上のためにＮｉやＡｕ等の金属膜がめっきにより形成される。したがって、ランド電極５０６等の平面電極が小面積化された場合に、平面電極にめっき被膜が形成されにくいという問題がある。
　この発明は、上記した課題に鑑みてなされたものであり、積層体の一方面に設けられて特定部品が接続される実装電極を微小面積化して狭ピッチ化を図ることができる技術を提供すると共に、微小面積化された実装電極にめっき被膜を確実に形成することができる技術を提供することを目的とする。
　上記した目的を達成するために、本発明の多層配線基板は、複数の絶縁層が積層されて成る積層体と、前記積層体に設けられその一方端面が前記積層体の一方面に露出して特定部品との接続用の実装電極を形成する第１のビア導体と、前記積層体に設けられ少なくともいずれか一方の端面が前記積層体の表面に露出する第２のビア導体と、前記積層体の表面に露出する前記第２のビア導体の端面に形成された平面電極と、前記積層体内に設けられた内部配線電極とを備え、前記第１のビア導体と前記第２のビア導体とが前記内部配線電極により接続されていることを特徴としている。
　このように構成された発明では、積層体の一方面に露出する第１のビア導体の一方端面により特定部品との接続用の実装電極が形成される。そのため、特定部品との接続用の実装電極が、第１のビア導体を形成する工程のみにより形成されるので、従来のようにビア導体および平面電極の加工誤差や位置ずれを考慮する必要がなく、第１のビア導体の一方端面により微小面積の実装電極を積層体の一方面に形成することができる。したがって、積層体の一方面に設けられて特定部品が接続される実装電極を微小面積化して狭ピッチ化を図ることができる。
　また、少なくともいずれか一方の端面が積層体の表面に露出する第２のビア導体が積層体に設けられている。また、積層体の表面に露出する第２のビア導体の端面には平面電極が形成されている。そして、第１のビア導体と第２のビア導体とが、積層体内に設けられた内部配線電極により接続されている。そのため、第１のビア導体の一方端面により形成される実装電極と、第２のビア導体の積層体の表面に露出する端面に形成された平面電極とが内部配線電極により電気的に接続されて疑似的に実装電極の面積が大きくなった状態になる。したがって、めっきが施される際に実装電極およびこれに電気的に接続された平面電極に薬液が接触することにより実装電極における酸化還元反応が促進されるので、微小面積化された実装電極へめっき被膜を確実に形成することができる。
　また、前記特定部品が実装される前記積層体の一方面の実装領域に複数の前記第１のビア導体の一方端面により形成される複数の前記実装電極が設けられ、前記積層体の前記実装領域と異なる他の領域に複数の前記第２のビア導体の前記積層体の表面に露出する端面に形成された複数の前記平面電極が設けられ、前記複数の第１のビア導体それぞれは、前記複数の第２のビア導体のいずれかに前記内部配線電極により接続されているとよい。
　このように構成すると、特定部品が実装される積層体の一方面の実装領域に複数の第１のビア導体の一方端面により形成される微小面積の複数の実装電極が設けられることにより、特定部品が実装される実装領域において実装電極の狭ギャップ化を確実に図ることができる。また、複数の第２のビア導体の積層体の表面に露出する端面に形成された複数の平面電極が、積層体の実装領域と異なる他の領域に設けられ、複数の第１のビア導体それぞれは、複数の第２のビア導体のいずれかに内部配線電極により接続されている。したがって、複数の第１のビア導体の一方端面により形成される複数の実装電極が、複数の第２のビア導体の積層体の表面に露出する端面に形成された複数の平面電極のいずれかに電気的に接続された状態となるので、各実装電極にめっき被膜を確実に形成することができる。
　また、前記積層体として複数のセラミック絶縁層が積層されて成るセラミック積層体を備え、前記第１のビア導体は、セラミック材料が混合された第１の導電性ペーストにより形成されていてもよい。
　このように構成すると、第１のビア導体がセラミック材料が混合された第１の導電性ペーストで形成されることにより、セラミック積層体が焼成される際の、セラミック絶縁層および第１のビア導体の収縮率の差を軽減することができる。したがって、セラミック積層体が焼成される際に、第１のビア導体とセラミック絶縁層との境界部分に隙間が生じたりするのを防止することができる。また、第１のビア導体が、第２のビア導体の積層体の表面に露出する端面に形成された平面電極に電気的に接続された状態であるので、実装電極に確実にめっき被膜を形成することができる。
　また、前記平面電極は、前記第１の導電性ペーストよりもＣｕの含有率が大きい第２の導電性ペーストにより形成されているとよい。
　このようにすると、実装電極に電気的に接続された平面電極のＣｕの含有率を大きくすることができるので、より確実に実装電極にめっき被膜を形成することができる。
　また、前記平面電極の面積が、前記積層体の一方面に露出する前記第１のビア導体の一方端面の面積よりも大きいとよい。
　このようにすると、第１のビア導体の一方端面により形成される実装電極に電気的に接続される平面電極の面積が大きく形成されることにより、実装電極にめっきが施される際に薬液に接触する平面電極の面積をより大きくすることができるので、より一層確実に実装電極にめっき被膜を確実に形成することができる。
　また、前記平面電極と前記実装電極とが隣接して配置されているとよい。
　このように構成すると、実装電極とこれに接続された平面電極とが隣接配置されることにより、実装電極にめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板の小型化を図ることができる。
　また、前記実装電極を２個備え、前記両実装電極間に前記平面電極が配置されているとよい。
　このようにすると、両実装電極間にこれらに接続された平面電極が配置されることにより、実装電極にめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板の小型化を図ることができる。
　また、前記平面電極が、部品が実装されないダミー電極でもよい。
　このように構成すると、ダミー電極として形成された平面電極に実装電極が電気的に接続されることにより、実装電極へのめっき被膜の不着が確実に防止された多層配線基板を提供することができる。
　また、前記平面電極に、整合回路またはバイパスコンデンサを形成する部品が実装されてもよい。
　このように構成すると、実装電極が接続されることにより実装電極へのめっき被膜の不着を防止することができる平面電極に、整合回路またはバイパスコンデンサを形成する部品が実装されることにより、実用的な構成の多層配線基板を提供することができる。
　本発明によれば、第１のビア導体の一方端面により微小面積の実装電極が積層体の一方面に形成されるので、積層体の一方面に設けられて特定部品が接続される実装電極を微小面積化して狭ピッチ化を図ることができる。また、第１のビア導体と第２のビア導体とが、積層体内に設けられた内部配線電極により接続されて、第１のビア導体の一方端面により形成される実装電極と、第２のビア導体の積層体の表面に露出する端面に形成された平面電極とが内部配線電極により電気的に接続されて疑似的に実装電極の面積が大きくなった状態になる。したがって、めっきが施される際に実装電極およびこれに電気的に接続された平面電極に薬液が接触することにより実装電極における酸化還元反応が促進されるので、微小面積化された実装電極へめっき被膜を確実に形成することができる。
本発明の一実施形態にかかる多層配線基板を備えるフロントエンドモジュールを示す図である。 図１のフロントエンドモジュールの回路ブロック図である。 配置例（１）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（２）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（３）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（４）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（５）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 配置例（６）を示す図であり、（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極による接続状態を示す図である。 従来の多層配線基板を備えるモジュールを示す図である。
　本発明の一実施形態について、図１および図２を参照して説明する。図１は本発明の一実施形態にかかる多層配線基板を備えるフロントエンドモジュールを示す図、図２は図１のフロントエンドモジュールの回路ブロック図である。なお、図１および図２では、説明を簡易なものとするために主要な構成のみが図示されており、その他の構成については図示が省略されている。
　（フロントエンドモジュールの構成）
　図１に示すフロントエンドモジュール（通信モジュール）は、通信機能を備える携帯電話や携帯情報端末などの通信携帯端末が備えるマザー基板等に搭載されるものであり、通信携帯端末が備えるアンテナ素子（図示省略）の直下に接続される。この実施形態では、フロントエンドモジュールは、本発明の「特定部品」に相当するＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５と、これらの特定部品２～５が実装された多層配線基板１とを備えている。また、ＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５は、多層配線基板１が備える積層体１００の一方面１００ａの実装領域ＭＡにはんだ等により実装されている。また、積層体１００の実装領域ＭＡと異なる他の領域には、整合回路６を形成するキャパシタＣ１およびインダクタＬ１等の部品や、バイパスコンデンサを形成するキャパシタＣ２等の部品がはんだ等により実装されている。
　ＲＦＩＣ２は、通信携帯端末のアンテナ素子から共通電極ＡＮＴ（平面電極）を介してフロントエンドモジュールに入力される受信信号（ＲＦ信号）をベースバンド信号に復調して処理したり、通信携帯端末において生成されて入力電極Ｐｉｎを介してフロントエンドモジュールに入力されたベースバンド信号を所定の変調方式によりＲＦ信号（送信信号）に変調して出力する機能を有する。なお、この実施形態では、入力電極Ｐｉｎおよび実装電極１０ａを介してＲＦＩＣ２にベースバンド信号が入力され、ベースバンド信号が変調された送信信号が実装電極１０ｂを介してＲＦＩＣ２から出力される。
　パワーアンプ３は、実装電極１０ｃを介して入力されたＲＦＩＣ２から出力された送信信号の信号レベルを増幅するものである。パワーアンプ３によりその信号レベルが増幅された送信信号は、実装電極１０ｄを介して出力される。なお、パワーアンプ３は、ヘテロ接合型バイポーラトランジスタや電界効果トランジスタ等の一般的な電力増幅素子により形成される。
　整合回路６は、パワーアンプ３の出力インピーダンスをフィルタ回路部品４の入力インピーダンスに整合させるものである。整合回路６を形成するインダクタＬ１はパワーアンプ３およびフィルタ回路部品４を接続する信号ラインＳＬ１に直列接続される。また、整合回路６を形成するキャパシタＣ１の一端は、インダクタＬ１とパワーアンプ３の出力端とを接続する信号ラインＳＬ１を形成する内部配線電極３０に接続されるランド電極１１ａ（平面電極）に接続される。また、キャパシタＣ１の他端は、接地電極ＧＮＤ（平面電極）に接続されるグランドラインＳＬ２を形成する内部配線電極３０に接続されるランド電極１１ｂ（平面電極）に接続される。
　フィルタ回路部品４は、所定の周波数帯域のＲＦ信号を通過させるものである。整合回路６から出力された送信信号が実装電極１０ｅを介してフィルタ回路部品４に入力されることにより、高調波成分等の不要な信号成分が除去された送信信号が実装電極１０ｆを介して出力される。なお、フィルタ回路部品４は、ＳＡＷ（弾性表面波）フィルタ素子やＢＡＷ（バルク弾性波）フィルタ素子、ＬＣフィルタ、誘電体フィルタ等の一般的なフィルタ回路により形成される。
　スイッチＩＣ５は、実装電極１０ｇに接続される信号端子を含む複数の信号端子（図示省略）のいずれかと、実装電極１０ｈに接続されて共通電極ＡＮＴに接続される共通端子（図示省略）とを切換接続するものである。共通電極ＡＮＴに実装電極１０ｈを介して接続される共通端子と、実装電極１０ｇに接続される信号端子とがスイッチＩＣ５において接続されることにより、フィルタ回路部品４から出力されて実装電極１０ｇを介してスイッチＩＣ５に入力された送信信号が、実装電極１０ｈを介して共通電極ＡＮＴから出力される。
　また、ＲＦＩＣ２、パワーアンプ３およびスイッチＩＣ５は、それぞれ、外部電源（図示省略）が接続される電源電極Ｖｉｎ（平面電極）に接続される電源ラインＳＬ３を形成する内部配線電極３０に接続される電源供給用の実装電極１０ｉに接続されることにより電源供給されている。また、ＲＦＩＣ２、パワーアンプ３およびスイッチＩＣ５のそれぞれに、バイパスコンデンサを形成するキャパシタＣ２が設けられている。キャパシタＣ２の一端は、電源ラインＳＬ３を形成する内部配線電極３０に接続されるランド電極１１ｃ（平面電極）に接続される。また、キャパシタＣ２の他端は、グランドラインＳＬ２を形成する内部配線電極３０に接続されるランド電極１１ｂに接続される。
　（多層配線基板）
　次に、多層配線基板１について主に図１を参照して説明する。
　多層配線基板１は、５層の絶縁層１０１～１０５が積層されて成る積層体１００を備えている。また、積層体１００には、その一方端面が積層体の一方面１００ａに露出して、ＲＦＩＣ２やパワーアンプ３、フィルタ回路部品４、スイッチＩＣ５等の特定部品との接続用の実装電極１０ａ～１０ｉを形成する第１のビア導体２０と、少なくともいずれか一方の端面が積層体１００の表面に露出する第２のビア導体２１とが設けられている。また、積層体１００の表面に露出する複数の第２のビア導体２１の端面には、それぞれ、共通電極ＡＮＴや入力電極Ｐｉｎ、接地電極ＧＮＤ、電源電極Ｖｉｎ、ランド電極１１ａ～１１ｃ、ダミー電極１２などの平面電極（以下、「平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２」と称する）が形成されている。
　なお、上記した各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２は、その面積が積層体１００の一方面１００ａに露出する第１のビア導体２０の一方端面の面積よりも大きく形成されている。また、ダミー電極１２は、上記した部品を含む各種の部品が実装されない電極である。
　また、上記したＲＦＩＣ２やパワーアンプ３、フィルタ回路部品４、スイッチＩＣ５等の特定部品が実装される積層体１００の一方面１００ａの実装領域ＭＡには、複数の第１のビア導体２０の一方端面により形成される複数の実装電極１０ａ～１０ｉが設けられている。また、積層体１００の実装領域ＭＡと異なる他の領域に設けられた上記した複数の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２の一部は、各実装電極１０ａ～１０ｉのいずれかに隣接して配置されたり、２個の実装電極間に配置されている。
　また、積層体１００内には、その両端面が積層体１００の表面に露出しないように各絶縁層１０２～１０４に設けられた複数の第３のビア導体３１と、複数の面内導体３２とを備える内部配線電極３０が設けられている。また、図１に示すように、複数の第１のビア導体２０それぞれは、複数の第２のビア導体２１のいずれかに内部配線電極３０を介して接続されている。したがって、第１のビア導体２０の積層体１００の一方面１００ａに露出する端面により形成される各実装電極１０ａ～１０ｉは、それぞれ、その面積が各実装電極１０ａ～１０ｉの面積よりも大きく形成された上記した平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２のいずれかに接続されている。
　また、積層体１００は、この実施形態では、セラミックグリーンシートにより形成された複数の絶縁層１０１～１０５が積層されて焼成されることによりセラミック積層体として形成される。すなわち、各絶縁層１０１～１０５を形成するセラミックグリーンシートは、アルミナおよびガラスなどの混合粉末が有機バインダおよび溶剤などと一緒に混合されたスラリーが成型器によりシート化されたものであり、約１０００℃前後の低い温度で、所謂、低温焼成できるように形成されている。そして、所定形状に切り取られたセラミックグリーンシートに、レーザー加工などによりビアホールが形成され、形成されたビアホールにＡｇやＣｕなどを含む導電性ペーストが充填されたり、ビアフィルめっきが施されることにより層間接続用の各ビア導体２０，２１，３１が形成され、ＡｇやＣｕなどを含む導電性ペーストによる印刷により種々の面内導体３２および積層体１００表面の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２が形成されて、各絶縁層１０１～１０５が形成される。
　また、この実施形態では、各ビア導体２０，２１，３１は、各絶縁層１０１～１０５と同様の材料であるセラミック材料が混合された第１の導電性ペーストにより形成されている。また、積層体１００表面の各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２は、第１の導電性ペーストよりもＣｕの含有量が大きい第２の導電性ペーストにより形成されている。なお、第２の導電性ペーストは、略純銅であるとよい。
　また、各絶縁層１０１～１０５に形成される各ビア導体２０，２１，３１および面内導体３２によりキャパシタやインダクタなどの回路素子が形成されたり、形成されたキャパシタやインダクタなどの回路素子によりフィルタ回路や整合回路などが形成されてもよい。また、多層配線基板１は、樹脂やポリマー材料などを用いて形成されていてもよい。また、多層配線基板１の層数等は上記した構成に限られるものではなく、フロントエンドモジュールの使用目的等に応じて、適宜、設計変更すればよい。また、積層体１００表面の各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２は、積層体１００の表面に形成されたＣｕ層が、フォトリソグラフィによりエッチング等されて形成されたものであってもよい。
　（配置例）
　次に、第１のビア導体２０の一方端面により形成される実装電極１０と、積層体１００の表面に露出する第２のビア導体２１の端面に形成されるランド電極１１（平面電極）およびダミー電極１２との配置関係のその他の例について、図３～図８を参照して説明する。図３～図８の各図はそれぞれ配置例（１）～配置例（６）を示す図であり、各図の（ａ）は部品と電極との配置関係を示す図、（ｂ）は内部配線電極３０による接続状態を示す図である。なお、以下で説明する配置例においては、各図に記載された複数の実装電極１０のうち、一部の実装電極１０とランド電極１１およびダミー電極１２との接続状態のみが図示されている。
　（１）配置例（１）
　配置例（１）では、図３（ａ）に示すように、矩形形状の４角付近に配置された４つの実装電極１０と、各実装電極１０のほぼ中央に配置されたランド電極１１に特定部品７が実装されている。また、図３（ｂ）に示すように、同図中の左下の実装電極１０がランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
　（２）配置例（２）
　配置例（２）では、図４（ａ）に示すように、特定部品７の周囲に形成された複数のランド電極１１にチップ部品８が実装されている。また、図４（ｂ）に示すように、同図中の左下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、同図中の左上の実装電極１０がその左方に隣接するランド電極１１に接続されたビア導体２１に内部配線電極３０により接続されている。
　　（３）配置例（３）
　配置例（３）では、図５（ａ）に示すように、特定部品７の周囲に第２のビア導体２１に接続された複数のダミー電極１２が形成されている。また、図５（ｂ）に示すように、同図中の左下の実装電極１０がその下方に隣接するダミー電極１２に接続された第２のビア導体２１に内部配線電極３０により接続され、同図中の左上の実装電極１０がその左方に隣接するダミー電極１２に接続されたビア導体２１に内部配線電極３０により接続されている。
　　（４）配置例（４）
　配置例（４）では、図６（ａ）に示すように、特定部品７の周囲に形成された複数のランド電極１１にチップ部品８およびＩＣ９が実装されている。また、図６（ｂ）に示すように、同図中の左下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
　　（５）配置例（５）
　配置例（５）では、図７（ａ）に示すように、２個の特定部品７が実装されており、両特定部品７間に形成された複数のランド電極１１にチップ部品８が実装されている。また、図７（ｂ）に示すように、同図中の上側の特定部品７が実装された各実装電極１０のうち左下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右下の実装電極１０がその下方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。また、同図中の下側の特定部品７が実装された各実装電極１０のうち左上の実装電極１０がその上方に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右上の実装電極１０がその上方に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
　　（６）配置例（６）
　配置例（６）では、図８（ａ）に示すように、配置例（５）の上側の特定部品７の上方に形成されたランド電極１１にチップ部品８がさらに実装され、下側の特定部品７の右方に形成されたランド電極１１にチップ部品８がさらに実装されている。また、図８（ｂ）に示すように、図７（ｂ）に示す接続状態に加えて、図８（ｂ）中の上側の特定部品７が実装された各実装電極１０のうち左上の実装電極１０がその上方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右上の実装電極１０がその上方に隣接するランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。また、図８（ｂ）中の下側の特定部品７が実装された各実装電極１０のうち左下の実装電極１０が、各実装電極１０の中央に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続され、右下の実装電極１０がその右方に配置されたランド電極１１に接続された第２のビア導体２１に内部配線電極３０により接続されている。
　以上のように、この実施形態では、積層体１００の一方面１００ａに露出する第１のビア導体２０の一方端面によりＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５等の特定部品との接続用の実装電極１０，１０ａ～１０ｉが形成される。そのため、特定部品との接続用の実装電極１０，１０ａ～１０ｉが、第１のビア導体２０を形成する工程のみにより形成されるので、従来のようにビア導体および平面電極の加工誤差や位置ずれを考慮する必要がなく、第１のビア導体２０の一方端面により微小面積の実装電極１０，１０ａ～１０ｉを積層体１００の一方面に形成することができる。したがって、積層体１００の一方面１００ａに設けられて特定部品が接続される実装電極１０，１０ａ～１０ｉを微小面積化して狭ピッチ化を図ることができる。
　また、少なくともいずれか一方の端面が積層体１００の表面に露出する第２のビア導体２１が積層体１００に設けられている。また、積層体１００の表面に露出する第２のビア導体２１の端面には平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２が形成されている。そして、第１のビア導体２０と第２のビア導体２１とが、積層体１００内に設けられた内部配線電極３０により接続されている。そのため、第１のビア導体２０の一方端面により形成される実装電極１０，１０ａ～１０ｉと、第２のビア導体２１の積層体１００の表面に露出する端面に形成された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２とが内部配線電極３０により電気的に接続されて疑似的に実装電極１０，１０ａ～１０ｉの面積が大きくなった状態になる。したがって、めっきが施される際に実装電極１０，１０ａ～１０ｉおよびこれに電気的に接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２に薬液が接触することにより実装電極１０，１０ａ～１０ｉにおける酸化還元反応が促進されるので、微小面積化された実装電極１０，１０ａ～１０ｉへめっき被膜を確実に形成することができる。
　ところで、実装電極１０，１０ａ～１０ｉと平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２とが内部配線電極３０により電気的に接続されることにより、実装電極１０，１０ａ～１０ｉへのめっき被膜の形成が促進されるのは次のような理由によるものと考えられる。すなわち、無電解めっきにより所定の金属被膜が実装電極１０，１０ａ～１０ｉに形成される場合に、平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２に付着した還元剤から放出された電子が、内部配線電極３０を介して実装電極１０，１０ａ～１０ｉに供給される。そして、実装電極１０，１０ａ～１０ｉの表面において、平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２側から供給された電子を金属イオンが受け取ることにより、実装電極１０，１０ａ～１０ｉの表面に金属（めっき被膜）が析出する。したがって、無電解めっき法では、互いに電気的に接続された金属材料の全体において無電解めっきで使用される薬液に接触する面積が増大する程、金属にめっき被膜が形成されやすくなると考えられる。
　また、ＲＦＩＣ２、パワーアンプ３、フィルタ回路部品４およびスイッチＩＣ５等の特定部品が実装される積層体１００の一方面１００ａの実装領域ＭＡに複数の第１のビア導体２０の一方端面により形成される微小面積の複数の実装電極１０，１０ａ～１０ｉが設けられることにより、特定部品が実装される実装領域ＭＡにおいて実装電極１０，１０ａ～１０ｉの狭ギャップ化を確実に図ることができる。また、複数の第２のビア導体２１の積層体１００の表面に露出する端面に形成された複数の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２が、積層体１００の実装領域ＭＡと異なる他の領域に設けられ、複数の第１のビア導体２０それぞれは、複数の第２のビア導体２１のいずれかに内部配線電極３０により接続されている。したがって、複数の第１のビア導体２０の一方端面により形成される複数の実装電極１０，１０ａ～１０ｉが、複数の第２のビア導体２１の積層体１００の表面に露出する端面に形成された複数の平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２のいずれかに電気的に接続された状態となるので、各実装電極１０，１０ａ～１０ｉにめっき被膜を確実に形成することができる。
　また、各ビア導体２０，２１，３１がセラミック材料が混合された第１の導電性ペーストで形成されることにより、セラミック積層体１００が焼成される際の、セラミック絶縁層１０１～１０５と各ビア導体２０，２１，３１との収縮率の差を軽減することができる。したがって、セラミック積層体１００が焼成される際に、各ビア導体２０，２１，３１とセラミック絶縁層１０１～１０５との境界部分に隙間が生じたりするのを防止することができる。また、各第１のビア導体２０が、第２のビア導体２１の積層体１００の表面に露出する端面に形成された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２に電気的に接続された状態であるので、実装電極１０，１０ａ～１０ｉに確実にめっき被膜を形成することができる。
　また、各平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２が、第１の導電性ペーストよりもＣｕの含有率が大きい第２の導電性ペーストにより形成されている。したがって、実装電極１０，１０ａ～１０ｉに電気的に接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２のＣｕの含有率を大きくすることができるので、より確実に実装電極１０，１０ａ～１０ｉにめっき被膜を形成することができる。
　また、第１のビア導体２０の一方端面により形成される実装電極１０，１０ａ～１０ｉに電気的に接続される平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２の面積が、第１のビア導体２０の一方端面の面積よりも大きく形成されている。したがって、実装電極１０，１０ａ～１０ｉにめっきが施される際に薬液に接触する平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２の面積をより大きくすることができるので、より一層確実に実装電極１０，１０ａ～１０ｉにめっき被膜を確実に形成することができる。
　また、実装電極１０，１０ａ～１０ｉとこれらに接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２とが隣接配置されることにより、実装電極１０，１０ａ～１０ｉにめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板１の小型化を図ることができる。また、２個の実装電極１０，１０ａ～１０ｉ間にこれらに接続された平面電極ＡＮＴ，Ｐｉｎ，ＧＮＤ，Ｖｉｎ，１１ａ～１１ｃ、１２が配置されることにより、実装電極１０，１０ａ～１０ｉにめっき被膜を確実に形成しつつ、配線の無駄を省き、多層配線基板１の小型化を図ることができる。
　また、ダミー電極１２として形成された平面電極に実装電極１０，１０ｂ、１０ｃ、１０ｆ、１０ｇが電気的に接続されることにより、実装電極１０，１０ｂ、１０ｃ、１０ｆ、１０ｇへのめっき被膜の不着が確実に防止された多層配線基板１を提供することができる。
　また、実装電極１０ｅ，１０ｉに接続されることにより、実装電極１０ｅ，１０ｉへのめっき被膜の不着を防止することができるランド電極１１ａ，１１ｃに、整合回路６またはバイパスコンデンサを形成するキャパシタＣ２が実装されることにより、実用的な構成の多層配線基板１を提供することができる。
　なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能であり、上記した実施形態が備える構成をどのように組み合わせてもよい。例えば、本発明の多層配線基板１を備えるモジュールは上記したフロントエンドモジュールに限定されるものではなく、スイッチモジュールや通信モジュール等の各種の高周波モジュール、電源モジュールが本発明の多層配線基板１を備えていてもよい。また、多層配線基板１に搭載される本発明の特定部品は上記した例に限定されるものではなく、各種のＩＣ部品など、多ピン化および狭ギャップ化が図られた部品が特定部品として多層配線基板１に搭載されるとよい。
　そして、複数の絶縁層が積層されて成る積層体と、積層体内に設けられた内部配線電極とを備える多層配線基板に本発明を広く適用することができる。
　１　　多層配線基板
　２　　ＲＦＩＣ（特定部品）
　３　　パワーアンプ（特定部品）
　４　　フィルタ回路部品（特定部品）
　５　　スイッチＩＣ（特定部品）
　６　　整合回路
　７　　特定部品
　１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１０ｉ　　実装電極
　１１，１１ａ，１１ｂ，１１ｃ　　ランド電極（平面電極）
　１２　　ダミー電極（平面電極）
　２０　　第１のビア導体
　２１　　第２のビア導体
　３０　　内部配線電極
　１００　　積層体
　１００ａ　　一方面
　１０１～１０５　　絶縁層
　ＡＮＴ　　共通電極（平面電極）
　Ｃ１，Ｃ２　　キャパシタ（部品）
　ＧＮＤ　　接地電極（平面電極）
　Ｌ１　　インダクタ（部品）
　ＭＡ　　実装領域
　Ｐｉｎ　　入力電極（平面電極）
　Ｖｉｎ　　電源電極（平面電極）

Claims (9)

  1. 　複数の絶縁層が積層されて成る積層体と、
    　前記積層体に設けられその一方端面が前記積層体の一方面に露出して特定部品との接続用の実装電極を形成する第１のビア導体と、
    　前記積層体に設けられ少なくともいずれか一方の端面が前記積層体の表面に露出する第２のビア導体と、
    　前記積層体の表面に露出する前記第２のビア導体の端面に形成された平面電極と、
    　前記積層体内に設けられた内部配線電極とを備え、
    　前記第１のビア導体と前記第２のビア導体とが前記内部配線電極により接続されている
    　ことを特徴とする多層配線基板。
  2. 　前記特定部品が実装される前記積層体の一方面の実装領域に複数の前記第１のビア導体の一方端面により形成される複数の前記実装電極が設けられ、
    　前記積層体の前記実装領域と異なる他の領域に複数の前記第２のビア導体の前記積層体の表面に露出する端面に形成された複数の前記平面電極が設けられ、
    　前記複数の第１のビア導体それぞれは、前記複数の第２のビア導体のいずれかに前記内部配線電極により接続されている
    　ことを特徴とする請求項１に記載の多層配線基板。
  3. 　前記積層体として複数のセラミック絶縁層が積層されて成るセラミック積層体を備え、
    　前記第１のビア導体は、セラミック材料が混合された第１の導電性ペーストにより形成されていることを特徴とする請求項１または２に記載の多層配線基板。
  4. 　前記平面電極は、前記第１の導電性ペーストよりもＣｕの含有率が大きい第２の導電性ペーストにより形成されていることを特徴とする請求項３に記載の多層配線基板。
  5. 　前記平面電極の面積が、前記積層体の一方面に露出する前記第１のビア導体の一方端面の面積よりも大きいことを特徴とする請求項１ないし４のいずれかに記載の多層配線基板。
  6. 　前記平面電極と前記実装電極とが隣接して配置されていることを特徴とする請求項１ないし５のいずれかに記載の多層配線基板。
  7. 　前記実装電極を２個備え、
    　前記両実装電極間に前記平面電極が配置されていることを特徴とする請求項１ないし６のいずれかに記載の多層配線基板。
  8. 　前記平面電極が、部品が実装されないダミー電極であることを特徴とする請求項１ないし７のいずれかに記載の多層配線基板。
  9. 　前記平面電極に、整合回路またはバイパスコンデンサを形成する部品が実装されることを特徴とする請求項１ないし７のいずれかに記載の多層配線基板。
PCT/JP2014/061525 2013-05-08 2014-04-24 多層配線基板 WO2014181697A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201480025718.4A CN105230140B (zh) 2013-05-08 2014-04-24 多层布线基板
JP2015515841A JP6269661B2 (ja) 2013-05-08 2014-04-24 多層配線基板
US14/933,268 US9844138B2 (en) 2013-05-08 2015-11-05 Multilayer wiring board

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013098465 2013-05-08
JP2013-098465 2013-05-08

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/933,268 Continuation US9844138B2 (en) 2013-05-08 2015-11-05 Multilayer wiring board

Publications (1)

Publication Number Publication Date
WO2014181697A1 true WO2014181697A1 (ja) 2014-11-13

Family

ID=51867179

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/061525 WO2014181697A1 (ja) 2013-05-08 2014-04-24 多層配線基板

Country Status (4)

Country Link
US (1) US9844138B2 (ja)
JP (1) JP6269661B2 (ja)
CN (1) CN105230140B (ja)
WO (1) WO2014181697A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016219670A (ja) * 2015-05-23 2016-12-22 京セラ株式会社 配線基板、電子装置用基板および多数個取り配線基板
JP2021082625A (ja) * 2019-11-14 2021-05-27 株式会社デンソー 電子制御装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160359461A1 (en) * 2015-06-05 2016-12-08 Qualcomm Incorporated Front end module located adjacent to antenna in apparatus configured for wireless communication
JP6729790B2 (ja) * 2017-03-14 2020-07-22 株式会社村田製作所 高周波モジュール
WO2018186154A1 (ja) * 2017-04-04 2018-10-11 株式会社村田製作所 高周波モジュール及び通信装置
JP2022185903A (ja) * 2021-06-03 2022-12-15 株式会社村田製作所 高周波モジュール及び通信装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004297456A (ja) * 2003-03-27 2004-10-21 Kyocera Corp 高周波モジュール
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP2007115952A (ja) * 2005-10-21 2007-05-10 Matsushita Electric Ind Co Ltd インターポーザ基板及びその製造方法
JP2008066712A (ja) * 2006-08-09 2008-03-21 Murata Mfg Co Ltd 積層コンデンサ、回路基板、回路モジュール及び積層コンデンサの製造方法
JP2012104774A (ja) * 2010-11-15 2012-05-31 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
WO2012132762A1 (ja) * 2011-03-28 2012-10-04 株式会社村田製作所 ガラスセラミック基板およびその製造方法
JP2013026583A (ja) * 2011-07-26 2013-02-04 Kyocer Slc Technologies Corp 配線基板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0632356B2 (ja) * 1986-11-12 1994-04-27 株式会社日立製作所 ムライト系セラミツク多層配線基板用導体ペ−スト
JP3162539B2 (ja) * 1993-04-05 2001-05-08 日本特殊陶業株式会社 導体ペーストによって導体を形成したセラミック配線基板の製造方法
JPH08125339A (ja) * 1994-10-21 1996-05-17 Kyocera Corp 多層配線基板の製造方法
JP3684239B2 (ja) * 1995-01-10 2005-08-17 株式会社 日立製作所 低ｅｍｉ電子機器
JPH0936508A (ja) * 1995-07-13 1997-02-07 Shinko Electric Ind Co Ltd セラミック回路基板用導体ぺースト及びセラミック回路基板
JPH1093224A (ja) * 1996-07-01 1998-04-10 Denso Corp セラミック基板用導電材料およびセラミック配線板
JPH1064332A (ja) * 1996-08-21 1998-03-06 Jgc Corp スルーホール充填用ペーストおよび回路基板およびその製造方法
JP2002368426A (ja) * 2001-06-08 2002-12-20 Murata Mfg Co Ltd 積層型セラミック電子部品およびその製造方法ならびに電子装置
JP2003243797A (ja) * 2002-02-19 2003-08-29 Matsushita Electric Ind Co Ltd モジュール部品
KR100779770B1 (ko) * 2002-07-17 2007-11-27 엔지케이 스파크 플러그 캄파니 리미티드 동 페이스트 및 그것을 이용한 배선기판
US7149496B2 (en) 2003-03-27 2006-12-12 Kyocera Corporation High-frequency module and radio communication apparatus
CN101213890B (zh) * 2005-07-12 2012-02-01 株式会社村田制作所 多层布线基板及其制造方法
CN101371352B (zh) 2006-02-14 2010-11-10 株式会社村田制作所 多层陶瓷电子部件和多层陶瓷基片以及多层陶瓷电子部件的制造方法
JP5092547B2 (ja) 2007-05-30 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
WO2009069398A1 (ja) 2007-11-30 2009-06-04 Murata Manufacturing Co., Ltd. セラミック複合多層基板及びその製造方法並びに電子部品
JP5201983B2 (ja) * 2007-12-28 2013-06-05 富士通株式会社 電子部品
JP5267194B2 (ja) * 2009-02-19 2013-08-21 株式会社村田製作所 電子部品モジュール

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004297456A (ja) * 2003-03-27 2004-10-21 Kyocera Corp 高周波モジュール
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP2007115952A (ja) * 2005-10-21 2007-05-10 Matsushita Electric Ind Co Ltd インターポーザ基板及びその製造方法
JP2008066712A (ja) * 2006-08-09 2008-03-21 Murata Mfg Co Ltd 積層コンデンサ、回路基板、回路モジュール及び積層コンデンサの製造方法
JP2012104774A (ja) * 2010-11-15 2012-05-31 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
WO2012132762A1 (ja) * 2011-03-28 2012-10-04 株式会社村田製作所 ガラスセラミック基板およびその製造方法
JP2013026583A (ja) * 2011-07-26 2013-02-04 Kyocer Slc Technologies Corp 配線基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016219670A (ja) * 2015-05-23 2016-12-22 京セラ株式会社 配線基板、電子装置用基板および多数個取り配線基板
JP2021082625A (ja) * 2019-11-14 2021-05-27 株式会社デンソー 電子制御装置
JP7283358B2 (ja) 2019-11-14 2023-05-30 株式会社デンソー 電子制御装置

Also Published As

Publication number Publication date
US9844138B2 (en) 2017-12-12
CN105230140B (zh) 2018-09-25
JP6269661B2 (ja) 2018-01-31
CN105230140A (zh) 2016-01-06
US20160057862A1 (en) 2016-02-25
JPWO2014181697A1 (ja) 2017-02-23

Similar Documents

Publication Publication Date Title
US10608682B2 (en) Radio frequency module
JP6269661B2 (ja) 多層配線基板
US20140308906A1 (en) High frequency circuit module
TWI511475B (zh) 模組基板及通信用模組
JP5935922B2 (ja) 信号線路モジュールおよび通信端末装置
US9484608B2 (en) Switch module
WO2014171033A1 (ja) 高周波モジュール
KR20160140307A (ko) 칩 인덕터
JPWO2006035518A1 (ja) Ｒｆ回路モジュール
US10122339B2 (en) Composite electronic component and board having the same
JPWO2013047358A1 (ja) 高周波モジュール
JP4508194B2 (ja) モジュール
WO2014013831A1 (ja) モジュールおよびこのモジュールの製造方法
JP3925771B2 (ja) 高周波スイッチモジュール
JP2005020154A (ja) 積層型高周波モジュール
JP2013080764A (ja) 回路モジュール
JP2017038085A (ja) 回路モジュール
JP2012146940A (ja) 電子部品および電子装置
JP2007028654A (ja) 高周波スイッチモジュール
JP2013211605A (ja) 高周波モジュール
JP2015109320A (ja) インダクタ装置および高周波モジュール
JP2006211144A (ja) 高周波モジュール及び無線通信機器
JP4135015B2 (ja) 高周波スイッチモジュール
JP2015167210A (ja) 積層型セラミック電子部品
JP2009277874A (ja) 高周波部品

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201480025718.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14794684

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015515841

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14794684

Country of ref document: EP

Kind code of ref document: A1