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WO2014024266A1 - 半導体装置の製造方法、及び、半導体装置 - Google Patents

半導体装置の製造方法、及び、半導体装置 Download PDF

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WO2014024266A1
WO2014024266A1 PCT/JP2012/070145 JP2012070145W WO2014024266A1 WO 2014024266 A1 WO2014024266 A1 WO 2014024266A1 JP 2012070145 W JP2012070145 W JP 2012070145W WO 2014024266 A1 WO2014024266 A1 WO 2014024266A1
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WO
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silicon layer
fin
resist
forming
gate
Prior art date
Application number
PCT/JP2012/070145
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English (en)
French (fr)
Inventor
舛岡　富士雄
広記 中村
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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Publication date
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Priority to PCT/JP2012/070145 priority patent/WO2014024266A1/ja
Priority to TW102128020A priority patent/TW201407788A/zh
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device.
  • SGT Surrounding Gate Transistor
  • a thick gate material when the distance between the silicon pillars becomes narrow, a thick gate material must be deposited between the silicon pillars, and a hole called a void may be formed between the silicon pillars. Once the void is formed, a hole is made in the gate material after etch back. Thereafter, when an insulating film is deposited to form an insulating film sidewall, the insulating film is deposited in the void. Therefore, it is difficult to process the gate material.
  • a gate oxide film is formed, and after depositing thin polysilicon, a resist for covering the upper part of the silicon pillar and forming a gate wiring is formed, the gate wiring is etched, and then the oxide film is thickened. It has been shown that the upper part of the silicon pillar is deposited, the thin polysilicon on the upper part of the silicon pillar is removed, and the thick oxide film is removed by wet etching (see Non-Patent Document 1, for example).
  • a resist for forming the gate wiring must be formed so as to cover the upper part of the silicon pillar, and therefore, the upper part of the silicon pillar must be covered, which is not a self-alignment process.
  • JP-A-2-71556 Japanese Patent Laid-Open No. 2-188966 Japanese Patent Laid-Open No. 3-145761 JP 2009-182317 A
  • an object of the present invention is to provide a method for manufacturing SGT that is a self-aligned process using a thin gate material, a metal gate, and a self-aligned process, and a SGT structure obtained as a result, by reducing the parasitic capacitance between the gate wiring and the substrate. .
  • a method for manufacturing a semiconductor device of the present invention includes: Forming a fin-like silicon layer on a silicon substrate, forming a first insulating film around the fin-like silicon layer, and forming a columnar silicon layer on the fin-like silicon layer; and The diameter of the columnar silicon layer is the same as the width of the fin-shaped silicon layer, After the first step, a gate insulating film is formed around the columnar silicon layer, a metal film and a polysilicon film are formed around the gate insulating film, and a third wiring for forming a gate wiring is formed.
  • the method may further include a fifth step of forming silicide on the first diffusion layer, the second diffusion layer, and the gate wiring.
  • a gate insulating film is formed around the columnar silicon layer, a metal film and a polysilicon film are formed around the gate insulating film, and the thickness of the polysilicon film is smaller than the diameter of the columnar silicon layer.
  • a second step of forming a third resist for forming a gate wiring and performing the anisotropic etching to form the gate wiring after the second process, Depositing a resist to expose the polysilicon film on the upper side wall of the columnar silicon layer; removing the exposed polysilicon film by etching; stripping the fourth resist; removing the metal film by etching;
  • a self-alignment process is realized by the third step of forming a gate electrode connected to the gate wiring. Since it is a self-alignment process, high integration is possible.
  • the gate wiring has a laminated structure of the metal film and silicide. Since the silicide and the metal film are in direct contact, the resistance can be reduced.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG. FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the semiconductor device which concerns on this invention.
  • FIG. 4B is a sectional view taken along line X-X ′ in FIG.
  • FIG. 6C is a sectional view taken along line Y-Y ′ in FIG. (A) is a top view which concerns on the manufacturing method of the
  • a fin-like silicon layer 103 is formed on a silicon substrate 101, a first insulating film 104 is formed around the fin-like silicon layer 103, and a columnar silicon layer 106 is formed on the fin-like silicon layer 103. Indicates. As shown in FIG. 2, a first resist 102 for forming a fin-like silicon layer is formed on the silicon substrate 101.
  • the silicon substrate 101 is etched to form a fin-like silicon layer 103.
  • the fin-like silicon layer is formed using a resist as a mask this time, a hard mask such as an oxide film or a nitride film may be used.
  • the first resist 102 is removed.
  • the second resist 105 is removed.
  • a fourth resist 112 is deposited, the polysilicon film 109 on the upper side wall of the columnar silicon layer 106 is exposed, the exposed polysilicon film 109 is removed by etching, the fourth resist 112 is stripped, and a metal film A manufacturing method in which 108 is removed by etching and a gate electrode 111a connected to the gate wiring 111b is formed will be described.
  • the first diffusion layer 114 is formed on the top of the columnar silicon layer 106 and the second diffusion layer 113 is formed on the bottom of the columnar silicon layer 106 and the top of the fin-like silicon layer 103 will be described.
  • the gate wiring 111b tends to have a laminated structure of the metal film 108 and the silicide 119. Since the silicide 119 and the metal film 108 are in direct contact with each other, the resistance can be reduced.
  • the interlayer insulating film 121 is etched to form contact holes 123 and 124.
  • the fifth resist 122 is removed.
  • the interlayer insulating film 121 is etched to form a contact hole 126.
  • the sixth resist 125 is removed.
  • the contact stopper 140 at the bottom of the contact holes 123, 124, 126 is removed by etching.
  • seventh resists 131, 132, 133 for forming metal wiring are formed.
  • the seventh resists 131, 132, 133 are peeled off.

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Abstract

　ゲート配線と基板間の寄生容量を低減し、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを課題とする。　シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成し、前記柱状シリコン層の直径は前記フィン状シリコン層の幅と同じであって、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の直径より薄いのであって、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成し、第４のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成することにより、上記課題を解決する。

Description

半導体装置の製造方法、及び、半導体装置
　本発明は半導体装置の製造方法、及び、半導体装置に関する。
　半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。
　従来のＳＧＴの製造方法では、シリコン柱の上に窒化膜ハードマスクが形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン柱上部に拡散層を形成している（例えば、特許文献４を参照）。
　このような方法では、シリコン柱間隔が狭くなったとき、厚いゲート材料をシリコン柱間に堆積しなければならず、シリコン柱間にボイドと呼ばれる孔が形成されることがある。ボイドが形成されると、エッチバック後にゲート材料に孔ができる。その後絶縁膜サイドウォールを形成するために絶縁膜を堆積するとボイド内に絶縁膜が堆積する。従って、ゲート材料加工が難しい。
　そこで、シリコン柱形成後、ゲート酸化膜を形成し、薄いポリシリコンを堆積後、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成し、ゲート配線をエッチングし、その後、酸化膜を厚く堆積し、シリコン柱上部を露出し、シリコン柱上部の薄いポリシリコンを除去し、厚い酸化膜をウエットエッチングにて除去することが示されている（例えば非特許文献１を参照）。
 しかしながら、ゲート電極に金属を用いるための方法は示されていない。また、シリコン柱上部を覆いゲート配線を形成するためのレジストを形成しなければならず、従って、シリコン柱上部を覆わねばならず自己整合プロセスではない。
　また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。
特開平２－７１５５６号公報 特開平２－１８８９６６号公報 特開平３－１４５７６１号公報 特開２００９－１８２３１７号公報
B.Yang, K.D.Buddharaju, S.H.G.Teo, N.Singh, G.D.Lo, and D.L.Kwong, "Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET", IEEE Electron Device Letters, VOL.29, No.7, July 2008, pp791-794. IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
　そこで、ゲート配線と基板間の寄生容量を低減し、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することを目的とする。
　本発明の半導体装置の製造方法は、
シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する第１工程と、ここで、前記柱状シリコン層の直径は前記フィン状シリコン層の幅と同じであり、
前記第１の工程の後、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、ここで、前記ポリシリコン膜の膜厚は前記柱状シリコン層の直径より薄いものであり、
前記第２の工程の後、第４のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成する第３の工程と、
を有することを特徴とする。
　前記第１の工程は、シリコン基板上にフィン状シリコン層を形成するための第１のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第１のレジストを除去し、前記フィン状シリコン層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第２のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第２のレジストを除去することにより、前記フィン状シリコン層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成することを特徴とする。
　前記柱状シリコン層の上部に第１の拡散層を形成し、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第２の拡散層を形成する第４の工程をさらに含むことができる。
　また、前記第１の拡散層上と前記第２の拡散層上と前記ゲート配線にシリサイドを形成する第５の工程とをさらに含むことができる。
　また、本発明の半導体装置は、
シリコン基板上に形成されたフィン状シリコン層と、
前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
前記フィン状シリコン層上に形成された柱状シリコン層であって、その直径が前記フィン状シリコン層の幅と同じである柱状シリコン層と、
前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなるゲート電極と、ここで、前記ポリシリコン膜の膜厚は前記柱状シリコン層の直径より薄いものであり、
前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、
前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第２の拡散層と、
前記柱状シリコン層の上部に形成された第１の拡散層と、
前記第２の拡散層の上部に形成されたシリサイドと、
前記第１の拡散層の上部に形成されたシリサイドと、
を有することを特徴とする。
　また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする。
　本発明によれば、ゲート配線と基板間の寄生容量を低減し、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法とその結果得られるＳＧＴの構造を提供することができる。フィン状シリコン層、第１の絶縁膜、柱状シリコン層形成を、従来のＦＩＮＦＥＴの製造方法を元にしたため、容易に形成できる。
　また、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、前記ポリシリコン膜の膜厚は前記柱状シリコン層の直径より薄いのであって、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、前記第２の工程の後、第４のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成する第３の工程と、により自己整合プロセスを実現している。自己整合プロセスであるから、高集積化が可能となる。
　また、前記ゲート配線は、前記金属膜とシリサイドの積層構造からなる。シリサイドと金属膜とが直接接触するため、低抵抗化をすることができる。
（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。 （ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ－Ｘ’線での断面図である。（ｃ）は（ａ）のＹ－Ｙ’線での断面図である。
　以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２～図３４を参照して説明する。
　まずシリコン基板１０１上にフィン状シリコン層１０３を形成し、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を形成し、フィン状シリコン層１０３の上部に柱状シリコン層１０６を形成する製造方法を示す。図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
　図３に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０３を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
　図４に示すように、第１のレジスト１０２を除去する。
　図５に示すように、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として、例えば高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
　図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出する。ここまでは、特許文献２のフィン状シリコン層の製法と同じである。
　図７に示すように、フィン状シリコン層１０３に直交するように第２のレジスト１０５を形成する。フィン状シリコン層１０３とレジスト１０５とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
　図８に示すように、フィン状シリコン層１０３をエッチングする。フィン状シリコン層１０３と第２のレジスト１０５とが直交する部分が柱状シリコン層１０６となる。従って、柱状シリコン層１０６の直径は、フィン状シリコン層の幅と同じとなる。フィン状シリコン層１０３の上部に柱状シリコン層１０６が形成され、フィン状シリコン層１０３の周囲には第１の絶縁膜１０４が形成された構造となる。
　図９に示すように、第２のレジスト１０５を除去する。
　次に、柱状シリコン層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜し、ポリシリコン膜１０９の膜厚は柱状シリコン層の直径より薄いのであって、ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成し、異方性エッチングを行うことによりゲート配線１１１ｂを形成する製造方法を示す。
　図１０に示すように、柱状シリコン層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜する。このとき、薄いポリシリコン膜１０９を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。金属膜１０８としては窒化チタンを用いることができるが、半導体製造工程に用いられトランジスタのしきい値電圧を設定する金属であれば、他の金属でもよい。ゲート絶縁膜１０７としては、酸化膜、酸窒化膜、高誘電体膜といった、半導体製造工程に一般的に用いられる絶縁膜を用いることができる。
　図１１に示すように、ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成する。本実施例においては、レジスト高さが柱状シリコン層より高くなるように記載した。ゲート配線幅が細くなるにつれて、柱状シリコン層上部のポリシリコンが露出しやすくなる。
　レジスト高さが柱状シリコン層より低くなってもよい。
　図１２に示すように、ポリシリコン膜１０９と金属膜１０８をエッチングする。
　ゲート電極１１１ａとゲート配線１１１ｂとが形成される。このとき、柱状シリコン層上部のレジスト厚さが薄く、もしくは、柱状シリコン層上部のポリシリコンが露出していると、エッチング中に、柱状シリコン層上部がエッチングされることがある。この場合、柱状シリコン層を形成時に、その高さを、所望の柱状シリコン層高さと、後にゲート配線エッチング中に削られる分の高さとの和としておけばよい。従って、本発明の製造工程は、自己整合プロセスとなる。
　図１３に示すように、第３のレジストを剥離する。以上により、柱状シリコン層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜し、ポリシリコン膜１０９の膜厚は柱状シリコン層の直径より薄いのであって、ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成し、異方性エッチングを行うことによりゲート配線１１１ｂを形成する製造方法が示された。
　次に、第４のレジスト１１２を堆積し、柱状シリコン層１０６上部側壁のポリシリコン膜１０９を露出し、露出したポリシリコン膜１０９をエッチングにより除去し、第４のレジスト１１２を剥離し、金属膜１０８をエッチングにより除去し、ゲート配線１１１ｂに接続するゲート電極１１１ａを形成する製造方法を示す。
　図１４に示すように、第４のレジスト１１２を堆積し、柱状シリコン層１０６上部側壁のポリシリコン膜１０８を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
　図１５に示すように、露出したポリシリコン膜１０９をエッチングにより除去する。等方性ドライエッチングが好ましい。
　図１６に示すように、第４のレジスト１１２を剥離する。
　図１７に示すように、前記金属膜１０８をエッチングにより除去し、柱状シリコン層１０６側壁に、金属膜１０８を残存させる。等方性エッチングが好ましい。
　柱状シリコン層１０６の側壁の金属膜１０８とポリシリコン膜１０９とでゲート電極１１１ａが形成される。従って、自己整合プロセスとなる。
　以上により、第４のレジスト１１２を堆積し、柱状シリコン層１０６上部側壁のポリシリコン膜１０９を露出し、露出したポリシリコン膜１０９をエッチングにより除去し、第４のレジスト１１２を剥離し、金属膜１０８をエッチングにより除去し、ゲート配線１１１ｂに接続するゲート電極１１１ａを形成する製造方法が示された。
　次に、柱状シリコン層１０６の上部に第１の拡散層１１４を形成し、柱状シリコン層１０６の下部とフィン状シリコン層１０３の上部に第２の拡散層１１３を形成する製造方法を示す。
　図１８に示すように、砒素を注入し、第１の拡散層１１４と第２の拡散層１１３を形成する。ｐＭＯＳの場合には、ボロンもしくはフッ化ボロンを注入する。
　図１９に示すように、窒化膜１１５を堆積し、熱処理を行う。
　以上により、柱状シリコン層１０６の上部に第１の拡散層１１４を形成し、柱状シリコン層１０６の下部とフィン状シリコン層１０３の上部に第２の拡散層１１３を形成する製造方法が示された。
　次に、第１の拡散層１１４上と第２の拡散層１１３上とゲート配線１１１ｂにシリサイドを形成する製造方法を示す。
　図２０に示すように、窒化膜１１５をエッチングし、窒化膜サイドウォール１１６ａ、１１６ｂを形成する。
　次に、図２１に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第１の拡散層１０４上と第２の拡散層１１３上とゲート配線１１１ｂにシリサイド１１８、１１７、１１９を形成する。ゲート電極１１１ａ上部が露出している場合には、ゲート電極１１１ａ上部にシリサイド１２０が形成される。
　ポリシリコン膜１０９が薄いため、ゲート配線１１１ｂは、金属膜１０８とシリサイド１１９の積層構造となりやすい。シリサイド１１９と金属膜１０８とが直接接触するため、低抵抗化をすることができる。
　以上により、第１の拡散層１１４上と第２の拡散層１１３上とゲート配線１１１ｂにシリサイドを形成する製造方法が示された。
　図２２に示すように、窒化膜といったコンタクトストッパー１４０を成膜し、層間絶縁膜１２１を形成する。
　図２３に示すように、コンタクト孔１２３，１２４を形成するための第５のレジスト１２２を形成する。
　図２４に示すように、層間絶縁膜１２１をエッチングし、コンタクト孔１２３、１２４を形成する。
　図２５に示すように、第５のレジスト１２２を剥離する。
　図２６に示すように、コンタクト孔１２６を形成するための第６のレジスト１２５を形成する。
　図２７に示すように、層間絶縁膜１２１をエッチングし、コンタクト孔１２６を形成する。
　図２８に示すように、第６のレジスト１２５を剥離する。
　図２９に示すように、コンタクト孔１２３、１２４、１２６の底部のコンタクトストッパー１４０をエッチングして除去する。
　次に、図３０に示すように、金属を堆積し、コンタクト１２７、１２８、１２９を形成する。
　次に、図３１に示すように、金属配線のための金属１３０を堆積する。
　次に、図３２に示すように、金属配線を形成するための第７のレジスト１３１、１３２、１３３を形成する。
　次に、図３３に示すように、金属１３０をエッチングし、金属配線１３４、１３５、１３６を形成する。
　次に、図３４に示すように、第７のレジスト１３１、１３２、１３３を剥離する。
　以上により、ゲート配線と基板間の寄生容量を低減し、薄いゲート材を用い、金属ゲートであり、自己整合プロセスであるＳＧＴの製造方法が示された。
　上記製造方法によって得られる半導体装置の構造を図１に示す。図１に示すように、半導体装置は、シリコン基板１０１上に形成されたフィン状シリコン層１０３と、フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、フィン状シリコン層１０３上に形成された柱状シリコン層１０６と、柱状シリコン層１０６の直径は前記フィン状シリコン層１０３の幅と同じであって、柱状シリコン層１０６の周囲に形成されたゲート絶縁膜１０７と、ゲート絶縁膜１０７の周囲に形成された金属膜１０８及びポリシリコン膜１０９の積層構造からなるゲート電極１１１ａと、ポリシリコン膜１０９の膜厚は柱状シリコン層１０６の直径より薄いのであって、ゲート電極１１１ａに接続されたフィン状シリコン層１０３に直交する方向に延在するゲート配線１１１ｂと、フィン状シリコン層１０３の上部と柱状シリコン層１０６の下部に形成された第２の拡散層１１３と、柱状シリコン層１０６の上部に形成された第１の拡散層１１４と、第２の拡散層１１３の上部に形成されたシリサイド１１７と、第１の拡散層１１４の上部に形成されたシリサイド１１８と、を有する。
　また、ゲート配線１１１ｂは、金属膜１０８とシリサイド１１９の積層構造からなる。シリサイド１１９と金属膜１０８とが直接接触するため、低抵抗化をすることができる。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
　例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２のレジスト
１０６．柱状シリコン層
１０７．ゲート絶縁膜
１０８．金属膜
１０９．ポリシリコン膜
１１０．第３のレジスト
１１１ａ．ゲート電極
１１１ｂ．ゲート配線
１１２．第４のレジスト
１１３．第２の拡散層
１１４．第１の拡散層
１１５．窒化膜
１１６ａ．窒化膜サイドウォール
１１６ｂ．窒化膜サイドウォール
１１７．シリサイド
１１８．シリサイド
１１９．シリサイド
１２０．シリサイド
１２１．層間絶縁膜
１２２．第５のレジスト
１２３．コンタクト孔
１２４．コンタクト孔
１２５．第６のレジスト
１２６．コンタクト孔
１２７．コンタクト
１２８．コンタクト
１２９．コンタクト
１３０．金属
１３１．第７のレジスト
１３２．第７のレジスト
１３３．第７のレジスト
１３４．金属配線
１３５．金属配線
１３６．金属配線
１４０．コンタクトストッパー

Claims (6)

  1. 　シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層を形成する第１工程と、ここで、前記柱状シリコン層の直径は前記フィン状シリコン層の幅と同じであり、
    　前記第１の工程の後、前記柱状シリコン層の周囲にゲート絶縁膜を形成し、前記ゲート絶縁膜の周囲に金属膜及びポリシリコン膜を成膜し、ゲート配線を形成するための第３のレジストを形成し、異方性エッチングを行うことにより前記ゲート配線を形成する第２の工程と、ここで、前記ポリシリコン膜の膜厚は前記柱状シリコン層の直径より薄いものであり、
    　前記第２の工程の後、第４のレジストを堆積し、前記柱状シリコン層上部側壁の前記ポリシリコン膜を露出し、露出した前記ポリシリコン膜をエッチングにより除去し、前記第４のレジストを剥離し、前記金属膜をエッチングにより除去し、前記ゲート配線に接続するゲート電極を形成する第３の工程と、
    　を有することを特徴とする半導体装置の製造方法。
  2. 　前記第１の工程は、
    　シリコン基板上にフィン状シリコン層を形成するための第１のレジストを形成し、シリコン基板をエッチングし、前記フィン状シリコン層を形成し、前記第１のレジストを除去し、前記フィン状シリコン層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出し、前記フィン状シリコン層に直交するように第２のレジストを形成し、前記フィン状シリコン層をエッチングし、前記第２のレジストを除去することにより、前記フィン状シリコン層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるよう前記柱状シリコン層を形成する、
    　ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記柱状シリコン層の上部に第１の拡散層を形成し、前記柱状シリコン層の下部と前記フィン状シリコン層の上部に第２の拡散層を形成する第４の工程を、さらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第１の拡散層上と前記第２の拡散層上と前記ゲート配線にシリサイドを形成する第５の工程とをさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 　シリコン基板上に形成されたフィン状シリコン層と、
    　前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、
    　前記フィン状シリコン層上に形成された柱状シリコン層であって、その直径が前記フィン状シリコン層の幅と同じである柱状シリコン層と、
    　前記柱状シリコン層の周囲に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の周囲に形成された金属膜及びポリシリコン膜の積層構造からなるゲート電極と、ここで、前記ポリシリコン膜の膜厚は前記柱状シリコン層の直径より薄いものであり、
    　前記ゲート電極に接続された前記フィン状シリコン層に直交する方向に延在するゲート配線と、
    　前記フィン状シリコン層の上部と前記柱状シリコン層の下部に形成された第２の拡散層と、
    　前記柱状シリコン層の上部に形成された第１の拡散層と、
    　前記第２の拡散層の上部に形成されたシリサイドと、
    　前記第１の拡散層の上部に形成されたシリサイドと、
    　を有することを特徴とする半導体装置。
  6. 　前記ゲート配線は、前記金属膜とシリサイドの積層構造からなることを特徴とする請求項５に記載の半導体装置。
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