WO2013065596A1

WO2013065596A1 - 画素回路、それを備える表示装置、および画素回路の制御方法

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Publication number: WO2013065596A1
Application number: PCT/JP2012/077723
Authority: WO
Inventors: 宣孝岸
Original assignee: シャープ株式会社
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Publication date: 2013-05-10
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Abstract

　画素回路（１０）では、駆動用トランジスタであるＴＦＴ（１１）の閾値電圧Ｖｔｈを容量値ｃ１の閾値保持用コンデンサ（１９）に保持させ、表示されるべき画像を示すデータ電位Ｖｄａｔａを含む電圧を容量値ｃ２であるデータ保持用コンデンサ（１８）に保持させることができるようにＴＦＴ（１２）～（１６）を接続するとともに駆動し、発光時にデータ保持用コンデンサ（１８）および閾値保持用コンデンサ（１９）の電荷が再配分されるよう接続する。このことにより、データ電位Ｖｄａｔａをｃ１／（ｃ１＋ｃ２）倍した電位をＴＦＴ（１１）のゲート電位に与える。

Description

画素回路、それを備える表示装置、および画素回路の制御方法

　本発明は、表示装置に関し、より詳細的には有機ＥＬディスプレイなどの電流で駆動される自発光型表示素子を備えた表示装置およびその駆動方法に関する。

　薄型、高画質、低消費電力の表示装置として、従来より有機ＥＬ（Electro Luminescence）ディスプレイが知られている。この有機ＥＬディスプレイには、電流で駆動される自発光型表示素子である有機ＥＬ素子およびこれを駆動するための駆動用トランジスタを含む画素回路がマトリクス状に複数配置されている。

　このような有機ＥＬ素子などの電流駆動型表示素子に流される電流量を制御する方式は、表示素子のデータ信号線電極に流れるデータ信号電流により、表示素子に流すべき電流を制御する定電流型制御方式（または電流プログラム型駆動方式）と、データ信号電圧に応じた電圧により表示素子に流すべき電流を制御する定電圧型制御方式（または電圧プログラム型駆動方式）とに大別される。これらの方式のうち、定電圧型制御方式によって有機ＥＬディスプレイで表示を行うときには、駆動用トランジスタの閾値電圧のばらつきや、有機ＥＬ素子の経時劣化による高抵抗化から生じる電流減少（輝度低下）を補償する必要がある。これに対して、定電流型制御方式では、上記閾値電圧や有機ＥＬ素子の内部抵抗とは無関係に、有機ＥＬ素子に一定の電流が流れるようデータ信号の電流値が制御されるため、通常上記補償は必要とはならない。しかし、この定電流型制御方式では、定電圧型制御方式よりも駆動用トランジスタや配線の数が増加するため、開口率が低下することが知られていることから、定電圧型制御方式が広く採用されている。

　ここで、定電圧型制御方式を採用する構成において上記補償動作を行う画素回路は、従来より各種の構成が知られている。日本特開２００５－３１６３０号公報には、図２０に示す画素回路９１が記載されている。

　図２０は、画素回路９１の回路図である。図２０に示すように、画素回路９１は、第１から第６までのＴＦＴ（Thin Film Transistor）１１～１６と、有機ＥＬ素子１７と、コンデンサ１８とを含んでいる。第１から第６までのＴＦＴ１１～１６は、いずれもｐチャネル型トランジスタである。またこの画素回路９１は、２本の走査信号線Ｇｉ，Ｇ（ｉ－１）、制御線Ｅｉ、データ線Ｓｊ、２本１組の電源線ＶＰｊ、および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ１１のソース端子は、ＴＦＴ１３の一方の導通端子およびＴＦＴ１５の一方の導通端子に接続され、ＴＦＴ１１のドレイン端子は、ＴＦＴ１２の一方の導通端子およびＴＦＴ１４の一方の導通端子に接続される。ＴＦＴ１３の他方の導通端子は、電源線ＶＰｊのうち電源電位ＶＤＤを与える配線に接続される。ＴＦＴ１５の他方の導通端子は、データ線Ｓｊに接続される。ＴＦＴ１４の他方の導通端子は、有機ＥＬ素子１７のアノード端子に接続される。また、ＴＦＴ１２の一方の導通端子は、ＴＦＴ１１のゲート端子に接続され、ＴＦＴ１２の他方の導通端子は、ＴＦＴ１１のドレイン端子に接続される。ＴＦＴ１６の一方の導通端子は、電源線ＶＰｊのうち初期化電位Ｖｉｎｉを与える配線に接続され、ＴＦＴ１６の他方の導通端子は、ＴＦＴ１１の制御端子に接続される。データ保持用コンデンサ１８の一端もこのＴＦＴ１１の制御端子に接続され、他端は、電源線ＶＰｊのうち電源電位ＶＤＤを与える配線に接続される。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。走査信号線Ｇｉには、ＴＦＴ１２，１５のゲート端子がそれぞれ接続される。走査信号線Ｇ（ｉ－１）には、ＴＦＴ１６のゲート端子が接続される。制御線Ｅｉには、ＴＦＴ１３，１４のゲート端子がそれぞれ接続される。

　また、米国特許公開２００６－１０３３２２号明細書には、図２１に示す画素回路９２が記載されている。図２１は、画素回路９２の回路図である。図２１に示すように、画素回路９２は、第１から第６までのＴＦＴ２１～２６と、有機ＥＬ素子１７と、データ保持用コンデンサ２８とを含んでいる。第１から第６までのＴＦＴ２１～２６は、いずれもｐチャネル型トランジスタである。またこの画素回路９２は、走査信号線Ｇｉ、制御線Ｅｉ、初期化制御線Ｉｉ、データ線Ｓｊ、２本１組の電源線ＶＰｊ、および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ２２のソース端子は、電源線ＶＰｊのうち電源電位ＶＤＤを与える配線に接続され、ＴＦＴ２２のドレイン端子は、ＴＦＴ２３の一方の導通端子に接続される。このＴＦＴ２３の他方の導通端子は、ＴＦＴ２２のゲート端子に接続される。また、ＴＦＴ２５の一方の導通端子は、ＴＦＴ２２のドレイン端子に接続され、ＴＦＴ２５の他方の導通端子は、有機ＥＬ素子１７のアノード端子に接続される。さらに、ＴＦＴ２１の一方の導通端子は、データ線Ｓｊに接続され、他方の導通端子はデータ保持用コンデンサ２８の一端に接続される。ＴＦＴ２４の一方の導通端子およびＴＦＴ２６の一方の導通端子は、ともに電源線ＶＰｊのうち初期化電位Ｖｉｎｉを与える配線に接続される。ＴＦＴ２４の一方の導通端子は、データ保持用コンデンサ２８の他端に接続され、ＴＦＴ２６の他方の導通端子は、データ保持用コンデンサ２８の一端に接続される。このデータ保持用コンデンサ２８の他端はＴＦＴ２２のゲート端子に接続されている。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。走査信号線Ｇｉには、ＴＦＴ２１，２３のゲート端子がそれぞれ接続される。初期化制御線Ｉｉには、ＴＦＴ２４のゲート端子が接続される。制御線Ｅｉには、ＴＦＴ２５，２６のゲート端子がそれぞれ接続される。

　さらに、日本特開２００３－２０２８３３号公報には、図２２に示す画素回路９３が記載されている。図２２は、画素回路９３の回路図である。図２２に示すように、画素回路９３は、第１から第６までのＴＦＴ３１～３６と、有機ＥＬ素子１７と、データ保持用コンデンサ３８とを含んでいる。第１から第６までのＴＦＴ３１～３６は、いずれもｎチャネル型トランジスタである。この画素回路９３は、走査信号線Ｇｉ、制御線Ｅａｉ～Ｅｄｉ、データ線Ｓｊ、電源線ＶＰｊ、および共通電位Ｖｃｏｍを有する電極に接続される。駆動用トランジスタであるＴＦＴ３１のドレイン端子は、電流経路上にＴＦＴ３５を介して、電源電位ＶＤＤを与える電源線ＶＰｊに接続される。また、ＴＦＴ３１のソース端子は、電流経路上にＴＦＴ３２を介して有機ＥＬ素子１７のアノード端子に接続される。ＴＦＴ３６の一方の導通端子は、ＴＦＴ３１のドレイン端子に接続され、他方の導通端子は、ＴＦＴ３１のゲート端子に接続される。また、ＴＦＴ３４の一方の導通端子は、データ線Ｓｊに接続され、他方の導通端子はＴＦＴ３１のソース端子に接続される。また、データ保持用コンデンサ３８の一端は、ＴＦＴ３３を介して共通電位Ｖｃｏｍを有する電極に接続される。このデータ保持用コンデンサ３８の一端は、ＴＦＴ３２を介してＴＦＴ３１のソース端子に接続される。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。走査信号線Ｇｉには、ＴＦＴ３４のゲート端子が接続されている。また制御線Ｅｄｉには、ＴＦＴ３３のゲート端子が接続されている。さらに制御線Ｅａｉには、ＴＦＴ３６のゲート端子が接続されている。制御線Ｅｃｉには、ＴＦＴ３２のゲート端子が接続される。また、制御線Ｅｂｉには、ＴＦＴ３５のゲート端子が接続される。

　さらにまた、日本特開２０１１－３４０３９号公報には、図２３に示す画素回路９４が記載されている。図２３は、画素回路９４の回路図である。図２３に示すように、画素回路９４は、第１から第３までのＴＦＴ４１～４３と、有機ＥＬ素子１７と、２つのデータ保持用コンデンサ４８ａ、４８ｂと、閾値保持用コンデンサ４９とを含んでいる。第１から第３までのＴＦＴ４１～４３は、いずれもｐチャネル型トランジスタである。この画素回路９４は、走査信号線Ｇｉ、制御線Ｅｉ、データ線Ｓｊ、電源線ＶＰｉ、および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ４１の一方の導通端子はデータ線Ｓｊに接続され、他方の導通端子は２つのデータ保持用コンデンサ４８ａ，４８ｂの一端に接続されている。これら２つのデータ保持用コンデンサ４８ａ，４８ｂのうち、データ保持用コンデンサ４８ａの他端は、ＴＦＴ４２のゲート端子に接続され、データ保持用コンデンサ４８ｂの他端は、電源線ＶＰｉに接続される。ＴＦＴ４２のドレイン端子は電源線ＶＰｉに接続され、ソース端子は、有機ＥＬ素子１７のアノード端子に接続される。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。ＴＦＴ４３の導通端子の一方は、ＴＦＴ４２のゲート端子に接続され、ＴＦＴ４３の導通端子の他方は、ＴＦＴ４２のソース端子に接続される。走査信号線Ｇｉには、ＴＦＴ４１のゲート端子が接続される。制御線Ｅｉには、ＴＦＴ４３のゲート端子が接続される。

　なお、日本特開２００７－７９５８０号公報には、図２１に示す画素回路９２に類似する、図２４に示す画素回路９５が記載されている。図２４は、画素回路９５の回路図である。図２４に示すように、画素回路９５は、画素回路９２と同一の構成要素である、６つのＴＦＴ１１～１６と、有機ＥＬ素子１７と、コンデンサ１８とを含み、さらに補助コンデンサＣａｕｘを含んでいる。ただし、ＴＦＴ１２の他方の導通端子は、ＴＦＴ１１のドレイン端子ではなくソース端子に接続される。また逆に、ＴＦＴ１５の一方の導通端子は、ＴＦＴ１１のソース端子ではなくドレイン端子に接続される。さらに、補助コンデンサＣａｕｘの一端は、コンデンサ１８と同様、ＴＦＴ１１の制御端子に接続され、他端は、電位が変化する走査信号線Ｇｉに接続される。

日本特開２００５－３１６３０号公報米国特許公開２００６－１０３３２２号明細書日本特開２００３－２０２８３３号公報日本特開２０１１－３４０３９号公報日本特開２００７－７９５８０号公報

　図２０から図２４までに示す画素回路９１～９５は、いずれも映像信号線（データ線）の電位Ｖｄａｔａから所定の電圧だけ増減された電位が駆動用トランジスタに与えられる構成である。したがって、映像信号線の電位Ｖｄａｔａの最大値と最小値との差（ダイナミックレンジ）が大きい場合には、有機ＥＬ素子に対して適切な電流を超える過大な電流が流れる場合がある。そこでこのことを防ぐために、データドライバ回路の出力ダイナミックレンジを小さくする構成や、駆動用トランジスタの電流能力を小さくするためにそのチャネル長Ｌを大きくする構成等が必要となる。

　しかしこのようにデータドライバ回路のダイナミックレンジを小さくすると、一般的な構成の（ダイナミックレンジの大きい）データドライバ回路を使用することができなくなるため、製造コストが増加する。またダイナミックレンジの小さいデータドライバ回路は、階調あたりの出力偏差が相対的に大きくなるため出力誤差が増加する。

　また、データドライバ回路のダイナミックレンジを変更せずに有機ＥＬ素子に流す電流を小さくするため、駆動用トランジスタのチャネル長Ｌを大きくすると、画素回路の面積が増大する。その結果、画素の開口率が低下したり表示装置の高精細化が難しくなる。

　それ故に、本発明は、データドライバ回路のダイナミックレンジを小さくすることなく、かつ駆動用トランジスタのチャネル長Ｌを大きくすることなく、有機ＥＬ素子に対して過大でない電流（微細電流）を与えることができる画素回路および当該画素回路を備える表示装置を提供することを目的とする。

　本発明の第１の局面は、アクティブマトリクス型の表示装置に設けられる画素回路であって、
　電源電圧を供給される電源線から与えられる電流により駆動される電気光学素子と、
　前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、
　前記駆動用トランジスタの制御端子に一端を接続され、他端を前記駆動用トランジスタの導通端子または所定の固定電圧を与えられる接続点に接続される閾値保持用コンデンサと、
　前記駆動用トランジスタの制御端子に一端を接続され、他端を前記電源線または所定電圧を与えられる接続点に接続されるデータ保持用コンデンサと、
　オンされるときに、前記閾値保持用コンデンサには、前記駆動用トランジスタの閾値電圧または当該閾値電圧に対して所定電圧だけ変化した電圧を与え、前記データ保持用コンデンサには、予め定められた初期化電圧を与えるか、または表示すべき画像を表す映像信号に対応する電圧を前記閾値電圧に加えまたは差し引いた電圧からさらに所定電圧だけ変化した電圧を与え、オフされるときに、与えた電圧を前記閾値保持用コンデンサおよび前記データ保持用コンデンサに保持させるように接続される第１および第２の書き込み制御トランジスタと、
　前記駆動用トランジスタの導通端子と前記電源線との間の第１の電流経路、および前記駆動用トランジスタの導通端子と前記電気光学素子との間の第２の電流経路のうち、少なくとも一方の経路上に設けられ、当該画素回路における表示が行われる発光期間において、前記第１または第２の電流経路を導通するように接続される発光トランジスタと
を備えることを特徴とする。

　本発明の第２の局面は、第１の局面において、
　前記発光制御トランジスタは、
　　前記第１の電流経路上に設けられる第１の発光制御トランジスタと、
　　前記第２の電流経路上に設けられる第２の発光制御トランジスタと
を含み、
　前記第１の書き込み制御トランジスタは、所定の初期化期間において、前記データ保持用コンデンサの前記一端に対して、前記初期化電圧を与えるよう接続され、
　前記第２の書き込み制御トランジスタは、所定の書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与えるよう接続され、
　前記閾値保持用コンデンサの前記他端は、前記駆動用トランジスタの導通端子および前記第２の書き込み制御トランジスタの導通端子に接続されることを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記データ保持用コンデンサの前記他端は、前記電源線に接続されることを特徴とする。

　本発明の第４の局面は、本発明の第２の局面において、
　前記データ保持用コンデンサの前記他端は、前記初期化電圧を供給される初期化電源線に接続されることを特徴とする。

　本発明の第５の局面は、本発明の第１の局面において、
　前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、導通端子の他方に前記電源線または前記初期化電圧を供給される初期化電源線を接続されており、前記発光期間において、前記データ保持用コンデンサの前記他端に前記電源電圧または前記初期過電圧を与えるよう接続される固定電位供給用トランジスタをさらに備え、
　前記発光制御トランジスタは、前記第２の電流経路上に設けられ、
　前記第１の書き込み制御トランジスタは、所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通するよう接続され、
　前記第２の書き込み制御トランジスタは、前記書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与えるよう接続されることを特徴とする。

　本発明の第６の局面は、本発明の第５の局面において、
　前記閾値保持用コンデンサの前記他端は、前記駆動用トランジスタの導通端子の他方および前記電源線に接続されることを特徴とする。

　本発明の第７の局面は、本発明の第５の局面において、
　前記閾値保持用コンデンサの前記他端は、前記初期化電源線に接続されることを特徴とする。

　本発明の第８の局面は、本発明の第１の局面において、
　前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、前記電源電圧よりも低い電圧を与える電源線または前記電気光学素子のカソード端子に導通端子の他方を接続されており、所定の書き込み期間において導通するよう接続される固定電位供給用トランジスタをさらに備え、
　前記発光制御トランジスタは、
　　前記第１の電流経路上に設けられる第１の発光制御トランジスタと、
　　前記第２の電流経路上に設けられる第２の発光制御トランジスタと
を含み、
　前記第１の書き込み制御トランジスタは、所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通するよう接続され、
　前記第２の書き込み制御トランジスタは、前記書き込み期間において、前記駆動用トランジスタの前記導通端子の一方と、前記映像信号を与えられる映像信号線とを導通するよう接続され、
　前記閾値保持用コンデンサの前記一端は、前記駆動用トランジスタの制御端子に接続され、前記他端を前記駆動用トランジスタの導通端子の他方に接続されることを特徴とする。

　本発明の第９の局面は、アクティブマトリクス型の表示装置であって、
　本発明の第１から第８までの局面に記載の前記画素回路と、
　前記表示すべき画像を表す信号を伝達するための複数の映像信号線と、
　前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、
　前記複数の画素回路に前記電源電圧を供給する複数の電源線と、
　前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動回路と、
　前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、
　前記複数の電源線を駆動する電源制御回路と
を備え、
　前記画素回路は、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されており、
　前記第１および第２の書き込み制御トランジスタと、前記発光トランジスタとは、それぞれの制御端子を前記複数の制御線または前記複数の電源線のうちの対応する１つと接続されることを特徴とする。

　本発明の第１０の局面は、電源電圧を供給される電源線から与えられる電流により駆動される電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、前記駆動用トランジスタの制御端子に一端を接続され、他端を前記駆動用トランジスタの導通端子または所定の固定電圧を与えられる接続点に接続される閾値保持用コンデンサと、前記駆動用トランジスタの制御端子に一端を接続され、他端を前記電源線または所定電圧を与えられる接続点に接続されるデータ保持用コンデンサとを備える画素回路の制御方法であって、
　前記閾値保持用コンデンサには、前記駆動用トランジスタの閾値電圧または当該閾値電圧に対して所定電圧だけ変化した電圧を与え、前記データ保持用コンデンサには、予め定められた初期化電圧を与えるか、または表示すべき画像を表す映像信号に対応する電圧を前記閾値電圧に加えまたは差し引いた電圧からさらに所定電圧だけ変化した電圧を与え、さらに、与えた電圧を前記閾値保持用コンデンサおよび前記データ保持用コンデンサに保持させる書き込みステップと、
　前記駆動用トランジスタの導通端子と前記電源線との間の第１の電流経路、および前記駆動用トランジスタの導通端子と前記電気光学素子との間の第２の電流経路のうち、少なくとも一方の経路を、当該画素回路における表示が行われる発光期間において非導通状態から導通させることにより前記電源線から前記電気光学素子へ電流を流す発光ステップと
を備えることを特徴とする。

　本発明の第１１の局面は、本発明の第１０の局面において、
　前記画素回路は、前記閾値保持用コンデンサの前記他端が、前記駆動用トランジスタの導通端子に接続された回路であり、
　前記書き込みステップは、
　　所定の初期化期間において、前記データ保持用コンデンサの前記一端に対して、前記初期化電圧を与える第１の書き込みステップと、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与える第２の書き込みステップと
を含み、
　前記発光ステップでは、前記第１および第２の電流経路を、前記発光期間において非導通状態から導通させることを特徴とする。

　本発明の第１２の局面は、本発明の第１０の局面において、
　前記画素回路は、前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、導通端子の他方に前記電源線または前記初期化電圧を供給される初期化電源線を接続されており、前記発光期間において、前記データ保持用コンデンサの前記他端に前記電源電圧または前記初期過電圧を与えるよう接続される固定電位供給用トランジスタをさらに備え、
　前記書き込みステップは、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通する第１の書き込みステップと、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与える第２の書き込みステップと
を含み、
　前記発光ステップでは、前記第２の電流経路を非導通状態から導通させることにより前記電源線から前記電気光学素子へ電流を流すことを特徴とする。

　本発明の第１３の局面は、本発明の第１０の局面において、
　前記画素回路は、前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、前記電源電圧よりも低い電圧を与える電源線または前記電気光学素子のカソード端子に導通端子の他方を接続されており、所定の書き込み期間において導通するよう接続される固定電位供給用トランジスタをさらに備え、
　前記画素回路は、前記閾値保持用コンデンサの前記一端が、前記駆動用トランジスタの制御端子に接続され、前記他端が前記駆動用トランジスタの導通端子の他方に接続された回路であり、
　前記書き込みステップは、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通させる第１の書き込みステップと、
　　所定の書き込み期間において、前記駆動用トランジスタの前記導通端子の一方と、前記映像信号を与えられる映像信号線とを導通させる第２の書き込みステップと
を含み、
　前記発光ステップでは、前記第１および第２の電流経路を、前記発光期間において非導通状態から導通させることを特徴とする。

　上記本発明の第１の局面によれば、画素回路に閾値保持用コンデンサが含まれており、このことにより駆動用トランジスタの制御端子に与えられる電圧のダイナミックレンジを、データ保持用コンデンサの容量値をｃ１とし、閾値保持用コンデンサの容量値をｃ２とするとき、結果的にｃ１／（ｃ１＋ｃ２）だけ小さくすることができるので、データドライバ回路自体のダイナミックレンジを変更することなく、また電気光学素子のパラメータ（例えばチャネル長など）を変更することなく、当該電気光学素子に対して、過大にならない適切な量の電流を与えることができる。また、閾値保持用コンデンサを適宜の位置に設けることで、画素回路の配置位置によって生じるＩＲドロップに対して電圧の追随効果が得られるため、ＩＲドロップによる輝度差を低減することができ、表示品位の低下を抑制することができる。

　さらに画素回路の回路面積を従来よりも増加させないようにすることができ、またダイナミックレンジの大きい（一般的な）データドライバ回路を使用することにより、データ電位の誤差をより小さくすることができるので、データドライバ回路における出力偏差により生じる画素の輝度ばらつきを抑制することができる。さらに、駆動用トランジスタの大きさを変更することなく、電気光学素子をより微少な電流量で制御することができ、設計条件や製造プロセス等を変更する必要がないので設計自由度をより高めることができる。

　上記本発明の第２の局面によれば、第１の書き込み制御トランジスタにより初期化がなされるので、初期化電位を変化させる必要が無く、電源回路の負荷を減らすことができ、また発光制御トランジスタにより電気光学素子に対する点灯・非点灯が制御されるので、電源電位を変化させる必要が無く、電源回路の負荷を減らすことができる。

　上記本発明の第３の局面によれば、データ保持用コンデンサの他端が電源線に接続されるので、発光期間中における電源線の電位変動に対して、駆動用トランジスタのゲート電位は電源線の電位変動に対して或る程度追随して変化することになる。この点でも、ＩＲドロップに対して電圧の追随効果が得られるため、ＩＲドロップによる輝度差を低減することができ、表示品位の低下を抑制することができる。

　上記本発明の第４の局面によれば、データ保持用コンデンサの他端が初期化電源線に接続されるので、書き込み期間における電源線の電位変動の影響を全く受けないようにすることができる。

　上記本発明の第５の局面によれば、上記本発明の第１の局面と同様の効果が得られるほか、閾値保持用コンデンサの接続関係を適宜に設定することにより、画素回路の配置位置によって生じるＩＲドロップによる輝度差を大きく低減することができ、表示品位の低下を抑制することができる。

　上記本発明の第６の局面によれば、発光期間中に保持容量として機能する閾値保持用コンデンサの他端が電源線に接続されるので、発光期間中における電源線の電位変動に対して、駆動用トランジスタのゲート電位は電源線の電位変動に対して所定の割合で追随して変化することになる。この割合は、ｃ１がｃ２に対して小さいほど大きくなる（電源線の電位変動に追随しやすくなる）。このようにＩＲドロップに対して大きな追随効果が得られるため、ＩＲドロップによる輝度差を低減することができ、表示品位の低下を抑制することができる。

　上記本発明の第７の局面によれば、発光期間中に保持容量として機能する閾値保持用コンデンサの他端が初期化電源線に接続されるので、書き込み時における電源線の電位変動に対して、完全に影響を受けなくなる。この点で、ＩＲドロップによる輝度差を低減することができ、表示品位の低下を抑制することができる。

　上記本発明の第８の局面によれば、上記本発明の第１の局面と同様の効果が得られるほか、初期化動作が不要になるため、初期化制御のための配線や制御用トランジスタを省略することができる。

　上記本発明の第９の局面によれば、上記本発明の第１の局面における画素回路を備える表示装置によって、上記本発明の第１の局面と同様の効果を奏することができる。

　上記本発明の第１０から第１３までの局面によれば、上記本発明の第１、第２、第５、および第８の局面における画素回路を同様に制御する方法により、上記本発明の第１、第２、第５、および第８の局面と同様の効果を奏することができる。

本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。上記実施形態における画素回路の回路図である。上記実施形態における画素回路の駆動方法を示すタイミングチャートである。上記実施形態の第１の変形例における画素回路の回路図である。上記実施形態の第２の変形例において、各色を発する画素回路に流れる画素電流と階調との関係を示す図である。本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。上記実施形態における画素回路の回路図である。上記実施形態における画素回路の駆動方法を示すタイミングチャートである。上記実施形態の第１の変形例における画素回路の回路図である。上記実施形態の第２の変形例における画素回路の回路図である。本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。上記実施形態における画素回路の回路図である。本発明の第４の実施形態に係る表示装置の構成を示すブロック図である。上記実施形態における画素回路の回路図である。上記実施形態における画素回路の駆動方法を示すタイミングチャートである。上記実施形態における電源線ＶＰｉの接続形態を示す図である。上記実施形態における各行の画素回路の動作を示す図である。上記実施形態における電源線ＶＰｉの接続形態の別例を示す図である。上記実施形態における電源線ＶＰｉの接続形態のさらなる別例を示す図である。従来の表示装置に含まれる画素回路９１の回路図である。従来の表示装置に含まれる画素回路９２の回路図である。従来の表示装置に含まれる画素回路９３の回路図である。従来の表示装置に含まれる画素回路９４の回路図である。従来の表示装置に含まれる画素回路９５の回路図である。

　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。図１に示す表示装置１１０は、表示制御回路１、ゲートドライバ回路２、データドライバ回路３、電源制御回路４、および（ｍ×ｎ）個の画素回路１０を備えた有機ＥＬディスプレイである。以下、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。

　表示装置１１０には、互いに並行なｎ本の走査信号線Ｇｉおよびこれに直交する互いに並行なｍ本のデータ線Ｓｊが設けられる。なお、図中では省略されているが、後述する初期化制御のための走査信号線Ｇ０がさらに設けられている。（ｍ×ｎ）個の画素回路１０は、走査信号線Ｇｉとデータ線Ｓｊの各交差点に対応してマトリクス状に配置されており、表示画像を構成する各色の画素を表示する。また、走査信号線Ｇｉと並行に、ｎ本の制御線Ｅｉが設けられ、データ線Ｓｊと並行に、２本の配線を１組としたｎ組の電源線ＶＰｉが設けられる。さらに、電源制御回路４と電源線ＶＰｉを接続するための電流供給用幹配線である共通電源線９が設けられる。この共通電源線９は、後述する２つの電位を与える２つの配線からなる。走査信号線Ｇｉおよび制御線Ｅｉは、ゲートドライバ回路２に接続され、データ線Ｓｊは、データドライバ回路３に接続される。電源線ＶＰｉは、後述する２つの電位を与える２つの配線からなり、対応する共通電源線９を介して電源制御回路４に接続される。画素回路１０には、図示しない共通電極により共通電位Ｖｃｏｍが供給される。なお、ここでは２本１組の電源線ＶＰｉの一端が２本１組の共通電源線９に接続される構成であるが、その両端（または３つ以上の接続点）でそれぞれ接続される構成であってもよい。

　表示制御回路１は、ゲートドライバ回路２、データドライバ回路３、および電源制御回路４に対して制御信号を出力する。より詳細には、表示制御回路１は、ゲートドライバ回路２に対してタイミング信号ＯＥ、スタートパルスＹＩおよびクロックＹＣＫを出力し、データドライバ回路３に対してスタートパルスＳＰ、クロックＣＬＫ、表示データＤＡおよびラッチパルスＬＰを出力し、電源制御回路４に対して制御信号ＣＳを出力する。

　ゲートドライバ回路２は、シフトレジスタ回路、論理演算回路、およびバッファ（いずれも図示せず）を含んでいる。シフトレジスタ回路は、クロックＹＣＫに同期してスタートパルスＹＩを順次転送する。論理演算回路は、シフトレジスタ回路の各段から出力されたパルスとタイミング信号ＯＥとの間で論理演算を行う。論理演算回路の出力は、バッファを経由して、対応する走査信号線Ｇｉおよび制御線Ｅｉに与えられる。走査信号線Ｇｉにはｍ個の画素回路１０が接続されており、画素回路１０は走査信号線Ｇｉを用いてｍ個ずつ一括して選択される。

　データドライバ回路３は、ｍビットのシフトレジスタ５、レジスタ６、ラッチ回路７、およびｍ個のＤ／Ａ変換器８を含んでいる。シフトレジスタ５は、縦続接続されたｍ個のレジスタを有し、初段のレジスタに供給されたスタートパルスＳＰをクロックＣＬＫに同期して転送し、各段のレジスタからタイミングパルスＤＬＰを出力する。タイミングパルスＤＬＰの出力タイミングに合わせて、レジスタ６には表示データＤＡが供給される。レジスタ６は、タイミングパルスＤＬＰに従い、表示データＤＡを記憶する。レジスタ６に１行分の表示データＤＡが記憶されると、表示制御回路１はラッチ回路７に対してラッチパルスＬＰを出力する。ラッチ回路７は、ラッチパルスＬＰを受け取ると、レジスタ６に記憶された表示データを保持する。Ｄ／Ａ変換器８は、データ線Ｓｊに対応して設けられる。Ｄ／Ａ変換器８は、ラッチ回路７に保持された表示データをアナログ電圧に変換し、得られたアナログ電圧をデータ線Ｓｊに印加する。

　電源制御回路４は、制御信号ＣＳに基づき、２本の配線からなる共通電源線９のうちの一方の配線に電源電位ＶＤＤを、他方の配線に初期化電位Ｖｉｎｉをそれぞれ印加する。図１に示すように、電源線ＶＰｉは、共通電源線９に接続されるので、電源線ＶＰｉの配線の一方は電源電位となり、他方は初期化電位となる。

　図２は、画素回路１０の回路図である。図２に示すように、画素回路１０は、第１から第６までのＴＦＴ１１～１６と、有機ＥＬ素子１７と、データ保持用コンデンサ１８と、閾値保持用コンデンサ１９とを含んでいる。第１から第６までのＴＦＴ１１～１６は、いずれもｐチャネル型トランジスタである。なお、これらを全てｎチャネル型トランジスタにより構成してもよいし、場合により併せて使用する構成であってもよい。

　例えば、ｎチャネル型トランジスタにより構成する場合には、各ＴＦＴやコンデンサの接続関係を変更することなく、電源電位や制御線のレベル等を反転することにより、同様の動作を容易に実現することができる。以下の実施形態でも同様であるが、この点については下記の説明に代えてその説明を省略する。

　第１から第６までのＴＦＴ１１～１６は、それぞれ、初期化制御トランジスタ、書き込み制御トランジスタ、駆動用トランジスタ、および発光制御トランジスタとして機能する。なお、これらの機能は主たる機能を説明するためのものであって、その他の機能を有していてもよい。これらの機能の内容については後述する。また、有機ＥＬ素子１７は、電気光学素子として機能する。

　なお、本明細書において、電気光学素子とは、有機ＥＬ素子の他、ＦＥＤ（Field Emission Display）、ＬＥＤ、電荷駆動素子、液晶、Ｅインク（Electronic Ink）など、電気を与えることにより光学的な特性が変化する全ての素子をいうものとする。また、以下では電気光学素子として有機ＥＬ素子を例示するが、電流量に応じて発光量が制御される発光素子であれば同様の説明が可能である。

　図２に示すように、画素回路１０は、２本の走査信号線Ｇｉ，Ｇ（ｉ－１）、制御線Ｅｉ、データ線Ｓｊ、２本１組の電源線ＶＰｊ、および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ１１のソース端子は、ＴＦＴ１３の一方の導通端子およびＴＦＴ１５の一方の導通端子に接続され、ＴＦＴ１１のドレイン端子は、ＴＦＴ１２の一方の導通端子およびＴＦＴ１４の一方の導通端子に接続される。

　ＴＦＴ１３の他方の導通端子は、電源線ＶＰｊのうち電源電位ＶＤＤを与える配線に接続される。ＴＦＴ１５の他方の導通端子は、データ線Ｓｊに接続される。ＴＦＴ１４の他方の導通端子は、有機ＥＬ素子１７のアノード端子に接続される。

　また、ＴＦＴ１２の一方の導通端子は、ＴＦＴ１１のゲート端子（制御端子）に接続され、ＴＦＴ１２の他方の導通端子は、ＴＦＴ１１のドレイン端子に接続される。このように接続されることにより、ＴＦＴ１１のダイオード接続が可能になる。

　さらにＴＦＴ１６の一方の導通端子は、ＴＦＴ１６の他方の導通端子は、ＴＦＴ１１のゲート端子に接続される。データ保持用コンデンサ１８の一端もこのＴＦＴ１１のゲート端子に接続され、他端は、電源線ＶＰｊのうち電源電位ＶＤＤを与える配線に接続される。さらに、閾値保持用コンデンサ１９は、ＴＦＴ１１のソース端子とゲート端子との間に設けられる。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。

　走査信号線Ｇｉには、ＴＦＴ１２，１５のゲート端子（制御端子）がそれぞれ接続される。これらのＴＦＴ１２，１５は、書き込み制御トランジスタとして機能する。走査信号線Ｇ（ｉ－１）には、ＴＦＴ１６のゲート端子（制御端子）が接続される。このＴＦＴ１６は、初期化制御トランジスタとして機能する。制御線Ｅｉには、ＴＦＴ１３，１４のゲート端子（制御端子）がそれぞれ接続される。これらのＴＦＴ１３，１４は、発光制御トランジスタとして機能する。

　図３は、画素回路１０の駆動方法を示すタイミングチャートである。時刻ｔ１より前では、走査信号線Ｇ（ｉ－１），Ｇｉの電位はハイレベル、すなわち非アクティブであり、制御線Ｅｉの電位はローレベル、すなわちアクティブである。時刻ｔ１の直前に制御線Ｅｉの電位が非アクティブとなって前フレームで発光が停止され、時刻ｔ１において、走査信号線Ｇ（ｉ－１）がアクティブとなることにより、ＴＦＴ１１のゲート端子と電源線ＶＰｊのうち初期化電位Ｖｉｎｉを与える配線とが導通され、データ保持用コンデンサ１８の一端（および駆動用トランジスタとして機能するＴＦＴ１１のゲート端子）に、初期化電位Ｖｉｎｉが書き込まれる。以上の動作は、初期化動作と呼ばれる。

　時刻ｔ２において、走査信号線Ｇ（ｉ－１）が非アクティブとなり、走査信号線Ｇｉがアクティブとなることにより、ＴＦＴ１２，１５がオンされる。また、データ線Ｓｊの電位は表示データに応じた電位となる。以下、この電位を「データ電位Ｖｄａｔａ」と呼ぶ。このため、ＴＦＴ１１のソース端子の位置に図示されているノードＢの電位は、ＴＦＴ１１がダイオード接続されることによって、Ｖｄａｔａ＋Ｖｔｈ（ＶｔｈはＴＦＴ１１の閾値電圧）まで変化し、当該電圧で安定する。なお、このときはＴＦＴ１４がオフされているため、有機ＥＬ素子１７に電流は流れない。

　時刻ｔ３において、走査信号線Ｇｉが非アクティブとなることにより、ＴＦＴ１２，１５がオフされ、閾値保持用コンデンサ１９は上記閾値電圧Ｖｔｈを保持し、データ保持用コンデンサ１８は、他端を電源電位ＶＤＤに接続されているため、（Ｖｄａｔａ＋Ｖｔｈ－ＶＤＤ）の電圧を保持する。以上の動作は、書き込み動作と呼ばれる。

　ここで、データ保持用コンデンサ１８の容量値をｃ１とし、閾値保持用コンデンサ１９の容量値をｃ２とするとき、データ保持用コンデンサ１８の蓄積電荷Ｑ１および閾値保持用コンデンサ１９の蓄積電荷Ｑ２は、それぞれ次式（１）および次式（２）のように表される。
　　Ｑ１＝ｃ１×（Ｖｄａｔａ＋Ｖｔｈ－ＶＤＤ）　…（１）
　　Ｑ２＝ｃ２×Ｖｔｈ　　　　　　　　　　　　　…（２）

　時刻ｔ４において、制御線Ｅｉがアクティブとなると、ＴＦＴ１３，１４がオンされる。そのことにより有機ＥＬ素子１７に電流が流れ、発光が開始される。このとき、ノードＢの電位は、電源電位ＶＤＤとなり、かつデータ保持用コンデンサ１８および閾値保持用コンデンサ１９の両端子間の電圧（すなわち、図示されるノードＡとノードＢとの間の電位差）は等しくなる。以下この電圧をＶｇｓとする。そして、書き込み期間が終了した後、各ＴＦＴの接続関係よりノードＡから逃げる電荷はないことが明らかであるため、電荷の再分配がなされ、データ保持用コンデンサ１８と閾値保持用コンデンサ１９との総蓄積電荷（Ｑ１＋Ｑ２）は保存される。したがって、上記電圧Ｖｇｓは次式（３）のように表される。
　Ｖｇｓ＝（ｃ１×（Ｖｄａｔａ＋Ｖｔｈ－ＶＤＤ）＋ｃ２×Ｖｔｈ）／（ｃ１＋ｃ２）
　　　　＝ｃ１／（ｃ１＋ｃ２）×（Ｖｄａｔａ－ＶＤＤ）＋Ｖｔｈ　…（３）

　以上のような発光期間（時刻ｔ４～）において、電源電位ＶＤＤはＴＦＴ１１を飽和領域で動作させる値となっているため、発光期間においてＴＦＴ１１を流れる電流Ｉは、チャネル長変調効果を無視すれば、次式（４）で与えられる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ（Ｖｇｓ－Ｖｔｈ）² …（４）
　ただし、上式（４）において、Ｗはゲート幅、Ｌはゲート長、μはキャリア移動度、Ｃｏｘはゲート酸化膜容量である。

　そして、上式（３）および上式（４）から、次式（５）が導かれる。
　　Ｉ＝１／２・Ｗ／Ｌ・μ・Ｃｏｘ・Ｋ² ・（Ｖｄａｔａ－ＶＤＤ）² …（５）
　ただし、上式（５）において、Ｋ＝ｃ１／（ｃ１＋ｃ２）とする。

　上式（５）に示す電流Ｉは、データ電位Ｖｄａｔａに応じて変化するが、ＴＦＴ１１の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈがばらつく場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、有機ＥＬ素子１７にデータ電位Ｖｄａｔａに応じた電流を流し、有機ＥＬ素子１７を所望の輝度で発光させることができる。

　ここで、ｐチャネル型であるＴＦＴ１１のオーバードライブ電圧Ｖｏｖは、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓから閾値電圧Ｖｔｈを差し引いた値として定義されるため、次式（６）のように表すことができる。
　　Ｖｏｖ＝Ｖｇｓ－Ｖｔｈ＝ｃ１／（ｃ１＋ｃ２）×（Ｖｄａｔａ－ＶＤＤ）…（６）

　したがって、上式（６）を上式（５）に適用すればわかるように、発光期間においてＴＦＴ１１を流れる電流Ｉは、オーバードライブ電圧Ｖｏｖの二乗に比例する。したがって、以下では、有機ＥＬ素子１７にデータ電位Ｖｄａｔａに応じた電流を流すことを、オーバードライブ電圧Ｖｏｖに応じた電流を流す、とも便宜上説明する。

　以上のように、制御線Ｅｉの電位がアクティブの間、有機ＥＬ素子１７に電流が流れ続けるため、ｉ行目の画素回路１０は与えられたデータ電位に応じた輝度で点灯する。このとき（ｉ＋１）行目以降の画素回路１０は、書き込み期間中である場合がある。すなわち、ある画素回路が書き込み期間中に、それより前の行の画素回路は点灯している。そのため、電源電位ＶＤＤは電圧降下（いわゆるＩＲドロップ）を生じていることがあり、電源電位ＶＤＤの変化は、オーバードライブ電圧Ｖｏｖを変化させるため、画素回路の配置位置によって輝度差が生じる可能性がある。

　ここで、前述した図２０に示される従来の画素回路９１のように、閾値保持用コンデンサ１９が設けられていない場合（すなわちＣ２＝０の場合）、当該画素回路９１に含まれるＴＦＴ１１のオーバードライブ電圧Ｖｏｖは、（Ｖｄａｔａ－ＶＤＤ）となる。したがって、本実施形態の画素回路１０に含まれるＴＦＴ１１の上記オーバードライブ電圧Ｖｏｖと従来の場合と比較すると、本実施形態の構成では、従来の場合に比べて電源電位ＶＤＤの変化によるオーバードライブ電圧Ｖｏｖの変化をｃ１／（ｃ１＋ｃ２）に抑制することができる。このことにより、画素回路の配置位置によって生じるＩＲドロップによる輝度差を低減することができるため、表示品位の低下を抑制することができる。

　また、上述したように、発光期間において、データ保持用コンデンサ１８および閾値保持用コンデンサ１９は、その電荷が合計されるため、これらはともに保持容量として機能する。このことから、データ保持用コンデンサ１８を従来の場合よりも大きくすることなく、保持容量を増加させることができる。また、従来のデータ保持用コンデンサ１８における容量値と等しくなるよう、データ保持用コンデンサ１８および閾値保持用コンデンサ１９の合成容量値を設定すれば、従来の画素回路と同一の面積で同一の保持容量を形成することができるので、閾値保持用コンデンサ１９を新たに設けるにもかかわらず、画素回路の回路面積を増加させないようにすることができる。

　さらに、有機ＥＬ素子１７の（電流量に比例する）発光輝度を規定するために必要なデータ電位Ｖｄａｔａのダイナミックレンジ（最大値と最小値との差）を、従来の場合に比べてｃ１／（ｃ１＋ｃ２）だけ小さくすることができる。例えば、ｃ１に対するｃ２の比率が１の場合、４Ｖのダイナミックレンジを有するデータドライバ回路３で駆動すると、画素回路に印加されるオーバードライブ電圧Ｖｏｖのダイナミックレンジは２Ｖとなる。そのため、例えば４Ｖのダイナミックレンジでは有機ＥＬ素子１７に流すべき電流量として大きすぎる場合にも、データドライバ回路３のダイナミックレンジを変更することなく、有機ＥＬ素子１７に対して過大にならない適切な量の電流を与えることができる。

　このことは、一般的なデータドライバ回路３を使用する場合、一般的な有機ＥＬ素子を駆動すると電流量が大きすぎることが多く、より微少な電流量で制御することが好ましい場合が多いため、実用的な効果が大きい。

　また、データドライバ回路３における出力偏差により生じるデータ電位の誤差は、ダイナミックレンジが小さくなるのに比例して必ずしも小さくなるわけではなく、一般的にはダイナミックレンジが大きいものほど、階調あたりの誤差の割合は相対的に小さくなる。したがって、ダイナミックレンジの大きい（一般的な）データドライバ回路３を使用することにより、データ電位の誤差をより小さくすることができる。このことにより、データドライバ回路３における出力偏差により生じる画素の輝度ばらつきを抑制することができる。

　さらに、データドライバ回路３のダイナミックレンジを大きく保ちつつ、有機ＥＬ素子を駆動すると電流量を小さくするためには、有機ＥＬ素子を駆動するＴＦＴ１１のチャネル長Ｌを大きくする方法も考えられる。しかし、開口率が高く高精細な表示装置が求められる近年では、画素回路の面積はより小さい方が好ましい。そのため、ＴＦＴ１１のチャネル長Ｌを大きくすることは好ましくない。本実施形態では、このようなＴＦＴ１１の大きさを変更することなく、有機ＥＬ素子をより微少な電流量で制御することができる。

　さらにまた、このように画素回路に含まれるＴＦＴの構成を変更すると、移動度の調整が必要になるなど、設計条件や製造プロセス等を変更する必要が生じる。本実施形態では、従来の実施形態と同様の構成を有するＴＦＴ１１を使用することができるので、設計自由度をより高めることができる。

　（第１の実施形態に対する第１の変形例）
　次に、図２に示す画素回路１０の構成に対する変形例を、図４を参照して説明する。図４に示す画素回路１０ａは、画素回路１０と同一の構成要素である、第１から第６までのＴＦＴ１１～１６と、有機ＥＬ素子１７と、データ保持用コンデンサ１８と、閾値保持用コンデンサ１９とを含んでいる。

　ここで、データ保持用コンデンサ１８の一端は、図２に示す場合と同様にＴＦＴ１１のゲート端子に接続されるが、図２に示す場合とは異なり、データ保持用コンデンサ１８の他端は、電源線ＶＰｊのうち初期化電位Ｖｉｎｉを与える配線に接続される。

　また、この図４に示す画素回路１０ａは、第１の実施形態における画素回路１０と同一の態様で駆動されるが、書き込み期間において、データ保持用コンデンサ１８は、他端を電源電位ＶＤＤではなく初期化電位Ｖｉｎｉに接続されているため、（Ｖｄａｔａ＋Ｖｔｈ－Ｖｉｎｉ）の電圧を保持することになる。

　このため、第１の実施形態の場合とは異なり、ＴＦＴ１１のゲート端子における電位は、電源電位ＶＤＤの変更の影響を受けない。したがって、他の画素回路が点灯することにより電源電位ＶＤＤが降下（ＩＲドロップ）しても、画素回路の輝度に影響が生じない。よって、より高品位の表示を行うことができる。なお、上記初期化電位Ｖｉｎｉ以外に与えられる固定電位がある場合には、上記初期化電位Ｖｉｎｉに代えて使用してもよい。

　このようにデータ保持用コンデンサ１８の他端を固定電位点に接続しなければデータ電位を保持できない。このことは、後述するように閾値保持用コンデンサ１９についても同様であり、この点で日本特開２００７－７９５８０号公報に記載されている、図２４に示す画素回路９５の補助コンデンサＣａｕｘとはその機能を異にする。図２４に示されるように、この補助コンデンサＣａｕｘの一端は、コンデンサ１８と同様、ＴＦＴ１１の制御端子に接続されているが、他端は、電位が変化する走査信号線Ｇｉに接続される。したがって、閾値コンデンサ１９とは全く機能を異にするものであり、この補助コンデンサＣａｕｘによって閾値コンデンサ１９と同様の効果が得られるものではない。

　（第１の実施形態に対する第２の変形例）
　上記第１の実施形態では、全ての画素回路１０において閾値保持用コンデンサ１９が設けられる構成であるが、図１に示す赤色（Ｒ）を発する画素回路のみが閾値保持用コンデンサ１９を設けられ、緑色（Ｇ）を発する画素回路および青色（Ｂ）を発する画素回路には閾値保持用コンデンサ１９が設けられない構成であってもよい。

　この場合には、赤色（Ｒ）を発する画素回路のみが上記第１の実施形態における効果を有することになり、緑色（Ｇ）および青色（Ｂ）を発する画素回路にはその効果が及ばない。この構成により表示装置全体として上記効果が得られるのは、赤色（Ｒ）を発する画素回路における赤色を発する有機ＥＬ素子の発光効率が一般的に高いことによる。

　すなわち、現在一般的に使用される有機ＥＬ素子における赤色発光材料は、緑色発光材料および青色発光材料よりも発光効率が高いため、大きな電流を流すと他の色の発光材料よりも発光輝度が大きくなり、表示画像のホワイトバランス（色バランス）が異常になる。そのため、より適切な微弱電流が流れるように、赤色（Ｒ）を発する画素回路に閾値保持用コンデンサ１９を設け、このことにより駆動用トランジスタのゲート端子に与えられる電圧のダイナミックレンジを結果的にｃ１／（ｃ１＋ｃ２）だけ小さくする。よって、データドライバ回路３自体のダイナミックレンジを（色毎に）変更することなく、赤色を発する有機ＥＬ素子１７に対して過大にならない適切な量の電流を与えることができる。

　また、現在一般的に使用される有機ＥＬ素子における緑色発光材料は、青色発光材料よりも発光効率が高い。したがって、上記と同様に、より微弱な電流が流れるよう、赤色（Ｒ）を発する画素回路だけではなく、緑色（Ｇ）を発する画素回路にも閾値保持用コンデンサ１９を設けることにより、上記ダイナミックレンジを結果的にｃ１／（ｃ１＋ｃ２）だけ小さくする構成も考えられる。この構成においても、データドライバ回路３自体のダイナミックレンジを（色毎に）変更することなく、赤色および緑色を発する有機ＥＬ素子１７に対して過大にならない適切な量の電流を与えることができる。

　さらに、現在一般的に使用される有機ＥＬ素子における青色発光材料は、各色のうちで最も発光効率が低いが、一般的なデータドライバ回路３のダイナミックレンジが大きすぎる場合、または電源電位の（ＩＲドロップによる）低下の影響を低減するため、上記と同様に青色（Ｂ）を発する画素回路にも閾値保持用コンデンサ１９を設ける構成であってもよい。

　ここで、上記各色の画素回路におけるｃ１／（ｃ１＋ｃ２）の値を適宜に調整すると、データドライバ回路３のダイナミックレンジを各色用に変更する必要がなくなる。このとき、各色の画素回路におけるデータ保持用コンデンサ１８に対する閾値保持用コンデンサ１９の比率（ｃ１／ｃ２）は、赤色（Ｒ）を発する画素回路において最も小さくなり、青色（Ｒ）を発する画素回路において最も大きくなる。

　また、各色の画素回路における上記比率のうち、青色（Ｂ）を発する画素回路における上記比率を最も大きくする、すなわち典型的には青色（Ｂ）を発する画素回路に閾値保持用コンデンサ１９を設けない構成（すなわちｃ２＝０）であれば、上記比率の設定が容易になる。以下、図５を参照して具体的な数値を用いて説明する。

　図５は、各色の画素回路における好適な画素電流と階調との関係を示す図である。この図５に示される状態では、各色の画素回路における発光輝度が好適に調整され、ホワイトバランスがとれている状態となっている。このときの各色の画素電流の比は、次式（７）のように表される。
　　Ｒ：Ｇ：Ｂ＝１：２：４　…（７）

　ここで、青色（Ｂ）を発する画素回路におけるダイナミックレンジに相当する最小階調値から最大階調値までの電圧範囲である階調電圧振幅値を４Ｖとすると、上式（５）を参照すれば分かるように、青色（Ｂ）を発する画素回路における階調電圧振幅値は約２．８Ｖとなり、赤色（Ｒ）を発する画素回路における階調電圧振幅値は２Ｖとなる。このようなダイナミックレンジを実現するための各色の画素回路における上記比率は、青色（Ｂ）を発する画素回路に閾値保持用コンデンサ１９を設けない構成（すなわちｃ２＝０）であれば、各色の画素回路におけるデータ保持用コンデンサ１８の容量を１とすると、赤色（Ｒ）を発する画素回路におけるデータ保持用コンデンサ１８の容量を１に、緑色（Ｇ）を発する画素回路におけるデータ保持用コンデンサ１８の容量を約０．４１に設定すればよい。そうすれば、全ての画素回路における階調電圧振幅値を４Ｖに固定したままで、すなわちデータドライバ回路３のダイナミックレンジを４Ｖから変更することなく、各色の画素回路における画素電流を好適に設定することが簡単にできる。

　また、上記比率を維持しつつ、または上記比率は考慮せずに、各色の画素回路におけるデータ保持用コンデンサ１８と閾値保持用コンデンサ１９との合成容量値（ｃ１＋ｃ２）を以下のように設定する構成が考えられる。

　まず、各色の画素回路における上記合成容量値（ｃ１＋ｃ２）が全て等しくなるように構成することが考えられる。そうすれば、各画素回路において容量素子が占めるレイアウト面積を同一にしたままで、上記ダイナミックレンジを自由に設定することが可能になる。

　また、赤色（Ｒ）の画素回路における上記合成容量値（ｃ１＋ｃ２）を、緑色（Ｒ）の画素回路における上記合成容量値（ｃ１＋ｃ２）をよりも小さく設定し、かつ緑色（Ｇ）の画素回路における上記合成容量値（ｃ１＋ｃ２）を、青色（Ｂ）の画素回路における上記合成容量値（ｃ１＋ｃ２）をよりも小さく設定する構成が考えられる。一般的に、各色の画素回路に使用される有機ＥＬ素子の寿命は、青色（Ｂ）が最も短く、赤色（Ｒ）が最も長い。したがって、素子寿命を長く保つために当該有機ＥＬ素子に流れる電流の電流密度を小さくすることが好ましく、そのためには、当該素子部分すなわち発光部分のレイアウト面積を大きくとる（開口率を大きくする）構成が好適である。そこで、上記のように合成容量値を設定すれば、寿命が短い有機ＥＬ素子を含む画素回路ほど容量素子が占めるレイアウト面積が小さくなるため、発光部分のレイアウト面積を大きくとることが可能になる。

　さらに上記比率を考慮すると、赤色（Ｒ）の画素回路における上記合成容量値（ｃ１＋ｃ２）を、緑色（Ｒ）の画素回路における上記合成容量値（ｃ１＋ｃ２）をよりも大きく設定し、かつ緑色（Ｇ）の画素回路における上記合成容量値（ｃ１＋ｃ２）を、青色（Ｂ）の画素回路における上記合成容量値（ｃ１＋ｃ２）をよりも大きく設定する構成も考えられる。このように設定すれば、階調ズレやフリッカの発生を防止することが可能となる。すなわち、上記のようにダイナミックレンジを考慮した比率になるよう、データ保持用コンデンサ１８および閾値保持用コンデンサ１９の容量を設定すると、発光期間においてこれらのコンデンサにより保持される電荷は、赤色（Ｒ）の画素回路が最も小さくなり、青色（Ｂ）の画素回路が最も大きくなる。この保持電荷が小さくなるほど、保持電荷に対するＴＦＴ１２，１６におけるリーク電流による影響が大きくなるため、表示階調エラーやフリッカなどを発生させることがある。そこで、各色の画素回路における合成容量値（ｃ１＋ｃ２）を上記のように設定すれば、これらのコンデンサにより保持される電荷が最も小さい赤色（Ｒ）の画素回路および次に小さい緑色（Ｇ）の画素回路における上記影響が排除または低減される。

　以上の画素回路により表示される原色は、赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）であるものとして説明したが、その他の原色であってもよい。また、上記のように、赤色を発光する有機ＥＬ素子の効率が最も高く、青色を発光する有機ＥＬ素子の効率が最も低いことを前提に上記比率または上記合成容量について説明したが、新しい材料が開発されることなどにより、各色の有機ＥＬ素子における上記効率や特性等が変更される場合には、その内容に応じて、上記原色を適宜変更してもよい。

　さらに、上記画素回路は、赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）の他、白色（Ｗ）を発するものが含まれていてもよい。このような画素構成では通常全ての画素回路に白色の発光素子が含まれ、各ＲＧＢ色を発するためのカラーフィルタが設けられる構成が多い。この構成では、白色（Ｗ）の画素回路のみがカラーフィルタを設けられないので、白色（Ｗ）の画素回路が最も発光効率が高い。したがって、白色（Ｗ）の画素回路における上記比率を、他の画素回路（例えば赤色の画素回路）における上記比率よりも小さくすることが好ましい。そうすれば、データドライバ回路３のダイナミックレンジを変更することなく、各色の画素回路における画素電流を好適に設定することが簡単にできる。

　さらにまた、上記画素回路は、赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）の他、黄色（Ｙ）を発するものが含まれていてもよい。この黄色（Ｙ）を発するための有機ＥＬ素子の発光効率は、現状では緑色（Ｇ）を発するための有機ＥＬ素子と類似している。そこで、黄色（Ｙ）を発するための有機ＥＬ素子における上記比率を、赤色（Ｒ）を発する画素回路における上記比率よりも大きく、かつ青色（Ｒ）を発する画素回路における上記比率よりも小さく設定する。そうすれば、データドライバ回路３のダイナミックレンジを変更することなく、各色の画素回路における画素電流を好適に設定することが簡単にできる。なお以上は第１の実施形態の変形例として説明したが、その他の実施形態およびその変形例等においても同様の構成によって同様の効果を得ることができる。

　（第２の実施形態）
　図６は、本発明の第２の実施形態に係る表示装置の構成を示すブロック図である。図６に示す表示装置１２０は、図１に示す表示装置１１０とほぼ同様の構成であるが、画素回路２０の構成が画素回路１０の構成とは異なり、またｎ本の制御線Ｅｉと平行に、ｎ本の初期化制御線Ｉｉが設けられる点が異なる。これらの初期化制御線Ｉｉには、ゲートドライバ回路２から出力される初期化信号が与えられる。

　図７は、画素回路２０の回路図である。図７に示すように、画素回路２０は、第１から第６までのＴＦＴ２１～２６と、有機ＥＬ素子１７と、データ保持用コンデンサ２８と、閾値保持用コンデンサ２９とを含んでいる。第１から第６までのＴＦＴ２１～２６は、いずれもｐチャネル型トランジスタである。なお、これらを全てｎチャネル型トランジスタにより構成してもよいし、場合により併せて使用する構成であってもよい。

　図７に示すように、画素回路２０は、走査信号線Ｇｉ、制御線Ｅｉ、初期化制御線Ｉｉ、データ線Ｓｊ、２本１組の電源線ＶＰｊ、および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ２２のソース端子は、電源線ＶＰｊのうち電源電位ＶＤＤを与える配線に接続され、ＴＦＴ２２のドレイン端子は、ＴＦＴ２３の一方の導通端子に接続される。このＴＦＴ２３の他方の導通端子は、ＴＦＴ２２のゲート端子に接続される。このように接続されることにより、ＴＦＴ２２のダイオード接続が可能になる。

　また、ＴＦＴ２５の一方の導通端子は、ＴＦＴ２２のドレイン端子に接続され、ＴＦＴ２５の他方の導通端子は、有機ＥＬ素子１７のアノード端子に接続される。

　さらに、ＴＦＴ２１の一方の導通端子は、データ線Ｓｊに接続され、他方の導通端子はデータ保持用コンデンサ２８の一端に接続される。ＴＦＴ２４の一方の導通端子およびＴＦＴ２６の一方の導通端子は、ともに電源線ＶＰｊのうち初期化電位Ｖｉｎｉを与える配線に接続される。ＴＦＴ２４の一方の導通端子は、データ保持用コンデンサ２８の他端に接続され、ＴＦＴ２６の他方の導通端子は、データ保持用コンデンサ２８の一端に接続される。

　このデータ保持用コンデンサ２８の他端はＴＦＴ２２のゲート端子に接続されている。また、閾値保持用コンデンサ２９は、ＴＦＴ２２のソース端子とゲート端子との間に設けられる。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。

　走査信号線Ｇｉには、ＴＦＴ２１，２３のゲート端子がそれぞれ接続される。これらのＴＦＴ２１，２３は、書き込み制御トランジスタとして機能する。初期化制御線Ｉｉには、ＴＦＴ２４のゲート端子が接続される。このＴＦＴ２４は、初期化制御トランジスタとして機能する。制御線Ｅｉには、ＴＦＴ２５，２６のゲート端子がそれぞれ接続される。これらのＴＦＴ２５，２６は、発光制御トランジスタとして機能する。また、ＴＦＴ２６は、発光時に初期化電位Ｖｉｎｉ（または後述するように電源電位ＶＤＤ）などの固定電位をデータ保持用コンデンサ２８の一端に与えるので、固定電位供給用トランジスタとしても機能する。

　図８は、画素回路２０の駆動方法を示すタイミングチャートである。図８に示す波形は、図３に示す走査信号線Ｇｉおよび制御線Ｅｉの電位と同様であるが、初期化制御線Ｉｉの電位変化を示す波形は、走査信号線Ｇ（ｉ－１）の電位変化を示す波形とはやや異なる。

　すなわち時刻ｔ２２において、走査信号線Ｇｉがアクティブとなるとき、走査信号線Ｇ（ｉ－１）は非アクティブとなるが、初期化制御線Ｉｉはアクティブのままである。したがって、時刻ｔ２１において、初期化制御線Ｉｉがアクティブとなることにより、ＴＦＴ２２のゲート端子と電源線ＶＰｊのうち初期化電位Ｖｉｎｉを与える配線とが導通され、データ保持用コンデンサ２８に、初期化電位Ｖｉｎｉが書き込まれたのち（初期化動作）、時刻ｔ２２においても初期化動作は継続中である。なお、この初期化電位Ｖｉｎｉは、ＶＤＤ＋Ｖｔｈよりも小さく、ＴＦＴ２２をオンさせるのに十分な電圧であるものとする。

　このように初期化動作中に時刻ｔ２２において、走査信号線Ｇｉがアクティブとなるので、ＴＦＴ２１，２３がオンされ、このことによりデータ保持用コンデンサ２８に、初期化電位Ｖｉｎｉが確実に書き込まれる。この動作は従来と同様であるが、本実施形態では従来と異なる動作を行うこともできる。

　すなわち、本実施形態における初期化制御線Ｉｉに代えて、走査信号線Ｇ（ｉ－１）を使用し、第１の実施形態と全く同様に（図３に示す波形で）本実施形態の画素回路を駆動することができる。これは、従来の図２１に示す画素回路は、閾値保持用コンデンサ２９が備えられていないため、上記のように駆動させることによりデータ保持用コンデンサ２８に初期化電位Ｖｉｎｉが確実に書き込む必要がある。しかし、本実施形態では、閾値保持用コンデンサ２９が備えられているため初期化電位ｉｎｉを充電しておくことができる。したがって、データ保持用コンデンサ２８に初期化電位Ｖｉｎｉが確実に書き込むことができる。本実施形態でも、このように駆動すれば、初期化制御線Ｉｉを省略することができるので、画素回路の構成を簡略にし、開口率を増加させることができる。

　その後、時刻ｔ２３において、初期化制御線Ｉｉが非アクティブとなることにより、第１の実施形態と同様に、ノードＢの電位は、ＴＦＴ２２がダイオード接続されることによって、Ｖｄａｔａ＋Ｖｔｈ（ＶｔｈはＴＦＴ２２の閾値電圧）まで変化し、当該電圧で安定する。なお、このときはＴＦＴ２５がオフされているため、有機ＥＬ素子１７に電流は流れない。

　ここで、データ保持用コンデンサ２８の容量値をｃ１とし、閾値保持用コンデンサ２９の容量値をｃ２とするとき、データ保持用コンデンサ２８の蓄積電荷Ｑ１および閾値保持用コンデンサ２９の蓄積電荷Ｑ２は、それぞれ次式（８）および次式（９）のように表される。
　　Ｑ１＝ｃ１×（ＶＤＤ＋Ｖｔｈ－Ｖｄａｔａ）　…（８）
　　Ｑ２＝ｃ２×Ｖｔｈ　　　　　　　　　　　　　…（９）

　時刻ｔ２５において、制御線Ｅｉがアクティブとなると、ＴＦＴ２５，２６がオンされる。そのことにより有機ＥＬ素子１７に電流が流れ、発光が開始される。ここで前述したようにノードＡから逃げる電荷がないことから、データ保持用コンデンサ１８と閾値保持用コンデンサ１９との総蓄積電荷（Ｑ１＋Ｑ２）は、書き込み時と発光時とで等しい。よって、ノードＡの電位（ＴＦＴ２２のゲート電位）をＶｘとするとき、次式（１０）に示すような等式が成立する。
　　Ｑ１＋Ｑ２＝（ｃ１×（ＶＤＤ＋Ｖｔｈ－Ｖｄａｔａ）＋ｃ２×Ｖｔｈ）
　　　　　　　＝（ｃ１×（Ｖｘ－Ｖｉｎｉ）＋ｃ２×（Ｖｘ－ＶＤＤ）　…（１０）

　この式（１０）をＶｘについて解くと、次式（１１）のように表すことができる。
　　Ｖｘ＝－ｃ１／（ｃ１＋ｃ２）×（Ｖｄａｔａ－Ｖｉｎｉ）
　　　　　　　　　　　　　　　　　　　　　　　　　＋ＶＤＤ＋Ｖｔｈ　…（１１）

　そして、ＴＦＴ２２のオーバードライブ電圧Ｖｏｖは、ＴＦＴ２２のゲート・ソース間電圧Ｖｇｓから閾値電圧Ｖｔｈを差し引いた値として定義されるため、上式（１１）から次式（１２）のように表すことができる。
　　Ｖｏｖ＝Ｖｇｓ－Ｖｔｈ＝Ｖｘ－ＶＤＤ－Ｖｔｈ
　　　　　＝－ｃ１／（ｃ１＋ｃ２）×（Ｖｄａｔａ－Ｖｉｎｉ）…（１２）

　したがって、上式（１２）を参照すればわかるように、第１の実施形態と同様に、有機ＥＬ素子を流れる電流が閾値電圧Ｖｔｈのばらつきの影響を受けることがなく、さらに電源電位ＶＤＤの変化の影響も受けることがない。

　また電源電位ＶＤＤが発光期間中に変動する場合、上式（１１）を参照すればわかるように、ＴＦＴ２２のゲート電位Ｖｘは電源電位ＶＤＤの変化に追随して変化する。そのため、発光期間の発光輝度は電源電位ＶＤＤが低下すれば低下し、データ保持用コンデンサ２８の容量値ｃ１が、閾値保持用コンデンサ２９の容量値ｃ２よりも小さくなるほど、変化量が近くなる（追随しやすくなる）。このように、画素回路の配置位置によって生じるＩＲドロップによる輝度差を大きく低減することができるため、表示品位の低下を十分に抑制することができる。

　このように、本実施形態の構成でも第１の実施形態の場合よりもさらに、画素回路の配置位置によって生じるＩＲドロップによる輝度差を低減することができるため、表示品位の低下を抑制することができる。

　また、第１の実施形態と同様に、閾値保持用コンデンサ２９を新たに設けるにもかかわらず、画素回路の回路面積を従来よりも増加させないようにすることができる。さらに、データドライバ回路３のダイナミックレンジを変更することなく、有機ＥＬ素子１７に対して過大にならない適切な量の電流を与えることができる。また、ダイナミックレンジの大きい（一般的な）データドライバ回路３を使用することにより、データ電位の誤差をより小さくすることができるので、データドライバ回路３における出力偏差により生じる画素の輝度ばらつきを抑制することができる。さらに、ＴＦＴ２２の大きさを変更することなく、有機ＥＬ素子をより微少な電流量で制御することができ、設計条件や製造プロセス等を変更する必要がないので設計自由度をより高めることができる。さらにまた、第１の実施形態の場合と同様に駆動することにより、初期化制御線Ｉｉを省略することができるので、画素回路の構成を簡略にし、開口率を増加させることができる。

　（第２の実施形態に対する第１の変形例）
　次に、図７に示す画素回路２０の構成に対する第１の変形例を、図９を参照して説明する。図９に示す画素回路２０ａは、画素回路２０と同一の構成要素である、第１から第６までのＴＦＴ２１～２６と、有機ＥＬ素子１７と、データ保持用コンデンサ２８と、閾値保持用コンデンサ２９とを含んでいる。

　ここで、閾値保持用コンデンサ２９の一端は、図７に示す場合と同様にＴＦＴ２２のゲート端子に接続されるが、図７に示す場合とは異なり、閾値保持用コンデンサ２９の他端は、電源線ＶＰｊのうち初期化電位Ｖｉｎｉを与える配線に接続される。なお、上記初期化電位Ｖｉｎｉ以外に与えられる固定電位がある場合には、上記初期化電位Ｖｉｎｉに代えて使用してもよい。

　このように閾値保持用コンデンサ２９の他端を固定電位点に接続しなければ上記電位を保持できない。よって前述したように、図２４に示す画素回路９５に含まれている、電位が変化する走査信号線Ｇｉに接続される補助コンデンサＣａｕｘとは、その機能を異にするものであり、この補助コンデンサＣａｕｘによって閾値保持用コンデンサ２９と同様の効果が得られるものではない。

　ここで、書き込み動作時においてデータ保持用コンデンサ２８に保持される電位は、上記第２の実施形態と同様であるが、閾値保持用コンデンサ２９に保持される電位は、第２の実施形態とは異なり、（ＶＤＤ＋Ｖｔｈ－Ｖｉｎｉ）となる。したがって、データ保持用コンデンサ２８の蓄積電荷Ｑ１および閾値保持用コンデンサ２９の蓄積電荷Ｑ２は、それぞれ次式（１３）および次式（１４）のように表される。
　　Ｑ１＝ｃ１×（ＶＤＤ＋Ｖｔｈ－Ｖｄａｔａ）　…（１３）
　　Ｑ２＝ｃ２×（ＶＤＤ＋Ｖｔｈ－Ｖｉｎｉ）　　…（１４）

　以上より、ノードＡの電位（ＴＦＴ２２のゲート電位）をＶｘは、上式（１１）を参照すると、次式（１５）のように表すことができる。
　　Ｖｘ＝－ｃ２／（ｃ１＋ｃ２）×Ｖｉｎｉ
　　　　　－ｃ１／（ｃ１＋ｃ２）×Ｖｄａｔａ＋Ｖｔｈ　…（１５）

　そして、ＴＦＴ２２のオーバードライブ電圧Ｖｏｖは、上式（１５）から次式（１６）のように表すことができる。
　　Ｖｏｖ＝－ｃ２／（ｃ１＋ｃ２）×Ｖｉｎｉ
　　　　　　－ｃ１／（ｃ１＋ｃ２）×Ｖｄａｔａ　…（１６）

　したがって、上式（１６）を参照すればわかるように、第１の実施形態と同様に、有機ＥＬ素子を流れる電流が閾値電圧Ｖｔｈのばらつきの影響を受けることがなく、さらに書き込み時に電源電位ＶＤＤの変化の影響も全く受けることがない。したがって、書き込み時点におけるＩＲドロップによる輝度差を完全に解消することができる。このように、画素回路の配置位置によって生じるＩＲドロップによる輝度差を大きく低減することができるため、表示品位の低下を十分に抑制することができる。

　ただし、電源電位ＶＤＤが発光期間中に変動する場合、ＴＦＴ２２のゲート電位Ｖｘは電源電位ＶＤＤの変化には全く追随しない。そのため、発光期間の発光輝度は電源電位ＶＤＤが低下すれば低下し、ＩＲドロップによる輝度差が生じる。この点では、第２の実施形態の構成が好ましい。

　（第２の実施形態に対する第２の変形例）
　次に、図７に示す画素回路２０ｂの構成に対する第２の変形例を、図１０を参照して説明する。図１０に示す画素回路２０ｂは、画素回路２０と同一の構成要素である、第１から第６までのＴＦＴ２１～２６と、有機ＥＬ素子１７と、データ保持用コンデンサ２８と、閾値保持用コンデンサ２９とを含んでいる。

　ここで、図７に示す第２の実施形態と同様、ＴＦＴ２６の他方の導通端子は、データ保持用コンデンサ２８の一端に接続されるが、第２の実施形態とは異なり、ＴＦＴ２６の一方の導通端子は、電源線ＶＰｊのうち電源電位ＶＤＤを与える配線に接続される。

　ここで、書き込み動作時においてデータ保持用コンデンサ２８および閾値保持用コンデンサ２９に保持される電位は、上式（８）および式（９）に示す（上記第２の実施形態の）場合と同様であるが、発光時にデータ保持用コンデンサ１８の一端の電圧は、図１０を参照すればわかるように異なる。そして、データ保持用コンデンサ１８と閾値保持用コンデンサ１９との総蓄積電荷（Ｑ１＋Ｑ２）は、書き込み時と発光時とで等しいので、電荷の再分配がなされ、次式（１７）に示すような等式が成立する。
　　Ｑ１＋Ｑ２＝（ｃ１×（ＶＤＤ＋Ｖｔｈ－Ｖｄａｔａ）＋ｃ２×Ｖｔｈ）
　　　　　　　＝（ｃ１×（Ｖｘ－ＶＤＤ）＋ｃ２×（Ｖｘ－ＶＤＤ）　…（１７）

　この式（１７）をＶｘについて解くと、次式（１８）のように表すことができる。
　　Ｖｘ＝ｃ１／（ｃ１＋ｃ２）×Ｖｄａｔａ
　　　　　＋（２×ｃ１＋ｃ２）／（ｃ１＋ｃ２）×ＶＤＤ＋Ｖｔｈ　…（１８）

　そして、ＴＦＴ２２のオーバードライブ電圧Ｖｏｖは、上式（１８）から次式（１９）のように表すことができる。
　　Ｖｏｖ＝－ｃ１／（ｃ１＋ｃ２）×Ｖｄａｔａ＋ｃ１／（ｃ１＋ｃ２）×ＶＤＤ
　　　　　＝ｃ１／（ｃ１＋ｃ２）×（ＶＤＤ－Ｖｄａｔａ）　　…（１９）

　したがって、上式（１９）を参照すればわかるように、第１の実施形態と同様に、有機ＥＬ素子を流れる電流が閾値電圧Ｖｔｈのばらつきの影響を受けることがなく、さらに書き込み時に電源電位ＶＤＤの変化の影響を全く受けることがない。

　さらに、電源電位ＶＤＤが発光期間中に変動する場合、ＴＦＴ２２のゲート電位Ｖｘは電源電位ＶＤＤの変化に完全に追随することになる。そのため、発光期間における発光輝度もまた電源電位ＶＤＤの変化の影響を全く受けることがない。

　したがって、書き込み時および発光時におけるＩＲドロップによる輝度差を完全に解消することができる。このように、画素回路の配置位置によって生じるＩＲドロップによる輝度差を完全に解消することができるため、ＩＲドロップによって表示品位が低下する問題を完全に解消することができる。

　（第３の実施形態）
　図１１は、本発明の第３の実施形態に係る表示装置の構成を示すブロック図である。図１１に示す表示装置１３０は、図１に示す表示装置１１０とほぼ同様の構成であるが、画素回路３０の構成が画素回路１０の構成とは異なり、またｎ本の制御線Ｅｉに代えて４本１組の制御線Ｅａｉ～Ｅｄｉがｎ組設けられる点が異なる。また、第１の実施形態とは異なり、電源線Ｖｐｉは１本であって、電源電位ＶＤＤが与えられる。

　図１２は、画素回路３０の回路図である。図１２に示すように、画素回路３０は、第１から第６までのＴＦＴ３１～３６と、有機ＥＬ素子１７と、データ保持用コンデンサ３８と、閾値保持用コンデンサ３９とを含んでいる。第１から第６までのＴＦＴ３１～３６は、いずれもｎチャネル型トランジスタである。なお、これらを全てｐチャネル型トランジスタにより構成してもよいし、場合により併せて使用する構成であってもよい。

　図１２に示すように、画素回路３０は、走査信号線Ｇｉ、制御線Ｅａｉ～Ｅｄｉ、データ線Ｓｊ、電源線ＶＰｊ、および共通電位Ｖｃｏｍを有する電極に接続される。駆動用トランジスタであるＴＦＴ３１のドレイン端子は、電流経路上にＴＦＴ３５を介して、電源電位ＶＤＤを与える電源線ＶＰｊに接続される。また、ＴＦＴ３１のソース端子は、電流経路上にＴＦＴ３２を介して有機ＥＬ素子１７のアノード端子に接続される。

　ＴＦＴ３６の一方の導通端子は、ＴＦＴ３１のドレイン端子に接続され、他方の導通端子は、ＴＦＴ３１のゲート端子に接続される。このことにより、ＴＦＴ３１のダイオード接続が可能になる。

　また、ＴＦＴ３４の一方の導通端子は、データ線Ｓｊに接続され、他方の導通端子は閾値保持用コンデンサ３９の一端およびＴＦＴ３１のソース端子に接続される。この閾値保持用コンデンサ３９の他端は、ＴＦＴ３１のゲート端子に接続される。

　また、データ保持用コンデンサ３８の一端は、ＴＦＴ３３を介して共通電位Ｖｃｏｍを有する電極に接続される。なお、この電極に代えて、電源電位ＶＤＤよりも十分に低い電位を与える配線に接続されていてもよい。また、このデータ保持用コンデンサ３８の一端は、ＴＦＴ３２を介してＴＦＴ３１のソース端子に接続される。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。

　走査信号線Ｇｉには、ＴＦＴ３４のゲート端子が接続されている。また制御線Ｅｄｉには、ＴＦＴ３３のゲート端子が接続されている。さらに制御線Ｅａｉには、ＴＦＴ３６のゲート端子が接続されている。これらのＴＦＴ３３，３４，３６は、書き込み制御トランジスタとして機能する。また、ＴＦＴ３３は、データ保持用コンデンサ３８の一端に共通電位Ｖｃｏｍまたはその他の固定電位を与えるため、固定電位供給用トランジスタとしても機能する。

　制御線Ｅｃｉには、ＴＦＴ３２のゲート端子が接続される。また、制御線Ｅｂｉには、ＴＦＴ３５のゲート端子が接続される。これらのＴＦＴ３２，３５は、発光制御トランジスタとして機能する。なお、ＴＦＴ３５は、データ電位Ｖｄａｔａを書き込む時にもオンされるので、書き込み制御トランジスタとしても機能する。

　次に、この画素回路３０の動作について説明する。まず、データ電位Ｖｄａｔａの書き込み動作時において、ＴＦＴ３３～３６がオンされることにより、データ電位Ｖｄａｔａがデータ保持用コンデンサ３８の他端に与えられる。このとき、ＴＦＴ３２はオフされるので、有機ＥＬ素子１７を発光しない。

　その後、ＴＦＴ３５がオフされることにより、ＴＦＴ３１の閾値電圧Ｖｔｈが取得され、ＴＦＴ３１のソース・ドレイン間の電圧が閾値電圧Ｖｔｈに等しくなるとＴＦＴ３１はオフされ、閾値電圧の取得動作が完了する。このときのＴＦＴ３１のゲート端子（図１２におけるノードＡ）の電位は、（Ｖｄａｔａ＋Ｖｔｈ）となる。したがって、データ保持用コンデンサ３８には、上記電位（Ｖｄａｔａ＋Ｖｔｈ）が保持され、閾値保持用コンデンサ３９には、閾値電圧Ｖｔｈが保持されることになる。

　次に、発光動作時において、ＴＦＴ３２，３５がオンされ、ＴＦＴ３３，３４，３６がオフされるので、電源線Ｖｐｉから有機ＥＬ素子１７へ、ＴＦＴ３１のゲート電位に応じた電流が流される。ここでデータ保持用コンデンサ３８および閾値保持用コンデンサ３９の両端が接続されるため、これら２つのコンデンサが発光時における保持容量として機能する。

　ここで、書き込み動作時においてデータ保持用コンデンサ３８および閾値保持用コンデンサ３９に保持される総蓄積電荷（Ｑ１＋Ｑ２）は、第１または第２の実施形態と同様に、書き込み時と発光時とで等しいので、電荷の再分配がなされ、同様に本実施形態の画素回路３０に含まれるＴＦＴ３１のオーバードライブ電圧Ｖｏｖを従来の場合と比較すると、本実施形態の構成では、従来の場合に比べて電源電位ＶＤＤの変化によるオーバードライブ電圧Ｖｏｖの変化をｃ１／（ｃ１＋ｃ２）に抑制することができる。このことにより、画素回路の配置位置によって生じるＩＲドロップによる輝度差を低減することができるため、表示品位の低下を抑制することができる。

　また、第１の実施形態と同様に、閾値保持用コンデンサ３９を新たに設けるにもかかわらず、画素回路の回路面積を従来よりも増加させないようにすることができる。さらに、データドライバ回路３のダイナミックレンジを変更することなく、有機ＥＬ素子１７に対して過大にならない適切な量の電流を与えることができる。また、ダイナミックレンジの大きい（一般的な）データドライバ回路３を使用することにより、データ電位の誤差をより小さくすることができるので、データドライバ回路３における出力偏差により生じる画素の輝度ばらつきを抑制することができる。さらに、ＴＦＴ３１の大きさを変更することなく、有機ＥＬ素子をより微少な電流量で制御することができ、設計条件や製造プロセス等を変更する必要がないので設計自由度をより高めることができる。

　（第４の実施形態）
　図１３は、本発明の第４の実施形態に係る表示装置の構成を示すブロック図である。図１３に示す表示装置１４０は、図１に示す表示装置１１０とほぼ同様の構成であるが、画素回路４０の構成が画素回路１０の構成とは異なり、またｎ本の制御線Ｅｉは１本の共通制御線（制御幹線）９ａを介して、ゲートドライバ回路２ではなく、電源制御回路４へ接続されている。また、また、第１の実施形態とは異なり、電源線Ｖｐｉは１本であって、１本の共通制御線（電源幹線）９ｂを介して、電源制御回路４へ接続され、電源電位ＶＤＤが与えられる。また、電源線ＶＰｉは、図１３に示されるように、走査信号線Ｇｉに対して平行に配設される。

　図１４は、画素回路４０の回路図である。図１４に示すように、画素回路４０は、第１から第３までのＴＦＴ４１～４３と、有機ＥＬ素子１７と、２つのデータ保持用コンデンサ４８ａ、４８ｂと、閾値保持用コンデンサ４９とを含んでいる。第１から第３までのＴＦＴ４１～４３は、いずれもｐチャネル型トランジスタである。なお、これらを全てｎチャネル型トランジスタにより構成してもよいし、場合により併せて使用する構成であってもよい。

　図１４に示すように、画素回路４０は、走査信号線Ｇｉ、制御線Ｅｉ、データ線Ｓｊ、電源線ＶＰｉ、および共通電位Ｖｃｏｍを有する電極に接続される。ＴＦＴ４１の一方の導通端子はデータ線Ｓｊに接続され、他方の導通端子は２つのデータ保持用コンデンサ４８ａ，４８ｂの一端に接続されている。これら２つのデータ保持用コンデンサ４８ａ，４８ｂのうち、データ保持用コンデンサ４８ａの他端は、ＴＦＴ４２のゲート端子に接続され、データ保持用コンデンサ４８ｂの他端は、電源線ＶＰｉに接続される。また閾値保持用コンデンサ４９の一端も、電源線ＶＰｉに接続され、他端はＴＦＴ４２のゲート端子に接続される。

　ＴＦＴ４２のドレイン端子は電源線ＶＰｉに接続され、ソース端子は、有機ＥＬ素子１７のアノード端子に接続される。有機ＥＬ素子１７のカソード端子には、共通電位Ｖｃｏｍが印加される。ＴＦＴ４３の導通端子の一方は、ＴＦＴ４２のゲート端子に接続され、ＴＦＴ４３の導通端子の他方は、ＴＦＴ４２のソース端子に接続される。このように接続されることにより、ＴＦＴ４２はダイオード接続可能となっている。

　走査信号線Ｇｉには、ＴＦＴ４１のゲート端子が接続される。このＴＦＴ４１は、書き込み制御トランジスタとして機能するが、初期化動作時にもオンされるので、初期化制御トランジスタとしても機能する。制御線Ｅｉには、ＴＦＴ４３のゲート端子が接続される。このＴＦＴ４３は、発光制御トランジスタとして機能する。

　図１５は、画素回路４０の駆動方法を示すタイミングチャートである。画素回路４０は、１フレーム期間に１回ずつ、初期化、閾値検出（ＴＦＴ４２の閾値検出）、書き込み、および発光を行い、発光期間以外では消灯する。なおフレーム期間とは、１つの画像を表示するための単位期間であって、黒挿入期間等を含んでいてもよく、種々の長さに設定可能である。

　以下、図１５を参照して、１行目の画素回路の動作を説明する。時刻ｔ１１より前では、走査信号線Ｇ１および制御線Ｅ１の電位はハイレベルである。また電源線ＶＰ１の電位は、共通電位Ｖｃｏｍと略同電位である第１の低電位ＶＰ＿Ｌ１に維持される。時刻ｔ１１において、制御線Ｅ１および走査信号線Ｇ１，Ｇ２，…の電位はローレベルに変化し（アクティブとなり）、電源線ＶＰ１の電位は第１の低電位ＶＰ＿Ｌ１に維持される。また、このときデータ線Ｓｊには第１の基準電位Ｖｒｅｆ１が印加されている。このとき、有機ＥＬ素子１７のアノード電位およびＴＦＴ４２のゲート電位は共通電位Ｖｃｏｍと略同電位となり、初期化される。またＴＦＴ４１を介して、第１の基準電位Ｖｒｅｆ１が２つのデータ保持用コンデンサ４８ａ，４８ｂそれぞれの一端に与えられる。

　その後、時刻ｔ１２の直前まで、走査信号線Ｇ１，Ｇ２，…の電位はローレベルのままで制御線Ｅ１の電位がハイレベルに変化し（非アクティブとなり）、電源線ＶＰ１の電位は共通電位Ｖｃｏｍよりも低い第２の低電位ＶＰ＿Ｌ２に変化する。そうすれば、ＴＦＴ４２のゲート電位は、図１４を参照すればわかるように、データ保持用コンデンサ４８ａの容量値をｃ１ａとし、データ保持用コンデンサ４８ｂの容量値をｃ１ｂとするとき、（Ｖｒｅｆ１－Ｖｒｅｆ２）×ｃ１ａ／（ｃ１ａ＋ｃ２）だけ下がるから、ＴＦＴ４２はオンされ、有機ＥＬ素子１７のアノード端子に保持されていた電荷は、電源線Ｖｐｉへ向けて放電され、その結果、アノード端子の電位は、第２の低電位ＶＰ＿Ｌ２に変化し、当該アノード端子が初期化される。このように、時刻ｔ１１から時刻ｔ１２までの間には、２つの段階を含む初期化動作が行われる。

　時刻ｔ１２において、電源線ＶＰ１の電位は第１の低電位ＶＰ＿Ｌ１に変化し、制御線Ｅ１の電位はローレベルに変化する（アクティブとなる）。なお、走査信号線Ｇ１，Ｇ２，…の電位はローレベルのままで維持される。このようにＴＦＴ４３がオンされることにより、ＴＦＴ４２はダイオード接続状態となり、電源線ＶＰｉからＴＦＴ４２のゲート端位へ電流が流れ、ゲート端子の電位は（ＶＰ＿Ｌ１＋Ｖｔｈ）まで上昇し、当該電位が維持される。このとき、閾値保持用コンデンサ４９にはこの閾値電圧Ｖｔｈが書き込まれ、保持される。ここで、ＴＦＴ４１はオンされているので、２つのデータ保持用コンデンサ４８ａ、４８ｂの一端には、第１の基準電位Ｖｒｅｆ１が与えられる。よって、データ保持用コンデンサ４８ａによってＴＦＴ４２のゲート電位は変動する、実際には有機ＥＬ素子の寄生容量が相対的に十分に大きいため、上記電位変動量はわずかとなる。このような動作は閾値検出動作である。

　時刻ｔ１３において、制御線Ｅ１および走査信号線Ｇ１，Ｇ２，…の電位はハイレベルに変化すると（非アクティブとなると）、対応する画素回路の書き込み動作が開始されるまで、待機状態となり、ＴＦＴ４２のゲート電位は、（ＶＰ＿Ｌ１＋Ｖｔｈ）のまま維持される。

　時刻ｔ１４において、走査信号線Ｇ１の電位はハイレベルとなると、ＴＦＴ４１がオンされる。このときデータ線Ｓｊには表示すべき画像を示すデータ電位Ｖｄａｔａが印加される。ここで、図１５を参照すればわかるように、ＴＦＴ４２はオン４２のゲート電位は、ｃ１ａ／（ｃ１ａ＋ｃ２）×Ｖｄａｔａとなり、この電位が２つのデータ保持用コンデンサ４８ａ、４８ｂに保持される。

　時刻ｔ１５において走査信号線Ｇ１の電位はハイレベルとなると、ＴＦＴ４１がオフされ、ＴＦＴ４２のゲート電位は、データ線Ｓｊの電位が変化しても、（ＶＰ＿Ｌ１＋Ｖｔｈ）のままほぼ一定に保たれる。その後の時刻ｔ１６においても、次の行に配置される画素回路において同様の動作がなされ、全ての画素回路にデータ電位Ｖｄａｔａを含む電位が書き込まれる。

　ここで、書き込み動作時においてデータ保持用コンデンサ４８ａ、４８ｂおよび閾値保持用コンデンサ４９に保持される総蓄積電荷（Ｑ１＋Ｑ２）は、上記実施形態と同様に、書き込み時と発光時とで等しいので、電荷の再分配がなされ、同様に本実施形態の画素回路４０に含まれるＴＦＴ４２のオーバードライブ電圧Ｖｏｖを従来の場合と比較すると、本実施形態の構成では、従来の場合に比べて電源電位ＶＤＤの変化によるオーバードライブ電圧Ｖｏｖの変化をｃ１ａ／（ｃ１ａ＋ｃ２）に抑制することができる。このことにより、画素回路の配置位置によって生じるＩＲドロップによる輝度差を低減することができるため、表示品位の低下を抑制することができる。

　時刻ｔ１７において、電源線ＶＰｉに印加される電位がハイレベルになると、有機ＥＬ素子１７の発光が開始される。このハイレベル電位は、発光期間においてＴＦＴ４２が飽和領域で動作するように決定されることは前述した。このため、上式（４）に示すように、有機ＥＬ素子１７を流れる電流Ｉは、データ電位Ｖｄａｔａに応じて変化するが、ＴＦＴ４２の閾値電圧Ｖｔｈには依存しない。したがって、閾値電圧Ｖｔｈがばらつく場合や、閾値電圧Ｖｔｈが経時的に変化する場合でも、有機ＥＬ素子１７にデータ電位Ｖｄａｔａに応じた電流を流し、有機ＥＬ素子１７を所望の輝度で発光させることができる。

　時刻ｔ１８において、電源線ＶＰｉの電圧が第１の低電位ＶＰ＿Ｌ１に変化するので、時刻ｔ１７以降、ＴＦＴ４２はオフ状態になる。このため、有機ＥＬ素子１７に電流は流れず、画素回路４０は消灯する。

　このように１行目の画素回路は、時刻ｔ１１から時刻ｔ１２までの期間で初期化を行い、時刻ｔ１２から時刻ｔ１３までの期間で閾値検出を行い、時刻ｔ１４から時刻ｔ１５までの期間で書き込みを行い、時刻ｔ１７から時刻ｔ１８までの期間で発光し、この時刻ｔ１７から時刻ｔ１８までの期間以外の期間では消灯する。２行目の画素回路は、１行目の画素回路と同じく時刻ｔ１１から時刻ｔ１２までの期間で初期化を行うとともに、時刻ｔ１２から時刻ｔ１３までの期間で閾値検出を行い、１行目の画素回路から所定時間Ｔａだけ遅れて書き込みを行い、１行目の画素回路と同じく発光し、消灯する。一般に、ｉ行目の画素回路は、他の行の画素回路と同じ期間で初期化および閾値検出を行い、（ｉ－１）行目の画素回路から時間Ｔａだけ遅れて、書き込みを行い、他の行の画素回路と同じ期間で発光し消灯する。

　したがって初期化期間を適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、電源制御回路４ａに含まれる出力バッファの電流能力が小さい場合であっても十分に駆動することができる。また、閾値検出期間も適宜の期間、典型的には選択期間よりも長い期間を設定することができるため、閾値検出を確実に行うことができ、閾値補償の精度を向上させることができる。また、選択期間中に閾値検出を行う構成に比べて、画素データの書き込み期間を十分に取ることができる。そのため、書き込み期間が短い、すなわち高速で駆動が行われる構成、例えば３次元画像表示装置（３Ｄテレビ）などにおいても、本発明の構成を容易に適用することができる。

　次に、本実施形態における電源線の接続状態と、当該電源線により電流を与えられることにより駆動される画素回路４０の動作を図１６および図１７を参照して説明する。図１６は、本実施形態に係る表示装置における電源線ＶＰｉの接続形態を示す図である。図１３に示す表示装置には、電源制御回路４ａと電源線ＶＰｉを接続するために、１本の幹電源線（共通電源線）９ｂが設けられる。共通電源線９ｂの一端は、電源制御回路４ａが有する１個の出力端子に接続され、すべての電源線ＶＰｉは共通電源線９ｂに接続される。

　なお、この共通電源線９ｂは、電流供給用幹配線であるが、本実施形態ではすべての電源線ＶＰｉを電源制御回路４ａに共通的に接続することができる配線であれば幹配線でなくてもよく、またその数や電源線ＶＰｉとの接続位置は周知のあらゆる構成を適用可能である。

　図１７は、本実施形態に係る表示装置における各行の画素回路４０の動作を示す図である。電源制御回路４ａは、１フレーム期間の先頭で所定時間だけ共通電源線９ｂに第１の低電位ＶＰ＿Ｌ１および第２の低電位ＶＰ＿Ｌ２を印加する。このため、すべての行の画素回路は、１フレーム期間の先頭で初期化を行う。次に、この初期化直後にすべての行の画素回路は、閾値検出を行う。続いて、１行目の画素回路が選択され、１行目の画素回路が書き込みを行う。次に２行目の画素回路が選択され、２行目の画素回路が書き込みを行う。以下、同様に、３～ｎ行目の画素回路が行ごとに順に選択され、選択された画素回路が書き込みを行う。

　各行の画素回路は、閾値検出から書き込み直前までの期間では消灯し、さらに書き込みから各行毎に異なる所定の期間消灯した後、全行の画素回路が同時に（一括的に）一定時間Ｔ１だけ発光し、１フレーム期間の最後（言い換えれば次のフレームの初期化直前）で同時に消灯する。このように、閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定すると、表示ムラを抑制することができる。すなわち（全行で同一の）閾値検出の終了時点から発光の開始時点までの期間を全行で同一に設定すれば、ＴＦＴ４２に生じるリーク電流を全行の画素回路４０においてほぼ同一にすることができるので、リーク電流による輝度低下量が全行の画素回路４０においてほぼ同一となり、結果的に表示ムラを抑制することができる。

　なお、上記のように初期化、閾値検出、および発光を行う場合、そのタイミングは全ての行で同一となるので、各制御線Ｅｉをアクティブ（および非アクティブ）にする信号は全て同一となる。したがって、全ての制御線を接続する共通制御線９ａが設けられる。

　またこの電源線は２系統又はそれ以上に分割し、それぞれを異なるタイミングで駆動してもよい。図１８は、電源線ＶＰｉの接続形態の別例を示す図である。この表示装置には、電源制御回路４ｂと電源線ＶＰｉを接続するために、２本の共通電源線１２１、１２２が設けられる。共通電源線１２１、１２２の一端は、電源制御回路４ｂが有する２個の出力端子にそれぞれ接続される。電源線ＶＰ１～ＶＰｎ／２は共通電源線１２１に接続され、

　この構成では、各行の画素回路は同じ時間だけ発光する必要があるが、フレームの先頭で必ず初期化される図１７に示す場合とは異なり、ｎ行目の画素回路の発光が１フレーム期間の最後までに完了する必要はない。このことから図１８に示す例では、画素回路の走査速度は通常と同じであり、画素回路の発光期間の長さは約１／２フレーム期間となる。よって、通常の場合と同様の十分な長さの書き込み時間を確保することができる。なお、画素回路の走査速度を通常の速度にしたまま、発光期間の長さを１／２フレーム期間よりも短くしてもよい。あるいは、画素回路の走査速度を通常より速くして、発光期間の長さを１／２フレーム期間より長くしてもよい。

　図１９は、電源線ＶＰｉの接続形態のさらなる別例を示す図である。この表示装置には、電源制御回路４ｃと電源線ＶＰｉを接続するために、２本の共通電源線１３１、１３２が設けられる。共通電源線１３１、１３２の一端は、電源制御回路４ｃが有する２個の出力端子にそれぞれ接続される。奇数行目の電源線ＶＰ１、ＶＰ３、…は共通電源線１３１に接続され、偶数行目の電源線ＶＰ２、ＶＰ４、…は共通電源線１３２に接続される。

　このように構成すれば画面の輝度差を小さくすることができる。すなわち、図１８に示す構成において、画面の上半分と下半分で輝度が大きく異なる場合など、共通電源線１２１、１２２を流れる電流の量が大きく異なる場合には、画面の中央で輝度差が発生することがある。しかしこの構成によれば、共通電源線１３１、１３２を流れる電流の量は多くの場合ほぼ同じになるので、画面の中央に発生する可能性のある輝度差を予め防止することができる。

　以上のように、閾値保持用コンデンサ４９を新たに設けることにより、オーバードライブ電圧Ｖｏｖの変化をｃ１ａ／（ｃ１ａ＋ｃ２）に抑制することができ、画素回路の配置位置によって生じるＩＲドロップによる輝度差を低減することができるため、表示品位の低下を抑制することができる。また、前述したように、閾値保持用コンデンサ４９は、書き込みから発光時までおよび発光期間中に、保持容量として機能するので、閾値保持用コンデンサ４９を新たに設けるにもかかわらず、画素回路の回路面積を従来よりも増加させないようにすることができる。

　なお、２つのデータ保持用コンデンサ４８ａ、４８ｂを設けることにより、これらの直列容量ｃ１２を自由に設定することができる。このことにより、データ保持用コンデンサ４８ｂ（および閾値保持用コンデンサ４９）の容量値を適宜に設定することが可能になる。その意味で、データ保持用コンデンサ４８ｂは調整用コンデンサとしての機能を有する。

　さらに第１の実施形態と同様に、データドライバ回路３のダイナミックレンジを変更することなく、有機ＥＬ素子１７に対して過大にならない適切な量の電流を与えることができる。また、ダイナミックレンジの大きい（一般的な）データドライバ回路３を使用することにより、データ電位の誤差をより小さくすることができるので、データドライバ回路３における出力偏差により生じる画素の輝度ばらつきを抑制することができる。さらにまた、ＴＦＴ４２の大きさを変更することなく、有機ＥＬ素子をより微少な電流量で制御することができ、設計条件や製造プロセス等を変更する必要がないので設計自由度をより高めることができる。

　本発明は、アクティブマトリックス型の表示装置であって、電流で駆動される自発光型表示素子を備えた表示装置に適用されるものであって、特に有機ＥＬディスプレイなどの表示装置に適している。

　１…表示制御回路
　２…ゲートドライバ回路
　３…データドライバ回路
　４…電源制御回路
　５…シフトレジスタ
　６…レジスタ
　７…ラッチ回路
　８…Ｄ／Ａ変換器
　９…共通電源線
　１０、２０、３０、４０…画素回路
　１１～１６、２１～２６、３１～３６、４１～４３…ＴＦＴ
　１７…有機ＥＬ素子（電気光学素子）
　１８，２８，３８，４８…データ保持用コンデンサ
　１９，２９，３９，４９…閾値保持用コンデンサ
　１１０，１２０，１３０，１４０…表示装置
　Ｇｉ…走査信号線
　Ｅｉ…制御線
　Ｉｉ…初期化制御線
　Ｓｊ…データ線
　ＶＰｉ…電源線

Claims

　アクティブマトリクス型の表示装置に設けられる画素回路であって、
　電源電圧を供給される電源線から与えられる電流により駆動される電気光学素子と、
　前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、
　前記駆動用トランジスタの制御端子に一端を接続され、他端を前記駆動用トランジスタの導通端子または所定の固定電圧を与えられる接続点に接続される閾値保持用コンデンサと、
　前記駆動用トランジスタの制御端子に一端を接続され、他端を前記電源線または所定電圧を与えられる接続点に接続されるデータ保持用コンデンサと、
　オンされるときに、前記閾値保持用コンデンサには、前記駆動用トランジスタの閾値電圧または当該閾値電圧に対して所定電圧だけ変化した電圧を与え、前記データ保持用コンデンサには、予め定められた初期化電圧を与えるか、または表示すべき画像を表す映像信号に対応する電圧を前記閾値電圧に加えまたは差し引いた電圧からさらに所定電圧だけ変化した電圧を与え、オフされるときに、与えた電圧を前記閾値保持用コンデンサおよび前記データ保持用コンデンサに保持させるように接続される第１および第２の書き込み制御トランジスタと、
　前記駆動用トランジスタの導通端子と前記電源線との間の第１の電流経路、および前記駆動用トランジスタの導通端子と前記電気光学素子との間の第２の電流経路のうち、少なくとも一方の経路上に設けられ、当該画素回路における表示が行われる発光期間において、前記第１または第２の電流経路を導通するように接続される発光トランジスタと
を備えることを特徴とする、画素回路。
　前記発光制御トランジスタは、
　　前記第１の電流経路上に設けられる第１の発光制御トランジスタと、
　　前記第２の電流経路上に設けられる第２の発光制御トランジスタと
を含み、
　前記第１の書き込み制御トランジスタは、所定の初期化期間において、前記データ保持用コンデンサの前記一端に対して、前記初期化電圧を与えるよう接続され、
　前記第２の書き込み制御トランジスタは、所定の書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与えるよう接続され、
　前記閾値保持用コンデンサの前記他端は、前記駆動用トランジスタの導通端子および前記第２の書き込み制御トランジスタの導通端子に接続されることを特徴とする、請求項１に記載の画素回路。
　前記データ保持用コンデンサの前記他端は、前記電源線に接続されることを特徴とする、請求項２に記載の画素回路。
　前記データ保持用コンデンサの前記他端は、前記初期化電圧を供給される初期化電源線に接続されることを特徴とする、請求項２に記載の画素回路。
　前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、導通端子の他方に前記電源線または前記初期化電圧を供給される初期化電源線を接続されており、前記発光期間において、前記データ保持用コンデンサの前記他端に前記電源電圧または前記初期過電圧を与えるよう接続される固定電位供給用トランジスタをさらに備え、
　前記発光制御トランジスタは、前記第２の電流経路上に設けられ、
　前記第１の書き込み制御トランジスタは、所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通するよう接続され、
　前記第２の書き込み制御トランジスタは、前記書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与えるよう接続されることを特徴とする、請求項１に記載の画素回路。
　前記閾値保持用コンデンサの前記他端は、前記駆動用トランジスタの導通端子の他方および前記電源線に接続されることを特徴とする、請求項５に記載の画素回路。
　前記閾値保持用コンデンサの前記他端は、前記初期化電源線に接続されることを特徴とする、請求項５に記載の画素回路。
　前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、前記電源電圧よりも低い電圧を与える電源線または前記電気光学素子のカソード端子に導通端子の他方を接続されており、所定の書き込み期間において導通するよう接続される固定電位供給用トランジスタをさらに備え、
　前記発光制御トランジスタは、
　　前記第１の電流経路上に設けられる第１の発光制御トランジスタと、
　　前記第２の電流経路上に設けられる第２の発光制御トランジスタと
を含み、
　前記第１の書き込み制御トランジスタは、所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通するよう接続され、
　前記第２の書き込み制御トランジスタは、前記書き込み期間において、前記駆動用トランジスタの前記導通端子の一方と、前記映像信号を与えられる映像信号線とを導通するよう接続され、
　前記閾値保持用コンデンサの前記一端は、前記駆動用トランジスタの制御端子に接続され、前記他端を前記駆動用トランジスタの導通端子の他方に接続されることを特徴とする、請求項１に記載の画素回路。
　アクティブマトリクス型の表示装置であって、
　請求項１から請求項８までに記載の前記画素回路と、
　前記表示すべき画像を表す信号を伝達するための複数の映像信号線と、
　前記複数の映像信号線と交差する複数の走査信号線および複数の制御線と、
　前記複数の画素回路に前記電源電圧を供給する複数の電源線と、
　前記複数の走査信号線および前記複数の制御線を選択的または一括的に駆動する走査信号線駆動回路と、
　前記表示すべき画像を表す信号を印加することにより前記複数の映像信号線を駆動する映像信号線駆動回路と、
　前記複数の電源線を駆動する電源制御回路と
を備え、
　前記画素回路は、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されており、
　前記第１および第２の書き込み制御トランジスタと、前記発光トランジスタとは、それぞれの制御端子を前記複数の制御線または前記複数の電源線のうちの対応する１つと接続されることを特徴とする、表示装置。
　電源電圧を供給される電源線から与えられる電流により駆動される電気光学素子と、前記電気光学素子を流れる電流の経路上に設けられ、当該経路に流されるべき電流を決定する駆動用トランジスタと、前記駆動用トランジスタの制御端子に一端を接続され、他端を前記駆動用トランジスタの導通端子または所定の固定電圧を与えられる接続点に接続される閾値保持用コンデンサと、前記駆動用トランジスタの制御端子に一端を接続され、他端を前記電源線または所定電圧を与えられる接続点に接続されるデータ保持用コンデンサとを備える画素回路の制御方法であって、
　前記閾値保持用コンデンサには、前記駆動用トランジスタの閾値電圧または当該閾値電圧に対して所定電圧だけ変化した電圧を与え、前記データ保持用コンデンサには、予め定められた初期化電圧を与えるか、または表示すべき画像を表す映像信号に対応する電圧を前記閾値電圧に加えまたは差し引いた電圧からさらに所定電圧だけ変化した電圧を与え、さらに、与えた電圧を前記閾値保持用コンデンサおよび前記データ保持用コンデンサに保持させる書き込みステップと、
　前記駆動用トランジスタの導通端子と前記電源線との間の第１の電流経路、および前記駆動用トランジスタの導通端子と前記電気光学素子との間の第２の電流経路のうち、少なくとも一方の経路を、当該画素回路における表示が行われる発光期間において非導通状態から導通させることにより前記電源線から前記電気光学素子へ電流を流す発光ステップと
を備えることを特徴とする、画素回路の制御方法。
　前記画素回路は、前記閾値保持用コンデンサの前記他端が、前記駆動用トランジスタの導通端子に接続された回路であり、
　前記書き込みステップは、
　　所定の初期化期間において、前記データ保持用コンデンサの前記一端に対して、前記初期化電圧を与える第１の書き込みステップと、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与える第２の書き込みステップと
を含み、
　前記発光ステップでは、前記第１および第２の電流経路を、前記発光期間において非導通状態から導通させることを特徴とする、請求項１０に記載の画素回路の制御方法。
　前記画素回路は、前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、導通端子の他方に前記電源線または前記初期化電圧を供給される初期化電源線を接続されており、前記発光期間において、前記データ保持用コンデンサの前記他端に前記電源電圧または前記初期過電圧を与えるよう接続される固定電位供給用トランジスタをさらに備え、
　前記書き込みステップは、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通する第１の書き込みステップと、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子に対して、前記映像信号に対応する電圧を与える第２の書き込みステップと
を含み、
　前記発光ステップでは、前記第２の電流経路を非導通状態から導通させることにより前記電源線から前記電気光学素子へ電流を流すことを特徴とする、請求項１０に記載の画素回路の制御方法。
　前記画素回路は、前記データ保持用コンデンサの前記他端に導通端子の一方を接続され、前記電源電圧よりも低い電圧を与える電源線または前記電気光学素子のカソード端子に導通端子の他方を接続されており、所定の書き込み期間において導通するよう接続される固定電位供給用トランジスタをさらに備え、
　前記画素回路は、前記閾値保持用コンデンサの前記一端が、前記駆動用トランジスタの制御端子に接続され、前記他端が前記駆動用トランジスタの導通端子の他方に接続された回路であり、
　前記書き込みステップは、
　　所定の書き込み期間において、前記駆動用トランジスタの制御端子と、前記駆動用トランジスタの導通端子の一方とを導通させる第１の書き込みステップと、
　　所定の書き込み期間において、前記駆動用トランジスタの前記導通端子の一方と、前記映像信号を与えられる映像信号線とを導通させる第２の書き込みステップと
を含み、
　前記発光ステップでは、前記第１および第２の電流経路を、前記発光期間において非導通状態から導通させることを特徴とする、請求項１０に記載の画素回路の制御方法。