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WO2012127769A1 - 半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板 - Google Patents

半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板 Download PDF

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WO2012127769A1
WO2012127769A1 PCT/JP2012/000753 JP2012000753W WO2012127769A1 WO 2012127769 A1 WO2012127769 A1 WO 2012127769A1 JP 2012000753 W JP2012000753 W JP 2012000753W WO 2012127769 A1 WO2012127769 A1 WO 2012127769A1
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WO
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silicon film
film
crystal
crystalline silicon
substrate
Prior art date
Application number
PCT/JP2012/000753
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English (en)
French (fr)
Inventor
孝啓 川島
西谷　輝
盛 大高
Original Assignee
パナソニック株式会社
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Publication date
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Priority to US13/625,380 priority patent/US9275855B2/en
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Definitions

  • the present invention relates to a method for forming a semiconductor thin film, a semiconductor device, a method for manufacturing a semiconductor device, a substrate, and a thin film substrate, and particularly to a semiconductor device used for an active matrix liquid crystal display device or an organic electroluminescence (EL) display device.
  • the present invention relates to a method for forming a semiconductor thin film used as a channel layer, a semiconductor device having the semiconductor thin film, a method for manufacturing the semiconductor device, and the like.
  • TFT thin film transistor
  • the TFT is used as a switching element for selecting a pixel or a driving transistor for driving the pixel.
  • Such a TFT has a configuration in which a source electrode and a drain electrode, a semiconductor layer (channel layer), and a gate electrode are sequentially stacked on a substrate.
  • the channel layer used in the TFT generally uses a thin silicon semiconductor (see, for example, Patent Document 1).
  • the silicon semiconductor film is roughly classified into an amorphous silicon film (amorphous silicon: a-Si) and a crystalline silicon film (crystalline silicon film).
  • amorphous silicon a-Si
  • crystalline silicon film crystalline silicon film
  • the crystalline silicon film can be further classified into a polycrystalline silicon film, a microcrystalline silicon film, a single crystal silicon film, and the like.
  • Amorphous silicon film can be uniformly formed on a large-area substrate at a relatively low temperature by chemical vapor deposition (CVD), etc., and is currently the most common channel layer for large-screen liquid crystal display elements. Has been used. However, since the amorphous silicon film is inferior to the crystalline silicon film in characteristics such as carrier mobility (on-characteristics), the crystalline silicon film is used to realize a higher-speed display and higher-definition display in the future. Realization of a TFT having a film as a channel layer is eagerly desired.
  • a method for forming a crystalline silicon film there is a method (direct CVD method) in which a crystalline silicon film is directly formed at the time of film formation by CVD (Chemical Vapor Deposition) (see, for example, Patent Document 2).
  • CVD Chemical Vapor Deposition
  • an amorphous silicon film is formed and crystallized by applying heat or light energy (for example, see Patent Document 3).
  • laser annealing method As a method for applying light energy for crystallization, for example, there is a method (laser annealing method) in which energy is applied locally for a short time, such as an excimer laser, a solid laser, and a semiconductor laser.
  • thermal energy for example, rapid thermal annealing (RTA), rapid thermal processing (RTP) thermal annealing, or catalytic action such as nickel (Ni) is used.
  • RTA rapid thermal annealing
  • RTP rapid thermal processing
  • catalytic action such as nickel (Ni) is used.
  • the crystal growth of the silicon film is generally ⁇ 110 > It is reported that it is easy to grow in the direction).
  • an incubation layer composed of an amorphous silicon film or a crystalline silicon film having low crystallinity is formed at the interface with the film formation substrate at the initial stage of film formation. In the bottom gate TFT existing at the interface with the substrate, it is difficult to improve TFT characteristics such as carrier mobility.
  • FIG. 29A, FIG. 29B, and FIG. 29C are diagrams showing a plane electron microscope (SEM) image of a crystalline silicon film crystallized by a conventional LA method.
  • FIG. 29A is a planar SEM image of a crystalline silicon film having an SPC structure LA crystallized by a low energy density
  • FIG. 29B is a planar SEM image of a crystalline silicon film having an Explosive structure LA crystallized by a medium energy density
  • FIG. 29C show the plane SEM image of the crystalline silicon film of the melt
  • the SPC structure formed by the LA method is composed of spherical particles having a particle size of about 30 nm and has no prominent protrusions at the interparticle boundaries (grain boundaries).
  • the Explosive structure formed by the LA method is composed of a molten polysilicon structure having a grain size of about 0.5 to 1 ⁇ m and protrusions at the grain boundary and a grain size of about 50 nm. It is confirmed that the crystal structure is a mixed crystal structure having no protrusions.
  • the molten polysilicon structure formed by the LA method has a grain size of 0.5 to 5 ⁇ m and projections at the grain boundaries.
  • the particle size becomes large, but there is a problem that projections due to volume expansion due to crystallization are formed at the grain boundary, which affects device characteristics and processes.
  • the thermal annealing method is considered to be one of the effective methods as a method for forming the crystalline silicon film easily and stably. Since the thermal annealing method can form a homogeneous crystalline silicon film by precisely controlling the temperature on the substrate, it has great merit in terms of the feasibility of the manufacturing apparatus and the manufacturing process.
  • the TFT In order to improve the on-characteristics of the TFT, it is generally effective to improve the crystallinity of the crystalline silicon film, that is, to increase the crystal grain size or reduce the crystal defects.
  • the crystallinity of the crystalline silicon film depends on the amount of thermal energy, that is, the crystallization temperature and the crystallization time, and the higher the amount of thermal energy, the more crystalline silicon film can be formed. it can.
  • the crystallization temperature and crystallization time for crystallization of the amorphous silicon film are there is a limit.
  • the softening point of glass used in TFTs of low-temperature polysilicon is generally about 600 to 800 ° C.
  • the crystallization temperature (annealing temperature) in the thermal annealing method is generally 600 ° C. or higher.
  • FIGS. 30A and 30B are views showing SEM images of a crystalline silicon film crystallized from a conventional amorphous silicon film (precursor film) using a thermal annealing method.
  • FIG. 30A shows a planar SEM image of a crystalline silicon film formed by crystallization annealing at a crystallization temperature of 700 ° C. for 20 minutes
  • FIG. 30B shows a crystal formed by crystallization annealing at a crystallization temperature of 750 ° C. for 20 minutes
  • 2 shows a planar SEM image of a conductive silicon film.
  • FIG. 30A when the crystallization temperature is 700 ° C., it is confirmed that the crystal is hardly crystallized (etched by the seco etching process).
  • FIG. 30B it can be seen that when the crystallization temperature is 750 ° C., crystals having an average particle diameter of about 30 nm are growing. Although not shown here, crystals having an average particle diameter of about 30 nm were observed even at a crystallization temperature of 800 ° C. Thus, it can be seen that when a conventional amorphous silicon film is subjected to SPC for a short time, only a crystal having a grain size of about 30 nm can be formed in a temperature range of 800 ° C. or lower where a glass substrate can be used.
  • crystalline silicon having a larger grain size is obtained by (partially) melting the amorphous silicon film or the crystalline silicon film. Is obtained (see FIG. 2).
  • the thermal annealing temperature is high, it is usually limited to a process using a quartz substrate or the like, and it is difficult to adapt to an inexpensive process on a glass substrate.
  • FIG. 31 is a diagram showing transfer characteristics of a TFT having the crystalline silicon film of FIG. 30B as a channel layer.
  • the carrier mobility of the TFT in this case is about 2.4 cm 2 / Vs.
  • the inventors investigated the carrier mobility of TFTs in crystalline silicon crystallized at an annealing temperature of about 700 to 800 ° C. as a result of investigations by the inventors, but there is almost no change from the carrier mobility described above. I have confirmed that.
  • the uniformity of the TFT characteristics can be achieved by controlling the in-plane temperature uniformity during crystallization annealing to achieve a level of uniformity sufficiently applicable as a drive element. Is done. In the above description and the following description based on the thermal annealing method, an annealing method using a catalytic action such as Ni is not used.
  • the present invention has been made to solve the above-described problems of the prior art, and a semiconductor thin film forming method and a semiconductor device manufacturing method capable of forming a crystalline silicon film having high crystallinity at a low temperature.
  • Another object of the present invention is to provide a substrate that can be crystallized at a low temperature, a thin film substrate including crystals with a large grain size formed at a low temperature, and a semiconductor device using the same.
  • one embodiment of a method for forming a semiconductor thin film according to the present invention has an intensity when a photon energy is 1.1 eV in a photoluminescence spectrum normalized with a maximum intensity of 1 above a substrate. It includes a first step of forming an amorphous silicon film having a thickness of 0.65 or more and a second step of forming a crystalline silicon film by annealing the amorphous silicon film.
  • one embodiment of a semiconductor device according to the present invention is characterized in that a crystalline silicon thin film is formed by the method for forming a semiconductor thin film.
  • the step of forming the crystalline silicon thin film includes the first step and the second step in the method of forming a semiconductor thin film. It is characterized by including.
  • one embodiment of a substrate according to the present invention is a substrate on which an amorphous silicon film is formed, and in a photoluminescence spectrum normalized with a maximum intensity of 1, the photon energy is The strength of the amorphous silicon film at 1.1 eV is 0.65 or more.
  • a thin film substrate includes a substrate and a thin film including a crystallization region formed on the substrate and crystallizing a predetermined region, and the crystallization region includes The first crystal has an average grain size larger than the average grain size of the second crystal, and the first crystal is formed by sintering the second crystal. It is characterized by being.
  • the crystallization temperature of the amorphous silicon film can be lowered (larger grain size). Further, according to the present invention, it is possible to realize a thin film substrate including a thin film including a crystal having a large grain size formed at a low temperature. As a result, a semiconductor device having excellent on-characteristics can be manufactured by a low-temperature process and without adding an extra process.
  • FIG. 1A is a diagram showing a planar SEM image of a crystalline silicon film according to an embodiment of the present invention.
  • FIG. 1B is a schematic diagram of a crystalline silicon film according to an embodiment of the present invention.
  • FIG. 2 is a table summarizing the characteristics of the crystalline silicon film according to the embodiment of the present invention and the conventional crystalline silicon film.
  • FIG. 3A is a diagram showing a particle size distribution when a sintered structure of a crystalline silicon film according to an embodiment of the present invention is calculated by an electron backscatter diffraction method.
  • FIG. 3B is a diagram showing a particle size distribution when a structure of a conventional molten polysilicon is calculated by an electron backscatter diffraction method.
  • FIG. 1A is a diagram showing a planar SEM image of a crystalline silicon film according to an embodiment of the present invention.
  • FIG. 1B is a schematic diagram of a crystalline silicon film according to an embodiment of the present invention.
  • FIG. 4A is a diagram showing a crystal orientation map obtained by obtaining the sintered structure of the crystalline silicon film according to the embodiment of the present invention by an electron backscatter diffraction method.
  • FIG. 4B is a diagram showing a crystal orientation map obtained by obtaining the structure of a conventional molten polysilicon by an electron backscatter diffraction method.
  • FIG. 5 is a diagram showing an inverted pole figure in the sintered structure of the crystalline silicon film according to the embodiment of the present invention.
  • FIG. 6 is a cross-sectional view schematically showing a method for forming a crystalline silicon film according to an embodiment of the present invention.
  • FIG. 7 is a diagram schematically showing the relationship between the free energy and the crystal grain size of the silicon film in the amorphous silicon film of the present invention.
  • FIG. 8 is a cross-sectional view schematically showing the generation mechanism of the sintered structure of the crystalline silicon film according to the embodiment of the present invention.
  • FIG. 9 is a diagram showing a photoluminescence (PL) spectrum of a precursor film according to an embodiment of the present invention and a precursor film according to a comparative example.
  • FIG. 10 is a diagram showing film forming conditions when the four precursor films in FIG. 9 are formed.
  • FIG. 11 is a schematic diagram for explaining the light emission mechanism of amorphous silicon.
  • FIG. PL photoluminescence
  • FIG. 12 is a diagram showing the growth temperature dependence of the PL spectrum of the precursor film according to the embodiment of the present invention grown by argon dilution.
  • FIG. 13 is a diagram showing the growth temperature dependence of the infrared absorption (IR) spectrum of the precursor film according to the embodiment of the present invention grown by argon dilution.
  • FIG. 14 is a diagram showing the growth temperature dependence of the spin density of the precursor film according to the embodiment of the present invention grown by argon dilution.
  • FIG. 15A is a planar SEM image of the crystalline silicon film formed using the precursor film under Condition 1 according to the embodiment of the present invention.
  • FIG. 15B is a planar SEM image of the crystalline silicon film formed using the precursor film under Condition 2 according to the embodiment of the present invention.
  • FIG. 15C is a planar SEM image of the crystalline silicon film formed using the precursor film under Condition 3 according to the embodiment of the present invention.
  • FIG. 16 is a diagram showing a Raman spectrum of the sample of FIG. 15C by Raman spectroscopic analysis.
  • FIG. 17 is a diagram showing the relationship between the crystal grain size of the crystalline silicon film and the crystallization temperature according to the embodiment of the present invention.
  • FIG. 18A is a diagram showing a planar SEM image of a crystalline silicon film formed using the precursor film (film thickness 30 nm) under Condition 3 according to the embodiment of the present invention.
  • FIG. 18B is a diagram showing a planar SEM image of the crystalline silicon film formed using the precursor film (film thickness 40 nm) under Condition 3 according to the embodiment of the present invention.
  • FIG. 18C is a diagram showing a planar SEM image of the crystalline silicon film formed using the precursor film (film thickness 50 nm) under Condition 3 according to the embodiment of the present invention.
  • FIG. 18D is a diagram showing a planar SEM image of the crystalline silicon film formed using the precursor film (film thickness 70 nm) under Condition 3 according to the embodiment of the present invention.
  • FIG. 19 is a diagram showing the dependency of the crystal grain size on the precursor film thickness in the crystalline silicon film according to the embodiment of the present invention.
  • FIG. 20 is a diagram showing the precursor film thickness dependency in the crystallization ratio of the crystalline silicon film according to the embodiment of the present invention calculated from the Raman spectroscopic measurement result.
  • FIG. 21A is a cross-sectional view of the first bottom-gate TFT 10B-A according to the embodiment of the present invention.
  • FIG. 21B is a cross-sectional view of the second bottom-gate TFT 10B-B according to the embodiment of the present invention.
  • FIG. 21C is a cross-sectional view of the third bottom-gate TFT 10B-C according to the embodiment of the present invention.
  • FIG. 21D is a cross-sectional view of the fourth bottom-gate TFT 10B-D according to the embodiment of the present invention.
  • FIG. 22 is a cross-sectional view schematically showing the configuration of each step in the manufacturing method of the second bottom gate TFT 10B-B according to the embodiment of the present invention.
  • FIG. 23A is a cross-sectional view of the first top-gate TFT 10T-A according to the embodiment of the present invention.
  • FIG. 23B is a cross-sectional view of the second top-gate TFT 10T-B according to the embodiment of the present invention.
  • FIG. 23C is a cross-sectional view of the third top-gate TFT 10T-C according to the embodiment of the present invention.
  • FIG. 23D is a cross-sectional view of the fourth top-gate TFT 10T-D according to the embodiment of the present invention.
  • FIG. 23A is a cross-sectional view of the first top-gate TFT 10T-A according to the embodiment of the present invention.
  • FIG. 23B is a cross-sectional view of the second top-gate TFT 10T-B according to the embodiment of the present invention.
  • FIG. 24 is a cross-sectional view schematically showing the configuration of each step in the manufacturing method of the first top-gate TFT 10T-A according to the embodiment of the present invention.
  • FIG. 25A shows the transfer characteristics of the bottom gate TFT using the crystalline silicon film according to the embodiment of the present invention shown in FIG. 15C as the channel layer, and the conventional crystalline silicon film shown in FIG. 30B as the channel layer. It is a figure which shows the transfer characteristic of the used bottom gate type TFT.
  • FIG. 25B shows the electrical characteristics of drain current-drain voltage in the bottom gate TFT using the crystalline silicon film according to the embodiment of the present invention shown in FIG. 15C as the channel layer, and the conventional crystallinity shown in FIG. 30B.
  • FIG. 26 is a diagram showing the dependency of carrier mobility on the precursor film thickness in the TFT according to the present invention and the conventional TFT.
  • FIG. 27 is a partially cutaway perspective view of an organic EL display according to an embodiment of the present invention.
  • FIG. 28 is a diagram showing a circuit configuration of a pixel using the semiconductor device according to the embodiment of the present invention.
  • FIG. 29A is a planar SEM image of a crystalline silicon film having an SPC structure that has been LA-crystallized at a low energy density, and a schematic diagram thereof.
  • FIG. 29B is a planar SEM image of a crystalline silicon film having an Explosive structure that has been LA-crystallized with a medium energy density, and a schematic diagram thereof.
  • FIG. 29C is a planar SEM image of a crystalline silicon film having a molten polysilicon structure that has been LA-crystallized at a high energy density, and a schematic diagram thereof.
  • FIG. 30A is a planar electron microscope image of a crystalline silicon film crystallized at 700 ° C. from a conventional precursor film.
  • FIG. 30B is a planar electron microscope image of a crystalline silicon film crystallized from a conventional precursor film at a crystallization temperature of 750 ° C.
  • FIG. 31 is a diagram showing transfer characteristics of a thin film transistor having a crystalline silicon film (FIG. 30B) crystallized from a conventional precursor film as a channel layer.
  • One aspect of the method for forming a semiconductor thin film according to the present invention is that an amorphous material having a photon energy of 1.1 eV or higher is 0.65 or more in a photoluminescence spectrum normalized with a maximum intensity of 1 above a substrate.
  • a region (pseudocrystal nucleus) having a high bond density between Si atoms and Si atoms can be locally present in the amorphous silicon film which is a crystalline silicon precursor film.
  • the activation energy for crystallization in the crystallization annealing treatment can be reduced, and the temperature can be lowered (the particle size can be increased compared to the conventional particle size at the same crystallization temperature). Therefore, the grain size of the crystalline silicon film formed according to this embodiment can be made larger than the grain size of the crystalline silicon film that has been subjected to the same crystallization annealing treatment as in the prior art. Therefore, the on-state current can be improved by manufacturing a TFT using the crystalline silicon film formed according to this embodiment as a channel layer.
  • the “region where the bond density between Si atoms and Si atoms is high” is not a region where the crystal grain size of Si is, for example, 5 nm or several tens of nm or more like polycrystalline silicon or microcrystalline silicon.
  • the bond density in which Si atoms and Si atoms are bonded by a diamond bond structure is high, and the bond density in which Si atoms and Si atoms are in an amorphous structure is bonded by the diamond bond structure. It means an area less than the bond density.
  • the intensity when the photon energy in the normalized photoluminescence spectrum is 1.1 eV is preferably 0.8 or less.
  • the strength of the amorphous silicon film when the photon energy is 1.1 eV is set to 0.8 or less.
  • the amorphous silicon film in the first step, includes a Si—Si bond region included in the amorphous silicon film as a pseudo crystal nucleus.
  • the amorphous silicon film is crystallized by using the pseudo crystal nuclei as a nucleus by the annealing to form the crystalline silicon film.
  • the average grain size of the pseudo crystal nuclei is preferably equal to or less than the average grain size of critical crystal nuclei.
  • the activation energy reduction effect of crystallization by the pseudo crystal nucleus in the amorphous silicon film can be surely exhibited.
  • the average grain size of the pseudo crystal nuclei is 1 nm or less.
  • the average particle size is a size that functions as a pseudo crystal nucleus, the activation energy reduction effect of crystallization by the pseudo crystal nucleus can be surely exhibited.
  • the substrate is preferably a glass substrate.
  • the annealing temperature is equal to or lower than the melting point of the glass.
  • a crystalline silicon film can be formed on a glass substrate, a TFT can be formed on a large substrate with a simple process.
  • an average grain size of crystals in the crystalline silicon film is 30 nm to 300 nm.
  • the amorphous silicon film in the first step, is formed with a plasma density of 0.1 W / cm 2 to 0.5 W / cm 2. It is preferably formed by plasma treatment under conditions.
  • the crystal growth temperature of the amorphous silicon film in the first step, is preferably 350 ° C. to 500 ° C.
  • a region (pseudo crystal nucleus) having a high bond density between Si atoms and Si atoms can be more reliably formed locally in the amorphous silicon film.
  • the amorphous silicon film is formed of a source gas and an inert gas.
  • the source gas preferably contains any one of silane gas, disilane gas, and trisilane gas.
  • the inert gas preferably contains an argon gas.
  • a region (pseudocrystal nucleus) having a high bond density between Si atoms and Si atoms can be more reliably localized in the amorphous silicon film. Can be formed.
  • An embodiment of a semiconductor device includes a substrate, a gate electrode, a gate insulating film, a crystalline silicon film, a source electrode, and a drain electrode, and the crystalline silicon film includes A first step of forming an amorphous silicon film having an intensity of 0.65 or more at a photon energy of 1.1 eV in a photoluminescence spectrum normalized with a maximum intensity of 1 above the substrate; The second step of forming the crystalline silicon film by annealing the porous silicon film.
  • the amorphous silicon film that is a crystalline silicon precursor film since a region (pseudocrystal nucleus) having a high bond density between Si atoms and Si atoms can be locally present in the amorphous silicon film that is a crystalline silicon precursor film,
  • the activation energy for crystallization in the crystallization annealing treatment can be reduced, and the temperature can be lowered (the particle size can be increased compared to the conventional particle size at the same crystallization temperature). Therefore, the grain size of the crystalline silicon film formed according to this embodiment can be made larger than the grain size of the crystalline silicon film that has been subjected to the same crystallization annealing treatment as in the prior art. Therefore, the on-state current can be improved by manufacturing a TFT using the crystalline silicon film formed according to this embodiment as a channel layer.
  • Another embodiment of the semiconductor device according to the present invention is formed on a substrate, a gate electrode formed on the substrate, a gate insulating film formed on the gate electrode, and the gate insulating film.
  • the top gate type TFT it is possible to obtain not only the on-characteristic but also the characteristic variation reduced TFT.
  • a substrate a crystalline silicon film formed on the substrate, and a source formed above one end region of the crystalline silicon film.
  • the crystalline silicon film has a photon energy in a photoluminescence spectrum normalized to a maximum intensity of 1 above the substrate, and a gate electrode formed on the gate insulating film.
  • a first step of forming an amorphous silicon film having a strength of 0.65 or more at 1.1 eV, and annealing the amorphous silicon film Is that formed by a second step of forming a-crystalline silicon film.
  • the bottom gate TFT it is possible to obtain not only the on-characteristic but also the TFT with reduced characteristic variation.
  • One embodiment of a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device in which a gate electrode, a gate insulating film, a crystalline silicon film, a source electrode, and a drain electrode are formed on a substrate,
  • the step of forming the crystalline silicon film includes amorphous silicon having an intensity of 0.65 or more at a photon energy of 1.1 eV in a photoluminescence spectrum normalized with a maximum intensity of 1 above the substrate.
  • a first step of forming a film and a second step of forming a crystalline silicon film by annealing the amorphous silicon film are included.
  • the crystalline silicon film in the TFT can be formed by lowering the crystallization temperature of the amorphous silicon film (increasing the grain size). Therefore, by using the crystalline silicon film as a channel layer in the TFT, a TFT capable of improving the on-time current can be manufactured.
  • an embodiment of the substrate according to the present invention is a substrate on which an amorphous silicon film is formed, and in the photoluminescence spectrum normalized with a maximum intensity of 1, the non-photon energy is 1.1 eV.
  • the strength of the crystalline silicon film is 0.65 or more.
  • the present invention can be applied as a substrate on which an amorphous silicon film is formed. And according to this aspect, the area
  • a crystalline silicon film having the same grain size as the conventional crystal grain size is formed, it can be crystallized at a low crystallization temperature, and crystallized at the same crystallization temperature as the conventional crystallization temperature.
  • a crystalline silicon film having a grain size larger than that of a conventional crystalline silicon film it is possible to form a crystalline silicon film having a grain size larger than that of a conventional crystalline silicon film. Therefore, by manufacturing a TFT by forming a crystalline silicon film by the same crystallization annealing as in the prior art, it is possible to obtain a TFT having better on characteristics than a TFT using a conventional crystalline silicon film.
  • a thin film substrate including: a substrate; and a thin film including a crystallization region formed on the substrate and crystallizing a predetermined region.
  • the crystallization region includes a first crystal and The first crystal has an average grain size larger than that of the second crystal, and the first crystal is formed by sintering the second crystal.
  • protrusions are not formed at grain boundaries in the crystallization region.
  • a film such as an electrode film or a passivation film is formed on the crystallized region, a device such as a break in the electrode film or passivation film or the occurrence of pinholes You can avoid problems when creating.
  • the first crystal contains crystal grains having an average crystal grain size of 200 nm or more and 2 ⁇ m or less
  • the second crystal has an average crystal grain size of 20 nm or more. It is preferable to contain crystal grains of 50 nm or less.
  • the mobility can be increased by setting the average crystal grain size of the first crystal to 200 nm or more, and the crystal film can be easily formed by setting the average crystal grain size of the first crystal to 2 ⁇ m or less.
  • the average crystal grain size of the second crystal to 20 nm or more and 50 nm or less, it is easy to grow into a large crystal grain such as the first crystal grain even in the case of solid phase growth of low temperature growth. . This is because when the particle size is small, the surface energy of the grains is large, so that the temperature required for crystallization can be lowered by the surface energy of the grains.
  • the second crystal is preferably a crystal grown by solid phase growth. According to solid phase growth, the temperature of the substrate can be lowered as compared with the case of melt crystallization.
  • the second crystal is a single grain. If the second crystal is a single grain, that is, a single crystal structure, the crystal orientation of the first crystal is easily controlled under the influence of the crystal orientation of the single grain. In the case where the second crystal itself is already polycrystalline, the crystal orientation of the first crystal is difficult to control because the second crystal itself is easily affected by a plurality of crystal orientations.
  • the grain boundary of the second crystal is preferably formed by a single crystal plane.
  • the grain boundary of the first crystal is preferably formed by a plurality of crystal planes.
  • the thin film substrate according to the present invention in the crystallization region, in some of the first crystals, there is a crystal that includes crystals formed with different crystal orientations in the crystal. Is preferred.
  • the intragranular flatness of the first crystal has undulations due to the second crystal.
  • the crystallization region has a crystallization rate of 65% or more and 85% or less by Raman spectroscopic analysis.
  • FIG. 1A is a diagram showing a planar electron microscope (SEM) image of the crystalline silicon film according to the embodiment of the present invention
  • FIG. 1B is a schematic diagram of the crystalline silicon film according to the embodiment of the present invention. is there.
  • FIG. 2 is a table summarizing the characteristics of the crystalline silicon film according to the embodiment of the present invention and the conventional crystalline silicon film.
  • the crystalline silicon film shown in FIG. 1A is obtained by performing a heat treatment at a crystallization temperature of 750 ° C. for about 20 minutes using a thermal annealing method.
  • the crystalline silicon film shown in FIG. 1A is a thin film including a crystallized region obtained by crystallizing a predetermined region, and has a novel crystal structure different from the conventionally reported crystal structure as summarized in FIG. Has a crystal structure.
  • This new crystal structure is a structure in which crystal particles formed by SPC have sintered particles that are considered to have lost grain boundaries between particles due to a sintering phenomenon.
  • this structure is referred to as “sintered structure” in the present invention.
  • FIG. 29A is a planar SEM image of a crystalline silicon film having an SPC structure that has been LA-crystallized at a low energy density, and a schematic diagram thereof.
  • FIG. 29B is a planar SEM image of a crystalline silicon film having an Explosive structure that has been LA-crystallized with a medium energy density, and a schematic diagram thereof.
  • FIG. 29C is a planar SEM image of a crystalline silicon film having a molten polysilicon structure that has been LA-crystallized at a high energy density, and a schematic diagram thereof.
  • the crystal structure (excluding: Explosive) in the conventional crystalline silicon film has a single grain size distribution, whereas the sintered structure in the crystalline silicon film according to the present invention (hereinafter simply referred to as “the present invention”).
  • the present invention Is also characterized by having two particle size distributions of crystal grains having an average crystal grain size of 200 nm to 2 ⁇ m and crystal grains having an average crystal grain size of 20 nm to 50 nm.
  • the crystallization region of the silicon thin film has a first crystal having a relatively large average crystal grain size and a second crystal having a relatively small average crystal grain size. That is, the average crystal grain size of the crystal grains in the first crystal is larger than the average crystal grain size of the crystal grains in the second crystal.
  • the first crystal having a large crystal grain size is formed by sintering the second crystal.
  • the sintered structure of the crystalline silicon film and the structure of the conventional molten polysilicon according to the embodiment of the present invention are analyzed by an electron backscattering diffraction method (Electron Backscattering Pattern: EBSP) with reference to FIGS. 3A and 3B.
  • EBSP Electro Backscattering Pattern
  • the calculated particle size distribution is shown.
  • the grain size of the crystal structure obtained by EBSP is slightly different from the grain size obtained from the planar SEM, but it has been confirmed that the tendency of the grain size distribution as described above coincides. Therefore, the sintered structure of the present invention is a mixed crystal structure of two types of crystal structures having different formation mechanisms, similar to the Explosive crystal structure in the LA method.
  • the Explosive structure includes a molten polysilicon structure, and thus has a feature that protrusions are formed at the grain boundaries.
  • a bright portion of the grain boundary portion of a particle that seems to have a relatively large molten silicon structure corresponds to a protrusion.
  • the sintered structure of the present invention shows that the above-described protrusions cannot be observed even at the grain boundaries of relatively large particles. Therefore, the sintered structure of the present invention seems to have a large particle size not by a molten polysilicon structure but by another generation mechanism (sintering). A detailed mechanism will be described later.
  • FIG. 4A and 4B show crystal orientation map diagrams obtained by EBSP for the sintered structure of the crystalline silicon film and the structure of the molten polysilicon according to the embodiment of the present invention, respectively.
  • FIG. 4B in the molten polysilicon structure, although a structure corresponding to a crystal defect such as Twin is observed, the crystal orientation in one particle is single, in other words, a single crystal (single grain).
  • the sintered structure particles of the present invention in the sintered structure particles of the present invention, a region surrounded by different crystals (crystals having crystal orientations) inside the particles having a large particle size is surrounded by a broken line in the drawing. Area) exists. This result is also a result suggesting that the particles of the sintered structure of the present invention are not produced by melt crystallization. Although such a sintered structure can be formed at a low temperature, it is expected to exhibit pseudo-single grain-like material characteristics. Further, as shown in FIG. 4A, it can be seen that the crystals other than the sintered structure have an SPC structure, and thus are mainly formed by single grains (grain boundaries having a single crystal direction).
  • FIG. 5 shows a reverse pole figure of the sintered structure of the crystalline silicon film according to the embodiment of the present invention. It is known that the melted polysilicon structure crystallized by the conventional excimer LA method is oriented in the ⁇ 111> direction. However, as shown in FIG. 5, the sintered structure of the present invention has almost no orientation. There is a feature.
  • the crystalline silicon film according to the present embodiment has a sintered structure having sintered particles in which grain boundaries between particles disappear due to a sintering phenomenon, and realizes a crystal having a large particle size at a low temperature. You can see that you can.
  • the projection formed at the grain boundary as a problem is not formed in the molten crystal, and therefore, a device using the crystalline silicon film according to the present embodiment Process reliability can be improved.
  • FIG. 6 is a cross-sectional view schematically showing a method for forming a crystalline silicon film according to an embodiment of the present invention.
  • a glass substrate is prepared as the substrate 1.
  • the interface state between the substrate 1 and the precursor film 2F affects the crystal growth. Therefore, impurities such as organic substances existing on the surface of the substrate 1 are caused by a predetermined chemical solution. It should be removed.
  • an undercoat layer made of a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), a silicon oxynitride film (SiON), or the like may be formed on the substrate 1 by plasma CVD or the like (see FIG. Not shown).
  • a precursor film 2F made of amorphous silicon is formed on the substrate 1 as amorphous silicon.
  • the precursor film 2F is a precursor film that becomes a crystalline silicon film by being crystallized.
  • the amount of bonds between Si atoms and Si atoms is locally increased in the amorphous silicon film. It is a film including many regions (pseudo crystal nuclei).
  • Such a precursor film 2F can be formed by plasma CVD or the like.
  • the film formation conditions for the precursor film 2F include, for example, a film formation temperature of 250 to 500 ° C., a growth pressure of 0.1 to 10 Torr, silane (SiH 4 ) as a source gas, hydrogen, argon as a dilution gas Alternatively, an inert gas such as helium is used.
  • the film thickness of the precursor film 2F is, for example, about 20 to 100 nm.
  • disilane gas or trisilane gas can also be used as the source gas.
  • a crystallization annealing process is performed on the precursor film 2F. Specifically, as shown in FIG. 6C, the precursor film 2F is annealed at a temperature of 500 ° C. to 1000 ° C. Thereby, as shown in FIG. 6D, the precursor film 2F is crystallized, and the crystalline silicon film 2 can be formed.
  • the precursor film 2F was crystallized by annealing for about 1 minute to 2 hours by RTP (Rapid Thermal Processing). Moreover, when a glass substrate is used as the substrate 1, it is preferable to anneal at a temperature of 800 ° C. or lower in order to suppress breakage and distortion of the glass substrate. In order to obtain a desired particle size in the crystalline silicon film 2, the annealing temperature, the annealing time, and the film thickness of the precursor film 2F may be adjusted, whereby the particle size can be controlled.
  • the crystallization annealing treatment may be performed after the dehydrogenation annealing treatment is performed at a temperature of 400 ° C. or higher, which is the temperature at which hydrogen escapes from the silicon thin film.
  • a crystalline silicon film is formed by crystallization of a precursor film that is an amorphous silicon film including pseudo crystal nuclei.
  • the activation energy for crystallization in the annealing treatment can be reduced. For this reason, sintering occurs between the crystal grains so that crystals with a small grain size grow at a high density and the surface energy in the crystalline silicon film is minimized. As a result, the crystallization temperature of the amorphous silicon film can be lowered (larger than that of the conventional crystallization temperature).
  • FIG. 7 is a diagram for explaining the crystallization mechanism of an amorphous silicon film according to the present invention, and schematically showing the relationship between free energy and crystal grain size in the silicon film.
  • the vertical axis represents free energy
  • the horizontal axis represents crystal grain size.
  • FIG. 8 is a cross-sectional view schematically showing the formation mechanism of the sintered structure of the present invention.
  • the free energy for generating crystal nuclei tends to increase because the surface energy becomes dominant as the crystal nucleus size decreases.
  • the critical crystal nucleus size about 1 to 2 nm
  • the amorphous silicon film (precursor film) in the present invention a small crystal nucleus (pseudocrystal nucleus) whose average grain size is equal to or smaller than the average grain size of the critical crystal nucleus is generated in the film in advance.
  • the free energy of the precursor film immediately after film formation can be increased. That is, it becomes possible to reduce the barrier of activation energy necessary for crystal nucleus formation.
  • the pseudo crystal nucleus is a region having a large amount of bonds between Si atoms and Si atoms locally in the silicon film, and the average grain size of the pseudo crystal nucleus is 1 nm or less.
  • the pseudo-crystal nucleus having increased free energy exists in the amorphous silicon film (precursor film) immediately after film formation (before crystallization annealing), subsequent crystallization annealing is performed. In the treatment, the activation energy of crystallization can be reduced.
  • FIG. 8 is a cross-sectional view schematically showing the generation mechanism of the sintered structure of the crystalline silicon film according to the embodiment of the present invention.
  • the precursor film 2F (amorphous silicon film) in the present embodiment includes a starting point 2a for crystal growth by thermal annealing.
  • the starting point 2a is mainly composed of the above-described pseudo crystal nucleus, but other film defects may also be the starting point.
  • the starting points (pseudo crystal nuclei) from which crystals are generated are generated at a higher density than in the conventional long-time SPC growth.
  • the precursor film 2F is thermally annealed to grow an SPC structure for a short time.
  • the precursor film 2F in the present embodiment since pseudo crystal nuclei are generated at a high density, crystals having a smaller particle diameter (second crystal) than the normal short-time SPC structure are generated at a high density. Conceivable.
  • the sintered crystal 2c having a relatively large particle size is obtained by sintering between the crystals having a small particle size during the process of generating the SPC structure for a short time. (First crystal) is produced.
  • Sintering is a phenomenon of mass transfer in the direction in which the surface energy of the entire particle system decreases when the particles in contact are held at a temperature below their melting point.
  • mass transfer of atoms occurs by volume diffusion, surface diffusion, and evaporation aggregation at a temperature at which atomic diffusion can sufficiently occur.
  • the main factors in this sintering process are atomic diffusion coefficient, surface energy, and particle size.
  • the temperature at which sintering occurs depends on the situation of the main factors described above, but sintering may occur at a temperature about half the melting point. In other words, by using sintering, the crystal grain size can be increased at a temperature much lower than the melting point (silicon melting point: 1410 ° C., amorphous silicon melting point: about 1000 ° C.).
  • particles with a small particle diameter are formed with a high density, so that the surface energy as a particle system becomes large.
  • the surface energy it is considered that the surface area of the crystal is reduced by sintering between the particles, and a crystal having a large particle diameter is formed.
  • the quasi-crystal nuclei having increased free energy exist in the precursor film 2F immediately after the film formation, so that the activation energy for crystallization is reduced in the subsequent crystallization annealing treatment. Can do. For this reason, crystals with a high density and a small particle size are formed, and a large particle size can be formed by sintering between the particles.
  • FIG. 9 is a diagram showing a photoluminescence (PL) spectrum of a precursor film according to an embodiment of the present invention and a precursor film according to a comparative example.
  • the photoluminescence spectrum shown in FIG. 9 is normalized (normalized) with the maximum PL intensity being 1, and in FIG. 9, the vertical axis indicates the PL intensity and the horizontal axis indicates the photon energy.
  • FIG. 10 is a diagram showing film formation conditions when forming the precursor film under the four conditions in FIG. 9. Conditions 1, 2 and 3 are film formation conditions according to the embodiment of the present invention.
  • the Ref condition indicates the film forming condition according to the comparative example.
  • FIG. 11 is a schematic diagram for explaining the light emission mechanism of amorphous silicon.
  • the PL spectrum of the amorphous silicon film under each condition is observed as a broad emission spectrum having a plurality of peaks (modes), and is at least 1.2 to 1.4 eV and 1 Each has a large peak around 1 eV.
  • the maximum PL intensity appears between 1.2 and 1.4 eV, and in FIG. 9, the peak near 1.2 eV is the maximum PL intensity.
  • This emission band is considered to be caused by optical transition between band edge localized levels including the band tail of the PL spectrum (process (b) in FIG. 11).
  • the shape and peak position of this PL spectrum reflect the band edge local level density distribution, that is, the structure of the amorphous silicon film.
  • the PL spectra according to the present invention under the conditions 1, 2 and 3 are shifted to the lower energy side as compared with the PL spectrum according to the comparative example of the Ref condition. It can be seen that the PL intensity of the peak appearing near 1 eV is increased.
  • an amorphous silicon film having a PL intensity of 0.65 or more when the photon energy is near 1.1 eV in other words, the photon energy with respect to the maximum PL intensity.
  • an amorphous silicon film having a peak intensity ratio of 0.65 or higher at 1.1 eV an amorphous silicon film having pseudo crystal nuclei can be obtained.
  • a region (pseudocrystal nucleus) having a high bond density between Si atoms and Si atoms can locally exist in the amorphous silicon film, which is a precursor film of the crystalline silicon film.
  • the activation energy for crystallization in the annealing treatment can be reduced, and the temperature can be lowered (the particle size can be increased as compared with the conventional particle size at the same crystallization temperature). Therefore, the grain size of the crystalline silicon film formed according to this embodiment can be made larger than the grain size of the crystalline silicon film that has been subjected to the same crystallization annealing treatment as in the prior art.
  • the on-state current can be improved by manufacturing a TFT using the crystalline silicon film formed according to this embodiment as a channel layer.
  • the “region where the bond density between Si atoms and Si atoms is high” is not a region where the crystal grain size of Si is, for example, 5 nm or several tens of nm or more like polycrystalline silicon or microcrystalline silicon.
  • the bond density in which Si atoms and Si atoms are bonded by a diamond bond structure is high, and the bond density in which Si atoms and Si atoms are in an amorphous structure is bonded by the diamond bond structure. It means an area less than the bond density.
  • the reason why the PL intensity near 1.1 eV in the PL spectrum increases and the formation of pseudo crystal nuclei will be described in more detail with reference to FIGS. 12 to 14 and FIGS. 15A to 15C.
  • the growth temperature dependence of the precursor film (precursor film of condition 3) grown using silane gas (SiH 4 ) as the source gas and argon gas (Ar) as the dilution gas will be considered.
  • silane gas (SiH 4 ) silane gas
  • Ar argon gas
  • FIG. 12 is a diagram showing the growth temperature dependence of the PL spectrum of the precursor film (amorphous silicon film) in the present embodiment grown by Ar dilution.
  • FIG. 12 shows a photoluminescence spectrum normalized (normalized) with the maximum PL intensity set to 1 as in FIG.
  • the vertical axis indicates the PL intensity
  • the horizontal axis indicates the photon energy.
  • Each sample in FIG. 12 was obtained by changing only the growth temperature, and the other growth conditions were formed under the same conditions as the condition 3 shown in FIG.
  • FIG. 13 is a diagram showing the growth temperature dependence of the infrared absorption (IR) spectrum of the precursor film (amorphous silicon film) in the present embodiment grown by Ar dilution.
  • the vertical axis represents the absorption coefficient
  • the horizontal axis represents the wave number.
  • Each sample in FIG. 13 was obtained by changing only the growth temperature, and the other growth conditions were formed under the same conditions as the condition 3 shown in FIG.
  • the peak observed in the vicinity of the wave number of 2000 to 2100 cm ⁇ 1 is a peak due to Si—H stretching vibration.
  • the maximum (peak) absorption coefficient decreases with increasing growth temperature, and it can be seen that the number of hydrogen bonds in the precursor film decreases with increasing growth temperature.
  • FIG. 14 is a graph showing the growth temperature dependence of the spin density of the precursor film (amorphous silicon film) in the present embodiment grown by Ar dilution.
  • the vertical axis represents the spin density obtained from the electron spin resonance (ESR) method
  • the horizontal axis represents the growth temperature.
  • ESR electron spin resonance
  • the spin density decreases as the growth temperature of the precursor film increases. That is, it can be seen that the precursor film grown at a high temperature has a small defect density.
  • An amorphous silicon film is composed of Si—H bonds and Si—Si bonds, but since the Si—H bonds are cut at a temperature of about 300 ° C. to generate dangling bonds, the growth temperature is usually about 300 ° C. or higher. Then, an amorphous silicon film with a small amount of hydrogen bonds is formed. That is, in the conventional method for forming an amorphous silicon film, an amorphous silicon film having many dangling bonds (a film having a high defect density) is formed.
  • the film has a low defect density regardless of the decrease in the hydrogen bonding amount as shown in FIG. This is presumably because, in the present embodiment, Si—Si bonds are formed without forming dangling bonds during the growth of the precursor film. Due to the increase of the Si—Si bond, a region (pseudo crystal nucleus) in which the amount of bonds between Si atoms and Si atoms is locally increased is formed. Then, since this pseudo crystal nucleus causes Si band edge light emission, it is considered that light emission with a photon energy near 1.1 eV is increased as shown in FIG.
  • FIGS. 15A to 15C are planar SEM images of the crystalline silicon film formed using the precursor films of Conditions 1 to 3, FIG. 15A is Condition 1, FIG. 15B is Condition 2, and FIG. Each corresponds.
  • the crystallization annealing was performed by thermal annealing at a crystallization temperature of 750 ° C. for about 20 minutes.
  • the film thickness of the precursor film (amorphous silicon film) before crystallization was about 50 nm.
  • the average particle diameter of the crystalline silicon film using the precursor film of condition 1 is 75 nm
  • the average particle diameter of the crystalline silicon film using the precursor film of condition 2 is
  • the average particle diameter of the crystalline silicon film using the precursor film of Condition 3 is 90 nm and is 124 nm. In either case, the average particle diameter of the crystalline silicon film formed by the conventional method shown in FIG. It can be seen that it is larger than (30 nm).
  • FIG. 16 shows a Raman spectrum by Raman spectroscopic analysis of the sample of FIG. 15C.
  • the sintered structure of the present invention can achieve crystallinity equivalent to that of molten polysilicon by a short-time thermal annealing treatment.
  • the crystallization rate of the sintered structure of the present invention is preferably 65% or more and 85% or less.
  • the average grain size of each crystalline silicon film in conditions 1 to 3 increases in the order of condition 1 (75 nm), condition 2 (90 nm), and condition 3 (124 nm). I understand that.
  • FIG. 17 is a diagram showing the relationship between the crystal grain size of the crystalline silicon film and the crystallization temperature according to the embodiment of the present invention.
  • the vertical axis indicates the average particle diameter obtained from the planar SEM, and the horizontal axis indicates the crystallization temperature.
  • the crystallization annealing was performed by a thermal annealing method for about 20 minutes.
  • the film thickness of the precursor film (amorphous silicon film) before crystallization was about 50 nm.
  • the conventional method for forming a crystalline silicon film is limited to a film having an average particle size of about 30 to 50 nm.
  • the crystallinity formed using the precursor film according to this embodiment is not limited. It was confirmed that the silicon film had a larger particle size than the crystalline silicon film formed by the conventional method.
  • the average grain size of the crystalline silicon film formed under the condition 3 is about 3 to 5 times the average grain size of the crystalline silicon film formed by the conventional method.
  • the average particle diameter of the crystalline silicon film formed using the precursor film according to the present embodiment under the conditions 1 to 3 is approximately that of the conditions 3, 2, and 1. It turns out that it becomes large in order. Further, the average grain size of the crystalline silicon film formed under the condition 1 is about twice the average grain size of the crystalline silicon film formed under the condition 2.
  • FIGS. 18A to 18D show planar SEM images of a crystalline silicon film formed using a precursor film having a thickness of 30 nm, 40 nm, 50 nm, and 70 nm under Condition 3 according to the embodiment of the present invention.
  • these crystalline silicon films were produced by crystallization annealing at 750 ° C. for 20 minutes.
  • the average grain size of the crystalline silicon film increases with an increase in the thickness of the precursor film, even though the precursor film growth conditions and the crystallization annealing conditions are the same. I understand. From the observation of SEM images, it was found that this increase in crystal grain size was due to an increase in the size and density of the sintered structure.
  • FIG. 19 is a diagram showing the precursor film thickness dependence of the crystal grain size (calculated from the SEM image) in the crystalline silicon film according to the embodiment of the present invention.
  • the crystallization annealing of the precursor film was performed at 700 ° C., 725 ° C., 750 ° C., and 800 ° C. for 20 minutes. All precursor films were formed under Condition 3.
  • FIG. 19 it can be seen that the average particle diameter increases with an increase in the thickness of the precursor film, regardless of the crystallization temperature.
  • the film thickness of the precursor film exceeds 40 nm, the increase amount of the average particle diameter increases, and when it exceeds 70 nm, a tendency to be saturated is observed.
  • FIG. 20 shows the precursor film thickness dependence of the crystallization rate calculated from the Raman spectroscopic measurement results.
  • the precursor film was formed under condition 3, and the crystallization annealing was performed at 800 ° C. for 20 minutes.
  • the crystallization rate increases almost monotonically as the thickness of the precursor film increases.
  • pseudo crystal nuclei can be generated in the crystalline silicon precursor film (amorphous silicon film).
  • the activation energy for crystallization in the annealing process can be reduced. For this reason, crystals with a small grain size grow at a high density, and sintering occurs between crystal grains so as to minimize the surface energy in the crystalline silicon film.
  • the crystallization temperature of the amorphous silicon film can be lowered (larger than that of the conventional crystallization temperature).
  • a thin film can be obtained.
  • a crystalline silicon film having an average crystal grain size of 30 nm to 300 nm is formed at a crystallization temperature of 800 ° C. or lower. Can do.
  • the grain size of the crystalline silicon film can be increased by increasing the thickness of the precursor film.
  • the growth temperature of the precursor film is preferably set to 350 ° C. to 500 ° C.
  • a rare gas that is easily ionized may be used as a dilution gas.
  • the precursor film is formed with an RF power density in the range of 0.1 to 0.5 W / cm 2 .
  • condition 2 and the condition 3 in the present embodiment are compared, as shown in FIG. 9, although the PL intensity near 1.1 eV of the PL spectrum is higher in the condition 2 than in the condition 3.
  • condition 3 grows larger in particle size than condition 2. The reason is presumed as follows.
  • Condition 2 is a state in which the amount of bonds between Si atoms and Si atoms is larger than that in Condition 3, that is, a state in which the pseudo crystal nucleus density is higher.
  • Condition 3 is considered to grow to a larger particle size than Condition 2.
  • the precursor film in the present invention it is more preferable for the precursor film in the present invention that the PL intensity in the vicinity of 1.1 eV in the PL spectrum of FIG. In other words, if there are too many regions having a high bond density between Si atoms and Si atoms locally in the amorphous silicon film, the growth of the crystal grain size will be inhibited, so that the photon energy is 1.1 eV.
  • the strength of the amorphous silicon film is preferably 0.8 or less. Thereby, the activation energy reduction effect of the crystallization by the area
  • the crystalline silicon film is formed by forming the amorphous silicon film having an intensity of 0.65 or more when the photon energy is 1.1 eV.
  • Pseudocrystal nuclei can be generated in the amorphous silicon film, which is the precursor film.
  • the crystallization temperature when crystallizing the amorphous silicon film can be lowered.
  • a crystalline silicon film with good crystallinity can be manufactured by a simple and large process.
  • the thin film transistor according to this embodiment includes a gate electrode, a gate insulating film, a crystalline silicon film, a source electrode, and a drain electrode, and the crystalline silicon film is the above-described method for forming a crystalline silicon film Is a crystalline silicon film formed by
  • the crystalline silicon film is used as a channel layer and is formed between the gate electrode and the gate insulating film.
  • FIG. 21A is a cross-sectional view schematically showing the configuration of the first bottom-gate TFT 10B-A according to the embodiment of the present invention.
  • the structure of FIG. 21A is a channel etch type structure formed by etching a semiconductor layer (here, the amorphous silicon film 9) when forming a source region and a drain region.
  • the first bottom gate TFT 10B-A includes a substrate 1, a gate electrode 6 formed on the substrate 1, a gate insulating film 5 formed on the gate electrode 6, and a gate insulation.
  • a crystalline silicon film 2 formed on the film 5 and a source electrode 4 and a drain electrode 7 formed on the crystalline silicon film 2 are provided.
  • the crystalline silicon film 2 is formed by the method for forming a crystalline silicon film according to the above-described embodiment.
  • the first bottom-gate TFT 10B-A includes an undercoat layer 8 formed on the surface of the substrate 1, an amorphous silicon film 9 formed on the crystalline silicon film 2, and an amorphous silicon film 9. And a pair of contact layers 3 formed on the substrate.
  • FIG. 21B shows the configuration of the second bottom gate TFT 10B-B according to the embodiment of the present invention
  • FIG. 21C shows the configuration of the third bottom gate type 10B-C according to the embodiment of the present invention
  • FIG. 21D is a cross-sectional view schematically showing the configuration of the fourth bottom gate type 10B-D according to the embodiment of the present invention.
  • Each of the structures shown in FIGS. 21B to 21D is a channel etch stop type structure in which a channel protective layer 11 is formed to protect the semiconductor region from being etched when the source region and the drain region are formed. .
  • FIGS. 21B to 21D The differences between the structures shown in FIGS. 21B to 21D are as follows.
  • the amorphous silicon film 9 is formed between the crystalline silicon film 2 and the channel protective layer 11, but in FIG. 21C, this amorphous silicon film 9 is not formed.
  • FIG. 21D is that the amorphous silicon film 9 is formed on the channel protective layer 11 (between the channel protective layer 11 and the contact layer 3).
  • the configuration of FIG. 21B will be described in detail.
  • the second bottom gate TFT 10B-B includes a substrate 1, a gate electrode 6 formed on the substrate 1, a gate insulating film 5 formed on the gate electrode 6, and a gate insulating film.
  • a crystalline silicon film 2 formed on the film 5 and a pair of source electrode 4 and drain electrode 7 formed on both ends of the crystalline silicon film 2 are provided.
  • the second bottom gate TFT 10B-B includes an undercoat layer 8 formed on the surface of the substrate 1, an amorphous silicon film 9 formed on the crystalline silicon film 2, and an amorphous silicon film 9. And a pair of contact layers 3 that cover both ends of the channel protective layer 11 and are formed on both ends of the amorphous silicon film 9.
  • the crystalline silicon film 2 is formed by the method for forming a crystalline silicon film according to the present embodiment described above.
  • the substrate 1 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, or high heat resistant glass.
  • the undercoat layer 8 is formed on the substrate 1 in order to prevent impurities such as sodium and phosphorus contained in the glass substrate from entering the crystalline silicon film 2.
  • a silicon nitride film (SiN x ), a silicon oxide film (SiO x ), a silicon oxynitride film (SiON), or the like can be used as the undercoat layer 8.
  • the film thickness of the undercoat layer 8 is, for example, about 100 to 2000 nm.
  • the gate electrode 6 is composed of a single layer structure or a multilayer structure such as a conductive material or an alloy thereof.
  • a conductive material or an alloy thereof for example, molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), A pattern is formed in a predetermined shape on the substrate 1 using chromium (Cr), molybdenum tungsten (MoW), or the like.
  • the film thickness of the gate electrode 6 is, for example, about 20 to 500 nm.
  • the gate insulating film 5 is, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), a silicon oxynitride film (SiON), aluminum oxide (AlO x ), tantalum oxide (TaO x ), or a laminated film thereof. And covering the substrate 1 on which the gate electrode 6 is formed. That is, the gate insulating film 5 is formed on the substrate 1 so as to cover the gate electrode 6. In this embodiment, since the crystalline silicon film 2 is used, it is preferable to use a silicon oxide film as the gate insulating film 5.
  • the interface state between the crystalline silicon film 2 and the gate insulating film 5 it is preferable to make the interface state between the crystalline silicon film 2 and the gate insulating film 5 good, and a silicon oxide film is suitable for this. Because.
  • the film thickness of the gate insulating film 5 is, for example, 50 to 300 nm.
  • the crystalline silicon film 2 is formed on the gate insulating film 5 and has a channel region that is a region in which carrier movement is controlled by the voltage of the gate electrode 6.
  • the crystalline silicon film 2 in the present embodiment is formed by crystallizing an amorphous silicon (amorphous silicon) film which is a precursor film having pseudo crystal nuclei formed by the above-described forming method. It is a crystalline silicon film.
  • This polycrystalline silicon film has a mixed crystal structure of amorphous silicon and crystalline silicon. In order to obtain excellent on-characteristics, it is preferable that at least the predetermined channel region of the crystalline silicon film 2 is composed of a film having a large proportion of crystalline silicon.
  • the film thickness of the crystalline silicon film 2 is, for example, about 20 to 100 nm, and the grain size of the crystalline silicon in the crystalline silicon film 2 is, for example, about 5 to 1000 nm.
  • the grain size of the crystalline silicon in the crystalline silicon film 2 is, for example, about 5 to 1000 nm.
  • the grain size of the crystalline silicon is more preferably 300 nm or less.
  • the amorphous silicon film 9 is an i-layer which is made of an amorphous silicon film formed on the crystalline silicon film 2 and which is not intentionally doped with impurities. Therefore, the amorphous silicon film 9 has a higher electrical resistance than the contact layer 3 doped with impurities.
  • the amorphous silicon film 9 is not doped with impurities, but naturally contained impurities exist.
  • the impurity concentration of the amorphous silicon film 9 is 1 ⁇ 10 17 [atm / cm 3 ] or less.
  • the purpose of introducing the amorphous silicon film 9 is to reduce the off-current by introducing a material having a larger band gap than the crystalline silicon film 2.
  • a material having a larger band gap than the crystalline silicon film 2 As the band gap of the amorphous silicon film 9, a material of 1.60 to 1.90 eV is preferably used.
  • the film thickness of the amorphous silicon film 9 is, for example, about 10 to 100 nm.
  • the channel protective layer 11 is a protective film that protects the channel region of the crystalline silicon film 2, and is formed above the channel region of the crystalline silicon film 2.
  • the channel protective layer 11 is a channel etching stopper (for preventing the channel region of the crystalline silicon film 2 from being etched during the etching process for forming the pair of contact layers 3. CES) layer. That is, the upper portion of the channel protective layer 11 is etched by etching when the contact layer 3 is formed.
  • the channel protective layer 11 is an organic material layer made of an organic material mainly containing an organic material containing silicon, oxygen and carbon, or an inorganic material layer mainly composed of an inorganic material such as silicon oxide or silicon nitride. .
  • the channel protective layer 11 has an insulating property, and the pair of contact layers 3 are not electrically connected to each other.
  • the pair of contact layers 3 are made of an amorphous semiconductor layer containing impurities at a high concentration, and are formed above the channel region of the crystalline silicon film 2 via the channel protective layer 11.
  • the pair of contact layers 3 are arranged to face each other with a predetermined interval.
  • each of the pair of contact layers 3 is formed so as to straddle the channel protective layer 11 and the amorphous silicon film 9, and the upper and side surfaces of the channel protective layer 11 and the amorphous silicon film 9. It is formed so as to cover the upper surface.
  • the pair of contact layers 3 is, for example, an n-type semiconductor layer in which phosphorus (P) is doped as an impurity in amorphous silicon, and includes a high concentration impurity of 1 ⁇ 10 19 [atm / cm 3 ] or more. n + layer.
  • the contact layer 3 has a thickness of 5 to 100 nm, for example.
  • a layer having an impurity concentration lower than that of the contact layer 3 may be further introduced between the amorphous silicon film 9 and the contact layer 3.
  • the impurity of the contact layer 3 may be formed with a profile in which the concentration decreases toward the amorphous silicon film 9. As described above, by designing the change in the impurity concentration profile between the amorphous silicon film 9 and the contact layer 3 to be gentle, the electric field in the drain region is relaxed, and the off-current is further reduced. .
  • the pair of source electrode 4 and drain electrode 7 are formed above the channel region of the crystalline silicon film 2 via the channel protective layer 11 and are formed on the pair of contact layers 3 in this embodiment. Further, the pair of source electrode 4 and drain electrode 7 are arranged to face each other with a predetermined interval.
  • the source electrode 4 and the drain electrode 7 each have a single layer structure or a multilayer structure such as a conductive material or an alloy thereof, for example, aluminum (Al), molybdenum (Mo), tungsten (W). , Copper (Cu), titanium (Ti), or chromium (Cr).
  • the source electrode 4 and the drain electrode 7 are formed by a three-layer structure of MoW / Al / MoW.
  • the film thickness of the source electrode 4 and the drain electrode 7 is, for example, about 100 to 500 nm.
  • the crystalline silicon film 2 as the channel layer is formed using the amorphous silicon film in which pseudo crystal nuclei exist in the film as a precursor film.
  • the activation energy for crystallization in the annealing process can be reduced. Therefore, the grain size of the crystalline silicon film 2 in the present embodiment can be made larger than the grain size of the crystalline silicon film formed by the same crystallization annealing treatment as in the prior art. Therefore, the semiconductor device according to the present embodiment can improve the on-state current as compared with the conventional semiconductor device. As a result, it is possible to realize a bottom-gate TFT that can be used as a pixel circuit TFT of a high-definition display element or an organic EL display element.
  • the crystalline silicon film formed by the conventional LA method has projections at the grain boundary portions as described above, when a thin film transistor is formed by the crystalline silicon film in the conventional LA method, the projections at the grain boundary As a result, the film thickness of the film formed on the crystalline silicon film becomes non-uniform, which adversely affects device characteristic variations and reliability.
  • the crystalline silicon film according to the present invention since the intragranular flatness in the first crystal has undulations caused by the second crystal, the film thickness of the film formed on the crystalline silicon film is uniform. Thus, a highly reliable thin film transistor with no variation in element characteristics can be realized.
  • FIG. 22 is a cross-sectional view schematically showing the configuration of each step in the manufacturing method of the second bottom gate TFT 10B-B according to the embodiment of the present invention.
  • a glass substrate is prepared as the substrate 1.
  • an undercoat layer 8 made of a silicon nitride film or a silicon oxide film is formed on the substrate 1 by plasma CVD or the like. Note that the undercoat layer 8 may not be formed by having the gate insulating film also have a function of suppressing impurities from the glass substrate.
  • a gate electrode 6 having a predetermined shape is formed on the undercoat layer 8.
  • a gate metal film made of MoW is formed on the undercoat layer 8 by sputtering, and the gate metal film is patterned using a photolithography method and a wet etching method, thereby forming the gate electrode 6 having a predetermined shape. Can do.
  • a gate insulating film 5 is formed so as to cover the substrate 1 on which the gate electrode 6 is formed.
  • the gate insulating film 5 made of silicon oxide is formed by plasma CVD or the like so as to cover the gate electrode 6.
  • an amorphous silicon film made of amorphous silicon (amorphous silicon) having pseudo crystal nuclei is formed on the gate insulating film 5 as a precursor film of the crystalline silicon film 2.
  • the amorphous silicon film can be formed by plasma CVD or the like by the above-described method for forming a crystalline silicon film according to the present invention.
  • the amorphous silicon film is continuously formed in the same apparatus as the gate insulating film 5, more preferably in the same reaction chamber. Thereby, contamination of impurities at the interface between the gate insulating film 5 and the amorphous silicon film can be reduced.
  • the amorphous silicon film is annealed at a temperature of 500 ° C. to 1000 ° C. to crystallize the amorphous silicon film, thereby forming the crystalline silicon film 2.
  • the amorphous silicon film is crystallized by annealing for about 1 minute to several tens of hours by a rapid thermal annealing method.
  • a glass substrate as the board
  • annealing method that rapidly raises the temperature (> 100 ° C./second) (for example, laser annealing, flash lamp annealing, etc.), in order to prevent film destruction due to bumping of hydrogen in the amorphous silicon film, It is preferable to perform the crystallization annealing treatment after the dehydrogenation annealing treatment at a temperature of 400 ° C. or higher, which is the temperature at which hydrogen escapes from the crystalline silicon film.
  • an amorphous silicon film 9 is formed on the crystalline silicon film 2.
  • the amorphous silicon film 9 can be formed by plasma CVD or the like.
  • a hydrogen plasma treatment on the crystalline silicon film 2 before depositing the amorphous silicon film 9.
  • the hydrogen plasma treatment is performed by generating hydrogen plasma with a radio frequency (RF) power using a gas containing hydrogen gas as a raw material and irradiating the crystalline silicon film 2 with the hydrogen plasma.
  • RF radio frequency
  • This hydrogen plasma treatment generates hydrogen plasma containing hydrogen ions (H + ) and hydrogen radicals (H * ) in the plasma atmosphere, and the generated hydrogen ions and hydrogen radicals are crystalline silicon films.
  • the dangling bonds of silicon atoms constituting the crystalline silicon film 2 are terminated with hydrogen by entering into 2.
  • a channel protective layer 11 having a predetermined shape is formed on the amorphous silicon film 9.
  • a channel protective film made of a silicon oxide film is formed on the amorphous silicon film 9 by CVD, and the channel protective film is patterned using a photolithography method and a wet etching method, whereby a channel protective layer 11 having a predetermined shape is formed. Can be formed. Note that the process can be further simplified by using a coating-type organic material or a photosensitive coating-type organic material to form the channel protective layer 11.
  • a contact layer film to be the contact layer 3 is formed on the amorphous silicon film 9 so as to cover the channel protective layer 11.
  • a contact layer film made of amorphous silicon doped with an impurity of a pentavalent element such as phosphorus is formed by plasma CVD.
  • the amorphous silicon film 9 is subjected to, for example, dry etching using CF 4 or O 2 or wet etching using DHF (dilute hydrofluoric acid).
  • DHF dilute hydrofluoric acid
  • a source / drain metal film to be the source electrode 4 and the drain electrode 7 is formed on the contact layer film.
  • a source / drain metal film having a three-layer structure of MoW / Al / MoW is formed by sputtering.
  • a resist material is applied on the source / drain metal film, and exposure and development are performed to form a resist patterned in a predetermined shape.
  • a source electrode 4 and a drain electrode 7 having a predetermined shape are formed as shown in FIG.
  • the contact layer film functions as an etching stopper.
  • the resist is removed.
  • the source electrode 4 and the drain electrode 7 can be formed above the channel region of the crystalline silicon film 2.
  • the contact layer film, the amorphous silicon film 9 and the crystalline silicon film 2 are patterned by etching using the source electrode 4 and the drain electrode 7 as a mask. Thereby, a pair of contact layers 3 having a predetermined shape, and the amorphous silicon film 9 and the crystalline silicon film 2 stacked in an island shape can be formed.
  • the second bottom gate TFT 10B-B according to the embodiment of the present invention can be manufactured.
  • quasicrystal nuclei exist in the amorphous silicon film which is a precursor film for forming the crystalline silicon film 2, so The activation energy for crystallization in the annealing process can be reduced. Therefore, the grain size of the crystalline silicon film 2 can be made larger than the grain size of the crystalline silicon film formed by the same crystallization annealing treatment as in the prior art. Therefore, a semiconductor device capable of improving the on-time current can be manufactured. As a result, a TFT that can be used as a pixel circuit TFT of a high-definition display element or an organic EL display element can be realized by a process that can be easily and enlarged.
  • the channel protection layer 11 is not formed in the first bottom-gate TFT 10B-A according to this embodiment shown in FIG. 21A. For this reason, when the contact layer 3 is formed, it can be formed by controlling the amorphous silicon film 9 not to be completely etched by time-controlled etching.
  • the third bottom gate type TFT 10B-C according to the present embodiment shown in FIG. 21C and the fourth bottom gate type TFT 10B-D according to the present embodiment shown in FIG. It can be manufactured by changing the order.
  • top gate type TFT As the top gate TFT, four types of structures are mainly used. Hereinafter, the structures of the four types of top-gate TFTs according to the embodiment of the present invention will be described with reference to FIGS. 23A to 23D.
  • FIG. 23A is a cross-sectional view schematically showing the configuration of the first top-gate TFT 10T-A according to the embodiment of the present invention.
  • the first top-gate TFT 10T-A includes a substrate 1, a crystalline silicon film 2 formed on the substrate 1, and an upper end region of the crystalline silicon film 2.
  • a gate insulating film 5 formed on the crystalline silicon film 2 and a gate electrode 6 formed on the gate insulating film 5 are provided.
  • the crystalline silicon film 2 is formed by the method for forming a crystalline silicon film according to the above-described embodiment.
  • the first top-gate TFT 10T-A includes a region between one end region of the crystalline silicon film 2 and the source electrode 4 and a region between the other end region of the crystalline silicon film 2 and the drain electrode 7.
  • FIG. 23B is a cross-sectional view schematically showing a configuration of the second top-gate TFT 10T-B according to the embodiment of the present invention.
  • the second top gate type TFT 10T-B is similar to the first top gate type TFT 10T-A shown in FIG. A silicon film 2, a pair of contact layers 3, a pair of source electrode 4 and drain electrode 7, a gate insulating film 5, and a gate electrode 6 are provided.
  • a channel protective layer 11 is further formed on the crystalline silicon film 2. Both ends of the channel protective layer 11 are formed so as to be sandwiched between the source electrode 4 (or drain electrode 7) and the crystalline silicon film 2, and the source electrode 4 (or drain electrode 7) and the channel protective layer 11 are formed. Are partially overlapping in the direction perpendicular to the substrate.
  • the overlapping width in which the source electrode 4 (or the drain electrode 7) and the channel protective layer 11 overlap is called an offset width D.
  • the region of the crystalline silicon film 2 corresponding to the offset width D is an offset region where no gate voltage is applied.
  • the offset region is a high resistance region in which no channel region is formed because no gate voltage is applied.
  • FIG. 23C is a cross-sectional view schematically showing the configuration of the third top-gate TFT 10T-C according to the embodiment of the present invention.
  • the third top gate type TFT 10T-C includes a substrate 1, a crystalline silicon film 2 formed above the substrate 1, and a periphery formed on the crystalline silicon film 2 as a gate. And a gate electrode 6 covered with an insulating film 5.
  • a pair of contact layers 3 are formed on both ends of the crystalline silicon film 2 via a gate insulating film 5, and a source electrode 4 and a drain electrode 7 are formed on the pair of contact layers 3. Yes.
  • the width of the gate insulating film 5 formed on both sides of the gate electrode 6 is an offset width D.
  • a region of the crystalline silicon film 2 corresponding to the offset width D is an offset region.
  • FIG. 23D is a cross-sectional view schematically showing the configuration of the fourth top-gate TFT 10T-D according to the embodiment of the present invention.
  • the fourth top gate TFT 10T-D includes a substrate 1, a crystalline silicon film 2, a gate insulating film 5 and a gate electrode 6 formed above the substrate 1, and a gate insulating film. 5 and an insulating layer 12 formed on the gate electrode 6. Further, a contact hole connected to the crystalline silicon film 2 is formed in the gate insulating film 5 and the insulating layer 12. The source electrode 4 and the drain electrode 7 are formed on the insulating layer 12 through the contact layer 3 formed in the contact hole.
  • the crystalline silicon film 2 in which the gate electrode 6 is not formed above between the source electrode 4 and the drain electrode 7 is an offset region, and the width between the contact layer 3 and the gate electrode 6. Becomes the offset width D.
  • top gate TFTs As described above, among the four types of top gate TFTs shown in FIGS. 23A to 23D, 3 of the second top gate TFT 10T-B, the third top gate TFT 10T-C, and the fourth top gate TFT 10T-D.
  • Each of the two types of top gate type TFTs has a high resistance region which is an offset region. Therefore, these three types of top-gate TFTs have demerits that the carrier mobility is low and the number of masks in the manufacturing process is increased, resulting in high cost.
  • a TFT used for an active matrix substrate for a display device can be manufactured with a small number of masks and has high carrier mobility. Therefore, in order to realize this, the first top gate type TFT 10T-A in which the offset region is not formed is effective.
  • the first top-gate TFT 10T-A includes a substrate 1, a crystalline silicon film 2 as a channel layer, a contact layer 3, a source electrode 4, a drain electrode 7, A gate insulating film 5 and a gate electrode 6 are provided.
  • the substrate 1 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, or high heat resistant glass.
  • the crystalline silicon film 2 is formed in an island shape on the substrate 1. Note that the undercoat layer 8 as described above may be formed between the substrate 1 and the crystalline silicon film 2.
  • the crystalline silicon film 2 in the present embodiment is a polycrystalline silicon film formed by crystallizing an amorphous silicon film which is a precursor film having pseudo crystal nuclei formed by the above-described forming method. It is. This polycrystalline silicon film has a mixed crystal structure of amorphous silicon and crystalline silicon. In order to obtain excellent on-characteristics, it is preferable that at least the predetermined channel region of the crystalline silicon film 2 is composed of a film having a large proportion of crystalline silicon.
  • the film thickness of the crystalline silicon film 2 is, for example, about 20 to 100 nm, and the grain size of the crystalline silicon in the crystalline silicon film 2 is, for example, about 5 to 1000 nm.
  • the grain size of the crystalline silicon in the crystalline silicon film 2 is, for example, about 5 to 1000 nm.
  • the grain size of crystalline silicon is more preferably 300 nm or less.
  • the upper and side surfaces of both ends of the crystalline silicon film 2 are electrically connected to the source electrode 4 and the drain electrode 7 through the contact layer 3.
  • the contact layer 3 is an amorphous silicon layer doped with impurities.
  • the contact layer 3 in this embodiment is an n-type semiconductor layer in which phosphorus (P) is doped as an impurity in an amorphous silicon film, and is a single layer of an n + layer containing impurities at a high concentration.
  • high concentration means containing 1 ⁇ 10 19 [atm / cm 3 ] or more of impurities.
  • the thickness of the contact layer 3 is preferably set so as to ensure a desired carrier, and is preferably at least 10 nm or more, and more preferably 15 nm or more.
  • the source electrode 4 and the drain electrode 7 are in ohmic contact with the contact layer 3, and are formed on the upper surface of each contact layer 3.
  • the source electrode 4 and the drain electrode 7 are formed so that the side surfaces thereof coincide with the contact layer 3.
  • an alloy Cu (copper) of Mo (molybdenum) and W (tungsten) or an alloy of Mo, Al (aluminum), Al and Cu (copper), and Cu can be used.
  • the gate insulating film 5 is made of an insulating material such as a silicon oxide film (SiO x ), and is formed on the crystalline silicon film 2 that is not covered with the contact layer 3 and on the source electrode 4 and the drain electrode 7. Is formed.
  • SiO x silicon oxide film
  • the gate electrode 6 is formed on the gate insulating film 5 and is formed at least above the crystalline silicon film 2 not covered with the contact layer 3. That is, the gate electrode 6 is formed on the crystalline silicon film 2 with the gate insulating film 5 interposed therebetween.
  • the material of the gate electrode 6 for example, an alloy of Mo and W, or an alloy of Mo, Al, Al and Cu, and Cu can be used.
  • the crystalline silicon film 2 as the channel layer is formed using the amorphous silicon film in which pseudo crystal nuclei exist in the film as a precursor film.
  • the activation energy for crystallization in the annealing process can be reduced. Therefore, the grain size of the crystalline silicon film 2 in the present embodiment can be made larger than the grain size of the crystalline silicon film formed by the same crystallization annealing treatment as in the prior art. Therefore, the semiconductor device according to the present embodiment can improve the on-state current as compared with the conventional semiconductor device. As a result, it is possible to realize a top gate type TFT that can be used as a pixel circuit TFT of a high-definition display element or an organic EL display element.
  • FIG. 24 is a cross-sectional view schematically showing the configuration of each step in the manufacturing method of the second bottom-gate TFT 10T-A according to the embodiment of the present invention.
  • a glass substrate is prepared as the substrate 1 as shown in FIG.
  • an undercoat layer made of a silicon nitride film or a silicon oxide film is formed on the substrate 1 by plasma CVD or the like. Also good. Note that the gate insulating film also serves to suppress impurities from the glass substrate, so that the undercoat layer need not be formed.
  • an amorphous silicon film having pseudo crystal nuclei is formed on the substrate 1 as a precursor film of the crystalline silicon film 2.
  • the amorphous silicon film can be formed by plasma CVD or the like by the above-described method for forming a crystalline silicon film according to the present invention.
  • the amorphous silicon film is annealed at a temperature of 500 ° C. to 1000 ° C. to crystallize the amorphous silicon film, thereby forming the crystalline silicon film 2.
  • the amorphous silicon thin film is crystallized by annealing for about 1 minute to several tens of hours by a rapid thermal annealing method.
  • a glass substrate as the board
  • annealing method that rapidly raises the temperature (> 100 ° C./second) (for example, laser annealing, flash lamp annealing, etc.), in order to prevent film destruction due to bumping of hydrogen in the amorphous silicon film, It is preferable to perform the crystallization annealing treatment after performing the dehydrogenation annealing treatment at a temperature of 400 ° C. or higher, which is the temperature at which hydrogen escapes from the crystalline silicon thin film.
  • the crystalline silicon film 2 is patterned into an island shape. Thereby, a channel layer made of the crystalline silicon film 2 can be formed on the substrate 1.
  • an impurity-doped amorphous silicon film to be the contact layer 3 is formed on the upper surface of the substrate 1 and the upper surface of the crystalline silicon film 2 by CVD.
  • the impurity for example, a pentavalent element such as phosphorus is used.
  • a metal film 4F to be the source electrode 4 and the drain electrode 7 is formed on the impurity-doped amorphous silicon film.
  • the metal film 4F can be formed by sputtering, vapor deposition, or CVD.
  • Mo, Cu, Al, or the like is used as described above.
  • a predetermined resist material is applied to the upper surface of the metal film 4F to form a resist.
  • a mask is placed over the resist.
  • the mask is for patterning the metal film 4F to form the source electrode 4 and the drain electrode 7, and is configured to face the metal film 4F that becomes the source electrode 4 and the drain electrode 7. That is, the mask includes a predetermined region which is a region where the crystalline silicon film 2 is formed on the substrate 1 and a region where the crystalline silicon film 2 is not formed on the substrate 1 (a region other than the predetermined region). It is arranged above the resist so as to straddle the boundary region.
  • the resist is exposed through a mask, and the exposed resist is removed.
  • the resist other than the region facing the mask is removed, and the resist in the portion of the region facing the mask remains.
  • the resist can be left only on the region of the metal film 4F that becomes the source electrode 4 and the drain electrode 7.
  • the metal film 4F other than the region to be the source electrode 4 and the drain electrode 7 is exposed.
  • the exposed metal film 4F is removed by performing an etching process by wet etching using the remaining resist as a mask. Thereby, the source electrode 4 and the drain electrode 7 having a predetermined shape can be formed.
  • the etchant for example, when the metal film 4F is an alloy of aluminum (Al) and copper (Cu), a mixed solution of phosphoric acid, nitric acid, and acetic acid can be used.
  • the contact layer 3 can be patterned by removing the contact layer 3 exposed by removing the metal film 4F by an etching process by dry etching.
  • a gate insulating film 5 made of SiO 2 or the like is formed by CVD.
  • a metal film to be the gate electrode 6 is formed on the gate insulating film 5 by sputtering, and the gate electrode 6 having a predetermined shape is formed by patterning and etching.
  • the first top gate TFT 10T-A according to the embodiment of the present invention can be manufactured.
  • the method for manufacturing a semiconductor device As described above, according to the method for manufacturing a semiconductor device according to the present embodiment, quasicrystal nuclei exist in the amorphous silicon film which is a precursor film for forming the crystalline silicon film 2, so The activation energy for crystallization in the annealing process can be reduced. Therefore, the grain size of the crystalline silicon film 2 in the present embodiment can be made larger than the grain size of the crystalline silicon film formed by the same crystallization annealing treatment as in the prior art. Therefore, a semiconductor device capable of improving the on-time current can be manufactured. As a result, a top gate TFT that can be used for a pixel circuit TFT of a high-definition display element or an organic EL display element can be realized by a process that can be easily and enlarged.
  • the second to fourth top-gate TFTs 10T-B, 10T-C, and 10B-D according to the present embodiment shown in FIGS. 23B to 23D can be changed in the order of processes based on the manufacturing method described above. It can be easily manufactured by combining existing processes.
  • FIG. 25A shows the transfer characteristics of a bottom gate type TFT (TFT according to the present invention) using the crystalline silicon film according to the embodiment of the present invention shown in FIG. 15C as a channel layer, and the conventional crystal shown in FIG. 30B. It is a figure which shows the transfer characteristic of the bottom gate type TFT (TFT which concerns on a prior art example) using a conductive silicon film as a channel layer.
  • the precursor film for forming the crystalline silicon film according to the embodiment of the present invention is formed using condition 3 (Ar gas dilution) shown in FIG. 10 to form the conventional crystalline silicon film.
  • the precursor film for this purpose was formed using condition 4 (hydrogen gas dilution) shown in FIG.
  • the crystallization temperature of these precursor films was 750 ° C.
  • the gate length (L) and the gate width (W) of the fabricated TFT were 10 ⁇ m and 50 ⁇ m, respectively.
  • the applied drain voltage was 5.1V.
  • the on-characteristics of the TFT according to the present invention are improved as compared with the conventional TFT.
  • the carrier mobility of the TFT according to the present invention was about 6.7 [cm 2 / Vs].
  • FIG. 25B shows the drain current-drain voltage electrical characteristics in the bottom gate type TFT (TFT according to the invention) using the crystalline silicon film according to the embodiment of the invention shown in FIG. 15C as the channel layer
  • FIG. FIG. 6 is a diagram showing drain current-drain voltage electrical characteristics in a bottom gate TFT (conventional TFT) using the conventional crystalline silicon film shown in FIG. 5 as a channel layer.
  • the TFT according to the present invention has a higher saturation drain current than the conventional TFT.
  • the TFT according to the present invention can obtain a saturation drain current approximately 2.6 times that of the conventional TFT.
  • FIG. 26 is a diagram showing the dependency of carrier mobility on the precursor film thickness in the TFT according to the present invention and the conventional TFT.
  • the precursor film was formed using Condition 3, and the crystallization annealing was performed at 750 ° C. for 20 minutes.
  • the mobility of the carrier of the TFT increases as the thickness of the precursor film increases. This is because, as described above, the average grain size of the crystalline silicon film increases as the precursor film thickness increases.
  • the TFT according to the present invention is compared with the TFT according to the conventional example. It was confirmed that an ON characteristic of about 2.5 times or more can be realized.
  • Display device Next, an example in which the semiconductor device according to any of the above embodiments is applied to a display device is described with reference to FIGS. In this embodiment, an application example to an organic EL display device will be described.
  • FIG. 27 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention.
  • the semiconductor device configured as described above can be used as a switching transistor or a driving transistor in an active matrix substrate of an organic EL display device, and is used as the driving transistor 31 in the present embodiment.
  • the organic EL display device 20 is formed corresponding to each of the active matrix substrate 21, the plurality of pixels 22 arranged in a matrix on the active matrix substrate 21, and the plurality of pixels 22.
  • the organic EL element 23 a plurality of scanning lines (gate lines) 27 formed along the row direction of the pixels 22, and a plurality of video signal lines (source lines) 28 formed along the column direction of the pixels 22. And a power supply line 29 (not shown) formed in parallel with the video signal line 28.
  • the organic EL element 23 includes an anode 24, an organic EL layer 25, and a cathode 26 (transparent electrode) that are sequentially stacked on the active matrix substrate 21. Note that a plurality of anodes 24 are actually formed corresponding to the pixels 22.
  • the organic EL layer 25 is configured by laminating layers such as an electron transport layer, a light emitting layer, and a hole transport layer.
  • FIG. 28 is a diagram showing a circuit configuration of a pixel using the thin film semiconductor device according to the embodiment of the present invention.
  • each pixel 22 is partitioned by orthogonal scanning lines 27 and video signal lines 28, and includes a drive transistor 31, a switching transistor 32, a capacitor 33, and an organic EL element 23.
  • the drive transistor 31 is a transistor for driving the organic EL element 23, and the switching transistor 32 is a transistor for selecting the pixel 22.
  • the gate electrode 31G is connected to the drain electrode 32D of the switching transistor 32, the source electrode 31S is connected to the anode of the organic EL element 23 via a relay electrode (not shown), and the drain electrode 31D is connected to the power line 29. Connected to.
  • the gate electrode 32G is connected to the scanning line 27
  • the source electrode 32S is connected to the video signal line 28
  • the drain electrode 32D is connected to the capacitor 33 and the gate electrode 31G of the driving transistor 31.
  • an organic EL display device using an organic EL element is described in this embodiment mode, the present invention is also applied to a display device including another display element using an active matrix substrate such as a liquid crystal display element. You can also.
  • these display devices can be used as a flat panel display, and can be applied to electronic devices having various display portions such as a television set, a personal computer, and a mobile phone.
  • the method for forming a semiconductor thin film, the semiconductor device, the method for manufacturing the semiconductor device, the substrate, and the thin film substrate according to the present invention have been described based on the embodiments. However, the present invention is limited to the above embodiments. It is not something.
  • the thin film substrate or the like according to the present invention is used for an electronic device using a crystalline silicon film, for example, a device such as a thin film solar cell, a crystalline silicon solar cell, a contact image sensor, a light emitting device, or a ballistic electron emitter. it can.
  • a device such as a thin film solar cell, a crystalline silicon solar cell, a contact image sensor, a light emitting device, or a ballistic electron emitter. it can.
  • the crystalline silicon film in the thin film substrate or the like according to the present invention may be a p-type semiconductor or an n-type semiconductor.
  • the embodiment can be realized by arbitrarily combining the components and functions in each embodiment without departing from the scope of the present invention, or a form obtained by subjecting each embodiment to various modifications conceived by those skilled in the art. Forms are also included in the present invention.
  • the present invention can be widely used in various electronic devices having a display device such as a television set, a personal computer, a mobile phone, or other semiconductor thin film or semiconductor device.
  • a display device such as a television set, a personal computer, a mobile phone, or other semiconductor thin film or semiconductor device.

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Abstract

　結晶性の高い結晶性シリコン膜を低温で形成することができる半導体薄膜の形成方法を提供する。　本発明に係る半導体薄膜の形成方法は、基板（１）の上方に、ピーク強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜（前駆体膜（２Ｆ））を形成する第１工程と、前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜（２）を形成する第２工程と、を含む。

Description

半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板
　本発明は、半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板に関し、特に、アクティブマトリクス方式の液晶表示装置又は有機エレクトロルミネッセンス（ＥＬ）表示装置等に用いられる半導体装置のチャネル層として用いられる半導体薄膜の形成方法、当該半導体薄膜を有する半導体装置、及び当該半導体装置の製造方法等に関する。
　液晶表示装置又は有機ＥＬ表示装置等のアクティブマトリクス駆動型の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置（以下、単に「半導体装置」と記載する）が用いられる。
　表示装置において、ＴＦＴは、画素を選択するスイッチング素子として、あるいは、画素を駆動する駆動トランジスタ等として用いられる。
　このようなＴＦＴとしては、基板上に、ソース電極及びドレイン電極と、半導体層（チャネル層）と、ゲート電極とが順次積層された構成である。上記ＴＦＴに用いられるチャネル層は、薄膜状のシリコン半導体を用いるのが一般的である（例えば、特許文献１参照）。
　このシリコン半導体膜としては、非結晶シリコン膜（アモルファスシリコン：ａ－Ｓｉ）と、結晶性を有するシリコン膜（結晶性シリコン膜）に大別される。結晶性シリコン膜は、さらに、多結晶シリコン膜、微結晶シリコン膜、単結晶シリコン膜等に分類できる。
　非結晶シリコン膜は、化学気相成長法（ＣＶＤ法）などによって比較的低温で大面積基板上に均一に作製可能であることから、現在、大画面の液晶表示素子用チャネル層として、最も一般的に用いられている。しかしながら、非結晶シリコン膜は、結晶性シリコン膜に比べて、キャリアの移動度（オン特性）等の特性が劣るので、今後のより高速駆動且つ高精細なディスプレイを実現するために、結晶性シリコン膜をチャネル層とするＴＦＴの実現が熱望されている。
　従来、結晶性シリコン膜を形成する方法として、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）による成膜時に結晶性シリコン膜を直接成膜する方法（直接ＣＶＤ法）がある（例えば、特許文献２参照）。あるいは、非結晶シリコン膜を成膜しておき熱や光エネルギーを印加することで結晶化する方法（例えば、特許文献３参照）がある。結晶化させるための光エネルギーの印加方法としては、例えば、エキシマレーザー、固体レーザー、及び半導体レーザーなどのように局所的に短時間のエネルギーを印加する方法（レーザーアニール法）がある。また、熱エネルギーの印加方法としては、例えば、急速熱アニール（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ：ＲＴＡ）や急速熱処理（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｐｒｏｃｅｓｓｉｎｇ：ＲＴＰ）の熱アニール法、又は、ニッケル（Ｎｉ）などの触媒作用を利用した熱アニール法などがある。
特開平６－３４２９０９号公報 特開昭６１－１５３２７７号公報 特許第３５３５２４１号公報
　しかしながら、上述の直接ＣＶＤ法では、非結晶シリコン膜の結晶粒径を大きくすることやキャリアの走行する方向に結晶成長させることが困難である（シリコン膜の結晶成長は、一般的に、＜１１０＞方向に成長しやすいことが報告されている）。さらに、直接ＣＶＤ法では、成膜初期において成膜基板との界面に、非結晶シリコン膜や結晶性の低い結晶性シリコン膜によって構成されたインキュベーション層が形成されるため、キャリアの走行するチャネルが基板との界面に存在するボトムゲート型ＴＦＴでは、キャリア移動度などのＴＦＴ特性を向上させることが困難である。
　また、上述のレーザーアニール（ＬＡ）法では、非常に大きな粒径（＞１μｍ）の結晶性シリコン膜を形成することが可能である。ＬＡ法による結晶組織は、照射するエネルギー密度を大きくすることで、固相成長（Ｓｏｌｉｄ　Ｐｈａｓｅ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣと称す）組織、Ｅｘｐｌｏｓｉｖｅ組織、溶融ポリシリコン組織を形成することができる（図２参照）。図２９Ａ、図２９Ｂ及び図２９Ｃは、従来のＬＡ法により結晶化した結晶性シリコン膜の平面電子顕微鏡（ＳＥＭ）像を示す図である。ここで、結晶粒径を見やすくするために、セコエッチング処理（フッ酸と水の混合液に添加剤としてニクロム酸カリウムを用いて調合した薬液を用いたエッチング処理）を施した後に、平面ＳＥＭ観察を行っている。以降、結晶粒を観察する平面ＳＥＭ像においては、同様の処理を行って観察した。図２９Ａは、低エネルギー密度によりＬＡ結晶化したＳＰＣ組織の結晶性シリコン膜の平面ＳＥＭ像、図２９Ｂは、中エネルギー密度によりＬＡ結晶化したＥｘｐｌｏｓｉｖｅ組織の結晶性シリコン膜の平面ＳＥＭ像、図２９Ｃは、高エネルギー密度によりＬＡ結晶化した溶融ポリシリコン組織の結晶性シリコン膜の平面ＳＥＭ像を示す。
　図２９Ａに示すように、ＬＡ法により形成されたＳＰＣ組織は、粒径が３０ｎｍ程度で球形形状の粒子からなり、粒子間境界（粒界）に顕著な突起を有しないことが確認される。次に、図２９Ｂに示すように、ＬＡ法により形成されたＥｘｐｌｏｓｉｖｅ組織は、粒径が０．５～１μｍ程度で粒界に突起を有した溶融ポリシリコン組織と粒径が５０ｎｍ程度で粒界に突起のない結晶組織の混晶組織であることが確認される。最後に、図２９Ｃに示すように、ＬＡ法により形成された溶融ポリシリコン組織は、粒径が０．５～５μｍで粒界に突起を有することが確認される。このように溶融した結晶組織では、粒径は大きくなるが、粒界に結晶化による体積膨張に伴う突起が形成され、デバイス特性やプロセスに影響を与えるという課題がある。
　さらに、製造装置の大型化、プロセスの安定性（具体的には、結晶性のムラ、重ね合わせムラなど）など製造やデバイスの信頼性に関する課題がある。
　上述の課題を鑑みて、結晶性シリコン膜を簡便且つ安定して形成する方法として、熱アニール法が有効な手法の１つであると考えている。熱アニール法は、基板上の温度制御を精密に行うことで、均質な結晶性シリコン膜を形成できるため、製造装置の実現性及び製造プロセスの面におけるメリットが大きい。
　ＴＦＴのオン特性を向上させるためには、一般的に、結晶性シリコン膜の結晶性を向上させること、即ち、大結晶粒径化したり低結晶欠陥にしたりすることなどが有効となる。
　熱アニール法において、結晶性シリコン膜の結晶性は、熱エネルギー量、即ち、結晶化温度及び結晶化時間に依存し、熱エネルギー量が大きいほど結晶性の高い結晶性シリコン膜を形成することができる。
　しかしながら、製造コストや表示装置の大型化という観点からは、安価で大型化が可能なガラス基板を用いることが好ましく、非晶質シリコン膜を結晶化する際の結晶化温度及び結晶化時間には限界がある。例えば、低温ポリシリコンのＴＦＴなどで使用されているガラスの軟化点は、一般的に、６００～８００℃程度である。一方、熱アニール法での結晶化温度（アニール温度）は、一般的に、６００℃以上である。
　従って、熱アニール法によって非晶質シリコン膜を結晶化して結晶性シリコン膜を形成するには、ガラス基板へのダメージを低減しつつ、結晶性の高い結晶性シリコン膜を低温で形成する必要がある。
　従来、熱アニール法を用いたＳＰＣでは、ガラス基板の耐熱性の観点から、比較的低温（６００℃程度）の結晶化が行われていた（長時間ＳＰＣと称す）。ＳＰＣの詳細なメカニズムに関しては後述するが、この長時間ＳＰＣでは、前駆体となる非晶質シリコン膜中の存在する結晶核を消失させ、ゆっくりと結晶化（長時間）することで、約１～５μｍ程度と比較的大きな粒径の結晶性シリコン膜を得ることができる（図２参照）。しかしながら、結晶化に要する時間が数十時間程度必要となり、さらには、結晶粒径は前駆体膜中の結晶核密度に依存するため、工業的に利用するには、コストやプロセスの再現性に関して課題がある。
　近年、高耐熱性のガラス基板が開発され、最大８００℃程度まで許容可能なガラス基板もある。この高耐熱性ガラス基板を用い、従来よりも熱アニール温度を上昇させることで、工業的に利用可能なレベルの処理時間、且つプロセス再現性を有した熱アニール結晶化（短時間ＳＰＣと称す）の検討がなされている。
　以下、従来の短時間ＳＰＣによって形成された結晶性シリコン膜及びこの膜を用いたＴＦＴの特性について、具体例を挙げてさらに詳しく説明する。図３０Ａ及び図３０Ｂは、従来の非晶質シリコン膜（前駆体膜）から熱アニール法を用いて結晶化した結晶性シリコン膜のＳＥＭ像を示す図である。図３０Ａは、結晶化温度７００℃で２０分間の結晶化アニールによって形成した結晶性シリコン膜の平面ＳＥＭ像を示し、図３０Ｂは、結晶化温度７５０℃で２０分間の結晶化アニールによって形成した結晶性シリコン膜の平面ＳＥＭ像を示す。
　図３０Ａに示すように、結晶化温度が７００℃の場合は、ほとんど結晶化していない（セコエッチング処理でエッチングされた）ことが確認される。一方、図３０Ｂに示すように、結晶化温度が７５０℃の場合は、平均粒径が３０ｎｍ程度の結晶が成長していることが分かる。なお、ここでは図示していないが、結晶化温度が８００℃においても、平均粒径が３０ｎｍ程度の結晶が観察された。このように従来の非晶質シリコン膜を短時間ＳＰＣする場合、ガラス基板が使用できる８００℃以下の温度領域では、約３０ｎｍの粒径の結晶しか形成できないことが分かる。
　一方、熱アニール温度を９００～１１００℃程度で処理する高温ポリシリコンという結晶においては、非晶質シリコン膜や結晶シリコン膜が（部分的に）溶融することで、さらに大きな粒径の結晶性シリコンが得られる（図２参照）。しかしながら、この手法では、熱アニール温度が高温であるため、通常、石英基板などを用いたプロセスに限定され、安価なガラス基板上のプロセスに適応することは困難である。
　図３１は、図３０Ｂの結晶性シリコン膜をチャネル層とするＴＦＴの伝達特性を示す図である。図３１に示すように、この場合のＴＦＴのキャリア移動度は、約２．４ｃｍ２／Ｖｓ程度である。また、発明者らの検討によって、約７００～８００℃程度のアニール温度で結晶化した結晶性シリコンにおいても同様にＴＦＴのキャリア移動度測定を行ったが、上述のキャリア移動度とほとんど変化のないことを確認している。さらに、図示していないが、ＴＦＴの特性の均一性については、結晶化アニール時の面内の温度均一性を制御することで、駆動素子として十分に適用可能なレベルの均一性を実現することができている。なお、熱アニール法による上述及び以降の説明においては、Ｎｉなどの触媒作用を利用したアニール法を用いていない。
　このように、熱アニール法によって非晶質シリコン膜を結晶化して結晶性シリコン膜を形成する場合、ガラス基板を使用できる温度範囲内の結晶化アニールで形成した結晶シリコン膜では、有機ＥＬ素子や高精細な液晶素子を駆動するのに十分なオン特性のＴＦＴを実現することが困難である。
　そこで、本発明は、このような従来技術の課題を解決すべくなされたものであり、結晶性の高い結晶性シリコン膜を低温で形成することができる半導体薄膜の形成方法及び半導体装置の製造方法、並びに、低温での結晶化を可能とする基板、低温で形成された大きな粒径の結晶を含む薄膜基板及びそれを用いた半導体装置を提供することを目的とする。
　上記目的を達成するために、本発明に係る半導体薄膜の形成方法の一態様は、基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程と、を含むことを特徴とする。
　また、上記目的を達成するために、本発明に係る半導体装置の一態様は、結晶性シリコン薄膜が上記の半導体薄膜の形成方法により形成されることを特徴とする。
　また、上記目的を達成するために、本発明に係る半導体装置の製造方法の一態様は、結晶性シリコン薄膜を形成する工程が、上記の半導体薄膜の形成方法における第１工程及び第２工程を含むことを特徴とする。
　また、上記目的を達成するために、本発明に係る基板の一態様は、非晶質シリコン膜が形成された基板であって、最大強度を１として規格化したフォトルミネッセンススペクトルにおいて、フォトンエネルギーが１．１ｅＶのときにおける前記非晶質シリコン膜の強度が０．６５以上であることを特徴とする。
　また、上記目的を達成するために、本発明に係る薄膜基板は、基板と、前記基板上に形成され、所定領域を結晶化した結晶化領域を含む薄膜と、を含み、前記結晶化領域は、第１結晶と第２結晶とを有し、前記第１結晶の平均粒径は、前記第２結晶の平均粒径より大きく、前記第１結晶は、前記第２結晶が焼結して形成されていることを特徴とする。
　本発明によれば、非晶質シリコン膜の結晶化温度を低温化（大粒径化）することができる。また、本発明によれば、低温で形成された大きな粒径の結晶を含む薄膜を備える薄膜基板を実現することができる。これにより、低温プロセスで且つ余分なプロセスの追加をすることなく、優れたオン特性を有する半導体装置を製造することができる。
図１Ａは、本発明の実施の形態に係る結晶性シリコン膜の平面ＳＥＭ像を示す図である。 図１Ｂは、本発明の実施の形態に係る結晶性シリコン膜の模式図を示す図である。 図２は、本発明の実施形態に係る結晶性シリコン膜、及び、従来の結晶性シリコン膜の特徴をまとめた表である。 図３Ａは、本発明の実施形態に係る結晶性シリコン膜の焼結組織を電子後方散乱回折法により算出したときの粒径分布を示す図である。 図３Ｂは、従来の溶融ポリシリコンの組織を電子後方散乱回折法により算出したときの粒径分布を示す図である。 図４Ａは、本発明の実施の形態に係る結晶性シリコン膜の焼結組織を電子後方散乱回折法により求めた結晶方位マップを示す図である。 図４Ｂは、従来の溶融ポリシリコンの組織を電子後方散乱回折法により求めた結晶方位マップを示す図である。 図５は、本発明の実施形態に係る結晶性シリコン膜の焼結組織における逆極点図を示す図である。 図６は、本発明の実施の形態に係る結晶性シリコン膜の形成方法を模式的に示した断面図である。 図７は、本発明における非晶質シリコン膜において、自由エネルギーとシリコン膜の結晶グレインサイズとの関係を模式的に示す図である。 図８は、本発明の実施形態に係る結晶性シリコン膜の焼結組織の生成メカニズムを模式的に示す断面図である。 図９は、本発明の実施の形態に係る前駆体膜と比較例に係る前駆体膜のフォトルミネッセンス（ＰＬ）スペクトルとを示す図である。 図１０は、図９における４つの前駆体膜を成膜するときの成膜条件を示す図である。 図１１は、非結晶シリコンの発光メカニズムを説明するための模式図である。 図１２は、アルゴン希釈によって成長した本発明の実施の形態に係る前駆体膜のＰＬスペクトルの成長温度依存性を示す図である。 図１３は、アルゴン希釈によって成長した本発明の実施の形態に係る前駆体膜の赤外吸収（ＩＲ）スペクトルの成長温度依存性を示す図である。 図１４は、アルゴン希釈によって成長した本発明の実施の形態に係る前駆体膜のスピン密度の成長温度依存性を示す図である。 図１５Ａは、本発明の実施の形態に係る条件１の前駆体膜を用いて形成した結晶性シリコン膜の平面ＳＥＭ像である。 図１５Ｂは、本発明の実施の形態に係る条件２の前駆体膜を用いて形成した結晶性シリコン膜の平面ＳＥＭ像である。 図１５Ｃは、本発明の実施の形態に係る条件３の前駆体膜を用いて形成した結晶性シリコン膜の平面ＳＥＭ像である。 図１６は、図１５Ｃの試料のラマン分光分析によるラマンスペクトルを示す図である。 図１７は、本発明の実施の形態に係る結晶性シリコン膜の結晶粒径と結晶化温度との関係を示す図である。 図１８Ａは、本発明の実施の形態に係る条件３の前駆体膜（膜厚３０ｎｍ）を用いて形成した結晶性シリコン膜の平面ＳＥＭ像を示す図である。 図１８Ｂは、本発明の実施の形態に係る条件３の前駆体膜（膜厚４０ｎｍ）を用いて形成した結晶性シリコン膜の平面ＳＥＭ像を示す図である。 図１８Ｃは、本発明の実施の形態に係る条件３の前駆体膜（膜厚５０ｎｍ）を用いて形成した結晶性シリコン膜の平面ＳＥＭ像を示す図である。 図１８Ｄは、本発明の実施の形態に係る条件３の前駆体膜（膜厚７０ｎｍ）を用いて形成した結晶性シリコン膜の平面ＳＥＭ像を示す図である。 図１９は、本発明の実施の形態に係る結晶性シリコン膜における結晶粒径の前駆体膜厚依存性を示す図である。 図２０は、ラマン分光測定結果から算出した本発明の実施の形態に係る結晶性シリコン膜の結晶化率における前駆体膜厚依存性を示す図である。 図２１Ａは、本発明の実施の形態に係る第１のボトムゲート型ＴＦＴ１０Ｂ－Ａの断面図である。 図２１Ｂは、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂの断面図である。 図２１Ｃは、本発明の実施の形態に係る第３のボトムゲート型ＴＦＴ１０Ｂ－Ｃの断面図である。 図２１Ｄは、本発明の実施の形態に係る第４のボトムゲート型ＴＦＴ１０Ｂ－Ｄの断面図である。 図２２は、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂの製造方法における各工程の構成を模式的に示した断面図である。 図２３Ａは、本発明の実施の形態に係る第１のトップゲート型ＴＦＴ１０Ｔ－Ａの断面図である。 図２３Ｂは、本発明の実施の形態に係る第２のトップゲート型ＴＦＴ１０Ｔ－Ｂの断面図である。 図２３Ｃは、本発明の実施の形態に係る第３のトップゲート型ＴＦＴ１０Ｔ－Ｃの断面図である。 図２３Ｄは、本発明の実施の形態に係る第４のトップゲート型ＴＦＴ１０Ｔ－Ｄの断面図である。 図２４は、本発明の実施の形態に係る第１のトップゲート型ＴＦＴ１０Ｔ－Ａの製造方法における各工程の構成を模式的に示した断面図である。 図２５Ａは、図１５Ｃに示す本発明の実施の形態に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴの伝達特性と、図３０Ｂに示す従来に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴの伝達特性とを示す図である。 図２５Ｂは、図１５Ｃに示す本発明の実施の形態に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴにおけるドレイン電流－ドレイン電圧の電気特性と、図３０Ｂに示す従来に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴにおけるドレイン電流―ドレイン電圧の電気特性とを示す図である。 図２６は、本発明に係るＴＦＴと従来に係るＴＦＴにおけるキャリア移動度の前駆体膜厚依存性を示す図である。 図２７は、本発明の実施の形態に係る有機ＥＬディスプレイの一部切り欠き斜視図である。 図２８は、本発明の実施の形態に係る半導体装置を用いた画素の回路構成を示す図である。 図２９Ａは、低エネルギー密度によりＬＡ結晶化したＳＰＣ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。 図２９Ｂは、中エネルギー密度によりＬＡ結晶化したＥｘｐｌｏｓｉｖｅ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。 図２９Ｃは、高エネルギー密度によりＬＡ結晶化した溶融ポリシリコン組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。 図３０Ａは、従来の前駆体膜から７００℃の結晶化温度で結晶化した結晶性シリコン膜の平面電子顕微鏡像である。 図３０Ｂは、従来の前駆体膜から７５０℃の結晶化温度で結晶化した結晶性シリコン膜の平面電子顕微鏡像である。 図３１は、従来の前駆体膜から結晶化した結晶性シリコン膜（図３０Ｂ）をチャネル層とする薄膜トランジスタの伝達特性を示す図である。
　本発明に係る半導体薄膜の形成方法の一様態は、基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程と、を含むものである。
　本様態によれば、結晶性シリコンの前駆体膜である非晶質シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）を存在させることができるため、結晶化アニール処理における結晶化の活性化エネルギーを低減でき、低温化（従来の同一結晶化温度の粒径と比較して大粒径化）することができる。従って、本態様によって形成された結晶性シリコン膜の粒径は、従来と同じ結晶化アニール処理をした結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、本態様によって形成された結晶性シリコン膜をチャネル層とするＴＦＴを作製することで、オン時の電流を向上させることができる。
　ここで、前記「Ｓｉ原子とＳｉ原子との結合密度が高い領域」とは、多結晶シリコン、あるいは微結晶シリコンのようにＳｉの結晶粒サイズが、例えば５ｎｍ、あるいは数１０ｎｍ以上の領域ではないが、Ｓｉ原子とＳｉ原子とがダイヤモンド結合構造で結合している結合密度が高く、Ｓｉ原子とＳｉ原子とが非晶質構造となっている結合密度が前記のダイヤモンド結合構造で結合している結合密度より少ない領域、のことを意味する。
　さらに、本発明に係る半導体薄膜の形成方法の一様態において、前記第１工程において、前記規格化したフォトルミネッセンススペクトルにおけるフォトンエネルギーが１．１ｅＶのときの強度が０．８以下であることが好ましい。
　非結晶シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域が多すぎると、逆に、結晶粒径の成長を阻害することになる。そこで、本態様では、フォトンエネルギーが１．１ｅＶのときの非晶質シリコン膜の強度を０．８以下とする。これにより、Ｓｉ原子とＳｉ原子との結合密度の高い領域による結晶化の活性化エネルギー低減効果を確実に発現させることができる。
　さらに、本発明に係る半導体薄膜の形成方法の一様態において、前記第１工程において、前記非晶質シリコン膜は、前記非晶質シリコン膜に含まれるＳｉ－Ｓｉ結合領域を擬似結晶核として含む膜であり、前記第２工程において、前記アニールにより前記擬似結晶核を核として前記非晶質シリコン膜が結晶化されて、前記結晶性シリコン膜が形成されることが好ましい。また、本発明に係る半導体薄膜の形成方法の一様態において、前記擬似結晶核の平均粒径は、臨界結晶核の平均粒径以下であることが好ましい。
　本態様によれば、非結晶シリコン膜中の擬似結晶核による結晶化の活性化エネルギー低減効果を確実に発現させることができる。
　さらに、本発明に係る半導体薄膜の形成方法の一様態において、前記擬似結晶核の平均粒径は１ｎｍ以下であることが好ましい。
　本態様によれば、平均粒径が擬似結晶核として機能するサイズであるため、擬似結晶核による結晶化の活性化エネルギー低減効果を確実に発現させることができる。
　さらに、本発明に係る半導体薄膜の形成方法の一様態において、前記基板はガラス基板であることが好ましい。また、本発明に係る半導体薄膜の形成方法の一様態において、前記アニールによる温度はガラスの融点以下の温度であることが好ましい。
　本態様によれば、ガラス基板上で結晶性シリコン膜を形成することができることから、簡便なプロセス且つ大型基板上にＴＦＴを形成することができる。
　さらに、本発明に係る半導体薄膜の形成方法の一様態において、前記結晶性シリコン膜内の結晶の平均粒径は３０ｎｍから３００ｎｍであることが好ましい。
　本態様によれば、粒界に形成される突起などの影響によるＴＦＴバラツキを低減することができる。
　さらに、本発明に係る半導体薄膜の形成方法の一様態において、前記第１工程において、前記非晶質シリコン膜は、プラズマ密度が０．１Ｗ／ｃｍ２から０．５Ｗ／ｃｍ２とした成膜条件のプラズマ処理によって形成されることが好ましい。また、本発明に係る半導体薄膜の形成方法の一様態において、前記第１工程において、前記非晶質シリコン膜の結晶成長温度は３５０℃～５００℃であることが好ましい。
　本態様によれば、局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）を非結晶シリコン膜中により確実に形成することができる。
　さらに、本発明に係る半導体薄膜の形成方法の一様態において、前記第１工程において、前記非晶質シリコン膜は原料ガスと不活性ガスとにより形成されることが好ましい。また、本発明に係る半導体薄膜の形成方法の一様態において、前記第１工程において、前記原料ガスは、シランガス、ジシランガス及びトリシランガスのいずれかを含むことが好ましい。また、本発明に係る半導体薄膜の形成方法の一様態において、前記第１工程において、前記不活性ガスはアルゴンガスを含むことが好ましい。
　本態様によれば、プラズマＣＶＤにおけるプラズマを安定して形成することができるため、局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）を非結晶シリコン膜中により確実に形成することができる。
　また、本発明に係る半導体装置の一様態は、基板と、ゲート電極と、ゲート絶縁膜と、結晶性シリコン膜と、ソース電極と、ドレイン電極と、を含み、前記結晶性シリコン膜は、前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程とにより形成されるものである。
　本態様によれば、結晶性シリコンの前駆体膜である非晶質シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）を存在させることができるため、結晶化アニール処理における結晶化の活性化エネルギーを低減でき、低温化（従来の同一結晶化温度の粒径と比較して大粒径化）することができる。従って、本態様によって形成された結晶性シリコン膜の粒径は、従来と同じ結晶化アニール処理をした結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、本態様によって形成された結晶性シリコン膜をチャネル層とするＴＦＴを作製することで、オン時の電流を向上させることができる。
　また、本発明に係る半導体装置の別の一様態は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された結晶性シリコン膜と、前記結晶性シリコン膜上に形成されたソース電極と、前記結晶性シリコン膜上に形成されたドレイン電極と、を含み、前記結晶性シリコン膜は、前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程とにより形成されるものである。
　本態様によれば、トップゲート型ＴＦＴにおいて、オン特性だけでなく、特性バラツキの低減されたＴＦＴを得ることができる。
　また、本発明に係る半導体装置のさらに別の一様態は、基板と、前記基板上に形成された結晶性シリコン膜と、前記結晶性シリコン膜の一方の端部領域の上方に形成されたソース電極と、前記結晶性シリコン膜の他方の端部領域の上方に形成されたドレイン電極と、前記ソース電極、前記ドレイン電極、前記ソース電極及び前記ドレイン電極間の前記結晶性シリコン膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含み、前記結晶性シリコン膜は、前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程とにより形成されるものである。
　本態様によれば、ボトムゲート型ＴＦＴにおいて、オン特性だけでなく、特性バラツキの低減されたＴＦＴを得ることができる。
　また、本発明に係る半導体装置の製造方法の一態様は、基板上に、ゲート電極、ゲート絶縁膜、結晶性シリコン膜、ソース電極及びドレイン電極が形成された半導体装置の製造方法であって、前記結晶性シリコン膜を形成する工程は、前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程とを含むものである。
　本様態によれば、非晶質シリコン膜の結晶化温度を低温化（大粒径化）して、ＴＦＴにおける結晶性シリコン膜を形成することができる。従って、ＴＦＴにおいて当該結晶性シリコン膜をチャネル層とすることにより、オン時の電流を向上させることができるＴＦＴを製造することができる。
　また、本発明に係る基板の一様態は、非晶質シリコン膜が形成された基板であって、最大強度を１として規格化したフォトルミネッセンススペクトルにおいて、フォトンエネルギーが１．１ｅＶのときにおける前記非晶質シリコン膜の強度が０．６５以上であるものである。
　本発明は、非晶質シリコン膜が形成された基板として適用することができる。そして、本態様によれば、非晶質シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）が存在している。これにより、従来の結晶粒径と同じ粒径の結晶性シリコン膜を形成する場合は、低温の結晶化温度で結晶化することができ、また、従来の結晶化温度と同じ結晶化温度によって結晶性シリコン膜を形成する場合は、従来の結晶性シリコン膜の粒径よりも大きい粒径の結晶性シリコン膜を形成することが可能となる。従って、従来と同じ結晶化アニールによって結晶性シリコン膜を形成してＴＦＴを製造することによって、従来の結晶性シリコン膜を用いたＴＦＴよりもオン特性に優れたＴＦＴを得ることができる。
　また、本発明に係る薄膜基板の一様態は、基板と、前記基板上に形成され、所定領域を結晶化した結晶化領域を含む薄膜と、を含み、前記結晶化領域は、第１結晶と第２結晶とを有し、前記第１結晶の平均粒径は、前記第２結晶の平均粒径より大きく、前記第１結晶は、前記第２結晶が焼結して形成されていることを特徴とする。
　さらに、本発明に係る薄膜基板の一様態において、前記結晶化領域では、粒界に突起が形成されていないことが好ましい。粒界に突起が無い形状とすることにより、結晶化領域上に例えば電極膜やパッシベーション膜などの膜を形成した場合に、電極膜やパッシベーション膜などの段切れ、あるいはピンホールの発生など、デバイスを作成した場合の問題を回避できる。
　さらに、本発明に係る薄膜基板の一様態において、前記第１結晶は、平均結晶粒径が２００ｎｍ以上、２μｍ以下の結晶粒を含有し、前記第２結晶は、平均結晶粒径が２０ｎｍ以上、５０ｎｍ以下の結晶粒を含有することが好ましい。第１結晶の平均結晶粒径を２００ｎｍ以上とすることにより移動度を高めることができ、また、第１結晶の平均結晶粒径を２μｍ以下とすることにより結晶膜を形成しやすくできる。また、第２結晶の平均結晶粒径を２０ｎｍ以上、５０ｎｍ以下とすることにより、低温成長の固相成長であっても、第１結晶粒のような大きい結晶粒に成長させることが容易となる。これは、粒径が小さい場合は粒の表面エネルギーが大きいため、結晶化に要するエネルギーを粒の表面エネルギーによって温度を低くおさえることができるためである。
　さらに、本発明に係る薄膜基板の一様態において、前記第２結晶は、固相成長により成長した結晶であることが好ましい。固相成長によれば、溶融結晶化の場合に比べて基板の温度を低温化できる。
　さらに、本発明に係る薄膜基板の一様態において、前記第２結晶は、シングルグレインであることが好ましい。第２結晶がシングルグレイン、すなわち単結晶構造であれば、シングルグレインの結晶配向の影響を受けて、第１結晶の結晶配向を制御しやすくなる。第２結晶自体が既に多結晶の場合は、複数の結晶配向性の影響を受けやすくなるため、第１結晶の結晶配向は制御しにくくなる。
　さらに、本発明に係る薄膜基板の一様態において、前記第２結晶の粒界は、単一の結晶面によって形成されていることが好ましい。第２結晶が単一の結晶面によって形成されることにより、第１結晶の結晶配向をさらに制御しやすくなる。
　さらに、本発明に係る薄膜基板の一様態において、前記第１結晶の粒界は、複数の結晶面によって形成されていることが好ましい。
　さらに、本発明に係る薄膜基板の一様態において、前記結晶化領域には、一部の前記第１結晶において、結晶内に異なる結晶方位により形成された結晶を内包している結晶が存在することが好ましい。
　さらに、本発明に係る薄膜基板の一様態において、前記第１結晶における粒内平坦性は、前記第２結晶に起因した起伏を有することが好ましい。
　さらに、本発明に係る薄膜基板の一様態において、前記結晶化領域は、ラマン分光分析による結晶化率が６５％以上８５％以下であることが好ましい。
　（実施の形態）
　以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。また、以下の図面において、説明の簡潔化のため、実質的に同一の機能を有する構成要素は同一の参照符号で示される。なお、各図は、模式図であり、必ずしも厳密に図示したものではない。
　（焼結結晶組織）
　以下に、本発明の実施の形態に係る薄膜基板に形成された結晶性シリコン膜の構造について、その特徴を従来の結晶組織と比較しながら、図面を用いて説明する。図１Ａは、本発明の実施の形態に係る結晶性シリコン膜の平面電子顕微鏡（ＳＥＭ）像を示す図であり、図１Ｂは、本発明の実施の形態に係る結晶性シリコン膜の模式図である。また、図２は、本発明の実施の形態に係る結晶性シリコン膜、及び、従来の結晶性シリコン膜の特徴をまとめた表である。
　まず、図１Ａに示す結晶性シリコン膜は、熱アニール法を用いて、結晶化温度を７５０℃として約２０分間の熱処理を施すことによって得られたものである。図１Ａに示す結晶性シリコン膜は、所定領域を結晶化した結晶化領域を含む薄膜であって、図２にまとめたような従来から報告されている結晶組織とは結晶組織構造が異なる新規の結晶組織を有する。この新規の結晶組織は、ＳＰＣにより形成した結晶粒子どうしが、焼結現象により、粒子間の粒界が消失したと考えられる焼結粒子を有する構造である。以降、この構造のことを本発明では「焼結組織」と称する。
　次に、本発明に係る結晶性シリコン膜における焼結組織の特徴について、図２及び図２９Ａ～図２９Ｃを参照しながら説明する。図２９Ａは、低エネルギー密度によりＬＡ結晶化したＳＰＣ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。図２９Ｂは、中エネルギー密度によりＬＡ結晶化したＥｘｐｌｏｓｉｖｅ組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。図２９Ｃは、高エネルギー密度によりＬＡ結晶化した溶融ポリシリコン組織の結晶性シリコン膜の平面ＳＥＭ像及びその模式図である。
　まず、従来の結晶性シリコン膜における結晶組織（除く：Ｅｘｐｌｏｓｉｖｅ）では、単一の粒径分布を有するのに対し、本発明に係る結晶性シリコン膜における焼結組織（以下、単に「本発明の結晶組織」とも記載する）では、平均結晶粒径が２００ｎｍ～２μｍの結晶粒及び平均結晶粒径が２０ｎｍ～５０ｎｍの結晶粒の２つの粒径分布を有するという特徴があり、本発明における結晶性シリコン薄膜の結晶化領域は、相対的に平均結晶粒径の大きな第１結晶と、相対的に平均結晶粒径の小さな第２結晶とを有する。すなわち、第１結晶における結晶粒の平均結晶粒径は、第２結晶における結晶粒の平均結晶粒径よりも大きい。そして、後述するように、結晶粒径が大きい第１結晶は、第２結晶が焼結することによって形成されている。
　ここで、図３Ａ及び図３Ｂを用いて、本発明の実施の形態に係る結晶性シリコン膜の焼結組織及び従来の溶融ポリシリコンの組織を電子後方散乱回折法（Ｅｌｅｃｔｒｏｎ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｐａｔｔｅｒｎ：ＥＢＳＰ）により算出した粒径分布を示す。ＥＢＳＰにより求めた結晶組織の粒径は、平面ＳＥＭより求めた粒径と若干絶対値自身は異なるが、上述したような粒径分布の傾向が一致することを確認している。従って、本発明の焼結組織は、ＬＡ法におけるＥｘｐｌｏｓｉｖｅ結晶組織と同様に、生成メカニズムの異なる２種類の結晶組織の混晶構造である。
　次に、Ｅｘｐｌｏｓｉｖｅ組織との差異について説明する。上述したように、Ｅｘｐｌｏｓｉｖｅ組織では、溶融ポリシリコン組織を含むため、粒界に突起が形成されるという特徴がある。図２９Ｂの図中に示すように、ＳＥＭ像において、比較的粒径の大きな溶融シリコン組織と思われる粒子の粒界部のコントラストの明るい部位が突起に対応している。一方、図１Ａに示すように、本発明の焼結組織においては、比較的粒径の大きな粒子の粒界においてさえも上述のような突起を観察することができない。従って、本発明の焼結組織は、溶融ポリシリコン組織ではなく、他の生成メカニズム（焼結）により、大粒径化していると思われる。詳細なメカニズムについては、後述する。
　次に、粒子内の結晶構造や粒子の結晶方位に関する特徴について、ＥＢＳＰの結果を用いて説明する。図４Ａ及び図４Ｂは、それぞれ本発明の実施の形態に係る結晶性シリコン膜の焼結組織及び溶融ポリシリコンの組織をＥＢＳＰにより求めた結晶方位マップ図を示す。図４Ｂに示すように、溶融ポリシリコン組織では、Ｔｗｉｎなどの結晶欠陥に対応する構造が観測されるものの、１つの粒子における結晶方位が単一、言い換えると、単結晶（シングルグレイン）であるのに対し、図４Ａに示すように、本発明の焼結組織の粒子では、粒径の大きい粒子の内部に異なる結晶（結晶方位を有する結晶）によって囲まれた領域（図中、破線で囲まれる領域）が存在する。この結果も、本発明の焼結組織の粒子が溶融結晶化により生成したものではないことを示唆する結果である。このような焼結組織は、低温で形成可能であるにも係らず、擬似的にシングルグレインのような材料特性を示すことが期待される。また、図４Ａに示すように、焼結組織以外の結晶は、ＳＰＣ組織であるため、主にシングルグレイン（粒界が単一の結晶方面）によって形成されていることが分かる。このように、シングルグレインや粒界が単一の結晶表面においては焼結が進行しやすく、焼結により融合粒が形成されることによって、結晶化領域には、異なる結晶方位により形成された結晶を内包する第１結晶が存在する結晶化領域を形成することができる。
　また、図５は、本発明の実施の形態に係る結晶性シリコン膜の焼結組織の逆極点図を示す。従来のエキシマＬＡ法により結晶化した溶融ポリシリコン組織では、＜１１１＞方向に配向することで知られているが、図５に示すように、本発明の焼結組織では、ほとんど配向性がないという特徴がある。
　以上、本実施の形態に係る結晶性シリコン膜は、焼結現象により、粒子間の粒界が消失した焼結粒子を有する焼結組織を有しており、低温で大きな粒径の結晶を実現することができるということが分かる。また、本実施の形態に係る結晶性シリコン膜によれば、溶融結晶において、課題となる粒界に形成される突起が形成されないため、本実施の形態に係る結晶性シリコン膜を用いたデバイスやプロセスの信頼性を向上させることができる。
　（結晶性シリコン膜の形成方法及び成長メカニズム）
　以下に、本発明の実施の形態に係る結晶性シリコン膜の形成方法、並びにその成長メカニズム及び作用効果について、図面を用いて説明する。図６は、本発明の実施の形態に係る結晶性シリコン膜の形成方法を模式的に示した断面図である。
　まず、図６の（ａ）に示すように、基板１としてガラス基板を準備する。なお、基板１上に後の結晶化処理を直接行う場合、基板１と前駆体膜２Ｆの界面状態が結晶成長に影響するため、所定の薬液によって基板１の表面に存在する有機物などの不純物を除去しておくとよい。また、プラズマＣＶＤ等によって、基板１上に、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、又はシリコン酸窒化膜（ＳｉＯＮ）等からなるアンダーコート層を形成してもよい（図示せず）。
　次に、図６の（ｂ）に示すように、基板１上に、非結晶シリコンとして非晶質シリコン（アモルファスシリコン）からなる前駆体膜２Ｆを成膜する。前駆体膜２Ｆは、結晶化させることによって結晶性シリコン膜となる前駆体膜であって、本実施の形態では、非晶質シリコン膜中において局所的にＳｉ原子とＳｉ原子との結合量の多い領域（擬似結晶核）を含む膜である。
　このような前駆体膜２Ｆは、プラズマＣＶＤ等によって成膜することができる。前駆体膜２Ｆの成膜条件としては、例えば、成膜温度を２５０～５００℃、成長圧力を０．１～１０Ｔｏｒｒとし、原料ガスとしてシラン（ＳｉＨ４）を用い、希釈ガスとして、水素、アルゴン又はヘリウムなどの不活性ガスを用いる。前駆体膜２Ｆの膜厚は、例えば、２０～１００ｎｍ程度とする。なお、原料ガスとしては、シランガス以外に、ジシランガス又はトリシランガスを用いることもできる。
　次に、前駆体膜２Ｆに対して、結晶化アニール処理を施す。具体的には、図６の（ｃ）に示すように、５００℃～１０００℃の温度によって前駆体膜２Ｆをアニールする。これにより、図６の（ｄ）に示すように、前駆体膜２Ｆが結晶化して、結晶性シリコン膜２を形成することができる。
　本実施の形態では、ＲＴＰ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ｐｒｏｃｅｓｓｉｎｇ）により、約１分から２時間のアニールを行うことで前駆体膜２Ｆの結晶化を行った。また、基板１としてガラス基板を用いた場合、ガラス基板の破損や歪みを抑制するために、８００℃以下の温度でアニールすることが好ましい。なお、結晶性シリコン膜２において所望の粒径を得るためにはアニール温度、アニール時間、及び前駆体膜２Ｆの膜厚を調整すればよく、これにより粒径を制御することができる。更に、急速に温度を上昇させる（＞１００℃／秒）アニール方法（例えば、レーザーアニール、フラッシュランプアニールなど）を用いる場合、非結晶シリコン膜中の水素の突沸による膜破壊を防ぐために、非結晶シリコン薄膜から水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後に、結晶化アニール処理をおこなってもよい。
　以上、本実施の形態に係る結晶性シリコン膜の形成方法によれば、擬似結晶核を含む非晶質シリコン膜である前駆体膜を結晶化することで結晶性シリコン膜を形成するので、結晶化アニール処理における結晶化の活性化エネルギーを低減することができる。このため、粒径の小さな結晶が高密度に成長し、結晶性シリコン膜中の表面エネルギーを最小化するように、上記の結晶粒子間で焼結がおこる。これにより、非晶質シリコン膜の結晶化温度を低温化（従来の同一結晶化温度の粒径と比較して大粒径化）することができる。
　以下、本実施の形態において、結晶化における活性化エネルギーが低下し、結晶化温度が低温化されるメカニズムについて、図７及び図８を用いて詳細に説明する。図７は、本発明における非晶質シリコン膜の結晶化メカニズムを説明するための図であり、自由エネルギーとシリコン膜における結晶グレインサイズとの関係を模式的に示す図である。図７において、縦軸は自由エネルギー、横軸は結晶グレインサイズを示している。図８は、本発明の焼結組織の形成メカニズムを模式的に示す断面図である。
　まず、図７に示すように、一般的に、結晶性シリコンの固相成長（ＳＰＣ）では、自由エネルギーの増加に伴って非結晶シリコン（非晶質シリコン）膜中で結晶核が形成され、この結晶核から結晶が成長するという過程が考えられている。
　結晶核を生成するための自由エネルギーは、結晶核サイズが小さいほど表面エネルギーが支配的となるため増加する傾向にある。結晶核サイズが臨界結晶核のサイズ（約１～２ｎｍ程度）を超えると、自由エネルギーは減少し結晶成長が促進される。
　この場合、従来の結晶性シリコン膜を固相成長によって結晶成長するためには、結晶核生成に必要な約２ｅＶ程度のエネルギー障壁を超える必要があり、この障壁が結晶成長における律速過程となる。
　これに対し、本発明における非結晶シリコン膜（前駆体膜）では、平均粒径が臨界結晶核の平均粒径以下の小さな結晶核（擬似結晶核）を膜中に予め生成することで、図７に示すように成膜直後の前駆体膜の自由エネルギーを増加させることができる。すなわち、結晶核形成に必要な活性化エネルギーの障壁を低減させることが可能となる。なお、上述のように、擬似結晶核は、シリコン膜中において局所的にＳｉ原子とＳｉ原子との結合量の多い領域であり、擬似結晶核の平均粒径は１ｎｍ以下である。
　このように、本実施の形態では、成膜直後（結晶化アニール前）の非晶質シリコン膜（前駆体膜）には自由エネルギーが増大した擬似結晶核が存在するので、その後の結晶化アニール処理において結晶化の活性化エネルギーを低減することができる。
　次に、本発明の結晶成長において焼結組織が生成されるメカニズムを図８を用いて説明する。図８は、本発明の実施形態に係る結晶性シリコン膜の焼結組織の生成メカニズムを模式的に示す断面図である。
　図８の（ａ）に示すように、本実施の形態における前駆体膜２Ｆ（非結晶シリコン膜）中には、熱アニール処理により結晶成長される起点２ａが含まれている。この起点２ａは、上述の擬似結晶核が主成分であるが、他の膜欠陥なども起点となることもある。また、前駆体膜２Ｆ中には、結晶が生成される起点（擬似結晶核）が、従来の長時間ＳＰＣ成長に比べて、高密度に生成されている。
　次に、図８の（ｂ）に示すように、この前駆体膜２Ｆを熱アニールすることで、短時間ＳＰＣ組織が成長する。本実施の形態における前駆体膜２Ｆは、擬似結晶核が高密度で生成されているため、通常の短時間ＳＰＣ組織よりも粒径の小さい結晶（第２結晶）が高密度で生成されると考えられる。
　次に、図８の（ｃ）に示すように、短時間ＳＰＣ組織の生成されるプロセス中に、上記の粒径の小さい結晶間が焼結することで比較的粒径の大きな焼結結晶２ｃ（第１結晶）が生成される。
　ここで、本発明の焼結組織における特徴である「焼結」という現象について説明する。焼結とは、接触状態の粒子をその融点以下の温度に保持した時、粒子系全体の表面エネルギーが減少する方向へ物質移動する現象である。焼結は、原子の拡散が十分に起こりうる温度において、体積拡散、表面拡散、蒸発凝集することで原子の物質移動が起こる。この焼結過程における主要因子は、原子の拡散係数、表面エネルギー、粒径である。焼結の起こる温度は、上記の主要因子の状況によっても異なるが、融点の半分程度の温度で焼結が起こる場合もある。つまり、焼結を利用することで、融点よりもはるかに低い温度において結晶粒径を増大させることが可能となる（シリコン融点：１４１０℃、アモルファスシリコン融点：約１０００℃程度）。
　本実施の形態における前駆体膜を用いた結晶化では、小さな粒径の粒子が高密度で形成されるため、粒子系としての表面エネルギーが大きな状態となる。この表面エネルギーを減少させるために、粒子間が焼結することで、結晶の表面積が減少し、大粒径の結晶が形成されると考えられる。
　このように、本実施の形態では、成膜直後の前駆体膜２Ｆには自由エネルギーが増大した擬似結晶核が存在するので、その後の結晶化アニール処理において結晶化の活性化エネルギーを低減することができる。このため、高密度な粒径の小さな結晶が形成され、その粒子間が焼結することで大きな粒径の粒径を形成させることができる。
　次に、上述の擬似結晶核を有する前駆体膜の成膜方法及びその評価方法に関して、図９～図１１を用いて説明する。
　図９は、本発明の実施の形態に係る前駆体膜と比較例に係る前駆体膜のフォトルミネッセンス（ＰＬ）スペクトルとを示す図である。図９に示すフォトルミネッセンススペクトルは、最大ＰＬ強度を１として規格化（正規化）したものであり、図９において、縦軸はＰＬ強度、横軸はフォトンエネルギーを示している。図１０は、図９における４つ条件の前駆体膜を成膜するときの成膜条件を示す図であり、条件１、条件２及び条件３は、本発明の実施の形態に係る成膜条件を示しており、Ｒｅｆの条件は、比較例に係る成膜条件を示している。また、図１１は、非結晶シリコンの発光メカニズムを説明するための模式図である。
　まず、前駆体膜の発光過程及びそれに伴うＰＬスペクトルの変化について、図１１を用いて説明する。
　光励起により生成したエキシトン（励起子）は、高い温度領域では、シリコンのダングリングボンド（未結合手）などで形成された局在準位を介して非輻射再結合により消滅していくため、低温化することで光放出を伴う輻射再結合が支配的となる（図１１の（ａ）過程）。このため、本実施の形態では、測定温度を１０ＫにしてＰＬ強度の測定を行った。
　ここで、図９に示すように、各条件の非晶質シリコン膜のＰＬスペクトルは、複数のピーク（モード）が存在するブロードな発光スペクトルとして観察され、少なくとも１．２～１．４ｅＶと１．１ｅＶ付近とにそれぞれ大きなピークをもつ。このうち、最大ＰＬ強度は、１．２～１．４ｅＶの間に現れ、図９では、１．２ｅＶ付近のピークが最大ＰＬ強度となっている。
　この発光バンドは、ＰＬスペクトルのバンドテイルを含めたバンド端局在準位間の光学遷移に起因したものと考えられている（図１１の（ｂ）過程）。このＰＬスペクトルの形状やピークの位置は、バンド端局在準位密度分布、つまり、非晶質シリコン膜の構造を反映したものになる。
　図９に示すように、条件１、条件２及び条件３の本発明に係る各ＰＬスペクトルは、Ｒｅｆ条件の比較例に係るＰＬスペクトルに比べて、スペクトル全体が低エネルギー側にシフト、つまり１．１ｅＶ付近に現れるピークのＰＬ強度が大きくなっていることが分かる。
　これは、条件１～条件３の非晶質シリコン膜中には、Ｒｅｆ条件の非晶質シリコン膜に比べて、局所的にＳｉ原子とＳｉ原子との結合量の多い領域（擬似結晶核）が形成されていると考察される。すなわち、フォトンエネルギーが１．１ｅＶ付近に現れるピークのＰＬ強度はＳｉ原子とＳｉ原子との結合量を示しており、１．１ｅＶ付近のＰＬ強度が大きい程、非晶質シリコン膜中におけるＳｉ原子とＳｉ原子との結合量が多いと考えられる。
　従って、図９に示すＰＬスペクトルにおいて、フォトンエネルギーが１．１ｅＶ付近のときのＰＬ強度が０．６５以上である非晶質シリコン膜を成膜することにより、言い換えると、最大ＰＬ強度に対するフォトンエネルギーが１．１ｅＶにおけるピーク強度の比が０．６５以上である非晶質シリコン膜を成膜することにより、擬似結晶核が存在する非晶質シリコン膜を得ることができる。
　これにより、結晶性シリコン膜の前駆体膜である非晶質シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域（擬似結晶核）を存在させることができるため、結晶化アニール処理における結晶化の活性化エネルギーを低減でき、低温化（従来の同一結晶化温度の粒径と比較して大粒径化）することができる。従って、本態様によって形成された結晶性シリコン膜の粒径は、従来と同じ結晶化アニール処理をした結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、本態様によって形成された結晶性シリコン膜をチャネル層とするＴＦＴを作製することで、オン時の電流を向上させることができる。ここで、前記「Ｓｉ原子とＳｉ原子との結合密度が高い領域」とは、多結晶シリコン、あるいは微結晶シリコンのようにＳｉの結晶粒サイズが、例えば５ｎｍ、あるいは数１０ｎｍ以上の領域ではないが、Ｓｉ原子とＳｉ原子とがダイヤモンド結合構造で結合している結合密度が高く、Ｓｉ原子とＳｉ原子とが非晶質構造となっている結合密度が前記のダイヤモンド結合構造で結合している結合密度より少ない領域、のことを意味する。
　以下、ＰＬスペクトルにおける１．１ｅＶ付近のＰＬ強度が増加することと、擬似結晶核が形成されることの根拠について、図１２～図１４及び図１５Ａ～図１５Ｃを用いてさらに詳述する。なお、ここでは、原料ガスとしてシランガス（ＳｉＨ４）を用い、希釈ガスとしてアルゴンガス（Ａｒ）を用いて成長させた前駆体膜（条件３の前駆体膜）の成長温度依存性から考察する。また、図示及び説明は省略するが、他のガス種を用いた場合においても、程度の差はあるが、同様の傾向を示すことを確認している。
　図１２は、Ａｒ希釈によって成長した本実施の形態における前駆体膜（非晶質シリコン膜）のＰＬスペクトルの成長温度依存性を示す図である。図１２は、図９と同様に、最大ＰＬ強度を１として規格化（正規化）したフォトルミネッセンススペクトルを示している。図１２において、縦軸はＰＬ強度を示し、横軸はフォトンエネルギーを示している。なお、図１２における各試料は、成長温度のみを変化させたものであり、他の成長条件は、図１０に示す条件３と同条件で成膜した。
　図１２に示すように、前駆体膜の成長温度の上昇とともにＰＬスペクトル全体が低エネルギー側にシフトしていく様子が観測される。特に、４００℃以上で成膜するとＰＬスペクトルのシフト量が顕著となることが分かる。
　図１３は、Ａｒ希釈によって成長した本実施の形態における前駆体膜（非晶質シリコン膜）の赤外吸収（ＩＲ）スペクトルの成長温度依存性を示す図である。図１３において、縦軸は吸収係数を示し、横軸は波数を示している。なお、図１３における各試料は、成長温度のみを変化させたものであり、他の成長条件は、図１０に示す条件３と同条件で成膜した。
　図１３において、波数が２０００～２１００ｃｍ－１付近に観測されるピークは、Ｓｉ－Ｈ伸縮振動に起因したピークである。定性的に、Ｓｉ－Ｈ伸縮振動の吸収係数とＳｉ－Ｈ結合数とには、正の相関があることが知られている。従って、図１３に示すように、成長温度の増加と共に最大（ピークの）吸収係数が小さくなっているので、成長温度の増加と共に前駆体膜の水素結合数が低減していることが分かる。
　図１４は、Ａｒ希釈によって成長した本実施の形態における前駆体膜（非晶質シリコン膜）のスピン密度の成長温度依存性を示す図である。図１４において、縦軸は電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）法から求めたスピン密度を示し、横軸は成長温度を示している。なお、図１４における各試料は、成長温度のみを変化させたものであり、他の成長条件は、図１０に示す条件３と同条件で成膜した。
　図１４に示すように、前駆体膜の成長温度の上昇と共に、スピン密度が低減していくことが分かる。つまり、高温で成長した前駆体膜は、欠陥密度が小さいことが分かる。
　次に、上記の結果を元にして、ＰＬスペクトルにおけるフォトンエネルギーが１．１ｅＶ付近のＰＬ強度の増加と擬似結晶核形成との関係に関して考察する。
　非結晶シリコン膜は、Ｓｉ－Ｈ結合とＳｉ－Ｓｉ結合からなるが、３００℃程度の温度でＳｉ－Ｈ結合が切断されてダングリングボンドが発生するため、通常、成長温度が３００℃程度以上では水素結合量が少ない非結晶シリコン膜が形成される。つまり、従来の非晶質シリコン膜の成膜方法では、ダングリングボンドの多い（欠陥密度の高い膜）非晶質シリコン膜が形成される。
　これに対し、本発明の実施の形態に係る非晶質シリコン膜の成膜方法によって形成された非晶質シリコン膜（前駆体膜）では、図１３に示すように、成長温度の増加と共に水素結合量の低下が見られるが、図１４に示すように、水素結合量の低下に係わらず欠陥密度の低い膜となっていることがわかる。これは、本実施の形態では、前駆体膜の成長の際に、ダングリングボンドが形成されずに、Ｓｉ－Ｓｉ結合が形成されるためだと考えられる。このＳｉ－Ｓｉ結合の増加によって、局所的にＳｉ原子とＳｉ原子との結合量の増加した領域（擬似結晶核）が形成される。そして、この擬似結晶核がＳｉのバンド端発光を引き起こしているために、図９に示すように、フォトンエネルギーが１．１ｅＶ付近の発光が増大していると考察している。
　なお、非結晶シリコン膜のＰＬスペクトルにおいて、１．１ｅＶ付近の発光が酸素欠陥により現れるという報告例がある。しかしながら、本発明では、ＩＲスペクトルにおいて、非結晶シリコン膜中に上記発光に対応するＳｉ－Ｏの結合が存在しないことを確認しており、図９に示す１．１ｅＶ付近の発光は、上記の擬似結晶核に起因した発光であると考えている。
　次に、図１０に示す条件１～条件３の前駆体膜を用いて実際に形成した結晶性シリコン膜の平均粒径について、図１５Ａ～図１５Ｃを用いて説明する。図１５Ａ～図１５Ｃは、条件１～条件３の前駆体膜を用いて形成した結晶性シリコン膜の平面ＳＥＭ像であり、図１５Ａは条件１、図１５Ｂは条件２、図１５Ｃは条件３にそれぞれ対応している。なお、結晶化アニールは、熱アニール法を用い、結晶化温度を７５０℃として約２０分間の熱処理を施した。また、結晶化前の前駆体膜（非晶質シリコン膜）の膜厚は、約５０ｎｍとした。
　図１５Ａ～図１５Ｃに示すように、条件１の前駆体膜を用いた結晶性シリコン膜の平均粒径は７５ｎｍであり、条件２の前駆体膜を用いた結晶性シリコン膜の平均粒径は９０ｎｍであり、条件３の前駆体膜を用いた結晶性シリコン膜の平均粒径は１２４ｎｍであり、いずれの場合も、図３０Ｂに示した従来の方法で形成した結晶性シリコン膜の平均粒径（３０ｎｍ）よりも大きくなっていることが分かる。
　また、図１６は、図１５Ｃの試料のラマン分光分析によるラマンスペクトルを示す。図１６に示すように、本発明の焼結組織は、結晶化率（＝結晶成分強度（Ｉｃ－Ｓｉ＋Ｉｍ－Ｓｉ）／（結晶成分強度（Ｉｃ－Ｓｉ＋Ｉｍ－Ｓｉ）＋非晶質成分強度（Ｉａ－Ｓｉ）））が７０％であった。これは、従来の短時間ＳＰＣ組織の結晶化率（４０％）やＥｘｐｌｏｓｉｖｅ組織の結晶化率（６０％）に比べて、結晶性が向上している。従って、本発明の焼結組織は、短時間の熱アニール処理によって、溶融ポリシリコン並の結晶性を実現することができる。なお、本発明の焼結組織の結晶化率は、６５％以上８５％以下であることが好ましい。
　また、同図に示すように、条件１～条件３における各結晶性シリコン膜の平均粒径は、条件１（７５ｎｍ）、条件２（９０ｎｍ）、条件３（１２４ｎｍ）の順で大きくなっていることがわかる。
　次に、条件１～条件３の前駆体膜を用いて形成した結晶性シリコン膜の結晶粒径と結晶化温度との関係について、図１７を用いて説明する。図１７は、本発明の実施の形態に係る結晶性シリコン膜の結晶粒径と結晶化温度との関係を示す図である。なお、図１７において、縦軸は平面ＳＥＭから求めた平均粒径を示しており、横軸は結晶化温度を示している。また、結晶化アニールは、熱アニール法を用いて約２０分間の熱処理を施した。また、結晶化前の前駆体膜（非晶質シリコン膜）の膜厚は、約５０ｎｍとした。
　図１７に示すように、従来の結晶性シリコン膜の形成方法では平均粒径が３０～５０ｎｍ程度の膜が限界であったが、本実施の形態に係る前駆体膜を用いて形成した結晶性シリコン膜は、従来の方法で形成した結晶性シリコン膜と比べて、大粒径化できていることが確認できた。例えば、７５０℃の結晶化温度において、条件３によって形成した結晶性シリコン膜の平均粒径は、従来の方法によって形成した結晶性シリコン膜の平均粒径の約３～５倍となっている。
　また、同図に示すように、条件１～条件３における本実施の形態に係る前駆体膜を用いて形成した結晶性シリコン膜の平均粒径は、概ね、条件３、条件２、条件１の順で大きくなっていることが分かる。また、条件１によって形成した結晶性シリコン膜の平均粒径は条件２によって形成した結晶性シリコン膜の平均粒径に対して約２倍となっている。
　次に、本発明に係る結晶性シリコン膜における粒径と前駆体膜の膜厚との関係について、図１８Ａ～図１８Ｄを用いて説明する。図１８Ａ～図１８Ｄは、本発明の実施の形態に係る条件３において、膜厚が、３０ｎｍ、４０ｎｍ、５０ｎｍ、７０ｎｍの前駆体膜を用いて形成した結晶性シリコン膜の平面ＳＥＭ像を示す。ここで、これらの結晶性シリコン膜は、７５０℃２０分間の結晶化アニールにより作製した。図１８Ａ～図１８Ｄに示すように、結晶性シリコン膜の平均粒径は、前駆体膜成長条件及び結晶化アニール条件が同一にも係らず、前駆体膜の膜厚の増加と共に、大きくなることが分かる。この結晶粒径の増加は、ＳＥＭ像の観察から、焼結組織の大きさ及び密度の増加によるものであることが分かった。
　また、図１９は、本発明の実施の形態に係る結晶性シリコン膜における結晶粒径（ＳＥＭ像より算出）の前駆体膜厚依存性を示す図である。ここで、前駆体膜の結晶化アニールは、７００℃、７２５℃、７５０℃、及び８００℃で２０分間の処理を行った。また、前駆体膜は、全て条件３で成膜した。図１９に示すように、結晶化温度に依らず、平均粒径は前駆体膜の膜厚の増加と共に増大することが分かる。また、前駆体膜の膜厚が４０ｎｍを超えると、平均粒径の増加量が増大し、７０ｎｍを超えると飽和していく傾向が観察される。
　さらに、図２０は、ラマン分光測定結果から算出した結晶化率の前駆体膜厚依存性を示す。ここで、前駆体膜は条件３で成膜し、結晶化アニールは８００℃で２０分間の処理を行った。図２０に示すように、前駆体膜の膜厚の増加と共に、結晶化率がほぼ単調に増加することが分かる。これにより、前駆体膜の膜厚の増加と共に、本発明における焼結組織化が進行していると考えられる。
　上述のように、前駆体膜の膜厚と本発明の焼結組織の平均粒径に相関があることが分かった。この詳細なメカニズムについては、現在、明らかになっていないが、以下のようなモデルを推測している。短時間ＳＰＣ組織では、粒径が３０ｎｍ程度の粒子が形成される。結晶性シリコン膜の膜厚が短時間ＳＰＣ組織の粒径を超えると（例えば、４０ｎｍ付近）、体積に対する表面積の影響が大きくなるため、表面エネルギーを減少させるように、短時間ＳＰＣ粒子間の焼結が進む。一方で、結晶シリコン膜の膜厚がある程度以上の膜厚になると（例えば、１００ｎｍ）、体積に対する表面積の変化量が一定値になるため、焼結組織の増大が飽和すると推測している。
　このように、本実施の形態に係る結晶性シリコン膜の形成方法によれば、結晶性シリコンの前駆体膜（非晶質シリコン膜）中に擬似結晶核を生成させることができるので、結晶化アニール処理における結晶化の活性化エネルギーを低減できる。このため、粒径の小さな結晶が高密度に成長し、結晶性シリコン膜中の表面エネルギーを最小化するように結晶粒子間で焼結がおこる。これにより、非晶質シリコン膜の結晶化温度を低温化（従来の同一結晶化温度の粒径と比較して大粒径化）することができる。また、これにより、平均粒径が第２結晶よりも大きく、第２結晶が焼結して形成された第１結晶と、平均粒径が第１よりも小さい第２結晶とを有する結晶性シリコン薄膜を得ることができる。
　また、本実施の形態に係る結晶性シリコン膜の形成方法によれば、８００℃以下の結晶化温度では、膜内の結晶の平均粒径が３０ｎｍから３００ｎｍである結晶性シリコン膜を形成することができる。
　また、本実施の形態に係る結晶性シリコン膜の形成方法によれば、前駆体膜の膜厚を増加させることにより、結晶性シリコン膜の粒径を増加させることができる。
　なお、本実施の形態に係る結晶性シリコン膜の形成方法において、擬似結晶核が存在する前駆体膜を成膜するためには、膜中における水素の含有量を低減することが有効である。
　その一つの具体的な方法としては、成長温度を上昇させればよい。これは、図１３の結果からも明らかなように、成長温度を上昇させるほど膜中の水素量を低減させることができるからである。この場合、前駆体膜の成長温度としては、３５０℃から５００℃に設定することが好ましい。
　また、別の方法としては、成膜時において安定的にプラズマを発生させる方法があり、これには、電離しやすい希ガスを希釈ガスとして用いればよい。この場合、水素を含有しない希釈ガスを用いて前駆体膜を成膜することが好ましい。
　さらに、別の方法としては、高パワー密度で前駆体膜を成膜する方法がある。これは、高パワー密度にすることで、プラズマ密度を増加することが出来、原料ガスをより分解することで、Ｓｉ原子とＳｉ原子との結合量を増加させることが可能となるからである。好ましくは、ＲＦパワー密度が０．１～０．５Ｗ／ｃｍ２の範囲で前駆体膜を成膜するとよい。
　ここで、本実施の形態における条件２と条件３とを比較すると、図９に示すように、ＰＬスペクトルの１．１ｅＶ付近のＰＬ強度については条件２の方が条件３よりも高いにも係らず、図１５Ｂ及び図１５Ｃに示すように、条件３の方が条件２よりも大粒径に成長していることが分かる。この理由としては、以下のように推測している。
　図９に示すＰＬスペクトルから、条件２の方が条件３に比べて、Ｓｉ原子とＳｉ原子との結合量がより多い状態、つまり、擬似結晶核密度の高い状態である。ここで、固相成長において、結晶をより大粒径に成長させるためには、非結晶シリコン膜中でのＳｉ原子の拡散に対する平均自由行程を伸ばす必要がある。ところが、結晶核密度が高くなると、Ｓｉ原子が結晶核と衝突する確率が高くなるため、即ち、平均自由行程が短くなるため、粒径が大きく成長しないと推測される。この理由により、条件３の方が条件２よりも大粒径に成長すると考えられる。
　従って、このことから、本発明における前駆体膜としては、図９のＰＬスペクトルにおいて、フォトンエネルギーが１．１ｅＶ付近のＰＬ強度は０．８程度より大きくなりすぎない方が、より好ましい。つまり、非結晶シリコン膜中に局所的にＳｉ原子とＳｉ原子との結合密度の高い領域が多すぎると、逆に結晶粒径の成長を阻害することになるので、フォトンエネルギーが１．１ｅＶのときの非晶質シリコン膜の強度を０．８以下とすることが好ましい。これにより、Ｓｉ原子とＳｉ原子との結合密度の高い領域による結晶化の活性化エネルギー低減効果を確実に発現させることができる。
　以上、本実施の形態に係る結晶性シリコン膜の形成方法によれば、フォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成することによって、結晶性シリコンの前駆体膜である非晶質シリコン膜中に擬似結晶核を生成することができる。これにより、非晶質シリコン膜を結晶化するときの結晶化温度を低温化することができる。この結果、簡便且つ大型化可能なプロセスによって、結晶性のよい結晶性シリコン膜を製造することが可能となる。
　（半導体装置の構成）
　以下、上記の結晶性シリコン膜の形成方法によって形成した結晶性シリコン膜を用いて形成した半導体装置（薄膜トランジスタ）の実施の形態について説明する。
　本実施の形態に係る薄膜トランジスタは、ゲート電極と、ゲート絶縁膜と、結晶性シリコン膜と、ソース電極と、ドレイン電極と、を含み、結晶性シリコン膜は、上述の結晶性シリコン膜の形成方法によって形成した結晶性シリコン膜である。
　本実施の形態に係る半導体装置において、結晶性シリコン膜はチャネル層として用いられ、ゲート電極とゲート絶縁膜との間に形成される。以下、本実施の形態に係る半導体装置のより具体的な構成について、図面を用いて説明する。
　（ボトムゲート型ＴＦＴの構成）
　まず、本発明の実施の形態に係る４種類のボトムゲート型ＴＦＴの構成について、図２１Ａ～図２１Ｄを用いて説明する。
　図２１Ａは、本発明の実施の形態に係る第１のボトムゲート型ＴＦＴ１０Ｂ－Ａの構成を模式的に示した断面図である。図２１Ａの構造は、ソース領域とドレイン領域とを形成する際に、半導体層（ここでは、非結晶シリコン膜９）をエッチングして形成されるチャネルエッチ型の構造である。
　図２１Ａに示すように、第１のボトムゲート型ＴＦＴ１０Ｂ－Ａは、基板１と、基板１上に形成されたゲート電極６と、ゲート電極６上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された結晶性シリコン膜２と、結晶性シリコン膜２上に形成されたソース電極４及びドレイン電極７とを備える。結晶性シリコン膜２は、上述の本実施の形態に係る結晶性シリコン膜の形成方法によって形成される。
　さらに、第１のボトムゲート型ＴＦＴ１０Ｂ－Ａは、基板１の表面に形成されたアンダーコート層８と、結晶性シリコン膜２上に形成された非結晶シリコン膜９と、非結晶シリコン膜９上に形成された一対のコンタクト層３とを備える。
　また、図２１Ｂは、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂの構成、図２１Ｃは、本発明の実施の形態に係る第３のボトムゲート型１０Ｂ－Ｃの構成、図２１Ｄは、本発明の実施の形態に係る第４のボトムゲート型１０Ｂ－Ｄの構成を模式的に示した断面図である。図２１Ｂ～図２１Ｄの各構造は、ソース領域とドレイン領域とを形成する際に半導体領域がエッチングされるのを保護するために、チャネル保護層１１が形成されたチャネルエッチストップ型の構造である。
　図２１Ｂ～図２１Ｄの各構造の差異としては、次の点である。図２１Ｂでは、結晶性シリコン膜２とチャネル保護層１１との間に非結晶シリコン膜９が形成されているが、図２１Ｃでは、この非結晶シリコン膜９が形成されていない点である。また、図２１Ｄでは、非結晶シリコン膜９がチャネル保護層１１上（チャネル保護層１１とコンタクト層３との間）に形成されている点である。以下、一例として、図２１Ｂの構成について、詳細に説明する。
　図２１Ｂに示すように、第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂは、基板１と、基板１上に形成されたゲート電極６と、ゲート電極６上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された結晶性シリコン膜２と、結晶性シリコン膜２の両端部の上に形成された一対のソース電極４及びドレイン電極７とを備える。
　さらに、第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂは、基板１の表面に形成されたアンダーコート層８と、結晶性シリコン膜２上に形成された非結晶シリコン膜９と、非結晶シリコン膜９上に形成されたチャネル保護層１１と、チャネル保護層１１の両端を覆うとともに非結晶シリコン膜９の両端部上に形成された一対のコンタクト層３とを備える。
　第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂにおいても、結晶性シリコン膜２は、上述の本実施の形態に係る結晶性シリコン膜の形成方法によって形成される。
　以下、本実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂの各構成要素について詳述する。
　基板１は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。
　アンダーコート層８は、ガラス基板の中に含まれるナトリウムやリン等の不純物が結晶性シリコン膜２に侵入することを防止するために基板１上に形成される。アンダーコート層８としては、例えば、シリコン窒化膜（ＳｉＮｘ）又はシリコン酸化膜（ＳｉＯｘ）、シリコン酸窒化膜（ＳｉＯＮ）等を用いることができる。アンダーコート層８の膜厚は、例えば、１００～２０００ｎｍ程度とする。
　ゲート電極６は、導電性材料又はそれらの合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はモリブデンタングステン（ＭｏＷ）等を用いて、基板１上に所定形状でパターン形成される。なお、ゲート電極６の膜厚は、例えば、２０～５００ｎｍ程度とする。
　ゲート絶縁膜５は、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯＮ）、酸化アルミニウム（ＡｌＯｘ）、酸化タンタル（ＴａＯｘ）又はその積層膜等からなり、ゲート電極６が形成された基板１を覆って形成される。すなわち、ゲート絶縁膜５は、ゲート電極６を覆うように基板１上に形成される。本実施の形態では、結晶性シリコン膜２を用いているので、ゲート絶縁膜５としてはシリコン酸化膜を用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためには結晶性シリコン膜２とゲート絶縁膜５との界面状態を良好なものにすることが好ましく、これにはシリコン酸化膜が適しているからである。なお、ゲート絶縁膜５の膜厚は、例えば、５０～３００ｎｍとする。
　結晶性シリコン膜２は、ゲート絶縁膜５上に形成され、ゲート電極６の電圧によってキャリアの移動が制御される領域であるチャネル領域を有する。本実施の形態における結晶性シリコン膜２は、上述の形成方法によって成膜された擬似結晶核が存在する前駆体膜である非晶質シリコン（アモルファスシリコン）膜を結晶化することにより形成した多結晶シリコン膜である。この多結晶シリコン膜は、アモルファスシリコンと結晶性シリコンとの混晶構造を有する。なお、優れたオン特性を得るために、少なくとも結晶性シリコン膜２の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。結晶性シリコン膜２の膜厚は、例えば、２０～１００ｎｍ程度であり、結晶性シリコン膜２中の結晶シリコンの粒径は、例えば、５～１０００ｎｍ程度である。また、非結晶から結晶へと構造が変化すると、一般的に、膨張により体積が変化するため、結晶シリコンの粒径が大きくなると、結晶性シリコン膜表面に形成される突起の影響が大きくなる。この突起の影響を低減するために、結晶シリコンの粒径は、３００ｎｍ以下であることがより好ましい。
　非結晶シリコン膜９は、結晶性シリコン膜２上に形成された非晶質シリコン膜からなり、意図的な不純物のドーピングが行われていないｉ層である。従って、非結晶シリコン膜９は、不純物がドープされたコンタクト層３と比べて電気抵抗が高い。なお、非結晶シリコン膜９は、不純物ドープが行われていないが、自然に含まれる不純物は存在する。非結晶シリコン膜９の不純物濃度としては、１×１０１７［ａｔｍ／ｃｍ３］以下である。
　非結晶シリコン膜９の導入は、結晶性シリコン膜２よりもバンドギャップが大きな材料を導入することで、オフ電流の低減を図ることを目的としている。非結晶シリコン膜９のバンドギャップとしては、１．６０～１．９０ｅＶの材料を用いるとよい。なお、非結晶シリコン膜９の膜厚は、例えば、１０～１００ｎｍ程度とする。
　チャネル保護層１１は、結晶性シリコン膜２のチャネル領域を保護する保護膜であって、結晶性シリコン膜２のチャネル領域の上方に形成される。本実施の形態において、チャネル保護層１１は、一対のコンタクト層３を形成するときのエッチング処理時において、結晶性シリコン膜２のチャネル領域がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、コンタクト層３を形成するときのエッチングによってチャネル保護層１１の上部がエッチングされる。
　また、チャネル保護層１１は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層、又は、酸化シリコンや窒化シリコン等の無機材料を主成分とする無機材料層である。なお、チャネル保護層１１は、絶縁性を有し、一対のコンタクト層３同士は電気的に接続されていない。
　一対のコンタクト層３は、不純物を高濃度に含む非晶質半導体層からなり、結晶性シリコン膜２のチャネル領域の上方にチャネル保護層１１を介して形成される。また、一対のコンタクト層３は、所定の間隔をあけて対向配置される。
　本実施の形態において、一対のコンタクト層３のそれぞれは、チャネル保護層１１及び非結晶シリコン膜９に跨るようにして形成され、チャネル保護層１１の上部と側面、及び、非結晶シリコン膜９の上面を覆うように形成される。また、一対のコンタクト層３は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）がドーピングされたｎ型半導体層であって、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。なお、コンタクト層３の膜厚は、例えば、５～１００ｎｍとする。
　また、非結晶シリコン膜９とコンタクト層３との間にコンタクト層３よりも不純物濃度の低い層をさらに導入してもよい。また、コンタクト層３の不純物は、非結晶シリコン膜９に向かって濃度が低下するようなプロファイルが形成されていてもよい。これらのように、非結晶シリコン膜９とコンタクト層３との間の不純物濃度プロファイルの変化を緩やかになるように設計することで、ドレイン領域での電界が緩和され、オフ電流がさらに低減される。
　一対のソース電極４及びドレイン電極７は、それぞれ結晶性シリコン膜２のチャネル領域の上方にチャネル保護層１１を介して形成され、本実施の形態では、一対のコンタクト層３上に形成される。また、一対のソース電極４及びドレイン電極７は、所定の間隔をあけて対向配置される。
　本実施の形態において、ソース電極４及びドレイン電極７は、それぞれ導電性材料又はそれらの合金等の単層構造又は多層構造からなり、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の導電性材料により構成される。本実施の形態では、ソース電極４及びドレイン電極７は、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。なお、ソース電極４及びドレイン電極７の膜厚は、例えば、１００～５００ｎｍ程度とする。
　以上、本実施の形態に係る半導体装置によれば、チャネル層である結晶性シリコン膜２は、膜中に擬似結晶核が存在する非結晶シリコン膜を前駆体膜として形成されるので、結晶化アニール処理における結晶化の活性化エネルギーを低減できる。従って、本実施の形態における結晶性シリコン膜２の粒径は、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、本実施の形態に係る半導体装置は、従来に係る半導体装置と比べて、オン時の電流を向上させることができる。この結果、高精細表示素子や有機ＥＬ表示素子の画素回路用ＴＦＴとして用いることのできるボトムゲート型ＴＦＴを実現することが可能となる。
　また、従来のＬＡ法によって形成された結晶性シリコン膜は、上述のように粒界部分に突起が存在するので、従来のＬＡ法における結晶性シリコン膜によって薄膜トラジスタを作製すると、粒界の突起によって当該結晶性シリコン膜の上層に形成される膜の膜厚に不均一性が生じ、素子特性ばらつきや信頼性に悪影響を与える。これに対して、本発明における結晶性シリコン膜は、第１結晶における粒内平坦性が第２結晶に起因した起伏を有するので、結晶性シリコン膜の上層に形成される膜の膜厚は均一性に優れたものとなり、素子特性にばらつきがなく高信頼性の薄膜トランジスタを実現できる。
　（ボトムゲート型ＴＦＴの製造方法）
　次に、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂの製造方法について、図２２を用いて説明する。図２２は、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂの製造方法における各工程の構成を模式的に示した断面図である。
　まず、図２２の（ａ）に示すように、基板１としてガラス基板を準備する。次に、ゲート電極６を形成する前に、プラズマＣＶＤなどによって基板１上にシリコン窒化膜又はシリコン酸化膜などからなるアンダーコート層８を形成する。なお、ガラス基板からの不純物を抑制する機能をゲート絶縁膜に兼ねさせることで、アンダーコート層８を形成しなくてもよい。
　次に、図２２の（ｂ）に示すように、アンダーコート層８上に所定形状のゲート電極６を形成する。例えば、アンダーコート層８上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィー法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極６を形成することができる。
　次に、図２２の（ｃ）に示すように、ゲート電極６が形成された基板１を覆ってゲート絶縁膜５を形成する。例えば、ゲート電極６を覆うようにして酸化シリコンからなるゲート絶縁膜５をプラズマＣＶＤ等によって成膜する。
　次に、ゲート絶縁膜５上に、結晶性シリコン膜２の前駆体膜として、擬似結晶核が存在するアモルファスシリコン（非晶質シリコン）からなる非結晶シリコン膜を成膜する。非結晶シリコン膜は、上述の本発明に係る結晶性シリコン膜の形成方法によりプラズマＣＶＤ等によって成膜することができる。非結晶シリコン膜は、ゲート絶縁膜５と同一装置内で、より好ましくは、同一反応室内で、連続成膜する。これによって、ゲート絶縁膜５と非結晶シリコン膜との界面への不純物のコンタミネーションを低減できる。
　次に、５００℃～１０００℃の温度によって非結晶シリコン膜をアニールして非結晶シリコン膜を結晶化し、結晶性シリコン膜２を形成する。本実施の形態では、急速熱アニール法により、約１分から数十時間のアニールを行うことで非結晶シリコン膜の結晶化を行った。また、基板１としてガラス基板を用いる場合は、ガラスの破損や歪みを抑制するために、８００℃以下の温度でアニールすることが好ましい。アニール温度及びアニール時間を調整することで、結晶性シリコン膜２の粒径を制御することができる。更に、急速に温度を上昇させる（＞１００℃／秒）アニール方法（例えば、レーザーアニール、フラッシュランプアニールなど）を用いる場合は、非結晶シリコン膜中の水素の突沸による膜破壊を防ぐために、非結晶シリコン膜から水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後に、結晶化アニール処理を行うことが好ましい。
　次に、図２２の（ｄ）に示すように、結晶性シリコン膜２上に、非結晶シリコン膜９を成膜する。非結晶シリコン膜９は、プラズマＣＶＤ等によって成膜することができる。
　ここで、非結晶シリコン膜９を堆積する前に、結晶性シリコン膜２に対して水素プラズマ処理を行うことが好ましい。この水素プラズマ処理によって、結晶性シリコン膜２の水素化処理、結晶性シリコン膜２上に形成された自然酸化膜の除去、及び、非結晶シリコン膜９の密着性向上の効果が得られる。水素プラズマ処理は、水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマを結晶性シリコン膜２に照射することにより行われる。
　なお、この水素プラズマ処理は、プラズマ雰囲気中に水素イオン（Ｈ＋）と水素ラジカル（Ｈ＊）を含む水素プラズマを発生させるものであり、発生させた水素イオンと水素ラジカルとが結晶性シリコン膜２内に入り込んでいくことにより、結晶性シリコン膜２を構成するシリコン原子のダングリングボンドが水素終端される。
　次に、図２２の（ｅ）に示すように、非結晶シリコン膜９上に所定形状のチャネル保護層１１を形成する。例えば、非結晶シリコン膜９上に酸化シリコン膜からなるチャネル保護膜をＣＶＤによって成膜し、フォトリソグラフィー法及びウェットエッチング法を用いてチャネル保護膜をパターニングすることにより、所定形状のチャネル保護層１１を形成することができる。なお、チャネル保護層１１を形成するために、塗布型の有機材料や感光性塗布型の有機材料を用いることで、プロセスを更に簡素化することができる。
　次に、チャネル保護層１１を覆うようにして非結晶シリコン膜９上に、コンタクト層３となるコンタクト層用膜を形成する。例えば、プラズマＣＶＤによって、リン等の５価元素の不純物がドープされたアモルファスシリコンからなるコンタクト層用膜を成膜する。ここで、コンタクト層用膜を成膜する前に、非結晶シリコン膜９に対して、例えば、ＣＦ４やＯ２によるドライエッチング又はＤＨＦ（希フッ酸）によるウェットエッチングによって、非結晶シリコン膜９表面上に形成された自然酸化膜を除去する。さらに、コンタクト層用膜を成膜する前に、水素プラズマ処理を施すことで、非結晶シリコン膜９との密着性向上及び非結晶シリコン膜９表面の自然酸化膜を除去することができる。
　次に、コンタクト層用膜上に、ソース電極４及びドレイン電極７となるソースドレイン金属膜を形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜を成膜する。
　その後、所定形状のソース電極４及びドレイン電極７をパターン形成するために、ソースドレイン金属膜上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
　次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜をパターニングすることにより、図２２の（ｆ）に示すように、所定形状のソース電極４及びドレイン電極７を形成する。なお、このとき、コンタクト層用膜がエッチングストッパとして機能する。その後、レジストを除去する。これにより、結晶性シリコン膜２のチャネル領域の上方にソース電極４及びドレイン電極７を形成することができる。
　次に、ソース電極４及びドレイン電極７をマスクとしてエッチングを施すことにより、コンタクト層用膜、非結晶シリコン膜９及び結晶性シリコン膜２をパターニングする。これにより、所定形状の一対のコンタクト層３と、島状に積層された非結晶シリコン膜９及び結晶性シリコン膜２とを形成することができる。
　このようにして、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｂ－Ｂを製造することができる。
　以上、本実施の形態に係る半導体装置の製造方法によれば、結晶性シリコン膜２を形成するための前駆体膜である非結晶シリコン膜中に擬似結晶核が存在しているため、結晶化アニール処理における結晶化の活性化エネルギーを低減できる。従って、結晶性シリコン膜２の粒径は、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、オン時の電流を向上させることができる半導体装置を製造することができる。この結果、高精細表示素子や有機ＥＬ表示素子の画素回路用ＴＦＴに用いることのできるＴＦＴを、簡便且つ大型化可能なプロセスによって実現することができる。
　なお、図２１Ａに示す本実施の形態に係る第１のボトムゲート型ＴＦＴ１０Ｂ－Ａは、チャネル保護層１１を形成しない。このため、コンタクト層３を形成する際に、時間で制御したエッチングにより、非結晶シリコン膜９が完全にエッチングされないように制御することで形成可能となる。
　また、図２１Ｃに示す本実施の形態に係る第３のボトムゲート型ＴＦＴ１０Ｂ－Ｃ、及び、図２１Ｄに示す係る本実施の形態に第４のボトムゲート型ＴＦＴ１０Ｂ－Ｄは、上記の製造方法の順序を入れ替える等によって製造することができる。
　（トップゲート型ＴＦＴの構成）
　トップゲート型ＴＦＴとしては、主に４種類の構造が用いられる。以下、本発明の実施の形態に係る４種類のトップゲート型ＴＦＴの構成について、図２３Ａ～図２３Ｄを用いて説明する。
　図２３Ａは、本発明の実施の形態に係る第１のトップゲート型ＴＦＴ１０Ｔ－Ａの構成を模式的に示した断面図である。
　図２３Ａに示すように、第１のトップゲート型ＴＦＴ１０Ｔ－Ａは、基板１と、基板１上に形成された結晶性シリコン膜２と、結晶性シリコン膜２の一方の端部領域の上方に形成されたソース電極４と、結晶性シリコン膜２の他方の端部領域の上方に形成されたドレイン電極７と、ソース電極４上、ドレイン電極７上、並びにソース電極４及びドレイン電極７間における結晶性シリコン膜２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６とを備える。結晶性シリコン膜２は、上述の本実施の形態に係る結晶性シリコン膜の形成方法によって形成される。
　さらに、第１のトップゲート型ＴＦＴ１０Ｔ－Ａは、結晶性シリコン膜２の一方の端部領域とソース電極４との間及び結晶性シリコン膜２の他方の端部領域とドレイン電極７との間に形成された一対のコンタクト層３を備える。
　図２３Ｂは、本発明の実施の形態に係る第２のトップゲート型ＴＦＴ１０Ｔ－Ｂの構成を模式的に示した断面図である。
　図２３Ｂに示すように、第２のトップゲート型ＴＦＴ１０Ｔ－Ｂは、図２３Ａに示す第１のトップゲート型ＴＦＴ１０Ｔ－Ａと同様に、基板１と、基板１の上方に形成された、結晶性シリコン膜２、一対のコンタクト層３、一対のソース電極４及びドレイン電極７、ゲート絶縁膜５、並びに、ゲート電極６とを備える。
　第２のトップゲート型ＴＦＴ１０Ｔ－Ｂは、さらに、結晶性シリコン膜２上に、チャネル保護層１１が形成されている。チャネル保護層１１の両端部は、ソース電極４（又はドレイン電極７）と結晶性シリコン膜２とに挟まれるようにして形成されており、ソース電極４（又はドレイン電極７）とチャネル保護層１１とは基板垂直方向において一部重なり合っている。
　ソース電極４（又はドレイン電極７）とチャネル保護層１１とが重なる重なり幅はオフセット幅Ｄと呼ばれる。オフセット幅Ｄに対応する結晶性シリコン膜２の領域は、ゲート電圧が印加されないオフセット領域である。オフセット領域は、ゲート電圧が印加されないためにチャネル領域が形成されない高抵抗領域となる。
　図２３Ｃは、本発明の実施の形態に係る第３のトップゲート型ＴＦＴ１０Ｔ－Ｃの構成を模式的に示した断面図である。
　図２３Ｃに示すように、第３のトップゲート型ＴＦＴ１０Ｔ－Ｃは、基板１と、基板１の上方に形成された結晶性シリコン膜２と、結晶性シリコン膜２上に形成された周囲がゲート絶縁膜５で覆われたゲート電極６とを備える。また、結晶性シリコン膜２の両端上にはゲート絶縁膜５を介して一対のコンタクト層３が形成されており、一対のコンタクト層３上には、ソース電極４及びドレイン電極７が形成されている。
　図２３Ｃにおいて、ゲート電極６の両側部に形成されるゲート絶縁膜５の幅はオフセット幅Ｄである。このオフセット幅Ｄに対応する結晶性シリコン膜２の領域はオフセット領域である。
　図２３Ｄは、本発明の実施の形態に係る第４のトップゲート型ＴＦＴ１０Ｔ－Ｄの構成を模式的に示した断面図である。
　図２３Ｄに示すように、第４のトップゲート型ＴＦＴ１０Ｔ－Ｄは、基板１と、基板１の上方に形成された、結晶性シリコン膜２、ゲート絶縁膜５及びゲート電極６と、ゲート絶縁膜５及びゲート電極６上に形成された絶縁層１２とを備える。また、ゲート絶縁膜５及び絶縁層１２には、結晶性シリコン膜２につながるコンタクトホールが形成されている。ソース電極４及びドレイン電極７は、コンタクトホールに形成されたコンタクト層３を介して絶縁層１２上にまで形成されている。
　また、図２３Ｄにおいて、ソース電極４とドレイン電極７との間において上方にゲート電極６が形成されていない結晶性シリコン膜２はオフセット領域であり、コンタクト層３とゲート電極６との間の幅がオフセット幅Ｄとなる。
　以上、図２３Ａ～図２３Ｄに示す４種類のトップゲート型ＴＦＴのうち、第２のトップゲート型ＴＦＴ１０Ｔ－Ｂ、第３のトップゲート型ＴＦＴ１０Ｔ－Ｃ及び第４のトップゲート型ＴＦＴ１０Ｔ－Ｄの３つのタイプのトップゲート型ＴＦＴは、いずれもオフセット領域である高抵抗領域を有するものである。従って、これらの３つのタイプのトップゲート型ＴＦＴでは、キャリア移動度が低くなるとともに、製造工程におけるマスク数も多くなり高コストになるというデメリットがある。
　表示装置用のアクティブマトリクス基板に用いられるＴＦＴとしては、少ないマスク数で製造することができるとともに、高いキャリア移動度を有することが好ましい。このため、これを実現するには、オフセット領域が形成されない第１のトップゲート型ＴＦＴ１０Ｔ－Ａが有効である。
　以下、本発明の実施形態に係る第１のトップゲート型ＴＦＴ１０－Ａに関して、図面を参照しながら詳細に説明する。
　図２３Ａに示すように、本発明の実施形態に係る第１のトップゲート型ＴＦＴ１０Ｔ－Ａは、基板１、チャネル層としての結晶性シリコン膜２、コンタクト層３、ソース電極４、ドレイン電極７、ゲート絶縁膜５及びゲート電極６を備える。
　基板１は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。
　結晶性シリコン膜２は、基板１上に島状に形成される。なお、基板１と結晶性シリコン膜２との間には、上述のようなアンダーコート層８が形成されていてもよい。本実施の形態における結晶性シリコン膜２は、上述の形成方法によって成膜された擬似結晶核が存在する前駆体膜である非晶質シリコン膜を結晶化することにより形成した多結晶性シリコン膜である。この多結晶シリコン膜は、アモルファスシリコンと結晶性シリコンとの混晶構造を有する。なお、優れたオン特性を得るために、少なくとも結晶性シリコン膜２の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。結晶性シリコン膜２の膜厚は、例えば、２０～１００ｎｍ程度であり、結晶性シリコン膜２中の結晶シリコンの粒径は、例えば、５～１０００ｎｍ程度である。また、非結晶から結晶へと構造が変化すると、一般的に、膨張により体積が変化するため、結晶シリコンの粒径が大きくなると、結晶性シリコン膜表面に形成される突起の影響が大きくなる。トップゲート型ＴＦＴの場合、結晶性シリコン膜２の表面上にゲート絶縁膜５が形成され、キャリアがこの界面を走行することから、突起によるデバイス特性への影響がより顕著となる。そこで、この突起の影響を低減するために、結晶シリコンの粒径は、３００ｎｍ以下であることがより好ましい。
　結晶性シリコン膜２の両端部の上面及び側面は、コンタクト層３を介してソース電極４及びドレイン電極７と電気的に接続されている。
　コンタクト層３は、不純物がドーピングされた非晶質シリコン層である。本実施の形態におけるコンタクト層３は、非晶質シリコン膜に不純物としてリン（Ｐ）がドーピングされたｎ型半導体層であって、高濃度に不純物を含むｎ＋層の単層である。ここで、高濃度とは、１×１０１９［ａｔｍ／ｃｍ３］以上の不純物を含むことをいう。なお、コンタクト層３の膜厚は、所望のキャリアを確保するだけの膜厚とすることが好ましく、少なくとも１０ｎｍ以上、より好ましくは、１５ｎｍ以上とすることが望ましい。
　ソース電極４及びドレイン電極７は、コンタクト層３とオーミック接合されており、それぞれ、各コンタクト層３の上面に形成されている。また、ソース電極４及びドレイン電極７は、コンタクト層３と側面が一致するようにして形成されている。なお、ソース電極４及びドレイン電極７の材料としては、例えば、Ｍｏ（モリブデン）とＷ（タングステン）の合金Ｃｕ（銅）、あるいは、Ｍｏ、Ａｌ（アルミニウム）、ＡｌとＣｕ（銅）の合金及びＣｕを用いることができる。
　ゲート絶縁膜５は、シリコン酸化膜（ＳｉＯｘ）等の絶縁材料で構成されており、コンタクト層３に覆われていない結晶性シリコン膜２上と、ソース電極４上及びドレイン電極７上とに形成されている。
　ゲート電極６は、ゲート絶縁膜５上に形成されており、少なくとも、コンタクト層３に覆われていない結晶性シリコン膜２の上方に形成されている。すなわち、ゲート電極６は、ゲート絶縁膜５を挟むようにして結晶性シリコン膜２上に形成されている。ゲート電極６の材料は、例えば、ＭｏとＷの合金、あるいは、Ｍｏ、Ａｌ、ＡｌとＣｕの合金及びＣｕを用いることができる。
　以上、本実施の形態に係る半導体装置によれば、チャネル層である結晶性シリコン膜２は、膜中に擬似結晶核が存在する非結晶シリコン膜を前駆体膜として形成されるので、結晶化アニール処理における結晶化の活性化エネルギーを低減できる。従って、本実施の形態における結晶性シリコン膜２の粒径は、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、本実施の形態に係る半導体装置は、従来に係る半導体装置と比べて、オン時の電流を向上させることができる。この結果、高精細表示素子や有機ＥＬ表示素子の画素回路用ＴＦＴとして用いることのできるトップゲート型ＴＦＴを実現することが可能となる。
　（トップゲート型ＴＦＴの製造方法）
　次に、本発明の実施の形態に係る第１のボトムゲート型ＴＦＴ１０Ｔ－Ａの製造方法について、図２４を用いて説明する。図２４は、本発明の実施の形態に係る第２のボトムゲート型ＴＦＴ１０Ｔ－Ａの製造方法における各工程の構成を模式的に示した断面図である。
　まず、図２４の（ａ）に示すように、基板１としてガラス基板を準備する。なお、結晶性シリコン膜２の前駆体膜である非結晶シリコン膜を形成する前に、プラズマＣＶＤなどによって、基板１上に、シリコン窒化膜又はシリコン酸化膜などからなるアンダーコート層を形成してもよい。なお、ガラス基板からの不純物を抑制する役割もゲート絶縁膜に兼ねさせることで、アンダーコート層を形成しなくてもよい。
　次に、基板１上に、結晶性シリコン膜２の前駆体膜として、擬似結晶核が存在する非結晶シリコン膜を形成する。非結晶シリコン膜は、上述の本発明に係る結晶性シリコン膜の形成方法によりプラズマＣＶＤ等によって成膜することができる。
　次に、５００℃～１０００℃の温度によって非結晶シリコン膜をアニールして非結晶シリコン膜を結晶化し、結晶性シリコン膜２を形成する。本実施の形態では、急速熱アニール法により、約１分から数十時間のアニールを行うことで非結晶シリコン薄膜の結晶化を行った。また、基板１としてガラス基板を用いる場合は、ガラスの破損や歪みを抑制するために、８００℃以下の温度でアニールすることが好ましい。アニール温度及びアニール時間を調整することで、結晶性シリコン膜２の粒径を制御することができる。更に、急速に温度を上昇させる（＞１００℃／秒）アニール方法（例えば、レーザーアニール、フラッシュランプアニールなど）を用いる場合は、非結晶シリコン膜中の水素の突沸による膜破壊を防ぐために、非結晶シリコン薄膜から水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後に、結晶化アニール処理を行うことが好ましい。
　その後、図２４の（ａ）に示すように、結晶性シリコン膜２を島状にパターニングする。これにより、基板１上に、結晶性シリコン膜２からなるチャネル層を形成することができる。
　次に、図２４の（ｂ）に示すように、ＣＶＤによって、基板１の上面及び結晶性シリコン膜２の上面に、コンタクト層３となる不純物ドープの非晶質シリコン膜を形成する。不純物としては、例えば、リン等の５価元素を用いる。
　次に、不純物ドープの非晶質シリコン膜の上に、ソース電極４及びドレイン電極７となる金属膜４Ｆを形成する。金属膜４Ｆは、スパッタ、蒸着又はＣＶＤによって成膜することができる。金属膜４Ｆの材料としては、上述のとおり、Ｍｏ、Ｃｕ、Ａｌ等が用いられる。
　次に、図２４の（ｃ）に示すように、金属膜４Ｆの上面に、所定のレジスト材料を塗布してレジストを形成する。レジストの上方に、マスクを配置する。マスクは、金属膜４Ｆをパターニングしてソース電極４及びドレイン電極７を形成するためのものであり、ソース電極４及びドレイン電極７となる金属膜４Ｆと対向するように構成されている。すなわち、マスクは、基板１上における結晶性シリコン膜２が形成された領域である所定領域と、基板１上における結晶性シリコン膜２が形成されていない領域（前記所定領域以外の領域）との境界領域を跨ぐようにして、レジストの上方に配置される。
　その後、マスクを介してレジストを露光し、露光したレジストを除去する。これにより、マスクに対向していた領域以外のレジストが除去されて、マスクに対向する部分の領域のレジストが残る。これにより、金属膜４Ｆのうちソース電極４及びドレイン電極７となる領域上にのみレジストを残すことができる。このとき、ソース電極４及びドレイン電極７となる領域以外の金属膜４Ｆは露出する。
　次に、残したレジストをマスクとして、ウェットエッチングによるエッチング処理を施すことによって、露出した金属膜４Ｆを除去する。これにより、所定形状のソース電極４及びドレイン電極７を形成することができる。なお、エッチャントとしては、例えば、金属膜４Ｆがアルミニウム（Ａｌ）と銅（Ｃｕ）の合金の場合は、燐酸、硝酸、及び酢酸の混合液等を用いることができる。
　次に、ドライエッチングによるエッチング処理によって、金属膜４Ｆが除去されて露出したコンタクト層３を除去することにより、コンタクト層３をパターン形成することができる。
　このとき、コンタクト層３のドライエッチングは、結晶性シリコン膜２が形成されていない基板１上において当該基板１が露出するまでとする。この場合、基板１の所定領域（結晶性シリコン膜２が形成された領域）上に形成されたコンタクト層３の膜厚と、基板１上の所定領域以外の領域（基板１の結晶性シリコン膜２が形成されていない領域）上に形成されたコンタクト層３の膜厚とは同じ厚さであるので、基板１の露出と同時に結晶性シリコン膜２も露出する。
　次に、レジストを除去した後に、図２４の（ｄ）に示すように、ＣＶＤによって、ＳｉＯ２等からなるゲート絶縁膜５を形成する。
　その後、同図に示すように、スパッタリングによって、ゲート絶縁膜５上にゲート電極６となる金属膜を形成し、パターニング及びエッチングすることによって、所定形状のゲート電極６を形成する。
　このようにして、本発明の実施の形態に係る第１のトップゲート型ＴＦＴ１０Ｔ－Ａを製造することができる。
　以上、本実施の形態に係る半導体装置の製造方法によれば、結晶性シリコン膜２を形成するための前駆体膜である非結晶シリコン膜中に擬似結晶核が存在しているため、結晶化アニール処理における結晶化の活性化エネルギーを低減できる。従って、本実施の形態における結晶性シリコン膜２の粒径は、従来と同じ結晶化アニール処理によって形成された結晶性シリコン膜の粒径よりも大きくすることができる。それ故に、オン時の電流を向上させることができる半導体装置を製造することができる。この結果、高精細表示素子や有機ＥＬ表示素子の画素回路用ＴＦＴに用いることのできるトップゲート型ＴＦＴを、簡便且つ大型化可能なプロセスによって実現することができる。
　なお、図２３Ｂ～図２３Ｄに示す本実施の形態に係る第２～第４のトップゲート型ＴＦＴ１０Ｔ－Ｂ、１０Ｔ－Ｃ及び１０Ｂ－Ｄは、上記の製造方法を元に工程順序を入れ替えたり、既存プロセスを組み合わせたりすることで、容易に製造することができる。
　（ボトムゲート型ＴＦＴの実施例）
　次に、本発明の実施の形態に係る結晶性シリコン膜の形成方法によって形成した結晶性シリコン膜をチャネル層として用いたＴＦＴと、従来の結晶性シリコン膜の形成方法によって形成した結晶性シリコン膜をチャネル層として用いたＴＦＴとを作製し、ＴＦＴ特性を比較する。
　まず、ＴＦＴの伝達特性について、図２５Ａを用いて説明する。図２５Ａは、図１５Ｃに示す本発明の実施の形態に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴ（本発明に係るＴＦＴ）の伝達特性と、図３０Ｂに示す従来に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴ（従来例に係るＴＦＴ）の伝達特性とを示す図である。
　なお、本発明の実施の形態に係る結晶性シリコン膜を形成するための前駆体膜は、図１０に示す条件３（Ａｒガス希釈）を用いて形成し、従来に係る結晶性シリコン膜を形成するための前駆体膜は、図１０に示す条件４（水素ガス希釈）を用いて形成した。また、これらの前駆体膜の結晶化温度は７５０℃とした。なお、作製したＴＦＴのゲート長（Ｌ）及びゲート幅（Ｗ）は、それぞれ１０μｍ及び５０μｍとした。また、印加するドレイン電圧は、５．１Ｖとした。
　図２５Ａに示すように、本発明に係るＴＦＴは、従来に係るＴＦＴと比べて、オン特性が向上していることが分かる。また、図２５Ａに示す伝達特性から、本発明に係るＴＦＴのキャリア移動度は、約６．７［ｃｍ２／Ｖｓ］であった。
　次に、ＴＦＴの電気特性について、図２５Ｂを用いて説明する。図２５Ｂは、図１５Ｃに示す本発明の実施の形態に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴ（本発明に係るＴＦＴ）におけるドレイン電流－ドレイン電圧の電気特性と、図３０Ｂに示す従来に係る結晶性シリコン膜をチャネル層として用いたボトムゲート型ＴＦＴ（従来例に係るＴＦＴ）とにおけるドレイン電流－ドレイン電圧の電気特性とを示す図である。
　図２５Ｂに示すように、ゲート電圧が６Ｖのときも１４Ｖのときも、本発明に係るＴＦＴは、従来に係るＴＦＴと比べて、飽和ドレイン電流が向上することが分かる。特に、ゲート電圧が１４Ｖのときは、本発明に係るＴＦＴは、従来に係るＴＦＴと比べて、約２．６倍の飽和ドレイン電流が得られることが分かった。
　次に、図２６を用いて、ＴＦＴのキャリア移動度の前駆体膜厚依存性を説明する。図２６は、本発明に係るＴＦＴと従来に係るＴＦＴにおけるキャリア移動度の前駆体膜厚依存性を示す図である。ここで、前駆体膜は条件３を用いて成膜し、結晶化アニールは７５０℃で２０分間の処理を実施した。図２６に示すように、本発明に係るＴＦＴにおいては、前駆体膜の膜厚の増加と共に、ＴＦＴのキャリアの移動度が増加することが分かる。これは、上述したように、前駆体膜厚の増加と共に、結晶性シリコン膜の平均粒径が増加するためである。一方、従来の短時間ＳＰＣ組織のシリコン膜を用いた従来に係るＴＦＴにおいては、前駆体膜の膜厚によって結晶粒径の変化がほとんどないため、前駆体膜の膜厚によるキャリア移動度の依存性がほとんど観測されない。
　なお、本実施例におけるＴＦＴのデバイス構造としては、最も結晶性の差異が明瞭に観察できる図２１Ａの構造を用いた。
　以上のように、同じ結晶化条件（同じ結晶化温度及び同じ結晶化時間）、同じＴＦＴ構造、及び同じＴＦＴ製造プロセスにも係らず、本発明に係るＴＦＴは、従来例に係るＴＦＴと比べて、約２．５倍以上のオン特性を実現できることが確認できた。
　（表示装置）
　次に、上記の実施の形態に係る半導体装置を表示装置に適用した例について、図２７を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
　図２７は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述のように構成された半導体装置は、有機ＥＬ表示装置のアクティブマトリクス基板におけるスイッチングトランジスタ又は駆動トランジスタとして用いることができ、本実施の形態では、駆動トランジスタ３１として用いた。
　図２７に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に配置された複数の画素２２と、複数の画素２２のそれぞれに対応して形成された有機ＥＬ素子２３と、画素２２の行方向に沿って形成された複数の走査線（ゲート線）２７と、画素２２の列方向に沿って形成された複数の映像信号線（ソース線）２８と、映像信号線２８と並行して形成された電源線２９（不図示）とを備える。有機ＥＬ素子２３は、アクティブマトリクス基板２１上に順次積層された、陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）を有する。なお、陽極２４は、実際には画素２２に対応して複数形成される。また、有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図２８を用いて説明する。図２８は、本発明の実施の形態に係る薄膜半導体装置を用いた画素の回路構成を示す図である。
　図２８に示すように、各画素２２は、直交する走査線２７と映像信号線２８とによって区画されており、駆動トランジスタ３１と、スイッチングトランジスタ３２と、コンデンサ３３と、有機ＥＬ素子２３とを備える。駆動トランジスタ３１は、有機ＥＬ素子２３を駆動するためのトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
　駆動トランジスタ３１において、ゲート電極３１Ｇがスイッチングトランジスタ３２のドレイン電極３２Ｄに接続され、ソース電極３１Ｓが中継電極（不図示）を介して有機ＥＬ素子２３のアノードに接続され、ドレイン電極３１Ｄが電源線２９に接続される。
　また、スイッチングトランジスタ３２において、ゲート電極３２Ｇは走査線２７に接続され、ソース電極３２Ｓは映像信号線２８に接続され、ドレイン電極３２Ｄはコンデンサ３３及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
　この構成において、走査線２７にゲート信号が入力されて、スイッチングトランジスタ３２をオン状態になると、映像信号線２８を介して供給された映像信号電圧がコンデンサ３３に書き込まれる。そして、コンデンサ３３に書き込まれた映像信号電圧は、１フレーム期間を通じて保持される。この保持された映像信号電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子２３のアノードからカソードへと流れて有機ＥＬ素子２３が発光する。これにより、画像が表示される。
　なお、本実施の形態では有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、本発明は、液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えた表示装置にも適用することもできる。
　また、これらの表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示部を有する電子機器に適用することができる。
　以上、本発明に係る、半導体薄膜の形成方法、半導体装置、半導体装置の製造方法、基板及び薄膜基板について、実施の形態に基づいて説明したが、本発明は、上記の実施の形態に限定されるものではない。
　例えば、本発明に係る薄膜基板等は、結晶性シリコン膜を用いた電子デバイス、例えば、薄膜太陽電池、結晶シリコン太陽電池、密着型イメージセンサー、発光デバイス、弾道電子エミッタなどのデバイスに用いることができる。
　また、本発明に係る薄膜基板等における結晶性シリコン膜は、ｐ型半導体であっても、ｎ型半導体であってもよい。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他半導体薄膜又は半導体装置を有する様々な電子デバイスに広く利用することができる。
　１　基板
　２　結晶性シリコン膜
　２ａ　起点
　２ｃ　焼結結晶
　２Ｆ　前駆体膜
　３　コンタクト層
　４、３１Ｓ、３２Ｓ　ソース電極
　４Ｆ　金属膜
　５　ゲート絶縁膜
　６、３１Ｇ、３２Ｇ　ゲート電極
　７、３１Ｄ、３２Ｄ　ドレイン電極
　８　アンダーコート層
　９　非結晶シリコン膜
　１０Ｔ－Ａ、１０Ｔ－Ｂ、１０Ｔ－Ｃ、１０Ｔ－Ｄ　トップゲート型ＴＦＴ
　１０Ｂ－Ａ、１０Ｂ－Ｂ、１０Ｂ－Ｃ、１０Ｂ－Ｄ　ボトムゲート型ＴＦＴ
　１１　チャネル保護層
　１２　絶縁層
　２０　有機ＥＬ表示装置
　２１　アクティブマトリクス基板
　２２　画素
　２３　有機ＥＬ素子
　２４　陽極
　２５　有機ＥＬ層
　２６　陰極
　２７　走査線
　２８　映像信号線
　２９　電源線
　３１　駆動トランジスタ
　３２　スイッチングトランジスタ
　３３　コンデンサ
 

Claims (28)

  1. 　基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、
    　前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程と、を含む、
    　半導体薄膜の形成方法。
  2. 　前記第１工程において、前記規格化したフォトルミネッセンススペクトルにおけるフォトンエネルギーが１．１ｅＶのときの強度が０．８以下である、
    　請求項１記載の半導体薄膜の形成方法。
  3. 　前記第１工程において、
    　前記非晶質シリコン膜は、前記非晶質シリコン膜に含まれるＳｉ－Ｓｉ結合領域を擬似結晶核として含む膜であり、
    　前記第２工程において、
    　前記アニールにより前記擬似結晶核を核として前記非晶質シリコン膜が結晶化されて、前記結晶性シリコン膜が形成される、
    　請求項１又は請求項２記載の半導体薄膜の形成方法。
  4. 　前記擬似結晶核の平均粒径は、臨界結晶核の平均粒径以下である、
    　請求項１から請求項３のいずれか１項に記載の半導体薄膜の形成方法。
  5. 　前記擬似結晶核の平均粒径は、１ｎｍ以下である、
    　請求項４記載の半導体薄膜の形成方法。
  6. 　前記基板は、ガラス基板である、
    　請求項１から請求項５のいずれか１項に記載の半導体薄膜の形成方法。
  7. 　前記アニールによる温度は、ガラスの融点以下の温度である、
    　請求項６記載の半導体薄膜の形成方法。
  8. 　前記結晶性シリコン膜内の結晶の平均粒径は、３０ｎｍから３００ｎｍである、
    　請求項１から請求項７のいずれか１項に記載の半導体薄膜の形成方法。
  9. 　前記第１工程において、
    　前記非晶質シリコン膜は、プラズマ密度が０．１Ｗ／ｃｍ２から０．５Ｗ／ｃｍ２とした成膜条件のプラズマ処理によって形成される、
    　請求項１から請求項８のいずれか１項に記載の半導体薄膜の形成方法。
  10. 　前記第１工程において、
    　前記非晶質シリコン膜の結晶成長温度は、３５０℃～５００℃である、
    　請求項１から請求項８のいずれか１項に記載の半導体薄膜の形成方法。
  11. 　前記第１工程において、
    　前記非晶質シリコン膜は、原料ガスと不活性ガスとにより形成される、
    　請求項１から請求項１０のいずれか１項に記載の半導体薄膜の形成方法。
  12. 　前記第１工程において、
    　前記原料ガスは、シランガス、ジシランガス及びトリシランガスのいずれかを含む、
    　請求項１１記載の半導体薄膜の形成方法。
  13. 　前記第１工程において、
    　前記不活性ガスは、アルゴンガスを含む、
    　請求項１１記載の半導体薄膜の形成方法。
  14. 　基板と、
    　ゲート電極と、
    　ゲート絶縁膜と、
    　結晶性シリコン膜と、
    　ソース電極と、
    　ドレイン電極と、を含み、
    　前記結晶性シリコン膜は、
    　前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、
    　前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程と、
    　により形成される、
    　半導体装置。
  15. 　基板と、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成された結晶性シリコン膜と、
    　前記結晶性シリコン膜上に形成されたソース電極と、
    　前記結晶性シリコン膜上に形成されたドレイン電極と、を含み、
    　前記結晶性シリコン膜は、
    　前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、
    　前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程と、
    　により形成される、
    　半導体装置。
  16. 　基板と、
    　前記基板上に形成された結晶性シリコン膜と、
    　前記結晶性シリコン膜の一方の端部領域の上方に形成されたソース電極と、
    　前記結晶性シリコン膜の他方の端部領域の上方に形成されたドレイン電極と、
    　前記ソース電極、前記ドレイン電極、前記ソース電極及び前記ドレイン電極間の前記結晶性シリコン膜上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、を含み、
    　前記結晶性シリコン膜は、
    　前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、
    　前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程と、
    　により形成される、
    　半導体装置。
  17. 　基板上に、ゲート電極、ゲート絶縁膜、結晶性シリコン膜、ソース電極及びドレイン電極が形成された半導体装置の製造方法であって、
    　前記結晶性シリコン膜を形成する工程は、
    　前記基板の上方に、最大強度を１として規格化したフォトルミネッセンススペクトルにおいてフォトンエネルギーが１．１ｅＶのときの強度が０．６５以上である非晶質シリコン膜を形成する第１工程と、
    　前記非晶質シリコン膜をアニールすることにより結晶性シリコン膜を形成する第２工程と、を含む、
    　半導体装置の製造方法。
  18. 　非晶質シリコン膜が形成された基板であって、
    　最大強度を１として規格化したフォトルミネッセンススペクトルにおいて、フォトンエネルギーが１．１ｅＶのときにおける前記非晶質シリコン膜の強度が０．６５以上である、
    　基板。
  19. 　基板と、
    　前記基板上に形成され、所定領域を結晶化した結晶化領域を含む薄膜と、を含み、
    　前記結晶化領域は、第１結晶と第２結晶とを有し、
    　前記第１結晶の平均粒径は、前記第２結晶の平均粒径より大きく、
    　前記第１結晶は、前記第２結晶が焼結して形成されている、
    　薄膜基板。
  20. 　前記結晶化領域では、隣接する前記結晶化領域相互の粒界に突起が形成されていない、
    　請求項１９記載の薄膜基板。
  21. 　前記第１結晶は、平均結晶粒径が２００ｎｍ以上、２μｍ以下の結晶粒を含有し、
    　前記第２結晶は、平均結晶粒径が２０ｎｍ以上、５０ｎｍ以下の結晶粒を含有する、
    　請求項２０記載の薄膜基板。
  22. 　前記第２結晶は、固相成長により成長した結晶である、
    　請求項１９から請求項２１のいずれか１項に記載の薄膜基板。
  23. 　前記第２結晶は、シングルグレインである、
    　請求項１９から請求項２１のいずれか１項に記載の薄膜基板。
  24. 　前記第２結晶の粒界は、単一の結晶面によって形成されている、
    　請求項１９から請求項２３のいずれか１項に記載の薄膜基板。
  25. 　前記第１結晶の粒界は、複数の結晶面によって形成されている、
    　請求項１９から請求項２４のいずれか１項に記載の薄膜基板。
  26. 　前記結晶化領域には、一部の前記第１結晶において、結晶内に異なる結晶方位により形成された結晶を内包している結晶が存在する、
    　請求項１９から請求項２５のいずれか１項に記載の薄膜基板。
  27. 　前記第１結晶における粒内平坦性は、前記第２結晶に起因した起伏を有する、
    　請求項１９から請求項２６のいずれか１項に記載の薄膜基板。
  28. 　前記結晶化領域は、ラマン分光分析による結晶化率が６５％以上８５％以下である、
    　請求項１９から請求項２７のいずれか１項に記載の薄膜基板。
     
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