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WO2012147962A1 - 液晶表示装置 - Google Patents

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WO2012147962A1
WO2012147962A1 PCT/JP2012/061472 JP2012061472W WO2012147962A1 WO 2012147962 A1 WO2012147962 A1 WO 2012147962A1 JP 2012061472 W JP2012061472 W JP 2012061472W WO 2012147962 A1 WO2012147962 A1 WO 2012147962A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal line
wiring
scanning signal
scanning
liquid crystal
Prior art date
Application number
PCT/JP2012/061472
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English (en)
French (fr)
Other versions
WO2012147962A8 (ja
Inventor
孝司 上野
Original Assignee
シャープ株式会社
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Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012147962A1 publication Critical patent/WO2012147962A1/ja
Publication of WO2012147962A8 publication Critical patent/WO2012147962A8/ja

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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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    • G09G3/3611—Control of matrices with row and column drivers
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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    • G02F1/136286—Wiring, e.g. gate line, drain line

Definitions

  • the present invention relates to a liquid crystal display device.
  • the inventor determines the time constant of the first wiring arranged on one of the two layers (product of parasitic capacitance and parasitic resistance) and the time constant of the second wiring arranged on the other (parasitic capacitance and parasitic resistance).
  • the waveform of the scanning pulse supplied to the scanning signal line connected to the first wiring and the scanning pulse supplied to the scanning signal line connected to the second wiring are different, and the display portion has a horizontal stripe shape. We found a problem that unevenness is likely to appear.
  • An object of the present invention is to improve the display quality of a liquid crystal display device that performs three-dimensional wiring in a non-display portion.
  • the liquid crystal display device includes first and second scanning signal lines formed in a display portion, first and second wirings formed in a non-display portion, and a scanning signal line driving circuit. Two wirings are formed in different layers, and the scanning signal line driving circuit is connected to the first scanning signal line through the first wiring and is connected to the second scanning signal line through the second wiring, The time constant of the first wiring is smaller than the time constant of the second wiring, and the first scanning pulse output from the scanning signal line driving circuit to the first wiring is first at the end from the active level to the inactive level. An inclined portion is included.
  • the first scanning pulse and the second scanning pulse when each of them is supplied to the first and second scanning signal lines via the first and second wirings, the pull-in voltage associated with the deactivation of the first scanning pulse and the deactivation of the second scanning pulse.
  • the difference from the pull-in voltage associated with can be reduced.
  • horizontal stripe-shaped display unevenness can be suppressed and display quality can be improved.
  • the present invention it is possible to improve the display quality of a liquid crystal display device that performs three-dimensional wiring in a non-display portion.
  • FIG. 1 is a schematic diagram illustrating a configuration of a liquid crystal display device of Example 1.
  • FIG. 2 is a cross-sectional view of the liquid crystal panel of Example 1.
  • FIG. 3 is a schematic diagram illustrating a pixel configuration of the liquid crystal display device of Example 1.
  • FIG. 3 is a plan view of a liquid crystal panel of Example 1.
  • FIG. 6 is a cross-sectional view taken along the line Y-Y ′ of FIG. 5.
  • 3 is an equivalent circuit diagram illustrating a pixel configuration of the liquid crystal panel of Example 1.
  • FIG. It is a schematic diagram which shows the conventional scanning pulse.
  • FIG. 3 is a schematic diagram illustrating scanning pulses of the liquid crystal display device according to the first embodiment.
  • 3 is a schematic diagram illustrating a configuration of a gate driver according to Embodiment 1.
  • FIG. 10 is a timing chart showing the operation of the gate driver of FIG. 9.
  • FIG. 3 is a schematic diagram illustrating another configuration of the gate driver according to the first embodiment. It is a table
  • resistor. 12 is a timing chart illustrating an operation of the gate driver of FIG. 11. 12 is a timing chart showing another operation of the gate driver of FIG. 11. 15 is a table showing an example of register input in FIG. 14. 12 is a timing chart showing still another operation of the gate driver of FIG. 17 is a table showing an example of register input in FIG. 16. 12 is a timing chart showing still another operation of the gate driver of FIG. FIG. 19 is a table showing an example of register input in FIG. 18. FIG.
  • FIG. 6 is a schematic diagram illustrating a scan pulse setting method (previous two lines) in the first embodiment.
  • FIG. 3 is a schematic diagram illustrating a scan pulse setting method (rear two lines) in the first embodiment.
  • FIG. 6 is a schematic diagram illustrating an example of setting each scanning pulse in the first embodiment.
  • 6 is a schematic diagram illustrating an example of pixel writing polarity (H line inversion) in Embodiment 1.
  • FIG. FIG. 6 is a schematic diagram illustrating an example of pixel writing polarity in Example 1 (vertical 1 dot horizontal 1 dot inversion).
  • FIG. 6 is a schematic diagram illustrating an example of pixel writing polarity in Example 1 (vertical 2 dots, horizontal 1 dot inversion). 6 is a schematic diagram illustrating an example of pixel writing polarity (V-line inversion) in Embodiment 1.
  • FIG. FIG. 6 is a schematic diagram illustrating a configuration of a gate driver according to a second embodiment.
  • FIG. 29 is a timing chart showing an operation of the gate driver of FIG. 28.
  • FIG. FIG. 10 is a schematic diagram illustrating another configuration of the gate driver according to the second embodiment.
  • FIG. 31 is a timing chart showing an operation of the gate driver of FIG. 30.
  • FIG. FIG. 31 is a timing chart showing still another operation of the gate driver of FIG. 30.
  • FIG. 31 is a timing chart showing still another operation of the gate driver of FIG. 30.
  • FIG. 6 is a schematic diagram illustrating a configuration of a liquid crystal display device of Example 3.
  • FIG. 6 is a schematic diagram illustrating a pixel configuration and a scan pulse input configuration of a liquid crystal display device of Example 3.
  • FIG. 9 is a schematic diagram illustrating a scan pulse setting method (previous two lines) in Example 3.
  • FIG. 10 is a schematic diagram illustrating a scan pulse setting method (rear two lines) in the third embodiment.
  • FIG. 10 is a schematic diagram illustrating an example of pixel writing polarity (H line inversion) in Example 3.
  • FIG. 6 is a schematic diagram illustrating an example of pixel writing polarity in Example 3 (vertical 1 dot horizontal 1 dot inversion).
  • FIG. 10 is a schematic diagram illustrating an example of pixel writing polarity in Example 3 (vertical 2 dots, horizontal 1 dot inversion).
  • FIG. 10 is a schematic diagram illustrating an example of pixel writing polarity in Example 3 (V-line inversion). It is a schematic diagram which shows one structural example of this liquid crystal display device.
  • the term “column direction (the direction perpendicular to the column direction is the row direction)” is used for convenience of description.
  • the “column direction” may be the vertical direction or the horizontal direction.
  • FIG. 1 is a schematic diagram illustrating the configuration of the liquid crystal display device according to the first embodiment.
  • the liquid crystal display device 1 includes a liquid crystal panel 2, a driver 5 in which a scanning signal line driving circuit and a data signal line driving circuit are integrated on one chip, and a display control circuit 4.
  • the liquid crystal panel 2 is driven by a driver 5, and the driver 5 is controlled by a display control circuit 4.
  • the liquid crystal panel 2 includes an active matrix substrate, a counter substrate (for example, a color filter substrate), and a liquid crystal layer disposed between the two substrates, and a plurality of subpixels are provided in a matrix on the display unit.
  • the non-display portion is provided with four wirings Ha (first wiring), Hb (third wiring), Hc (second wiring), and Hd (fourth wiring).
  • Each sub-pixel includes a pixel electrode formed on the active matrix substrate, a counter electrode formed on the counter substrate, and a liquid crystal layer between the pixel electrode and the corresponding electrode, and has a plurality of primary colors (for example, red, green, and blue). Display one.
  • the pixel electrode of each subpixel is connected to a data signal line through a transistor, and this transistor is connected to a scanning signal line. Note that the data signal lines extend in the column direction, and the scanning signal lines extend in the row direction.
  • One pixel is composed of three sub-pixels arranged in the column direction (scanning direction) that display different primary colors (triple scan method).
  • the pixel P in FIG. 1 includes R (red) sub-pixels, G (green) sub-pixels, and B (blue) sub-pixels arranged in the column direction.
  • the G sub-pixel is driven by the data signal line D and the scanning signal line Gb (third scanning signal line)
  • the B sub-pixel is Driven by the data signal line D and the scanning signal line Gc (second scanning signal line).
  • the sub pixel (R) adjacent to the downstream side of the B sub pixel in the scanning direction is driven by the data signal line D and the scanning signal line Gd (fourth scanning signal line).
  • the scanning signal lines Ga to Gd are arranged in this order along the scanning direction.
  • a plurality of sub-pixels arranged in the row direction are driven by the same scanning signal line and display the same primary color.
  • a plurality of subpixels included in the same row as the R subpixel of the pixel P are driven by the scanning signal line Ga to display R.
  • a plurality of sub-pixels included in the same row as the G sub-pixel of the pixel P are driven by the scanning signal line Gb to display R.
  • a plurality of sub-pixels included in the same row as the B sub-pixel of the pixel P are driven by the scanning signal line Gc to display B.
  • the scanning signal line Ga is connected to the driver 5 via the wiring Ha
  • the scanning signal line Gb is connected to the driver 5 via the wiring Hb
  • the scanning signal line Gc is connected to the driver 5 via the wiring Hc.
  • the scanning signal line Gd is connected to the driver 5 via the wiring Hd
  • the scanning pulse output from the driver 5 is supplied to the scanning signal lines Ga to Gd via the wirings Ha to Hd.
  • the display unit of the liquid crystal panel 2 has a rectangular shape surrounded by the first and second short sides E1 and E2 and the four sides of the first and second long sides, and the wirings Ha and Hc have the first short side E1.
  • the wirings Hb and Hd pass through the outside of the second short side E2.
  • FIG. 2 is a cross-sectional view showing the structure of the active matrix substrate in region X (region surrounded by oblique lines) in FIG.
  • a wiring Ha is formed on a transparent substrate (glass substrate) 30 (on the gate layer GL)
  • a gate insulating film 21 is formed so as to cover the wiring Ha
  • a source insulating film 21 is formed on the gate insulating film 21 (source A wiring Hc is formed on the layer SL
  • an inorganic interlayer insulating film 25 is formed so as to cover the wiring Hc
  • a thicker organic interlayer insulating film 26 is formed on the inorganic interlayer insulating film 25.
  • the wiring Hb is formed in the same layer (gate layer GL) as the wiring Ha
  • the wiring Hd is formed in the same layer (source layer SL) as the wiring Hc.
  • FIG. 3 shows a corresponding primary color, a formation layer (GL or SL) of a connected wiring, and a via area (outside of the first short side E1 or outside of the second short side E2) for each subpixel row. Let me show you.
  • the non-display portion can be reduced (narrow frame).
  • FIG. 4 is a plan view of a portion corresponding to the pixel P (see FIG. 1) of the active matrix substrate.
  • the pixel electrode 17a of the R sub-pixel, the pixel electrode 17b of the G sub-pixel, and the pixel electrode 17c of the B sub-pixel are arranged in the scanning direction along the data signal line D.
  • a scanning signal line Ga is disposed between the electrode 17a and the pixel electrode 17b, and a scanning signal line Gb is disposed between the pixel electrode 17b and the pixel electrode 17c.
  • a part of the scanning signal line Ga is a gate electrode of the transistor 12, the source electrode 7 of the transistor 12 is connected to the data signal line D, the drain electrode 8 of the transistor 12 is connected to the drain extraction electrode 27, and the drain extraction The electrode 27 is connected to the pixel electrode 17 a through the contact hole 11. Further, the capacitor electrode 127 formed in the same layer as the data signal line D is connected to the pixel electrode 17a through the contact hole 111, and the capacitor electrode 127 and the storage capacitor wiring 18 overlap with each other through the gate insulating film.
  • . 5 is a cross-sectional view taken along the line Y-Y 'of FIG. As shown in FIG.
  • the scanning signal line Ga and the storage capacitor line 18 are formed on the transparent substrate (glass substrate) 30, and the gate insulating film 21 is formed so as to cover the scanning signal line Ga and the storage capacitor line 18.
  • a data signal line D and a drain lead electrode 27 are formed on the gate insulating film 21, an inorganic interlayer insulating film 25 is formed so as to cover the data signal line D and the drain lead electrode 27, and on the inorganic interlayer insulating film 25,
  • a thicker organic interlayer insulating film 26 is formed, and a pixel electrode 17 a is formed on the organic interlayer insulating film 26.
  • the inorganic interlayer insulating film 25 and the organic interlayer insulating film 26 are removed, so that the pixel electrode 17a and the drain lead electrode 27 are in contact with each other.
  • FIG. 6A is an equivalent circuit diagram of the R subpixel and the B subpixel of the pixel P (see FIG. 1).
  • a liquid crystal capacitor CLC is formed between the pixel electrode 17a and the counter electrode COM
  • a storage (storage) capacitor CCS is formed between the pixel electrode 17a and the storage capacitor wiring 18, and the pixel electrode 17a
  • a parasitic capacitance Cgd is formed between the scanning signal line Ga connected to the wiring Ha.
  • the parasitic capacitance Cgd is generated, for example, in an overlapping portion between the scanning signal line Ga and the drain electrode 8 and the drain extraction electrode 27 in FIGS.
  • FIG. 6B is an equivalent circuit diagram of the B subpixel of the pixel P (see FIG. 1).
  • a liquid crystal capacitor CLC ′ is formed between the pixel electrode 17c and the counter electrode COM, and a storage (storage) capacitor CCS ′ is formed between the pixel electrode 17c and the storage capacitor wiring 18, and the pixel electrode A parasitic capacitance Cgd ′ is formed between 17c and the scanning signal line Gc connected to the wiring Hc.
  • the potential V (17a) of the pixel electrode 17a is drawn due to the parasitic capacitance Cgd when the transistor 12 is OFF (at the fall of the scanning pulse GPa supplied to the scanning signal line Ga).
  • the potential V (17c) of 17c is drawn due to the parasitic capacitance Cgd 'when the transistor 12' is OFF (at the fall of the scanning pulse GPc supplied to the scanning signal line Gc).
  • the pull-in voltage ⁇ va generated in the pixel electrode 17a is generated in the pixel electrode 17c. Is considerably larger than the actual voltage ⁇ vc, it has been found to be a horizontal-striped display unevenness. This is because the time constant of the wiring Ha (connected to the scanning signal line Ga) formed in the gate layer is the time constant of the wiring Hc (connected to the scanning signal line Gc) formed in the metal layer (parasitic capacitance and parasitic resistance). 7 (b), the scanning pulse gpa supplied to the scanning signal line Ga rises more steeply than the scanning pulse gpc supplied to the scanning signal line Gc. Because it goes down.
  • the end of the scanning pulse GPa output from the driver 5 to the wiring Ha portion from the active level to the inactive level
  • An inclined portion K is provided at each end (portion from the active level to the inactive level) of the scanning pulse GPc to be performed.
  • the difference between the pull-in voltage ⁇ va generated in the pixel electrode 17a and the pull-in voltage ⁇ vc generated in the pixel electrode 17c can be reduced (see FIG. 8), and the above-described horizontal stripe-shaped display unevenness can be suppressed. it can.
  • the end of the scanning pulse GPb output from the driver 5 to the wiring Hb and the end of the scanning pulse GPd output from the driver 5 to the wiring Hd are each provided with an inclined portion having the same shape as the end of the scanning pulses GPa and GPc. .
  • FIG. 9 shows a configuration example of the driver 5 that generates the scanning pulses GPa to GPd including the inclined portion at the end in this way.
  • 9 includes a timing controller Tcon, an inverter INV, a P-channel transistor Tp, an N-channel transistor Tn, a gate circuit GC including a shift register (not shown), a level shifter LS, and a potential of VGH.
  • the plurality of output ends of the gate circuit GC are connected to the corresponding wirings Ha to Hd, the output end of the level shifter LS is connected to the input end of the inverter INV, and the output end of the inverter INV is the gate terminal of the transistor Tp and the transistor Tn Connected to the gate terminal, the node Nx is connected to the node Ny via the transistor Tp, and the node Nx is connected to one end of the resistor Rx provided outside the driver 5 and provided outside the driver 5. The other end of the resistor Rx is grounded via the transistor Tn, and the node Ny is connected to the output end of a DC-DC converter (not shown) and provided outside the driver 5. It is grounded via the capacitor Cy.
  • the potential Vi of the node Nx is supplied to the gate circuit GC, the potential VGH is supplied to the node Ny, the potential VGL is supplied to the gate circuit GC, and the gate clock GCK and the gate start pulse GSP are supplied from the timing controller Tcon to the gate circuit GC. And the slope clock SLCK is supplied from the timing controller Tcon to the level shifter LS.
  • FIG. 10 is a timing chart showing the operation of the driver 5 of FIG.
  • Each of the gate clock GCK and the slope clock SLCK is composed of the first to fourth periods (the first to third periods are “H” and the fourth period is “L”), and the third period ( H)) and the fourth period (L) of the slope clock SLCK.
  • the slope clock SLCK is in the first to third periods (H)
  • the transistor Tp in FIG. 9 is turned on
  • the transistor Tn is turned off
  • the potential Vi VGH supplied to the gate circuit GC
  • the capacitor Cx is also charged to VGH. Is done.
  • the slope clock SLCK is in the fourth period (L)
  • Each stage of the gate circuit GC corresponds to one scanning signal line (wiring), and takes in the gate clock GCK in accordance with the inactivation (falling) of the output (or gate start pulse GSP) of the previous stage, With the activation (rise) of the output of the subsequent stage, the capture of the gate clock GCK is terminated, and Vi is output to the corresponding wiring only during the period when the captured gate clock GCK is “H”, and the other (captured GCK VGL is output to the corresponding wiring during a period when “L” is “L” and when GCK is not captured. As a result, scan pulses GPa to GPd as shown in FIG. 10 are output to the wirings Ha to Hd.
  • Another configuration example of the driver 5 is shown in FIG.
  • the driver 5 in FIG. 11 includes a timing controller Tcon, a slope destination potential setting circuit SVC, a slope amount setting circuit SRC, a slope clock generation circuit SGC, a slope switch circuit SSC, a gate circuit GC including a shift register, A VGL power source, a potential VSS power source, a potential AVDD power source, a potential VDD power source, a potential VCl power source, and a potential VGH power source (VGL ⁇ VSS ⁇ VDD ⁇ VCl ⁇ AVDD ⁇ VGH).
  • VGH is a gate ON voltage
  • AVDD is a source analog voltage
  • VCI is a driver input voltage (for example, 3.3 V)
  • VDD is a logic voltage inside the chip
  • VSS is GND
  • VGL is a gate OFF voltage.
  • a plurality of output ends of the gate circuit GC are connected to the corresponding wirings Ha to Hd, a gate clock GCK and a gate start pulse GSP are supplied from the timing controller Tcon to the gate circuit GC, and a gate is supplied from the timing controller Tcon to the slope clock generation circuit SGC.
  • the clock GCK is supplied, and the potential VGL is supplied to the gate circuit GC.
  • the slope clock generation circuit SGC sets the slope width according to the input data D0 to D5 to the register RE1 (see FIG. 12A), and further generates the slope clock SLCK using the gate clock GCK.
  • the slope clock SLCK is supplied to the slope switch circuit SSC.
  • the slope destination potential setting circuit SVC has a node N1, and the node N1 is used as a power source of potential VSS, potential AVDD, potential VDD, or potential VCl according to input data D0 to D1 to the register RE2. Connect (see FIG. 12B).
  • the slope switch circuit SSC has nodes N2 to N4, and this node N2 is connected to one of the nodes N3 and N4 according to the slope clock SLCK.
  • the node N3 is connected to the power supply of the potential VGH, and the node N4 is connected to the node N1 via the slope amount setting circuit SRC.
  • the slope amount setting circuit SRC is a variable resistor, and is set to a resistance value corresponding to the input data D0 to D3 to the register RE3.
  • the number of transistors corresponding to the input data is turned on, and resistors equal to the number of turned on transistors are connected in parallel. That is, as the number of ON transistors increases, the resistance decreases and the slope becomes steeper (see FIG. 12C). Then, the potential Vi of the node N2 is supplied to the gate circuit GC.
  • FIG. 13 is a timing chart showing the operation of the driver 5 of FIG.
  • Each of the gate clock GCK and the slope clock SLCK is composed of the first to fourth periods (the first to third periods are “H” and the fourth period is “L”), and the third period ( H)) and the fourth period (L) of the slope clock SLCK.
  • the slope clock SLCK is in the first to third periods (H)
  • the slope clock SLCK When the slope clock SLCK is in the fourth period (L), the node N2 and the node N4 of the slope switch circuit SSC are connected, and the potential Vi supplied to the gate circuit GC is changed from VGH to the slope destination potential setting circuit SVC.
  • the voltage gradually decreases to the set potential (any one of VSS, AVDD, VDD, VCl, and potential VGH).
  • the inclination (potential decrease amount per unit time) is set by the slope amount setting circuit SRC, and becomes steep (inclination increases) as the resistance value of the slope amount setting circuit SRC decreases.
  • Each stage of the gate circuit GC corresponds to one scanning signal line (wiring), and takes in the gate clock GCK in accordance with the inactivation (falling) of the output (or gate start pulse GSP) of the previous stage, With the activation (rise) of the output of the subsequent stage, the capture of the gate clock GCK is terminated, and Vi is output to the corresponding wiring only during the period when the captured gate clock GCK is “H”, and the other (captured GCK VGL is output to the corresponding wiring during a period when “L” is “L” and when GCK is not captured. As a result, scan pulses GPa to GPd as shown in FIG. 13 are output to the wirings Ha to Hd.
  • the scanning pulses GPa to GPd output to the wirings Ha to Hd have the same waveform, but the present invention is not limited to this.
  • the input data D0 to D5 to the register RE1 of the slope clock generation circuit SGC (see FIG. 11) is periodically exchanged to output to the wirings Ha and Hb (small time constant).
  • the slopes of the scanning pulses GPa and GPb are made the same as the slopes of the slopes of the scanning pulses GPa and GPb and the slopes of the slopes of the scanning pulses GPc and GPd output to the wirings Hc and Hd (large time constant). Can be made larger than the width of the inclined portion of the scan pulses GPc and GPd.
  • the input data D0 to D3 to the register RE3 of the slope amount setting circuit SRC are periodically switched to output to the wirings Ha and Hb (small time constant).
  • the slopes of the scan pulses GPa and GPb are made the same with the widths of the slopes of the scan pulses GPa and GPb and the widths of the slopes of the scan pulses GPc and GPd output to the wires Hc and Hd (large time constant) Can be made larger than the inclination of the inclined portion of the scanning pulses GPc and GPd.
  • the input data D0 to D5 to the register RE1 of the slope clock generation circuit SGC are periodically switched to output to the wirings Ha and Hb (small time constant).
  • the scan pulse GPa / GPb is provided with an inclined portion, and the scan pulse GPc / GPd output to the wirings Hc / Hd (large time constant) is not provided with an inclined portion (the end is substantially the time axis with respect to the time axis). Vertical).
  • the scanning pulse GPa is supplied to the scanning signal line Ga corresponding to the R (red) sub-pixel row via the GL wiring (Ha) on the left of the display unit, and the scanning pulse GPb Is supplied to the scanning signal line Gb corresponding to the G (green) sub-pixel row via the GL wiring (Hb) on the right side of the display unit, and the scanning pulse GPc is transmitted to the B (
  • the scanning signal line Gc corresponding to the sub-pixel row of blue) is supplied to the scanning signal line Gc, and the scanning pulse GPd is supplied to the scanning signal line Gd corresponding to the sub-pixel row of R (red) via the SL wiring (Hd) on the right of the display unit.
  • the shape of the end of the scanning pulses GPa to GPd can be set as follows, for example.
  • the input data to the register RE3 of the slope amount setting circuit SRC (see FIG. 11) is D1, and the subpixel row (k is a natural number 4k ⁇ 3) connected to the left GL wiring.
  • the predetermined gradation (for example, halftone) is displayed on the second sub-pixel row), and the luminance is measured with the other sub-pixel row being displayed in black, and the result is set as a specified value.
  • the input data to the register RE3 is set to D1, and the predetermined gradation is displayed on the sub-pixel row (4k-2nd sub-pixel row) connected to the GL wiring on the right side of the display section, and another sub-pixel row is displayed.
  • the luminance is measured with black display, and if it is different from the specified value, the input data to the register RE3 is changed to D2, and the measured value is adjusted to the specified value. Further, as shown in FIG. 22, the input data to the register RE3 is set to D1, and the predetermined gradation is displayed on the sub-pixel row (4k-1th sub-pixel row) connected to the SL wiring on the left side of the display unit. At the same time, the luminance is measured with the other sub-pixel row displayed in black, and if it is different from the specified value, the input data to the register RE3 is changed to D3, and the measured value is adjusted to the specified value.
  • the input data to the register RE3 is set to D1, and the predetermined gradation is displayed on the sub-pixel row (4kth sub-pixel row) connected to the SL wiring on the right side of the display portion, and the other sub-pixel rows are black.
  • the brightness is measured as a display, and if it is different from the specified value, the input data to the register RE3 is changed to D4, and the measured value is adjusted to the specified value.
  • measurement and register settings are performed for the (4k-3) th, (4k-2) th, (4k-1), and 4kth subpixel rows, but the present invention is not limited to this.
  • measurement and register setting are performed only for the (4k-3) th and (4k-1) th subpixel rows, and (4k-2)
  • the register setting of the first subpixel row is the same as the (4k-3) th subpixel row
  • the register setting of the (4k-1) th subpixel row is the same as the (4k-1) th subpixel row. You can also.
  • FIG. 24 to 27 are schematic diagrams illustrating examples of the polarity of the signal potential written to each sub-pixel.
  • FIG. 24 shows a three-gate line inversion method, in which the signal potential supplied to each data signal line is inverted every 3H (horizontal scanning period) and applied to one of the two data signal lines adjacent to the same horizontal scanning period. The polarity of the signal potential supplied is the same as the polarity of the signal potential supplied to the other.
  • FIG. 25 shows a vertical one-dot horizontal one-dot inversion method, in which the signal potential supplied to each data signal line is inverted every 1H (horizontal scanning period), and two data signal lines adjacent to the same horizontal scanning period.
  • FIG. 26 shows a vertical 2 dot horizontal 1 dot inversion method, in which the signal potential supplied to each data signal line is inverted every 2H (horizontal scanning period), and two data signal lines adjacent to the same horizontal scanning period. The polarity of the signal potential supplied to one of the two is opposite to the polarity of the signal potential supplied to the other.
  • FIG. 27 shows a source line inversion method in which the signal potential supplied to each data signal line is inverted every 1V (vertical scanning period) and supplied to one of two data signal lines adjacent to the same horizontal scanning period. The polarity of the signal potential applied is opposite to the polarity of the signal potential supplied to the other.
  • Example 2 In the configuration in which three sub-pixels constituting one pixel are arranged in the column direction (scanning direction), the number of scanning signal lines to be scanned increases (three times that in the configuration in which three sub-pixels are arranged in the row direction). Insufficient charge of the pixel electrode is likely to occur (especially when it is assumed to be used at a low temperature such as an in-vehicle liquid crystal display device). In order to solve this problem, precharge is effective.
  • the driver 5 can be configured as shown in FIG. 28 and operated as shown in FIG.
  • the gate circuit GC of FIG. 11 is provided with a shift register using a D flip-flop and an AND circuit corresponding to each stage of the shift register.
  • the gate clock GCK from the timing controller Tcon is input to the CK terminal of each D flip-flop, and the D terminal of each D flip-flop is connected to the Q (output) terminal in the previous stage, and the Q (output terminal) is in the subsequent stage. Connected to the D terminal.
  • the AND of the output of each D flip-flop and the gate clock GCK is input to the output circuit OC, and the potential Vi and the potential VGL of the node N2 are supplied to the output circuit OC.
  • the Q terminal of the D flip-flop Fa corresponding to the wiring Ha is connected to the D terminal of the D flip-flop Fb corresponding to the wiring Hb
  • the Q terminal of the D flip-flop Fb corresponds to the D flip-flop Fc corresponding to the wiring Hc.
  • the output of the D flip-flop Fa and the gate clock GCK are input to the AND circuit Aa
  • the output of the D flip-flop Fb and the gate clock GCK are input to the AND circuit Ab.
  • the output APa of the circuit Aa and the output APb of the AND circuit Ab are input to the output circuit OC.
  • the gate start pulse GSP is input to the D terminal of the first stage D flip-flop.
  • each of the gate clock GCK and the slope clock SLCK is composed of the first to fourth periods (the first to third periods are “H” and the fourth period is “L”).
  • the third period (H)) and the fourth period (L) of the slope clock SLCK overlap.
  • the gate start pulse GSP becomes active twice, the first time is synchronized with a certain cycle of the gate clock GCK (becomes active in the first to fourth periods), and the second is the next of this GCK cycle. Synchronized with the next cycle.
  • the slope clock SLCK When the slope clock SLCK is in the fourth period (L), the node N2 and the node N4 of the slope switch circuit SSC are connected, and the potential Vi supplied to the output circuit OC is set from VGH by the slope destination potential setting circuit SVC. Gradually decrease to the applied potential (VSS, AVDD, VDD, and VCl).
  • the inclination (potential decrease amount per unit time) is set by the slope amount setting circuit SRC, and becomes steep (inclination increases) as the resistance value of the slope amount setting circuit SRC decreases.
  • Each D flip-flop transfers the input of the D terminal to the Q terminal when the gate clock signal GCK rises from “L” to “H”. That is, the output Q of the own stage is activated (rises) at the same time as the output Q of the previous stage is deactivated (falls), and is inactive at the same time as the output Q of the next stage is activated (rises). (Fall down). Then, the output of the AND circuit to which the output Q and GCK of its own stage are input is input to the output circuit OC, and the output circuit OC applies Vi to the corresponding wiring only during the period when the output of the AND circuit is “H”. VGL is output to the corresponding wiring in other cases (period in which the output of the AND circuit of the own stage is “L”).
  • scanning pulses GPa to GPd that are activated twice at intervals are output to the wirings Ha to Hd, and the scanning signal lines Ga to Gd are signals corresponding to two lines before. It is precharged by the potential (the same polarity as the signal potential of the main charge). Thereby, the problem of insufficient charging of the pixel electrode can be solved.
  • the driver 5 can be configured as shown in FIG. 30 and operated as shown in FIG.
  • the gate circuit GC of FIG. 11 is provided with a two-stage shift register using D flip-flops, and an AND circuit corresponding to each stage of the shift register, and the gate circuit GC is supplied from the timing controller Tcon.
  • the gate clocks GCK1 and GCK2 and the gate start pulses GSP1 and GSP2 are supplied to the slope clock generation circuit SGC.
  • the tag gate clock GCK1 is input to the CK terminal of the odd-numbered D flip-flop
  • the tag gate clock GCK2 is input to the CK terminal of the even-numbered D flip-flop
  • the D terminal is connected to the Q (output) terminal of the previous odd-numbered stage
  • the Q (output terminal) is connected to the D terminal of the next odd-numbered stage
  • the even-numbered D flip-flop is The D terminal is connected to the Q (output) terminal of the previous even numbered stage
  • the Q (output terminal) is connected to the D terminal of the next even numbered stage.
  • the AND of the odd-stage D flip-flop and the gate clock GCK1 is input to the output circuit OC, and the AND of the even-stage D flip-flop and the gate clock GCK2 is input to the output circuit OC.
  • the potential Vi and the potential VGL of the node N2 are supplied to the OC.
  • the Q terminal of the D flip-flop Fa corresponding to the wiring Ha is connected to the D terminal of the D flip-flop Fc corresponding to the wiring Hc
  • the Q terminal of the D flip-flop Fb is connected to the D flip-flop Fd corresponding to the wiring Hd.
  • the output of the D flip-flop Fa and the gate clock GCK1 are input to the AND circuit Aa, and the output of the D flip-flop Fb and the gate clock GCK2 are input to the AND circuit Ab.
  • the output APa of the circuit Aa and the output APb of the AND circuit Ab are input to the output circuit OC.
  • the gate start pulse GSP1 is input to the D terminal of the first stage D flip-flop F0, and the gate start pulse GSP2 is input to the D terminal of the second stage D flip-flop F0 '.
  • each of the gate clocks GCK1 and GCK2 consists of the first to sixth periods (the first to fifth periods are “H” and the sixth period is “L”), and the sixth period ( L) and the third period (H) of GCK2 overlap.
  • the slope clock SLCK consists of the first to third periods (the first and second periods are “H” and the third period is “L”).
  • the sixth period (L) of GCK1 and the slope clock SLCK The first period (H) overlaps.
  • the gate start pulse GSP is activated once in synchronization with a certain cycle of GCK1.
  • the slope clock SLCK When the slope clock SLCK is in the third period (L), the node N2 and the node N4 of the slope switch circuit SSC are connected, and the potential Vi supplied to the output circuit OC is set from VGH by the slope destination potential setting circuit SVC.
  • the voltage is gradually decreased to the set potential (any one of VSS, AVDD, VDD, VCl, and potential VGH).
  • the inclination (potential decrease amount per unit time) is set by the slope amount setting circuit SRC, and becomes steep (inclination increases) as the resistance value of the slope amount setting circuit SRC decreases.
  • the odd-numbered D flip-flop shifts the input of the D terminal to the Q terminal, and the even-numbered D flip-flop has the gate clock signal GCK2 of “L”.
  • the input of the D terminal is transferred to the Q terminal. That is, the output Q of the own stage is activated (rises) before the output Q of the previous stage is deactivated (falls), and deactivates after the output Q of the next stage is activated (rises). (Fall down). Then, the output of the AND circuit to which the output Q of its own stage and GCK1 or GCK2 are input is input to the output circuit OC.
  • the output circuit OC corresponds to Vi only during the period when the output of the AND circuit is “H”.
  • VGL is output to the corresponding wiring in other cases (period in which the output of the AND circuit of the own stage is “L”).
  • the scan pulses GPa to GPd in which the scan pulse of the own stage overlaps the scan pulse of the previous stage, are output to the wirings Ha to Hd, respectively, and the scan signal lines Ga to Gd correspond to the previous line. Is precharged by the signal potential (the same polarity as the signal potential of the main charge). Thereby, the problem of insufficient charging of the pixel electrode can be solved.
  • the scanning pulses GPa to GPd output to the wirings Ha to Hd have the same waveform, but the present invention is not limited to this.
  • the input data D0 to D5 to the register RE1 of the slope clock generation circuit SGC are periodically switched to output to the wirings Ha and Hb (small time constant).
  • the slopes of the scanning pulses GPa and GPb are made the same as the slopes of the slopes of the scanning pulses GPa and GPb and the slopes of the slopes of the scanning pulses GPc and GPd output to the wirings Hc and Hd (large time constant). Can be made larger than the width of the inclined portion of the scan pulses GPc and GPd.
  • the input data D0 to D3 to the register RE3 of the slope amount setting circuit SRC are periodically switched, and output to the wirings Ha and Hb (small time constant).
  • the slopes of the scan pulses GPa and GPb are made the same with the widths of the slopes of the scan pulses GPa and GPb and the widths of the slopes of the scan pulses GPc and GPd output to the wires Hc and Hd (large time constant). Can be made larger than the inclination of the inclined portion of the scanning pulses GPc and GPd.
  • Example 3 In the above embodiment, the three sub-pixels constituting one pixel are arranged in the column direction (scanning direction), but the present invention is not limited to this. As shown in FIG. 34, these three sub-pixels are arranged in the column direction (perpendicular to the scanning direction). As shown in FIG. 35, the scan pulse GPa is supplied to the scan signal line Ga corresponding to the first sub-pixel row via the SL wiring (Ha) on the left side of the display unit, and the scan pulse GPb is displayed on the display unit.
  • the scanning signal GPc is supplied to the scanning signal line Gb corresponding to the second sub-pixel row via the right SL wiring (Hb), and the scanning pulse GPc corresponds to the third sub-pixel row via the GL wiring (Hc) on the left of the display unit.
  • the scanning signal GPc may be supplied to the scanning signal line Gc, and the scanning pulse GPd may be supplied to the scanning signal line Gd corresponding to the fourth sub-pixel row via the GL wiring (Hd) on the right side of the display unit.
  • the end shape of the scanning pulses GPa to GPd can be set as follows, for example.
  • the input data to the register RE3 of the slope amount setting circuit SRC (see FIG. 11) is D1
  • the sub-pixel row (k is a natural number 4k ⁇ 3) connected to the left GL wiring.
  • the predetermined gradation (for example, halftone) is displayed on the second sub-pixel row), and the luminance is measured with the other sub-pixel row being displayed in black, and the result is set as a specified value.
  • the input data to the register RE3 is set to D1, and the predetermined gradation is displayed on the sub-pixel row (4k-2nd sub-pixel row) connected to the GL wiring on the right side of the display section, and another sub-pixel row is displayed.
  • the luminance is measured with black display, and if it is different from the specified value, the input data to the register RE3 is changed to D2, and the measured value is adjusted to the specified value.
  • the input data to the register RE3 is set to D1, and the predetermined gradation is displayed on the sub-pixel row (4k-1th sub-pixel row) connected to the SL wiring on the left side of the display unit.
  • the luminance is measured with the other sub-pixel row displayed in black, and if it is different from the specified value, the input data to the register RE3 is changed to D3, and the measured value is adjusted to the specified value.
  • the input data to the register RE3 is set to D1, and the predetermined gradation is displayed on the sub-pixel row (4kth sub-pixel row) connected to the SL wiring on the right side of the display portion, and the other sub-pixel rows are black.
  • the brightness is measured as a display, and if it is different from the specified value, the input data to the register RE3 is changed to D4, and the measured value is adjusted to the specified value.
  • FIGS. 38 to 41 are schematic diagrams showing examples of the polarity of the signal potential written to each sub-pixel in the configuration of FIGS.
  • FIG. 38 shows a one-gate line inversion method in which the signal potential supplied to each data signal line is inverted every 3H (horizontal scanning period) and is applied to one of two data signal lines adjacent to the same horizontal scanning period. The polarity of the signal potential supplied is the same as the polarity of the signal potential supplied to the other.
  • FIG. 39 shows a vertical 1-dot horizontal 1-dot inversion method, in which the signal potential supplied to each data signal line is inverted every 1H (horizontal scanning period), and two data signal lines adjacent to the same horizontal scanning period.
  • FIG. 40 shows a vertical 2 dot horizontal 1 dot inversion method, in which the signal potential supplied to each data signal line is inverted every 2H (horizontal scanning period), and two data signal lines adjacent to the same horizontal scanning period are displayed. The polarity of the signal potential supplied to one of the two is opposite to the polarity of the signal potential supplied to the other.
  • FIG. 41 shows a source line inversion method in which the signal potential supplied to each data signal line is inverted every 1V (vertical scanning period) and supplied to one of two data signal lines adjacent to the same horizontal scanning period. The polarity of the signal potential applied is opposite to the polarity of the signal potential supplied to the other.
  • the primary colors of the sub-pixels are four colors of red (R), green (G), blue (B), and Y (yellow). Is connected to the wiring passing through the outside of the first short side E1, and the scanning signal line corresponding to the yellow subpixel is formed in the gate layer GL.
  • the scanning signal line corresponding to the red sub-pixel is connected to the wiring passing through the outside of the short side E2, and connected to the wiring passing through the outside of the first short side E1 to the blue sub-pixel.
  • the corresponding scanning signal line may be formed in the source layer SL and connected to the wiring passing through the outside of the second short side E2. In this way, in the entire display unit, sub-pixels of the same color (particularly G or Y) are connected to wiring on the same layer and the same side (with respect to the display unit) via the scanning signal lines. It is easy to set the waveform of the scan pulse output to the wiring.
  • the liquid crystal display device includes first and second scanning signal lines formed in a display portion, first and second wirings formed in a non-display portion, and a scanning signal line driving circuit. Two wirings are formed in different layers, and the scanning signal line driving circuit is connected to the first scanning signal line through the first wiring and is connected to the second scanning signal line through the second wiring, The time constant of the first wiring is smaller than the time constant of the second wiring, and the first scanning pulse output from the scanning signal line driving circuit to the first wiring is first at the end from the active level to the inactive level. An inclined portion is included.
  • the first scanning pulse and the second scanning pulse when each of them is supplied to the first and second scanning signal lines via the first and second wirings, the pull-in voltage associated with the deactivation of the first scanning pulse and the deactivation of the second scanning pulse.
  • the difference from the pull-in voltage associated with can be reduced.
  • horizontal stripe-shaped display unevenness can be suppressed and display quality can be improved.
  • the second scanning pulse output from the scanning signal line driving circuit to the second wiring may include a second inclined portion at the end from the active level to the inactive level.
  • the first inclined portion and the second inclined portion may have the same shape.
  • the inclination of the first inclined portion and the inclination of the second inclined portion may be the same, and the width of the first inclined portion may be larger than the width of the second inclined portion.
  • the width of the first inclined portion and the width of the second inclined portion may be the same, and the inclination of the first inclined portion may be steeper than the inclination of the second inclined portion.
  • the second scanning pulse output from the scanning signal line driving circuit to the second wiring has a configuration in which the end from the active level to the inactive level is substantially perpendicular to the time axis. It can also be.
  • the liquid crystal display device includes a first pixel electrode, a first data signal line, and a first transistor, and the first scanning signal line, the first data signal line, and the first pixel electrode are connected to the first transistor. It can also be set as the structure which is.
  • one pixel is composed of a plurality of sub-pixels arranged in the column direction with the extending direction of the first scanning signal line as the row direction, and one of the plurality of sub-pixels includes the first pixel electrode. May be included.
  • each sub-pixel controlled by the first scanning signal line may be configured to have the same color.
  • one of the first and second wirings may be formed in the same layer as the first data signal line, and the other may be formed in the same layer as the first and second scanning signal lines. it can.
  • the present liquid crystal display device may be configured such that n is a natural number and the first scanning signal line is supplied with a precharge pulse before n horizontal scanning periods during which the first scanning pulse is supplied.
  • the polarity of the signal potential output from the first data signal line may be inverted every n horizontal scanning periods.
  • the liquid crystal display device includes third and fourth scanning signal lines formed in the display unit and third and fourth wirings formed in the non-display unit, and the display unit includes the first and second short lines.
  • the third wiring is formed in the same layer as the first wiring
  • the fourth wiring is formed in the same layer as the second wiring
  • the scanning signal line is surrounded by four sides of the side and the first and second long sides.
  • the drive circuit is connected to the third scanning signal line through the third wiring, and is connected to the fourth scanning signal line through the fourth wiring.
  • the first and second wirings are outside the first short side.
  • the third and fourth wirings can also be configured to pass through the outside of the second short side.
  • the first scanning signal line, the third scanning signal line, the second scanning signal line, and the fourth scanning signal line may be arranged in the column direction in this order.
  • the second to fourth scanning pulses are output from the scanning signal line driving circuit to the second to fourth wirings, respectively, and the time constant of the third wiring is smaller than the time constant of the fourth wiring.
  • the third scan pulse may include a third inclined portion at the end from the active level to the inactive level.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on common general technical knowledge and those obtained by combining them are also included in the embodiments of the present invention.
  • the present invention is suitable for a liquid crystal display device that performs three-dimensional wiring in a non-display portion.

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Abstract

　本液晶表示装置は、表示部に形成された第１および第２走査信号線と、非表示部に形成された第１および第２配線と、走査信号線駆動回路とを備え、第１および第２配線が異なる層に形成され、上記走査信号線駆動回路は、第１配線を介して第１走査信号線に接続されるとともに、第２配線を介して第２走査信号線に接続され、上記第１配線の時定数は、第２配線の時定数よりも小さく、上記走査信号線駆動回路から第１配線に出力される第１走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第１傾斜部を含んでいる。上記構成によって、液晶表示装置の表示品位が高められる。

Description

液晶表示装置
　本発明は、液晶表示装置に関する。
　表示部の複数の走査信号線と走査信号線駆動回路（ゲートドライバ）とを非表示部に形成された複数の配線を介して接続するような液晶表示装置において、非表示部の縮小化（狭額縁化）を目的として、これら複数の配線を２層に分けて配置する（立体的に配置する）構成が提案されている。
特開平９－１２７５４０号公報
　発明者は、上記構成において、２層の一方に配された第１配線の時定数（寄生容量および寄生抵抗の積）と他方に配された第２配線の時定数（寄生容量および寄生抵抗の積）との相異によって、第１配線に接続する走査信号線に供給される走査パルスと第２配線に接続する走査信号線に供給される走査パルスの波形が異なり、表示部に横縞状のムラが現れ易くなるという問題を見出した。
　本発明の目的は、非表示部で立体的な配線を行う液晶表示装置の表示品位を高めることにある。
　本液晶表示装置は、表示部に形成された第１および第２走査信号線と、非表示部に形成された第１および第２配線と、走査信号線駆動回路とを備え、第１および第２配線が異なる層に形成され、上記走査信号線駆動回路は、第１配線を介して第１走査信号線に接続されるとともに、第２配線を介して第２走査信号線に接続され、上記第１配線の時定数は、第２配線の時定数よりも小さく、上記走査信号線駆動回路から第１配線に出力される第１走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第１傾斜部を含んでいることを特徴とする。
　このように、時定数の小さな第１配線に出力する第１走査パルスに第１傾斜部を設けることで、第１走査パルスおよび第２走査パルス（時定数の大きな第２配線に出力される走査パルス）それぞれが第１および第２配線を介して第１および第２走査信号線に供給されたときに、第１走査パルスの非アクティブ化に伴う引き込み電圧と、第２走査パルスの非アクティブ化に伴う引き込み電圧との差を小さくすることができる。これにより、横縞状の表示ムラを抑制し、表示品位を高めることができる。
　本発明によれば、非表示部で立体的な配線を行う液晶表示装置の表示品位を高めることができる。
実施例１の液晶表示装置の構成を示す模式図である。 実施例１の液晶パネルの断面図である。 実施例１の液晶表示装置の画素構成を示す模式図である。 実施例１の液晶パネルの平面図である。 図５のＹ－Ｙ’断面図である。 実施例１の液晶パネルの画素構成を示す等価回路図である。 従来の走査パルスを示す模式図である。 実施例１の液晶表示装置の走査パルスを示す模式図である。 実施例１のゲートドライバの構成を示す模式図である。 図９のゲートドライバの動作を示すタイミングチャートである。 実施例１のゲートドライバの別構成を示す模式図である。 レジスタの一例を示す表である。 図１１のゲートドライバの動作を示すタイミングチャートである。 図１１のゲートドライバの別動作を示すタイミングチャートである。 図１４でのレジスタの入力例を示す表である。 図１１のゲートドライバのさらなる別動作を示すタイミングチャートである。 図１６でのレジスタの入力例を示す表である。 図１１のゲートドライバのさらなる別動作を示すタイミングチャートである。 図１８でのレジスタの入力例を示す表である。 各走査パルスの入力例を示す模式図である。 実施例１での走査パルスの設定方法（前２ライン）を示す模式図である。 実施例１での走査パルスの設定方法（後２ライン）を示す模式図である。 実施例１での各走査パルスの設定例を示す模式図である。 実施例１での画素の書き込み極性の例（Ｈライン反転）を示す模式図である。 実施例１での画素の書き込み極性の例（縦１ドット横１ドット反転）を示す模式図である。 実施例１での画素の書き込み極性の例（縦２ドット横１ドット反転）を示す模式図である。 実施例１での画素の書き込み極性の例（Ｖライン反転）を示す模式図である。 実施例２のゲートドライバの構成を示す模式図である。 図２８のゲートドライバの動作を示すタイミングチャートである。 実施例２のゲートドライバの別構成を示す模式図である。 図３０のゲートドライバの動作を示すタイミングチャートである。 図３０のゲートドライバのさらなる別動作を示すタイミングチャートである。 図３０のゲートドライバのさらなる別動作を示すタイミングチャートである。 実施例３の液晶表示装置の構成を示す模式図である。 実施例３の液晶表示装置の画素構成と走査パルスの入力構成を示す模式図である。 実施例３での走査パルスの設定方法（前２ライン）を示す模式図である。 実施例３での走査パルスの設定方法（後２ライン）を示す模式図である。 実施例３での画素の書き込み極性の例（Ｈライン反転）を示す模式図である。 実施例３での画素の書き込み極性の例（縦１ドット横１ドット反転）を示す模式図である。 実施例３での画素の書き込み極性の例（縦２ドット横１ドット反転）を示す模式図である。 実施例３での画素の書き込み極性の例（Ｖライン反転）を示す模式図である。 本液晶表示装置の一構成例を示す模式図である。
　本発明の実施の形態を、図１～４２を用いて説明すれば、以下のとおりである。なお、液晶表示装置の説明で「列方向（この列方向に直交する方向が行方向）」との文言を用いるが、これは説明の便宜のためであって、液晶表示装置の使用状態において上記「列方向」が縦方向になっても横方向になってもよいものとする。
　〔実施例１〕
　図１は、実施例１の液晶表示装置の構成を示す模式図である。図１に示すように、液晶表示装置１は、液晶パネル２、走査信号線駆動回路とデータ信号線駆動回路とが１チップ化されたドライバ５、および表示制御回路４を備える。液晶パネル２は、ドライバ５によって駆動され、ドライバ５は、表示制御回路４によって制御される。液晶パネル２は、アクティブマトリクス基板と、対向基板（例えば、カラーフィルタ基板）と、これら両基板間に配された液晶層とを備え、その表示部には、マトリクス状に複数のサブ画素が設けられ、その非表示部には、４本の配線Ｈａ（第１配線）、Ｈｂ（第３配線）、Ｈｃ（第２配線）およびＨｄ（第４配線）が設けられる。
　各サブ画素は、アクティブマトリクス基板に形成される画素電極、対向基板に形成される対向電極、および画素電極および対応電極間の液晶層を含み、複数の原色（例えば、赤・緑・青）の１つを表示する。各サブ画素の画素電極はトランジスタを介してデータ信号線に接続され、このトランジスタは走査信号線に接続される。なお、データ信号線は列方向に延伸し、走査信号線は行方向に延伸する。
　１つの画素は、異なる原色を表示する、列方向（走査方向）に並ぶ３つのサブ画素によって構成される（トリプルスキャン方式）。例えば、図１の画素Ｐは、列方向に沿って並ぶ、Ｒ（赤）のサブ画素およびＧ（緑）のサブ画素並びにＢ（青）のサブ画素によって構成され、Ｒのサブ画素は、データ信号線Ｄおよび走査信号線Ｇａ（第１走査信号線）によって駆動され、Ｇのサブ画素は、データ信号線Ｄおよび走査信号線Ｇｂ（第３走査信号線）によって駆動され、Ｂのサブ画素は、データ信号線Ｄおよび走査信号線Ｇｃ（第２走査信号線）によって駆動される。また、Ｂのサブ画素の走査方向下流側に隣接するサブ画素（Ｒ）は、データ信号線Ｄおよび走査信号線Ｇｄ（第４走査信号線）によって駆動される。なお、走査信号線Ｇａ～Ｇｄは、走査方向に沿ってこの順に並べられている。
　行方向に並ぶ複数のサブ画素（同一行に含まれる複数のサブ画素）は同一の走査信号線によって駆動され、同一の原色を表示する。例えば、画素ＰのＲのサブ画素と同一行に含まれる複数のサブ画素は走査信号線Ｇａによって駆動され、Ｒを表示する。また、画素ＰのＧのサブ画素と同一行に含まれる複数のサブ画素は走査信号線Ｇｂによって駆動され、Ｒを表示する。また、画素ＰのＢのサブ画素と同一行に含まれる複数のサブ画素は走査信号線Ｇｃによって駆動され、Ｂを表示する。
　そして、走査信号線Ｇａは、配線Ｈａを介してドライバ５に接続され、走査信号線Ｇｂは、配線Ｈｂを介してドライバ５に接続され、走査信号線Ｇｃは、配線Ｈｃを介してドライバ５に接続され、走査信号線Ｇｄは、配線Ｈｄを介してドライバ５に接続され、ドライバ５から出力された走査パルスは、配線Ｈａ～Ｈｄを介して走査信号線Ｇａ～Ｇｄに供給される。なお、液晶パネル２の表示部は、第１および第２短辺Ｅ１・Ｅ２並びに第１および第２長辺の４辺で囲まれた長方形形状であり、配線Ｈａ・Ｈｃは第１短辺Ｅ１の外側を経由し、配線Ｈｂ・Ｈｄは第２短辺Ｅ２の外側を経由している。
　図２は、図１の領域Ｘ（斜線で囲んだ領域）のアクティブマトリクス基板の構造を示す断面図である。図２に示すように、透明基板（ガラス基板）３０上に（ゲート層ＧＬに）配線Ｈａが形成され、配線Ｈａを覆うようにゲート絶縁膜２１が形成され、ゲート絶縁膜２１上に（ソース層ＳＬに）配線Ｈｃが形成され、配線Ｈｃを覆うように無機層間絶縁膜２５が形成され、無機層間絶縁膜２５上に、これよりも厚い有機層間絶縁膜２６が形成されている。なお、図示しないが、配線Ｈｂは配線Ｈａと同層（ゲート層ＧＬ）に形成され、配線Ｈｄは配線Ｈｃと同層（ソース層ＳＬ）に形成されている。図３に、各サブ画素行についての、対応する原色、接続される配線の形成層（ＧＬまたはＳＬ）およびこの配線の経由領域（第１短辺Ｅ１の外側または第２短辺Ｅ２の外側）を示しておく。このように、配線Ｈａ～Ｈｄを２層（ＧＬ・ＳＬ）に分けて形成することで、非表示部を縮小（狭額縁化）することができる。
　図４は、アクティブマトリクス基板の画素Ｐ（図１参照）に対応する部分の平面図である。図４に示すように、Ｒのサブ画素の画素電極１７ａ、Ｇのサブ画素の画素電極１７ｂ、およびＢのサブ画素の画素電極１７ｃが、データ信号線Ｄに沿って走査方向に並べられ、画素電極１７ａと画素電極１７ｂとの間に走査信号線Ｇａが配され、画素電極１７ｂと画素電極１７ｃとの間に走査信号線Ｇｂが配されている。走査信号線Ｇａの一部はトランジスタ１２のゲート電極となっており、トランジスタ１２のソース電極７はデータ信号線Ｄに接続され、トランジスタ１２のドレイン電極８はドレイン引き出し電極２７に接続され、ドレイン引き出し電極２７はコンタクトホール１１を介して画素電極１７ａに接続されている。さらに、データ信号線Ｄと同層に形成された容量電極１２７が、コンタクトホール１１１を介して画素電極１７ａに接続され、容量電極１２７と保持容量配線１８とがゲート絶縁膜を介して重なっている。図５は図４のＹ－Ｙ’断面図である。図５に示すように、透明基板（ガラス基板）３０上に走査信号線Ｇａおよび保持容量配線１８が形成され、走査信号線Ｇａおよび保持容量配線１８を覆うようにゲート絶縁膜２１が形成され、ゲート絶縁膜２１上に、データ信号線Ｄおよびドレイン引き出し電極２７が形成され、データ信号線Ｄおよびドレイン引き出し電極２７を覆うように無機層間絶縁膜２５が形成され、無機層間絶縁膜２５上に、これよりも厚い有機層間絶縁膜２６が形成され、有機層間絶縁膜２６上に画素電極１７ａが形成されている。なお、コンタクトホール１１部分では、無機層間絶縁膜２５および有機層間絶縁膜２６が除去されており、これによって画素電極１７ａとドレイン引き出し電極２７とが接触している。
　図６（ａ）は、画素Ｐ（図１参照）のＲのサブ画素およびＢのサブ画素の等価回路図である。Ｒのサブ画素では、画素電極１７ａと対向電極ＣＯＭとの間に液晶容量ＣＬＣが形成され、画素電極１７ａと保持容量配線１８との間に保持（蓄積）容量ＣＣＳが形成され、画素電極１７ａと配線Ｈａに接続する走査信号線Ｇａとの間に寄生容量Ｃｇｄが形成される。この寄生容量Ｃｇｄは、例えば、図４・５の走査信号線Ｇａとドレイン電極８およびドレイン引き出し電極２７との重なり部分に生じる。また、図６（ｂ）は、画素Ｐ（図１参照）のＢのサブ画素の等価回路図である。Ｂのサブ画素では、画素電極１７ｃと対向電極ＣＯＭとの間に液晶容量ＣＬＣ’が形成され、画素電極１７ｃと保持容量配線１８との間に保持（蓄積）容量ＣＣＳ’が形成され、画素電極１７ｃと配線Ｈｃに接続する走査信号線Ｇｃとの間に寄生容量Ｃｇｄ’が形成される。
　ここで、画素電極１７ａの電位Ｖ（１７ａ）は、トランジスタ１２のＯＦＦ時（走査信号線Ｇａに供給される走査パルスＧＰａの立ち下り時）に、寄生容量Ｃｇｄに起因して引き込まれ、画素電極１７ｃの電位Ｖ（１７ｃ）は、トランジスタ１２’のＯＦＦ時（走査信号線Ｇｃに供給される走査パルスＧＰｃの立ち下り時）に、寄生容量Ｃｇｄ’に起因して引き込まれるが、ドライバ５から配線Ｈａに出力する走査パルスＧＰａおよびドライバ５から配線Ｈｃに出力する走査パルスＧＰｃを図７（ａ）のように同一の矩形（非アクティブ電位ＶＧＬ＜対向電極の電位ＶＣＯＭ＜アクティブ電位ＶＧＨ）とすると、寄生容量Ｃｇｄ＝寄生容量Ｃｇｄ’であっても、画素電極１７ａに生じる引き込み電圧Δｖａが、画素電極１７ｃに生じる引き込み電圧Δｖｃよりもかなり大きくなって、横縞状の表示ムラとなることが見出された。これは、ゲート層に形成される配線Ｈａ（走査信号線Ｇａに接続）の時定数が、メタル層に形成される配線Ｈｃ（走査信号線Ｇｃに接続）の時定数（寄生容量および寄生抵抗の積）よりも小さいことに起因して、図７（ｂ）に示すように、走査信号線Ｇａに供給される走査パルスｇｐａが、走査信号線Ｇｃに供給される走査パルスｇｐｃよりも急峻に立ち下がるからである。
　そこで、実施例１の液晶表示装置では、図８に示すように、ドライバ５から配線Ｈａに出力する走査パルスＧＰａの終端（アクティブレベルから非アクティブレベルに至る部分）およびドライバ５から配線Ｈｃに出力する走査パルスＧＰｃの終端（アクティブレベルから非アクティブレベルに至る部分）それぞれに傾斜部Ｋを設けている。
　これにより、画素電極１７ａに生じる引き込み電圧Δｖａと、画素電極１７ｃに生じる引き込み電圧Δｖｃとを差を小さくすることができ（図８参照）、上記のような横縞状の表示ムラを抑制することができる。なお、ドライバ５から配線Ｈｂに出力する走査パルスＧＰｂの終端およびドライバ５から配線Ｈｄに出力する走査パルスＧＰｄの終端それぞれについても、走査パルスＧＰａ・ＧＰｃの終端と同一形状の傾斜部を設けている。
　このように終端に傾斜部を含む走査パルスＧＰａ～ＧＰｄを生成するドライバ５の構成例を図９に示す。図９のドライバ５は、タイミングコントローラＴｃｏｎと、インバータＩＮＶと、ＰチャネルトランジスタＴｐと、ＮチャネルトランジスタＴｎと、シフトレジスタ（図示せず）を含むゲート回路ＧＣと、レベルシフタＬＳと、電位がＶＧＨの電源と、電位がＶＧＬの電源とを備える。ゲート回路ＧＣの複数の出力端が対応する配線Ｈａ～Ｈｄに接続され、レベルシフタＬＳの出力端はインバータＩＮＶの入力端に接続され、インバータＩＮＶの出力端は、トランジスタＴｐのゲート端子およびトランジスタＴｎのゲート端子に接続され、ノードＮｘがトランジスタＴｐを介してノードＮｙに接続され、ノードＮｘは、ドライバ５の外部に設けられた抵抗Ｒｘの一端に接続されるとともに、ドライバ５の外部に設けられた容量Ｃｘを介して接地され、抵抗Ｒｘの他端は、トランジスタＴｎを介して接地され、ノードＮｙは、図示しないＤＣ－ＤＣコンバータの出力端に接続されるともに、ドライバ５の外部に設けられた容量Ｃｙを介して接地されている。そして、ノードＮｘの電位Ｖｉがゲート回路ＧＣに供給され、ノードＮｙに電位ＶＧＨが供給され、ゲート回路ＧＣに電位ＶＧＬが供給され、タイミングコントローラＴｃｏｎからゲート回路ＧＣにゲートクロックＧＣＫおよびゲートスタートパルスＧＳＰが供給され、タイミングコントローラＴｃｏｎからレベルシフタＬＳにスロープクロックＳＬＣＫが供給される。
　図１０は、図９のドライバ５の動作を示すタイミングチャートである。ゲートクロックＧＣＫおよびスロープクロックＳＬＣＫはそれぞれ、１サイクルが第１～第４期（第１～第３期が「Ｈ」、第４期が「Ｌ」）からなり、ゲートクロックＧＣＫの第３期（Ｈ））とスロープクロックＳＬＣＫの第４期（Ｌ）と重なっている。スロープクロックＳＬＣＫが第１～第３期（Ｈ）のときは、図９のトランジスタＴｐがＯＮ、トランジスタＴｎがＯＦＦし、ゲート回路ＧＣに供給される電位Ｖｉ＝ＶＧＨとなり、容量ＣｘもＶＧＨに充電される。スロープクロックＳＬＣＫが第４期（Ｌ）のときは、図９のトランジスタＴｐがＯＦＦ、トランジスタＴｎがＯＮし、容量Ｃｘが抵抗ＲｘおよびトランジスタＴｎを介して放電され、ゲート回路ＧＣに供給される電位Ｖｉは、第４期をかけて、ＶＧＨからＶＧＬよりも大きい所定電位まで漸減する（第４期中に徐々に低下する）。
　ゲート回路ＧＣの各段は、１本の走査信号線（配線）に対応しており、前段の出力（あるいはゲートスタートパルスＧＳＰ）の非アクティブ化（立ち下がり）に伴ってゲートクロックＧＣＫを取り込み、後段の出力のアクティブ化（立ち上がり）に伴ってゲートクロックＧＣＫの取り込みを終了し、取り込んだゲートクロックＧＣＫが「Ｈ」である期間のみＶｉを、対応する配線に出力し、それ以外（取り込んだＧＣＫが「Ｌ」である期間およびＧＣＫを取り込まない期間）はＶＧＬを、対応する配線に出力する。これにより、配線Ｈａ～Ｈｄには、図１０に示すような走査パルスＧＰａ～ＧＰｄが出力される。
ドライバ５の別の構成例を図１１に示す。図１１のドライバ５は、タイミングコントローラＴｃｏｎと、スロープ先電位設定回路ＳＶＣと、スロープ量設定回路ＳＲＣと、スロープクロック生成回路ＳＧＣと、スロープスイッチ回路ＳＳＣと、シフトレジスタを含むゲート回路ＧＣと、電位ＶＧＬの電源、電位ＶＳＳの電源、電位ＡＶＤＤの電源、電位ＶＤＤの電源、電位ＶＣｌの電源、および電位がＶＧＨ電源とを備える（ＶＧＬ＜ＶＳＳ＜ＶＤＤ＜ＶＣｌ＜ＡＶＤＤ＜ＶＧＨ）。なお、ＶＧＨはゲートＯＮ電圧、ＡＶＤＤはソースアナログ電圧、ＶＣＩはドライバ入力電圧（例えば、３．３Ｖ）、ＶＤＤはチップ内部のロジック電圧、ＶＳＳはＧＮＤ、ＶＧＬはゲートＯＦＦ電圧である。
　ゲート回路ＧＣの複数の出力端が対応する配線Ｈａ～Ｈｄに接続され、タイミングコントローラＴｃｏｎからゲート回路ＧＣにゲートクロックＧＣＫおよびゲートスタートパルスＧＳＰが供給され、タイミングコントローラＴｃｏｎからスロープクロック生成回路ＳＧＣにゲートクロックＧＣＫが供給され、ゲート回路ＧＣに電位ＶＧＬが供給される。
　スロープクロック生成回路ＳＧＣは、レジスタＲＥ１への入力データＤ０～Ｄ５に応じてスロープ幅を設定し（図１２（ａ）参照）、さらにゲートクロックＧＣＫを用いてスロープクロックＳＬＣＫを生成する。このスロープクロックＳＬＣＫはスロープスイッチ回路ＳＳＣに供給される。
　スロープ先電位設定回路ＳＶＣは、ノードＮ１を有し、このノードＮ１を、レジスタＲＥ２への入力データＤ０～Ｄ１に応じて、電位ＶＳＳ、電位ＡＶＤＤ、電位ＶＤＤ、および電位ＶＣｌのいずれかの電源に接続する（図１２（ｂ）参照）。
スロープスイッチ回路ＳＳＣは、ノードＮ２～Ｎ４を有し、このノードＮ２を、スロープクロックＳＬＣＫに応じて、ノードＮ３およびＮ４のいずれかに接続する。ノードＮ３には電位ＶＧＨの電源に接続され、ノードＮ４は、スロープ量設定回路ＳＲＣを介してノードＮ１に接続される。スロープ量設定回路ＳＲＣは可変抵抗であり、レジスタＲＥ３への入力データＤ０～Ｄ３に応じた抵抗値に設定される。より具体的には、入力データに応じた数のトランジスタがＯＮし、ＯＮしたトランジスタの数に等しい抵抗が並列に接続される。すなわち、ＯＮしたトランジスタの数が多いほど抵抗は小さくなり、傾きは急峻となる（図１２（ｃ）参照）。そして、ノードＮ２の電位Ｖｉがゲート回路ＧＣに供給される。
　図１３は、図１１のドライバ５の動作を示すタイミングチャートである。ゲートクロックＧＣＫおよびスロープクロックＳＬＣＫはそれぞれ、１サイクルが第１～第４期（第１～第３期が「Ｈ」、第４期が「Ｌ」）からなり、ゲートクロックＧＣＫの第３期（Ｈ））とスロープクロックＳＬＣＫの第４期（Ｌ）と重なっている。スロープクロックＳＬＣＫが第１～第３期（Ｈ）のときは、スロープスイッチ回路ＳＳＣのノードＮ２およびノードＮ３が接続され、ゲート回路ＧＣに供給される電位Ｖｉ＝ＶＧＨとなる。スロープクロックＳＬＣＫが第４期（Ｌ）のときは、スロープスイッチ回路ＳＳＣのノードＮ２およびノードＮ４が接続され、、ゲート回路ＧＣに供給される電位Ｖｉは、ＶＧＨから、スロープ先電位設定回路ＳＶＣで設定された電位（ＶＳＳ、ＡＶＤＤ、ＶＤＤ、ＶＣｌ、および電位ＶＧＨのいずれか）まで漸減する。その傾き（単位時間あたりの電位低下量）は、スロープ量設定回路ＳＲＣで設定され、スロープ量設定回路ＳＲＣの抵抗値が小さくなるに伴って急峻と（傾きが大きく）なる。
　ゲート回路ＧＣの各段は、１本の走査信号線（配線）に対応しており、前段の出力（あるいはゲートスタートパルスＧＳＰ）の非アクティブ化（立ち下がり）に伴ってゲートクロックＧＣＫを取り込み、後段の出力のアクティブ化（立ち上がり）に伴ってゲートクロックＧＣＫの取り込みを終了し、取り込んだゲートクロックＧＣＫが「Ｈ」である期間のみＶｉを、対応する配線に出力し、それ以外（取り込んだＧＣＫが「Ｌ」である期間およびＧＣＫを取り込まない期間）はＶＧＬを、対応する配線に出力する。これにより、配線Ｈａ～Ｈｄには、図１３に示すような走査パルスＧＰａ～ＧＰｄが出力される。
　図１３では、配線Ｈａ～Ｈｄに出力される走査パルスＧＰａ～ＧＰｄを同一波形としているがこれに限定されない。例えば、図１４・１５に示すように、スロープクロック生成回路ＳＧＣ（図１１参照）のレジスタＲＥ１への入力データＤ０～Ｄ５を周期的に入れ替えることで、配線Ｈａ・Ｈｂ（時定数小）に出力される走査パルスＧＰａ・ＧＰｂの傾斜部の傾きと配線Ｈｃ・Ｈｄ（時定数大）に出力される走査パルスＧＰｃ・ＧＰｄの傾斜部の傾きとを同一としながら、走査パルスＧＰａ・ＧＰｂの傾斜部の幅を走査パルスＧＰｃ・ＧＰｄの傾斜部の幅よりも大きくすることもできる。
　また、図１６・１７に示すように、スロープ量設定回路ＳＲＣ（図１１参照）のレジスタＲＥ３への入力データＤ０～Ｄ３を周期的に入れ替えることで、配線Ｈａ・Ｈｂ（時定数小）に出力される走査パルスＧＰａ・ＧＰｂの傾斜部の幅と配線Ｈｃ・Ｈｄ（時定数大）に出力される走査パルスＧＰｃ・ＧＰｄの傾斜部の幅とを同一としながら、走査パルスＧＰａ・ＧＰｂの傾斜部の傾きを走査パルスＧＰｃ・ＧＰｄの傾斜部の傾きよりも大きくすることもできる。
　さらに、図１８・１９に示すように、スロープクロック生成回路ＳＧＣ（図１１参照）のレジスタＲＥ１への入力データＤ０～Ｄ５を周期的に入れ替えることで、配線Ｈａ・Ｈｂ（時定数小）に出力される走査パルスＧＰａ・ＧＰｂにのみ傾斜部を設け、配線Ｈｃ・Ｈｄ（時定数大）に出力される走査パルスＧＰｃ・ＧＰｄには傾斜部を設けない（終端を時間軸に対して実質的に垂直とする）こともできる。
　上記の形態では、図２０に示すように、走査パルスＧＰａが表示部左のＧＬ配線（Ｈａ）を介してＲ（赤）のサブ画素行に対応する走査信号線Ｇａに供給され、走査パルスＧＰｂが表示部右のＧＬ配線（Ｈｂ）を介してＧ（緑）のサブ画素行に対応する走査信号線Ｇｂに供給され、走査パルスＧＰｃが表示部左のＳＬ配線（Ｈｃ）を介してＢ（青）のサブ画素行に対応する走査信号線Ｇｃに供給され、走査パルスＧＰｄが表示部右のＳＬ配線（Ｈｄ）を介してＲ（赤）のサブ画素行に対応する走査信号線Ｇｄに供給され、走査パルスＧＰａ～ＧＰｄの終端の形状設定は、例えば以下のように行うことができる。
　まず、図２１に示すように、スロープ量設定回路ＳＲＣ（図１１参照）のレジスタＲＥ３への入力データをＤ１とし、表示部左のＧＬ配線に接続するサブ画素行（ｋを自然数として４ｋ－３番目のサブ画素行）に所定の階調（例えば、中間調）を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、その結果を規定値とする。次に、レジスタＲＥ３への入力データをＤ１とし、表示部右のＧＬ配線に接続するサブ画素行（４ｋ－２番目のサブ画素行）に上記所定の階調を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、規定値と異なれば、レジスタＲＥ３への入力データをＤ２に変え、測定値を規定値に合わせる。さらに、図２２に示すように、レジスタＲＥ３への入力データをＤ１とし、表示部左のＳＬ配線に接続するサブ画素行（４ｋ－１番目のサブ画素行）に上記所定の階調を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、規定値と異なれば、レジスタＲＥ３への入力データをＤ３に変え、測定値を規定値に合わせる。最後に、レジスタＲＥ３への入力データをＤ１とし、表示部右のＳＬ配線に接続するサブ画素行（４ｋ番目のサブ画素行）に上記所定の階調を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、規定値と異なれば、レジスタＲＥ３への入力データをＤ４に変え、測定値を規定値に合わせる。
　これにより、表示部左のＧＬ配線の時定数＜表示部右のＧＬ配線の時定数＜表示部左のＳＬ配線の時定数＜表示部右のＳＬ配線の時定数である場合には、走査パルスＧＰａ～ＧＰｄの終端形状を、例えば図２３のように設定することができる。
　なお、図２１・２２では、（４ｋ－３）番目、（４ｋ－２）番目、（４ｋ－１）および４ｋ番目のサブ画素行について測定およびレジスタの設定を行っているがこれに限定されない。左右の配線幅が等しいときや工程短縮の必要があるときには、例えば、（４ｋ－３）番目および（４ｋ－１）番目のサブ画素行についてのみ測定およびレジスタの設定を行い、（４ｋ－２）番目のサブ画素行のレジスタ設定を（４ｋ－３）番目のサブ画素行と同一とし、（４ｋ）番目のサブ画素行のレジスタ設定を（４ｋ－１）番目のサブ画素行と同一とすることもできる。
　図２４～２７は、各サブ画素へ書き込まれる信号電位の極性の例を示す模式図である。図２４は、３ゲートライン反転方式であり、各データ信号線に供給される信号電位は３Ｈ（水平走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが同じとなっている。図２５は、縦１ドット横１ドット反転方式であり、各データ信号線に供給される信号電位は１Ｈ（水平走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが逆となっている。図２６は、縦２ドット横１ドット反転方式であり、各データ信号線に供給される信号電位は２Ｈ（水平走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが逆となっている。図２７は、ソースライン反転方式であり、各データ信号線に供給される信号電位は１Ｖ（垂直走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが逆となっている。
〔実施例２〕
　１つの画素を構成する３つのサブ画素を列方向（走査方向）に並べる構成では、走査すべき走査信号線の数が増える（３つのサブ画素を行方向に並べる構成の３倍となる）ため、画素電極の充電不足が起こり易い（特に、車載用液晶表示装置など低温での使用が想定される場合）。この問題を解消するためにはプリチャージが有効である。
　そこで、各サブ画素へ書き込まれる信号電位の極性を、例えば図２５とするときには、ドライバ５を図２８のように構成し、図２９のように動作させることもできる。図２８の構成は、図１１のゲート回路ＧＣに、Ｄフリップフロップを用いたシフトレジスタと、シフトレジスタの各段に対応するアンド回路とを設けたものである。各ＤフリップフロップのＣＫ端子にはタイミングコントローラＴｃｏｎからのゲートクロックＧＣＫが入力され、各Ｄフリップフロップは、そのＤ端子が前段のＱ（出力）端子に接続され、そのＱ（出力端子）が後段のＤ端子に接続されている。また、各Ｄフリップフロップの出力とゲートクロックＧＣＫとのＡＮＤが出力回路ＯＣに入力され、出力回路ＯＣには、ノードＮ２の電位Ｖｉと電位ＶＧＬが供給される。例えば、配線Ｈａに対応するＤフリップフロップＦａのＱ端子が、配線Ｈｂに対応するＤフリップフロップＦｂのＤ端子に接続され、ＤフリップフロップＦｂのＱ端子が、配線Ｈｃに対応するＤフリップフロップＦｃのＤ端子に接続され、ＡＮＤ回路Ａａには、ＤフリップフロップＦａの出力とゲートクロックＧＣＫとが入力され、ＡＮＤ回路Ａｂには、ＤフリップフロップＦｂの出力とゲートクロックＧＣＫとが入力され、ＡＮＤ回路Ａａの出力ＡＰａおよびＡＮＤ回路Ａｂの出力ＡＰｂが出力回路ＯＣに入力されている。なお、初段のＤフリップフロップのＤ端子にはゲートスタートパルスＧＳＰが入力される。
　図２９では、ゲートクロックＧＣＫおよびスロープクロックＳＬＣＫはそれぞれ、１サイクルが第１～第４期（第１～第３期が「Ｈ」、第４期が「Ｌ」）からなり、ゲートクロックＧＣＫの第３期（Ｈ））とスロープクロックＳＬＣＫの第４期（Ｌ）と重なっている。また、ゲートスタートパルスＧＳＰは２回アクティブとなり、１回目は、ゲートクロックＧＣＫのあるサイクルと同期し（第１～第４期にアクティブとなる）、２つ目は、このＧＣＫのサイクルの、次の次のサイクルと同期している。
　なお、スロープクロックＳＬＣＫが第１～第３期（Ｈ）のときは、スロープスイッチ回路ＳＳＣのノードＮ２およびノードＮ３が接続され、出力回路ＯＣに供給される電位Ｖｉ＝ＶＧＨとなる。スロープクロックＳＬＣＫが第４期（Ｌ）のときは、スロープスイッチ回路ＳＳＣのノードＮ２およびノードＮ４が接続され、出力回路ＯＣに供給される電位Ｖｉは、ＶＧＨから、スロープ先電位設定回路ＳＶＣで設定された電位（ＶＳＳ、ＡＶＤＤ、ＶＤＤ、およびＶＣｌ）まで漸減する。その傾き（単位時間あたりの電位低下量）は、スロープ量設定回路ＳＲＣで設定され、スロープ量設定回路ＳＲＣの抵抗値が小さくなるに伴って急峻と（傾きが大きく）なる。
　各Ｄフリップフロップは、ゲートクロック信号ＧＣＫが「Ｌ」→「Ｈ」に立ち上がると、Ｄ端子の入力をＱ端子に転移させる。すなわち、自段の出力Ｑは、前段の出力Ｑが非アクティブ化する（立ち下がる）のと同時にアクティブ化する（立ち上がる）とともに、次段の出力Ｑがアクティブ化する（立ち上がる）のと同時に非アクティブ化する（立ち下がる）。そして、自段の出力ＱとＧＣＫとが入力されるＡＮＤ回路の出力が出力回路ＯＣに入力され、出力回路ＯＣは、このＡＮＤ回路の出力が「Ｈ」である期間のみＶｉを、対応する配線に出力し、それ以外（自段のＡＮＤ回路の出力が「Ｌ」である期間）はＶＧＬを、対応する配線に出力する。これにより、配線Ｈａ～Ｈｄには、図２９に示すような、間隔おいて２度アクティブとなる走査パルスＧＰａ～ＧＰｄが出力され、走査信号線Ｇａ～Ｇｄそれぞれが、２ライン前に対応する信号電位（本チャージの信号電位と同極性）によってプリチャージされる。これにより、画素電極の充電不足の問題を解消することができる。
　また、各サブ画素へ書き込まれる信号電位の極性を、例えば図２７とするときには、ドライバ５を図３０のように構成し、図３１のように動作させることもできる。図３０の構成は、図１１のゲート回路ＧＣに、Ｄフリップフロップを用いた２段式のシフトレジスタと、シフトレジスタの各段に対応するアンド回路とを設け、タイミングコントローラＴｃｏｎから、ゲート回路ＧＣおよびスロープクロック生成回路ＳＧＣそれぞれに、ゲートクロックＧＣＫ１・ＧＣＫ２およびゲートスタートパルスＧＳＰ１・ＧＳＰ２を供給するものである。ゲート回路ＧＣでは、奇数段のＤフリップフロップのＣＫ端子にはタゲートクロックＧＣＫ１が入力され、偶数段のＤフリップフロップのＣＫ端子にはタゲートクロックＧＣＫ２が入力され、奇数段のＤフリップフロップは、そのＤ端子が１つ前の奇数段のＱ（出力）端子に接続され、そのＱ（出力端子）が１つ後の奇数段のＤ端子に接続され、偶数段のＤフリップフロップは、そのＤ端子が１つ前の偶数段のＱ（出力）端子に接続され、そのＱ（出力端子）が１つ後の偶数段のＤ端子に接続されている。また、奇数段のＤフリップフロップの出力とゲートクロックＧＣＫ１とのＡＮＤが出力回路ＯＣに入力され、偶数段のＤフリップフロップの出力とゲートクロックＧＣＫ２とのＡＮＤが出力回路ＯＣに入力され、出力回路ＯＣには、ノードＮ２の電位Ｖｉと電位ＶＧＬが供給される。例えば、配線Ｈａに対応するＤフリップフロップＦａのＱ端子が、配線Ｈｃに対応するＤフリップフロップＦｃのＤ端子に接続され、ＤフリップフロップＦｂのＱ端子が、配線Ｈｄに対応するＤフリップフロップＦｄのＤ端子に接続され、ＡＮＤ回路Ａａには、ＤフリップフロップＦａの出力とゲートクロックＧＣＫ１とが入力され、ＡＮＤ回路Ａｂには、ＤフリップフロップＦｂの出力とゲートクロックＧＣＫ２とが入力され、ＡＮＤ回路Ａａの出力ＡＰａおよびＡＮＤ回路Ａｂの出力ＡＰｂが出力回路ＯＣに入力されている。なお、第１段のＤフリップフロップＦ０のＤ端子にはゲートスタートパルスＧＳＰ１が入力され、第２段のＤフリップフロップＦ０’のＤ端子にはゲートスタートパルスＧＳＰ２が入力される。
　図３１では、ゲートクロックＧＣＫ１・２はそれぞれ、１サイクルが第１～第６期（第１～第５期が「Ｈ」、第６期が「Ｌ」）からなり、ＧＣＫ１の第６期（Ｌ）とＧＣＫ２の第３期（Ｈ）とが重なっている。スロープクロックＳＬＣＫは、１サイクルが第１～第３期（第１～第２期が「Ｈ」、第３期が「Ｌ」）からなり、ＧＣＫ１の第６期（Ｌ）とスロープクロックＳＬＣＫの第１期（Ｈ）とが重なっている。また、ゲートスタートパルスＧＳＰは、ＧＣＫ１のあるサイクルと同期して１回アクティブとなる。
　なお、スロープクロックＳＬＣＫが第１～第２期（Ｈ）のときは、スロープスイッチ回路ＳＳＣのノードＮ２およびノードＮ３が接続され、出力回路ＯＣに供給される電位Ｖｉ＝ＶＧＨとなる。スロープクロックＳＬＣＫが第３期（Ｌ）のときは、スロープスイッチ回路ＳＳＣのノードＮ２およびノードＮ４が接続され、出力回路ＯＣに供給される電位Ｖｉは、ＶＧＨから、スロープ先電位設定回路ＳＶＣで設定された電位（ＶＳＳ、ＡＶＤＤ、ＶＤＤ、ＶＣｌ、および電位ＶＧＨのいずれか）まで漸減する。その傾き（単位時間あたりの電位低下量）は、スロープ量設定回路ＳＲＣで設定され、スロープ量設定回路ＳＲＣの抵抗値が小さくなるに伴って急峻と（傾きが大きく）なる。
　奇数段のＤフリップフロップは、ゲートクロック信号ＧＣＫ１が「Ｌ」→「Ｈ」に立ち上がると、Ｄ端子の入力をＱ端子に転移させ、偶数段のＤフリップフロップは、ゲートクロック信号ＧＣＫ２が「Ｌ」→「Ｈ」に立ち上がると、Ｄ端子の入力をＱ端子に転移させ
る。すなわち、自段の出力Ｑは、前段の出力Ｑが非アクティブ化する（立ち下がる）前にアクティブ化する（立ち上がる）とともに、次段の出力Ｑがアクティブ化した（立ち上がった）後に非アクティブ化する（立ち下がる）。そして、自段の出力ＱとＧＣＫ１またはＧＣＫ２とが入力されるＡＮＤ回路の出力が出力回路ＯＣに入力され、出力回路ＯＣは、このＡＮＤ回路の出力が「Ｈ」である期間のみＶｉを、対応する配線に出力し、それ以外（自段のＡＮＤ回路の出力が「Ｌ」である期間）はＶＧＬを、対応する配線に出力する。これにより、配線Ｈａ～Ｈｄには、図３１に示す、自段の走査パルスが前段の走査パルスに重なる走査パルスＧＰａ～ＧＰｄが出力され、走査信号線Ｇａ～Ｇｄそれぞれが、１ライン前に対応する信号電位（本チャージの信号電位と同極性）によってプリチャージされる。これにより、画素電極の充電不足の問題を解消することができる。
　図３１では、配線Ｈａ～Ｈｄに出力される走査パルスＧＰａ～ＧＰｄを同一波形としているがこれに限定されない。例えば、図３２・１５に示すように、スロープクロック生成回路ＳＧＣ（図１１参照）のレジスタＲＥ１への入力データＤ０～Ｄ５を周期的に入れ替えることで、配線Ｈａ・Ｈｂ（時定数小）に出力される走査パルスＧＰａ・ＧＰｂの傾斜部の傾きと配線Ｈｃ・Ｈｄ（時定数大）に出力される走査パルスＧＰｃ・ＧＰｄの傾斜部の傾きとを同一としながら、走査パルスＧＰａ・ＧＰｂの傾斜部の幅を走査パルスＧＰｃ・ＧＰｄの傾斜部の幅よりも大きくすることもできる。
　また、図３３・１７に示すように、スロープ量設定回路ＳＲＣ（図１１参照）のレジスタＲＥ３への入力データＤ０～Ｄ３を周期的に入れ替えることで、配線Ｈａ・Ｈｂ（時定数小）に出力される走査パルスＧＰａ・ＧＰｂの傾斜部の幅と配線Ｈｃ・Ｈｄ（時定数大）に出力される走査パルスＧＰｃ・ＧＰｄの傾斜部の幅とを同一としながら、走査パルスＧＰａ・ＧＰｂの傾斜部の傾きを走査パルスＧＰｃ・ＧＰｄの傾斜部の傾きよりも大きくすることもできる。
　〔実施例３〕
　上記実施例では、１画素を構成する３つのサブ画素を列方向（走査方向）に並べているがこれに限定されない、図３４に示すように、これら３つのサブ画素を列方向（走査方向と直交する方向）に並べ、図３５のように、走査パルスＧＰａが表示部左のＳＬ配線（Ｈａ）を介して第１サブ画素行に対応する走査信号線Ｇａに供給され、走査パルスＧＰｂが表示部右のＳＬ配線（Ｈｂ）を介して第２サブ画素行に対応する走査信号線Ｇｂに供給され、走査パルスＧＰｃが表示部左のＧＬ配線（Ｈｃ）を介して第３サブ画素行に対応する走査信号線Ｇｃに供給され、走査パルスＧＰｄが表示部右のＧＬ配線（Ｈｄ）を介して第４サブ画素行に対応する走査信号線Ｇｄに供給される構成でもよい。
　この場合、走査パルスＧＰａ～ＧＰｄの終端の形状設定は、例えば以下のように行うことができる。まず、図３６に示すように、スロープ量設定回路ＳＲＣ（図１１参照）のレジスタＲＥ３への入力データをＤ１とし、表示部左のＧＬ配線に接続するサブ画素行（ｋを自然数として４ｋ－３番目のサブ画素行）に所定の階調（例えば、中間調）を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、その結果を規定値とする。次に、レジスタＲＥ３への入力データをＤ１とし、表示部右のＧＬ配線に接続するサブ画素行（４ｋ－２番目のサブ画素行）に上記所定の階調を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、規定値と異なれば、レジスタＲＥ３への入力データをＤ２に変え、測定値を規定値に合わせる。さらに、図３７に示すように、レジスタＲＥ３への入力データをＤ１とし、表示部左のＳＬ配線に接続するサブ画素行（４ｋ－１番目のサブ画素行）に上記所定の階調を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、規定値と異なれば、レジスタＲＥ３への入力データをＤ３に変え、測定値を規定値に合わせる。最後に、レジスタＲＥ３への入力データをＤ１とし、表示部右のＳＬ配線に接続するサブ画素行（４ｋ番目のサブ画素行）に上記所定の階調を表示させるとともに他のサブ画素行を黒表示として輝度を測定し、規定値と異なれば、レジスタＲＥ３への入力データをＤ４に変え、測定値を規定値に合わせる。こうすれば、各サブ画素行それぞれに最適な走査パルスを生成することができ、横縞状の表示ムラをさらに抑制することができる。なお、図３６・３７では、（４ｋ－３）番目、（４ｋ－２）番目、（４ｋ－１）および４ｋ番目のサブ画素行について測定およびレジスタの設定を行っているがこれに限定されない。左右の配線幅が等しいときや工程短縮の必要があるときには、例えば、（４ｋ－３）番目および（４ｋ－１）番目のサブ画素行についてのみ測定およびレジスタの設定を行い、（４ｋ－２）番目のサブ画素行のレジスタ設定を（４ｋ－３）番目のサブ画素行と同一とし、（４ｋ）番目のサブ画素行のレジスタ設定を（４ｋ－１）番目のサブ画素行と同一とすることもできる。
　図３８～４１は、図３４・３５の構成における、各サブ画素へ書き込まれる信号電位の極性の例を示す模式図である。図３８は、１ゲートライン反転方式であり、各データ信号線に供給される信号電位は３Ｈ（水平走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが同じとなっている。図３９は、縦１ドット横１ドット反転方式であり、各データ信号線に供給される信号電位は１Ｈ（水平走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが逆となっている。図４０は、縦２ドット横１ドット反転方式であり、各データ信号線に供給される信号電位は２Ｈ（水平走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが逆となっている。図４１は、ソースライン反転方式であり、各データ信号線に供給される信号電位は１Ｖ（垂直走査期間）ごとに反転し、同一水平走査期間に隣接する２本のデータ信号線の一方に供給される信号電位の極性と他方に供給される信号電位の極性とが逆となっている。
　なお、図３８・３９の構成でプリチャージを行う場合は、図２８のドライバを図２９のように動作させることが望ましい。また、図４１の構成でプリチャージを行う場合は、図３０のドライバを図３１～３３のように動作させることが望ましい。
本液晶パネルでは、図４２に示すように、サブ画素の原色を、赤（Ｒ）・緑（Ｇ）・青（Ｂ）・Ｙ（黄）の４色とし、表示部全体において、緑サブ画素に対応する走査信号線を、ゲート層ＧＬに形成され、第１短辺Ｅ１の外側を経由する配線に接続し、黄サブ画素に対応する走査信号線を、ゲート層ＧＬに形成され、第２短辺Ｅ２の外側を経由する配線に接続し、赤サブ画素に対応する走査信号線を、ソース層ＳＬに形成され、第１短辺Ｅ１の外側を経由する配線に接続し、青サブ画素に対応する走査信号線を、ソース層ＳＬに形成され、第２短辺Ｅ２の外側を経由する配線に接続する構成とすることもできる。こうすれば、表示部全体で、同色（特にＧやＹ）のサブ画素が、走査信号線を介して同層かつ（表示部に対して）同じ側の配線に接続されることになり、各配線に出力する走査パルスの波形設定が容易になる。
　本液晶表示装置は、表示部に形成された第１および第２走査信号線と、非表示部に形成された第１および第２配線と、走査信号線駆動回路とを備え、第１および第２配線が異なる層に形成され、上記走査信号線駆動回路は、第１配線を介して第１走査信号線に接続されるとともに、第２配線を介して第２走査信号線に接続され、上記第１配線の時定数は、第２配線の時定数よりも小さく、上記走査信号線駆動回路から第１配線に出力される第１走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第１傾斜部を含んでいることを特徴とする。
　このように、時定数の小さな第１配線に出力する第１走査パルスに第１傾斜部を設けることで、第１走査パルスおよび第２走査パルス（時定数の大きな第２配線に出力される走査パルス）それぞれが第１および第２配線を介して第１および第２走査信号線に供給されたときに、第１走査パルスの非アクティブ化に伴う引き込み電圧と、第２走査パルスの非アクティブ化に伴う引き込み電圧との差を小さくすることができる。これにより、横縞状の表示ムラを抑制し、表示品位を高めることができる。
　本液晶表示装置では、上記走査信号線駆動回路から第２配線に出力される第２走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第２傾斜部を含んでいる構成とすることもできる。
　本液晶表示装置では、第１傾斜部と第２傾斜部とが同一形状である構成とすることもできる。
　本液晶表示装置では、第１傾斜部の傾きと第２傾斜部の傾きとが同一で、第１傾斜部の幅は、第２傾斜部の幅よりも大きい構成とすることもできる。
　本液晶表示装置では、第１傾斜部の幅と第２傾斜部の幅とが同一で、第１傾斜部の傾きは、第２傾斜部の傾きよりも急峻である構成とすることもできる。
　本液晶表示装置では、上記走査信号線駆動回路から第２配線に出力される第２走査パルスは、アクティブレベルから非アクティブレベルに至る終端が時間軸に対して実質的に垂直となっている構成とすることもできる。
　本液晶表示装置では、第１画素電極、第１データ信号線、および第１トランジスタを備え、上記第１走査信号線および第１データ信号線並びに第１画素電極が、第１トランジスタに接続されている構成とすることもできる。
　本液晶表示装置では、第１走査信号線の延伸方向を行方向として、１つの画素が列方向に並ぶ複数のサブ画素で構成され、この複数のサブ画素の１つに、上記第１画素電極が含まれている構成とすることもできる。
　本液晶表示装置では、第１走査信号線によって制御される各サブ画素が同一色である構成とすることもできる。
　本液晶表示装置では、第１および第２配線の一方が第１データ信号線と同層に形成され、他方が第１および第２走査信号線と同層に形成されている構成とすることもできる。
　本液晶表示装置では、ｎを自然数として、上記第１走査信号線には、第１走査パルスが供給されるｎ水平走査期間前にプリチャージパルスが供給される構成とすることもできる。
　本液晶表示装置では、上記第１データ信号線から出力される信号電位の極性はｎ水平走査期間ごとに反転する構成とすることもできる。
　本液晶表示装置では、表示部に形成された第３および第４走査信号線と、非表示部に形成された第３および第４配線とを備え、上記表示部は、第１および第２短辺並びに第１および第２長辺の４辺で囲まれており、第３配線が第１配線と同層に形成され、第４配線が第２配線と同層に形成され、上記走査信号線駆動回路は、第３配線を介して第３走査信号線に接続されるとともに、第４配線を介して第４走査信号線に接続され、上記第１および第２配線は第１短辺の外側を経由し、上記第３および第４配線は第２短辺の外側を経由している構成とすることもできる。
　本液晶表示装置では、上記第１走査信号線、第３走査信号線、第２走査信号線および第４走査信号線が、この順に列方向に並べられている構成とすることもできる。
　本液晶表示装置では、上記走査信号線駆動回路から第２～第４配線それぞれに第２～第４走査パルスが出力され、上記第３配線の時定数は、第４配線の時定数よりも小さく、第３走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第３傾斜部を含んでいる構成とすることもできる。
　本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。
　本発明は、非表示部で立体的な配線を行う液晶表示装置に好適である。
　１　液晶表示装置
　５　ドライバ
　Ｇａ～Ｇｄ　走査信号線
　Ｈａ～Ｈｄ　配線
　Ｄ　データ信号線
　Ｐ　画素
　ＧＰａ～ＧＰｄ　走査パルス
　傾斜部　Ｋｓ

Claims (15)

  1. 　表示部に形成された第１および第２走査信号線と、非表示部に形成された第１および第２配線と、走査信号線駆動回路とを備え、
    　第１および第２配線が異なる層に形成され、
    　上記走査信号線駆動回路は、第１配線を介して第１走査信号線に接続されるとともに、第２配線を介して第２走査信号線に接続され、
    　上記第１配線の時定数は、第２配線の時定数よりも小さく、
    　上記走査信号線駆動回路から第１配線に出力される第１走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第１傾斜部を含んでいる液晶表示装置。
  2. 　上記走査信号線駆動回路から第２配線に出力される第２走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第２傾斜部を含んでいる請求項１記載の液晶表示装置。
  3. 　第１傾斜部と第２傾斜部とが同一形状である請求項２記載の液晶表示装置。
  4. 　第１傾斜部の傾きと第２傾斜部の傾きとが同一で、第１傾斜部の幅は、第２傾斜部の幅よりも大きい請求項２記載の液晶表示装置。
  5. 　第１傾斜部の幅と第２傾斜部の幅とが同一で、第１傾斜部の傾きは、第２傾斜部の傾きよりも急峻である請求項２記載の液晶表示装置。
  6. 　上記走査信号線駆動回路から第２配線に出力される第２走査パルスは、アクティブレベルから非アクティブレベルに至る終端が時間軸に対して実質的に垂直となっている請求項１記載の液晶表示装置。
  7. 　第１画素電極、第１データ信号線、および第１トランジスタを備え、
    　上記第１走査信号線および第１データ信号線並びに第１画素電極が、第１トランジスタに接続されている請求項１記載の液晶表示装置。
  8. 　第１走査信号線の延伸方向を行方向として、１つの画素が列方向に並ぶ複数のサブ画素で構成され、
    　この複数のサブ画素の１つに、上記第１画素電極が含まれている請求項７記載の液晶表示装置。
  9. 　第１走査信号線によって制御される各サブ画素が同一色である請求項８記載の液晶表示装置。
  10. 　第１および第２配線の一方が第１データ信号線と同層に形成され、他方が第１および第２走査信号線と同層に形成されている請求項７記載の液晶表示装置。
  11. 　ｎを自然数として、
    　上記第１走査信号線には、第１走査パルスが供給されるｎ水平走査期間前にプリチャージパルスが供給される請求項７記載の液晶表示装置。
  12. 　上記第１データ信号線から出力される信号電位の極性はｎ水平走査期間ごとに反転する請求項１１記載の液晶表示装置。
  13. 　表示部に形成された第３および第４走査信号線と、非表示部に形成された第３および第４配線とを備え、
    　上記表示部は、第１および第２短辺並びに第１および第２長辺の４辺で囲まれており、
    　第３配線が第１配線と同層に形成され、第４配線が第２配線と同層に形成され、
    　上記走査信号線駆動回路は、第３配線を介して第３走査信号線に接続されるとともに、第４配線を介して第４走査信号線に接続され、
    　上記第１および第２配線は第１短辺の外側を経由し、上記第３および第４配線は第２短辺の外側を経由している請求項１記載の液晶表示装置。
  14. 　上記第１走査信号線、第３走査信号線、第２走査信号線および第４走査信号線が、この順に列方向に並べられている請求項１３記載の液晶表示装置。
  15. 　上記走査信号線駆動回路から第２～第４配線それぞれに第２～第４走査パルスが出力され、
    　上記第３配線の時定数は、第４配線の時定数よりも小さく、
    　第３走査パルスは、アクティブレベルから非アクティブレベルに至る終端に第３傾斜部を含んでいる請求項１３記載の液晶表示装置。
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