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WO2011036915A1 - 半導体デバイスの製造方法および半導体デバイス - Google Patents

半導体デバイスの製造方法および半導体デバイス Download PDF

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Publication number
WO2011036915A1
WO2011036915A1 PCT/JP2010/058323 JP2010058323W WO2011036915A1 WO 2011036915 A1 WO2011036915 A1 WO 2011036915A1 JP 2010058323 W JP2010058323 W JP 2010058323W WO 2011036915 A1 WO2011036915 A1 WO 2011036915A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
single crystal
crystal semiconductor
substrate
manufacturing
Prior art date
Application number
PCT/JP2010/058323
Other languages
English (en)
French (fr)
Inventor
福島　康守
高藤　裕
憲史 多田
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US13/497,807 priority Critical patent/US20120326264A1/en
Publication of WO2011036915A1 publication Critical patent/WO2011036915A1/ja

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    • H01L27/1266—
    • H01L27/1218—
    • H01L29/66772—

Definitions

  • an integrated circuit is formed by electrically connecting a single crystal semiconductor device as a circuit element attached on a substrate and a structure as a circuit element formed on the substrate.
  • a semiconductor device manufacturing method and a semiconductor device manufactured according to the method, and more specifically, a semiconductor device manufacturing method suitably used for a display device such as a liquid crystal display device or an organic electroluminescence display device, and the manufacturing according to the method. Relates to a manufactured semiconductor device.
  • SOI Silicon On Insulator
  • a transistor or the like as a circuit element is formed in the thin single crystal silicon layer described above, thereby reducing parasitic capacitance and maintaining high insulation resistance. Therefore, high performance and high integration of the transistor can be achieved.
  • the insulating layer for example, a silicon oxide film is preferably used. Note that in a semiconductor device formed using the SOI technology, a single crystal silicon layer should be formed as thin as possible in order to increase the operation speed of a transistor and the like and reduce parasitic capacitance. Is preferred.
  • SOI technology there are various methods for enabling this SOI technology, such as a method using a mechanical polishing method and a chemical mechanical polishing (CMP) method, and a method using porous silicon as a substrate.
  • CMP chemical mechanical polishing
  • a hydrogen injection layer that can be peeled off is formed by injecting hydrogen into a single crystal semiconductor substrate, and the single crystal semiconductor substrate on which this hydrogen injection layer is formed is separated. Smart cut that peels and separates part of the single crystal semiconductor substrate along the hydrogen injection layer by heat treatment after bonding to the substrate, and transfers the thinned single crystal semiconductor substrate to the other substrate.
  • the method has been proposed by Bruel (Electronics Letters, vol. 31, No. 14, 1995, p. 1201 (non-patent document 1), JJAP, vol. 36, 1997, p. 1636 (non-patent document) 2) etc.).
  • a transistor as a circuit element is formed on a thin single crystal semiconductor substrate, thereby greatly reducing parasitic capacitance and insulating. Since the resistance is maintained dramatically high, the transistor and the like can be greatly improved in performance and integration.
  • a hydrophilic flattened oxide film is previously formed on the bonding surface of the single crystal semiconductor substrate to be bonded and the bonding surface of the separate substrate.
  • a method has been devised in which a single crystal semiconductor substrate and another substrate are bonded together by bonding these oxide films together.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2008-66566
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2008-66566
  • a single crystal semiconductor device is formed by forming a single crystal semiconductor element such as a MOS (Metal Oxide Semiconductor) transistor on the single crystal semiconductor substrate, and hydrogen is injected into the single crystal semiconductor device to form a single crystal semiconductor substrate.
  • a hydrogen injection layer is formed.
  • the single crystal semiconductor device including the single crystal semiconductor substrate on which the hydrogen injection layer is formed is attached to another substrate, and then the single crystal semiconductor substrate is separated along the hydrogen injection layer by heat treatment. To do. Thereby, the single crystal semiconductor device formed by thinning the single crystal semiconductor substrate is transferred to the other substrate.
  • a wiring or the like is formed on the single crystal semiconductor device, and the single crystal semiconductor device is attached to the glass substrate by removing the other substrate from the single crystal semiconductor device attached to the glass substrate. Transfer.
  • TFTs Thin Film Transistors
  • An integrated circuit is formed by electrically connecting a transistor or the like.
  • an active matrix semiconductor device that is suitably used for a display device such as a liquid crystal display device or an organic electroluminescence display device is formed.
  • MOS transistors and the like included in the single crystal semiconductor device described above are used as active elements constituting a microcontroller, a D / A (Digital / Analog) converter, an amplifier, a timing generator, a DSP (Digital Signal Processor), and the like.
  • a TFT or the like formed on a glass substrate is used as an active element constituting a pixel transistor, a source driver, a gate driver, or the like.
  • the bonding surface on the single crystal semiconductor device side is constituted by the surface of the oxide film flattened by the CMP method, and the bonding surface on the glass substrate side is made of glass itself. It is the best bonding condition that the semi-crystalline semiconductor device and the glass substrate are bonded by forming the exposed surfaces and bonding these bonding surfaces together.
  • an alignment mark is attached to the glass substrate in advance, and an alignment mark is separately formed on the single crystal semiconductor device. The glass substrate and the single crystal semiconductor device are aligned so that they overlap each other.
  • the first method is to provide a recess on the surface of the glass substrate and use it as an alignment mark.
  • the position of the glass substrate and the single crystal semiconductor device is such that the recess as the alignment mark provided in advance on the surface of the glass substrate and the alignment mark provided in advance on the single crystal semiconductor device overlap. Is adjusted, the glass substrate and the single crystal semiconductor device are aligned.
  • the second method uses a film that forms an alignment mark on a part of the surface of the glass substrate.
  • an etching stopper film for protecting the surface is provided on the glass substrate, and various films for forming the film constituting the alignment mark and TFT are formed thereon.
  • various films formed on the glass substrate located in the portion where the single crystal semiconductor device is attached are removed using the etching stopper film, and the etching stopper film in the portion is further removed to remove the glass substrate. Expose part of the surface.
  • the glass substrate and The alignment of the single crystal semiconductor device will be performed.
  • the required photolithography process is about five times, while the first technique and the second technique are employed.
  • the required photolithography process increases from about 6 to about 7 times, and the ratio of the increase in the process and the manufacturing cost becomes very high. .
  • the present invention has been made to solve such a problem, and the object of the present invention is to provide a single crystal semiconductor device as a circuit element attached on a substrate and a circuit element formed on the substrate.
  • the present invention provides a semiconductor device manufacturing method capable of easily and inexpensively manufacturing a semiconductor device in which an integrated circuit is formed by being electrically connected to a structure as a semiconductor device.
  • An object of the present invention is to provide a semiconductor device that can be manufactured easily and inexpensively by being manufactured according to a manufacturing method.
  • a method of manufacturing a semiconductor device includes a step of forming a single crystal semiconductor device as a circuit element, a step of attaching the single crystal semiconductor device to a predetermined position on a substrate, and a step of attaching the single crystal semiconductor device. Forming a structure as a circuit element different from the single crystal semiconductor device at a predetermined position on the substrate, and electrically connecting the single crystal semiconductor device as the circuit element and the structure.
  • a step of forming an integrated circuit wherein in the step of forming the single crystal semiconductor device, an alignment mark is provided on the single crystal semiconductor device, and in the step of attaching the single crystal semiconductor device, Based on the mechanical accuracy of the pasting device that attaches the single crystal semiconductor device to the substrate.
  • the structure is positioned on the substrate based on the alignment mark provided on the single crystal semiconductor device. It is characterized by forming.
  • the step of forming the single crystal semiconductor device includes a step of forming a single crystal semiconductor element on one main surface of the single crystal semiconductor substrate and the other of the single crystal semiconductor substrate.
  • a step of thinning the single crystal semiconductor substrate by removing a part of the single crystal semiconductor substrate along a thickness direction from the main surface of the substrate, and an exposed surface side exposed by thinning the single crystal semiconductor substrate A step of forming an alignment mark at a predetermined position, and a step of forming a flattening film for attachment on the exposed surface side of the single crystal semiconductor substrate so as to cover the alignment mark. It may be.
  • the method for manufacturing a semiconductor device according to the present invention is further characterized in that the alignment mark is formed in a part of a film formed to form the single crystal semiconductor element in the single crystal semiconductor device. Also good.
  • the film constituting the alignment mark is made of silicon, polysilicon, amorphous silicon, aluminum, molybdenum, tungsten, titanium, titanium nitride, copper, silver, gold And at least one selected from the group consisting of tantalum as a material.
  • the semiconductor included in the single crystal semiconductor device is a single crystal silicon semiconductor, a group IV semiconductor, a group II-VI compound semiconductor, a group III-V compound semiconductor, IV It may further be characterized by containing at least one selected from the group consisting of a group IV compound semiconductor, a mixed crystal containing these congeners, and an oxide semiconductor.
  • the semiconductor device manufacturing method according to the present invention may be further characterized in that the substrate is a glass substrate.
  • the structure may be further characterized by being a TFT.
  • the single crystal semiconductor device may further include either an NMOS transistor or a PMOS transistor.
  • the single crystal semiconductor device may further include an NMOS transistor and a PMOS transistor.
  • a semiconductor device according to the present invention is manufactured according to any one of the above-described semiconductor device manufacturing methods.
  • an integrated circuit is formed by electrically connecting a single crystal semiconductor device as a circuit element attached on a substrate and a structure as a circuit element formed on the substrate. Can be manufactured easily and inexpensively.
  • FIGS. 28A, 28B, 29A, and 29B are semiconductor devices according to the present embodiment. It is the top view and sectional drawing which show typically the manufacturing method and shape of another board
  • FIG. 30 is a schematic plan view showing a state where the single crystal semiconductor device is attached to the substrate in the method for manufacturing a semiconductor device in the present embodiment.
  • a silicon substrate 1 as a single crystal semiconductor substrate is prepared, and this silicon substrate 1 is subjected to heat treatment in an oxygen atmosphere.
  • a thermal oxide film 2 having a thickness of, for example, about 30 nm is formed on the main surface of the silicon substrate 1.
  • the thermal oxide film 2 prevents the main surface of the silicon substrate 1 from being contaminated in an ion implantation process described later. Note that the thermal oxide film 2 may not be formed depending on circumstances.
  • a resist film 3 is partially formed on the thermal oxide film 2, and N is formed by ion implantation into the N well formation region of the silicon substrate 1 corresponding to the opening region of the resist film 3.
  • Implant type impurity elements for example, phosphorus is applied as the impurity element, the implantation energy is set to about 50 KeV to 150 KeV, and the dose is set to about 1 ⁇ 10 12 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2. .
  • a P-type impurity element is implanted by ion implantation over the entire surface of the silicon substrate 1.
  • the impurity element for example, boron
  • the implantation energy is set to about 10 KeV to 50 KeV
  • the dose is set to about 1 ⁇ 10 12 cm ⁇ 2 to 1 ⁇ 10 13 cm ⁇ 2.
  • phosphorus may be diffused appropriately in silicon substrate 1 in advance by performing a heat treatment before boron implantation.
  • the main surface of the silicon substrate 1 corresponding to the N-well formation region is formed before the implantation of the P-type impurity element.
  • a P-type impurity element may be implanted by ion implantation into the P well formation region of the silicon substrate 1 corresponding to the opening region of the resist film so as to be covered with a resist film. In this case, it is not necessary to consider the cancellation by the P-type impurity element as described above when the N-type impurity element is implanted into the N well formation region.
  • a heat treatment of about 900 ° C. to 1000 ° C. is performed in an oxygen atmosphere to form, for example, a thickness of about 30 nm on the main surface of the silicon substrate 1.
  • N well region extending in the thickness direction from the main surface of silicon substrate 1 by forming thermal oxide film 6 and diffusing the impurity element implanted into the N well forming region and the P well forming region by the heat treatment 7 and P well region 8 are formed.
  • the thermal oxide film 6 and the silicon nitride film 9 are partially removed to thereby remove these heat.
  • the oxide film 6 and the silicon nitride film 9 are patterned.
  • LOCOS Local Oxidation of Silicon
  • the isolation film 10 formed here is an element isolation film that isolates the activated region of the silicon substrate 1.
  • an element isolation film may be formed using STI (Shallow Trench Isolation) technology instead of the LOCOS oxidation.
  • a heat treatment at about 1000 ° C. is performed in an oxygen atmosphere to form a gate oxide film 11 as a gate insulating film.
  • the thickness of the gate oxide film 11 is preferably about 10 nm to 20 nm, but the thickness is not particularly limited.
  • the gate insulating film may be configured by forming an insulating film other than the oxide film in place of the gate oxide film 11.
  • an N-type impurity element or a P-type impurity element is implanted into the NMOS transistor formation region and / or the PMOS transistor formation region by ion implantation. It is good to do.
  • the polysilicon is deposited by using the CVD method and is partially removed to perform patterning, so that the gate corresponding to the NMOS transistor formation region and the PMOS transistor formation region is formed.
  • a gate electrode 12 is formed on the oxide film 11.
  • the thickness of the gate electrode 12 is preferably about 300 nm, but the thickness is not particularly limited.
  • a resist film 13 is formed so that a portion corresponding to the NMOS transistor formation region is opened.
  • an N-type impurity element is implanted into the NMOS transistor formation region by ion implantation.
  • an N-type low concentration impurity region 15 is formed in the NMOS transistor formation region of the silicon substrate 1.
  • phosphorus is used as the impurity element, and the dose is set to about 5 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 .
  • HALO implantation oblique ion implantation
  • the resist film is opened so that a portion corresponding to the PMOS transistor formation region is opened.
  • a P-type impurity element is implanted into the PMOS transistor formation region by ion implantation using the gate electrode 12 as a mask.
  • a P-type low concentration impurity region 18 is formed in the PMOS transistor formation region of the silicon substrate 1.
  • boron is used as the impurity element, and the dose is set to about 5 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 .
  • oblique ion implantation for suppressing the short channel effect may be performed. Since boron has a large thermal diffusion coefficient in the silicon substrate 1, the P-type low concentration of the PMOS transistor can be obtained only by thermal diffusion of boron implanted by P-type high-concentration impurity implantation into the PMOS transistor formation region in a later step. When the impurity region 18 can be formed, it is not always necessary to implant such a P-type impurity element for forming the LDD region.
  • a silicon oxide film is deposited using a CVD method, and anisotropic dry etching is performed on the silicon oxide film to thereby form side walls on both side walls of the gate electrode 12.
  • a wall film 19 is formed.
  • a resist film 20 is formed so that the NMOS transistor formation region is opened, and an N-type impurity element is removed by ion implantation using the gate electrode 12 and the sidewall film 19 as a mask. Implant into the formation region. Thereby, an N-type high concentration impurity region 22 is formed in the NMOS transistor formation region of the silicon substrate 1.
  • phosphorus is applied as the impurity element.
  • a resist film 23 is formed so that the PMOS transistor formation region is opened, and ion implantation is performed using the gate electrode 12 and the sidewall film 19 as a mask. Then, a P-type impurity element is implanted into the PMOS transistor formation region. Thereby, a P-type high concentration impurity region 25 is formed in the PMOS transistor formation region of the silicon substrate 1.
  • boron is applied as the impurity element.
  • the resist film 23 is removed, and an activation heat treatment is performed to activate the ion-implanted impurity element.
  • the activation heat treatment is preferably a heat treatment at 900 ° C. for about 10 minutes, for example.
  • an insulating film such as a silicon oxide film is deposited using the CVD method, and planarized using the CMP method or the like to form the planarizing film 26.
  • the planarizing film 26 is formed so as to cover the entire main surface side of the silicon substrate 1.
  • a stripping substance containing at least one of hydrogen or an inert element (for example, helium or neon) is implanted into the silicon substrate 1 by ion implantation to form a stripping substance injection layer 28.
  • the implantation conditions for example, when hydrogen is used as the peeling material, the dose is set to about 2 ⁇ 10 16 cm ⁇ 2 to 1 ⁇ 10 17 cm ⁇ 2 and the implantation energy is set to about 100 KeV to 200 Kev.
  • the position of the peeling material injection layer 28 formed on the silicon substrate 1 is within a range deeper than the impurity regions of the NMOS transistor and the PMOS transistor and in a portion where the N well region 7 and the P well region 8 are located. It is preferable that it is the depth of this.
  • the manufacture of the single crystal semiconductor device including the CMOS transistor including the NMOS transistor and the PMOS transistor as the single crystal semiconductor element is once completed.
  • the single crystal semiconductor device once manufactured is attached to another substrate 100.
  • a silicon substrate 101 in which a thermal oxide film 102 is formed at the tip of a support portion 104 formed in a columnar shape is used.
  • FIG. 28A and 29A are both schematic plan views of another substrate
  • FIG. 28B is a schematic sectional view of the other substrate along the line XXVIIIB-XXVIIIB shown in FIG. 28A
  • FIG. 29B is a diagram of FIG. 29A.
  • FIG. 6 is a schematic cross-sectional view of another substrate taken along line XXIXB-XXIXB shown in FIG.
  • a silicon substrate 101 is prepared, and this silicon substrate 101 is subjected to a heat treatment in an oxygen atmosphere to form, for example, on the main surface of the silicon substrate 101.
  • a thermal oxide film 102 having a thickness of about 100 nm to 300 nm is formed.
  • the thermal oxide film 102 is partially removed by using a photolithography method, so that the rectangular openings 103 each having a side of about 0.5 ⁇ m are formed in a plurality of arrays at a pitch of about 1.5 ⁇ m. 102.
  • the columnar support portion 104 described above is formed on the silicon substrate 101 using an etching gas (for example, XeF 2 or the like) that can selectively etch the silicon substrate 101. Etching is performed until As a result, the silicon substrate 101 is partially removed to form the isolation structure 105 and to form another substrate 100 in which the thermal oxide film 102 is formed at the tip of the support portion 104 formed in a columnar shape. It will be.
  • the separation structure 105 is obtained by dry etching is exemplified.
  • the separation structure 105 is obtained by performing wet etching using an alkaline solution such as TMAH (tetramethylammonium hydroxide aqueous solution). You may get
  • the diameter and height of the columnar support portion 104 should be optimized as appropriate so that they can withstand a subsequent CMP process and the like, and can be separated by the stress of another substrate 100 to be performed later. Is preferred.
  • the planarization film 26 of the single crystal semiconductor device and the thermal oxide film 102 of the different substrate 100 are bonded together.
  • the single crystal semiconductor device is attached to another substrate 100.
  • a hydrophilic process such as an SC1 process in which the surfaces of the planarizing film 26 and the thermal oxide film 102 are immersed in an aqueous ammonia hydrogen peroxide solution is performed.
  • heat treatment is performed at about 200 ° C. to 300 ° C. for about 2 hours. Thereby, the process of attaching the single crystal semiconductor device once manufactured to the different substrate 100 is completed.
  • the single crystal semiconductor device is heated to about 400 ° C. to 600 ° C., and the silicon substrate 1 is formed along the release material injection layer 28 formed on the silicon substrate 1 of the single crystal semiconductor device.
  • the silicon substrate 1 is thinned by separating and removing a part. Thereby, the single crystal semiconductor device in which the silicon substrate 1 is thinned is transferred to another substrate 100.
  • the residue of the release material injection layer 28 adhering to the silicon substrate 1 of the single crystal semiconductor device is removed by polishing or etching, and the silicon is removed until the separation film 10 is exposed.
  • the substrate 1 is further thinned by polishing or etching. As a result, the silicon substrate 1 is changed to the single crystal silicon thin film 29, and the complete isolation of the NMOS transistor and the PMOS transistor is performed.
  • a protective insulating film 30 for protecting the surface of the single crystal silicon thin film 29 is formed.
  • this protective insulating film 30 for example, a silicon oxide film formed by using the CVD method can be used, and the thickness thereof is, for example, about 100 nm.
  • a heat treatment is performed at about 600 ° C. to 800 ° C. for about 10 seconds to 2 hours, thereby removing a peeling material such as hydrogen contained in the single crystal silicon thin film 29 and removing thermal donors and lattice defects. Further, in this heat treatment, it becomes possible to reactivate the P-type impurity, so that the reproducibility of the CMOS transistor characteristics can be improved and the characteristics of the CMOS transistor can be stabilized.
  • the heat treatment temperature in the heat treatment is preferably 850 ° C. or lower so that the impurity profile of the CMOS transistor is not disturbed.
  • an interlayer insulating film 31 is formed for securing sufficient inter-wiring capacitance so as not to affect the characteristics of the CMOS transistor.
  • the interlayer insulating film 31 for example, a silicon oxide film formed using a CVD method can be used.
  • contact holes 32 are formed in the interlayer insulating film 31 and the protective insulating film 30 by etching.
  • the individual contact holes 32 formed are respectively an N-type high concentration impurity region 22 constituting the source / drain region of the NMOS transistor and a P-type high concentration impurity region 25 constituting the source / drain region of the PMOS transistor. More preferably, each contact hole 32 reaches a position deeper than the surface of the single crystal silicon thin film 29. In this way, the connection resistance between the contact formed thereafter and the single crystal silicon thin film 29 can be reliably and stably reduced.
  • the surface of the single crystal silicon thin film 29 is exposed under an etching condition with a high selectivity between the protective insulating film 30 and the single crystal silicon thin film 29, and then the high concentration impurity region is exposed from the surface.
  • the single crystal silicon thin film 29 is preferably etched in consideration of the distance in the depth direction up to this point.
  • a metal wiring film is deposited so as to fill at least the contact hole 32 and cover the surface of the interlayer insulating film 31, and patterning is performed by partially removing the metal wiring film.
  • the wiring layer 33 including the alignment mark 33A and the alignment mark 33A are formed.
  • heat treatment at a high temperature is not required, and therefore it is possible to use aluminum-silicon, aluminum-copper, copper or the like as the metal wiring film.
  • a metal wiring film such as aluminum may be formed after tungsten is deposited as the embedded plug contact.
  • the alignment mark 33A is a positioning mark used in a subsequent process of forming TFTs and the like, and is formed at a predetermined position on the interlayer insulating film 31 above the isolation film 10 where no CMOS transistor is formed, for example.
  • the alignment mark 33A has an outer shape of about several hundred ⁇ m when viewed in plan, and is therefore considerably larger than the size of the CMOS transistor. However, for convenience, the alignment mark 33A and the CMOS transistor are shown in the figure. Are expressed as equivalent sizes.
  • a silicon oxide film is deposited using a mixed gas of TEOS (Tetraethoxysilane) and oxygen by PECVD (Plasma Enhanced CVD) or the like so as to cover the wiring layer 33 and the alignment mark 33A.
  • PECVD Pullasma Enhanced CVD
  • the manufacture of the single crystal semiconductor device including the CMOS transistor including the NMOS transistor and the PMOS transistor as the single crystal semiconductor element and further provided with the wiring layer 33 and the alignment mark 33A connected to the CMOS transistor is completed.
  • the single crystal semiconductor device and another substrate 100 to which the single crystal semiconductor device is attached are subjected to dicing processing to be separated into a plurality of dies 35 (see FIG. 24). ) To separate this.
  • the separated dies 35 are attached to a glass substrate 36 as a substrate.
  • a glass substrate 36 to which the die 35 is attached a glass substrate having a flat main surface and having the glass itself as a base material exposed on the main surface is used.
  • the glass substrate 36 is not provided with any alignment mark formed by providing a recess on the main surface, or an alignment mark formed by depositing any film on the main surface.
  • a pasting device (not shown) is used.
  • a stage that sucks and holds the glass substrate 36 by placing the glass substrate 36 thereon, and a drive mechanism that drives the stage in a translational biaxial direction (X-axis direction and Y-axis direction)
  • a device provided with a supply mechanism for supplying the separated die 35 onto the main surface of the glass substrate 36 placed on the stage is used.
  • the sticking device feeds the glass substrate 36 sucked and held on the stage by driving the drive mechanism at a constant interval in a plane including the X axis and the Y axis, and drives the supply mechanism each time to drive the glass substrate.
  • a die 35 is supplied onto 36.
  • the die 35 including the single crystal semiconductor device is positioned and pasted on the glass substrate 36 based on the mechanical accuracy of the pasting apparatus. If a linear motor is used as the drive mechanism, the positioning accuracy is 0.1 ⁇ m, and the die 35 can be positioned with high accuracy and attached to the glass substrate 36.
  • As the supply mechanism a collet or the like that can hold the die 35 by suction can be used.
  • the single crystal semiconductor device is attached to the glass substrate so that the planarizing film 34 of the single crystal semiconductor device and the main surface of the glass substrate 36 are bonded. Affix to 36.
  • the alignment mark 33A provided on the single crystal semiconductor device is pasted so as to be readable on the glass substrate 36.
  • a hydrophilic process such as an SC1 process in which the surfaces of the planarizing film 34 and the glass substrate 36 are immersed in an aqueous ammonia hydrogen peroxide solution is performed.
  • the average surface roughness Ra of the planarizing film 34 and the glass substrate 36 should be 0.3 nm or less (more preferably 0.2 nm or less). Is preferred.
  • the die 35 and the glass substrate 36 are bonded by van der Waals force and hydrogen bonding force.
  • the die 35 and the glass substrate 36 are dehydrated by performing heat treatment at about 400 ° C. to 600 ° C. A reaction (that is, —Si—OH + —Si—OH ⁇ —Si—O—Si— + H 2 O) is caused to change into a strong bond between atoms.
  • the wiring layer 33 is made of a low-resistance metal material, it is preferable to perform the heat treatment at a lower temperature.
  • the process for attaching the die 35 including the single crystal semiconductor device to the glass substrate 36 is completed.
  • a residue (that is, a part of the thermal oxide film 102 and a part of the supporting portion 104) of the separate substrate 100 to which the single crystal semiconductor device is adhered is removed by etching or the like, and the glass substrate 36 is removed.
  • a TFT which is a structure as a circuit element is formed at a predetermined position above. Specifically, a base insulating film 37, a thin film semiconductor layer 38 such as polysilicon or amorphous silicon, a gate insulating film 39, a gate electrode 40 and an interlayer insulating film 41 are sequentially deposited on the glass substrate 36 while being patterned. A TFT is formed on the glass substrate 36.
  • the TFT when forming the TFT, the TFT is positioned at a predetermined position on the glass substrate 36 based on the alignment mark 33A provided inside the single crystal semiconductor device. More specifically, when the various films constituting the TFT described above are patterned, the TFT is made glass by positioning the patterning mask with reference to the alignment mark 33A provided inside the single crystal semiconductor device. It is formed by positioning with high accuracy at a predetermined position on the substrate 36. As a result, the relative positional accuracy between the single crystal semiconductor device as the circuit element and the TFT is ensured, and these electrical connections can be reliably performed in the subsequent wiring process.
  • the alignment mark 33A since only the thin insulating films such as the interlayer insulating film 31, the protective insulating film 30, the separation film 10, and the planarizing film 26 exist on the alignment mark 33A provided in the single crystal semiconductor device, When forming the TFT described above, it is possible to read the alignment mark 33A through the thin insulating film from the main surface side of the glass substrate 36 (that is, the side on which the semiconductor device is attached). Therefore, it is not necessary to read the alignment mark 33A from the back side of the glass substrate 36 using light having high transparency such as infrared light, and therefore, it is not affected by the thickness of the glass substrate 36, and has a short wavelength. Therefore, it is possible to perform positioning with high accuracy.
  • the patterning accuracy of various films on the glass substrate 36 is approximately 1 ⁇ m to 3 ⁇ m, and the bonding position accuracy of the single crystal semiconductor device when using the above-described bonding apparatus is approximately 0.1 ⁇ m as described above.
  • the bonding position accuracy is sufficiently smaller than the above-described patterning accuracy, so that the TFT alignment on the glass substrate 36 can be performed with sufficiently high accuracy.
  • a silicon oxide film is deposited by PECVD or the like using a mixed gas of TEOS and oxygen so as to cover the single crystal semiconductor device and TFT located on the glass substrate 36, and this is subjected to CMP.
  • the planarization film 42 is formed by planarization by a method or the like. Thereafter, contact holes are formed by etching the planarizing film 42, the planarizing film 26 of the single crystal semiconductor device, and the interlayer insulating film 41 of the TFT, and the formed contact holes are buried and the planarizing film 42 is filled.
  • a metal wiring film made of aluminum or the like is deposited so as to cover the surface of the metal, and this is partially removed to perform patterning, thereby forming a wiring layer 43 including a contact.
  • the single crystal semiconductor device and the TFT are electrically connected by the wiring layer 43 to form an integrated circuit on the glass substrate 36, and the manufacture of the semiconductor device is completed.
  • the semiconductor device manufacturing method includes a step of forming a single crystal semiconductor device as a circuit element (see FIGS. 1 to 23) and a single position on the glass substrate 36 as a substrate.
  • the single crystal semiconductor device In the step of forming the single crystal semiconductor device (see FIGS. 1 to 23, etc.), the single crystal semiconductor device An alignment mark 33A is provided on the chair (see in particular FIG. 22), and in the step of attaching the single crystal semiconductor device (see FIG. 24, FIG. 25, FIG. 30, etc.), the single crystal semiconductor device is attached to the glass substrate 36. In the step of positioning and pasting the single crystal semiconductor device on the substrate based on the mechanical accuracy of the pasting device to be pasted (especially see FIG. 30), and further forming the TFT (see FIG. 26, etc.) The TFT is positioned and formed on the glass substrate 36 based on the alignment mark 33A provided on the crystal semiconductor device (see particularly FIG. 26).
  • the single crystal semiconductor device is positioned with high precision and attached onto the glass substrate 36 and also attached onto the glass substrate 36.
  • the TFT is formed on the glass substrate 36 with high precision positioning with respect to the single crystal semiconductor device. Therefore, electrical connection between the single crystal semiconductor device and the TFT can be reliably performed, and the yield can be dramatically improved.
  • a concave portion as an alignment mark is provided on the main surface of the glass substrate 36, or an alignment mark is provided on the main surface of the glass substrate 36. Since it is not necessary to form a film, an additional photolithography process and an etching process are not required, and the manufacturing process is not complicated and the manufacturing cost is not increased.
  • a single crystal semiconductor device as a circuit element attached on the glass substrate 36 and the glass substrate 36 are formed.
  • a semiconductor device in which an integrated circuit is formed can be easily and inexpensively manufactured by electrically connecting a TFT as a circuit element thus formed.
  • a high-performance active matrix semiconductor device can be easily and inexpensively manufactured.
  • the case where a single crystal semiconductor device including a CMOS transistor including an NMOS transistor and a PMOS transistor is manufactured as a single crystal semiconductor element has been described as an example.
  • the single crystal semiconductor element formed in the above may be either an NMOS transistor or a PMOS transistor, or may be another semiconductor element such as a diode or a thyristor bipolar transistor.
  • a metal film formed when forming a wiring layer is used as an alignment mark formed in a single crystal semiconductor device
  • it may be composed of a film containing materials such as silicon, polysilicon, amorphous silicon, aluminum, molybdenum, tungsten, titanium, titanium nitride, copper, silver, gold and tantalum.
  • an alignment mark is formed using a part of a film formed for forming a single crystal semiconductor element formed in a single crystal semiconductor device, an additional photolithography process or an etching process is performed. An alignment mark can be formed easily and inexpensively without requiring a process.
  • a silicon substrate is used as a base material when forming a single crystal semiconductor device
  • a single crystal silicon semiconductor A single crystal semiconductor substrate including at least one of a group IV semiconductor, a group II-VI compound semiconductor, a group III-V compound semiconductor, a group IV-IV compound semiconductor, a mixed crystal containing these elements, and an oxide semiconductor It is possible to use.
  • the case where a glass substrate is used as the substrate to which the single crystal semiconductor device is attached has been described as an example.
  • an insulating material such as a plastic substrate is used.
  • Various substrates such as a substrate and a metal substrate such as stainless steel coated with a silicon oxide film and / or a silicon nitride film can be used.
  • the substrate does not need to be transparent, and therefore an insulating coated metal plate having excellent impact resistance is used. It is preferable to use it.
  • the single crystal semiconductor device and the plastic substrate may be bonded together with an adhesive or the like.
  • the structure formed on the substrate is exemplified as a bottom gate TFT.
  • the structure formed on the substrate other structures are described.
  • a TFT other than the TFT or an element other than the TFT may be used.

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  • Thin Film Transistor (AREA)

Abstract

　本発明に基づく半導体デバイスの製造方法は、単結晶半導体デバイスを形成する工程と、ガラス基板（３６）上に単結晶半導体デバイスを貼り付ける工程と、ガラス基板（３６）上にＴＦＴを形成する工程と、単結晶半導体デバイスおよびＴＦＴを電気的に接続する工程とを備え、単結晶半導体デバイスを形成する工程において単結晶半導体デバイスにアラインメントマーク（３３Ａ）を設け、単結晶半導体デバイスを貼り付ける工程において貼付装置の機械精度に基づいて単結晶半導体デバイスをガラス基板（３６）上に位置決めして貼り付け、ＴＦＴを形成する工程において単結晶半導体デバイスに設けられたアラインメントマーク（３３Ａ）に基づいてＴＦＴをガラス基板（３６）上に位置決めして形成するものである。上記製造方法を採用することにより、ガラス基板上に貼り付けられた単結晶半導体デバイスと当該ガラス基板上に形成されたＴＦＴとが電気的に接続されてなる半導体デバイスを簡便かつ安価に製造できる。

Description

半導体デバイスの製造方法および半導体デバイス
　本発明は、基板上に貼り付けられた回路要素としての単結晶半導体デバイスと当該基板上に形成された回路要素としての構造体とが電気的に接続されることで集積回路が形成されてなる半導体デバイスの製造方法およびこれに従って製造された半導体デバイスに関し、より特定的には、液晶表示装置や有機エレクトロルミネセンス表示装置等の表示装置に好適に利用される半導体デバイスの製造方法およびこれに従って製造された半導体デバイスに関する。
　従来、半導体デバイスの分野において、絶縁層の表面に薄い単結晶シリコン層を形成するＳＯＩ（Silicon　On　Insulator）技術が知られている。このＳＯＩ技術を利用して形成された半導体デバイスにおいては、上述した薄い単結晶シリコン層に回路要素としてのトランジスタ等が形成されることにより、寄生容量の低減が図られるとともに絶縁抵抗が高く維持されることになるため、当該トランジスタ等の高性能化や高集積化が可能となる。ここで、上記絶縁層としては、たとえばシリコン酸化膜が好適に利用される。なお、当該ＳＯＩ技術を利用して形成された半導体デバイスにおいて、トランジスタ等の動作速度をより高めるとともに寄生容量をより低減するためには、単結晶シリコン層の膜厚を可能な限り薄く形成することが好ましい。
　このＳＯＩ技術を可能にする手法としては、機械研磨法や化学的機械研磨（ＣＭＰ：Chemical　Mechanical　Polishing）法を利用する方法や、基板としてポーラスシリコンを利用する方法等、種々の方法がある。たとえば、水素注入を利用したＳＯＩ技術の例として、単結晶半導体基板の内部に水素を注入することで剥離可能な水素注入層を形成し、この水素注入層が形成された単結晶半導体基板を別基板に貼り合わせた後に熱処理を行なうことによって単結晶半導体基板の一部を水素注入層に沿って剥離して分離し、これにより薄膜化された単結晶半導体基板を上記別基板に移し採るスマートカット法がブルエル（Bruel）によって提案されている（Electronics　Letters,vol.31,No.14,1995,p.1201（非特許文献１）、JJAP,vol.36,1997,p.1636（非特許文献２）等参照）。
　このスマートカット法を利用して形成された単結晶半導体デバイスにおいては、薄膜化された単結晶半導体基板に回路要素としてのトランジスタ等が形成されることにより、寄生容量が大幅に低減されるとともに絶縁抵抗が飛躍的に高く維持されることになるため、当該トランジスタ等の大幅な高性能化や高集積化が可能になる。
　また、薄膜化された単結晶体半導体基板を別基板に移し採る手法として、貼り合わされる単結晶半導体基板の貼り合わせ面と別基板の貼り合わせ面とに予め親水性の平坦化された酸化膜を形成しておき、これら酸化膜同士を貼り合わせることで単結晶半導体基板と別基板とを貼り合わせる方法が考案されている。
　また、薄膜化された単結晶半導体基板を別基板に移し採る技術に関連し、当該技術を応用することにより、基板上に貼り付けられた回路要素としての単結晶半導体デバイスと当該基板上に形成された回路要素としての構造体とが電気的に接続されることで集積回路が形成されてなる半導体デバイスの製造が可能になることが、たとえば特開２００８－６６５６６号公報（特許文献１）および特開２００８－１４７４４５号公報（特許文献２）等に開示されている。
　ここで、上記特開２００８－６６５６６号公報および特開２００８－１４７４４５号公報には、上述した、基板上に貼り付けられた回路要素としての単結晶半導体デバイスと当該基板上に形成された回路要素としての構造体とが電気的に接続されることで集積回路が形成されてなる半導体デバイスの具体的な製造方法として、以下の如くのものが開示されている。
　まず、単結晶半導体基板にＭＯＳ（Metal　Oxide　Semiconductor）トランジスタ等の単結晶半導体素子を形成することで単結晶半導体デバイスを形成し、この単結晶半導体デバイスに水素を注入することで単結晶半導体基板に水素注入層を形成する。次に、この水素注入層が形成された単結晶半導体基板を含む単結晶半導体デバイスを別基板に貼り付け、その後熱処理を行なうことによって当該単結晶半導体基板を水素注入層に沿って剥離して分離する。これにより、単結晶半導体基板が薄膜化されてなる単結晶半導体デバイスを上記別基板に移し採る。
　次に、単結晶半導体デバイスに配線等を形成し、これをガラス基板に貼り付け、ガラス基板に貼り付けられた単結晶半導体デバイスから別基板を除去することにより、単結晶半導体デバイスをガラス基板に移し採る。次に、この回路要素としての単結晶半導体デバイスが貼り付けられたガラス基板上に回路要素としてのＴＦＴ（Thin　Film　Transistor）等を形成し、これらＴＦＴ等と上記単結晶半導体デバイスに設けられたＭＯＳトランジスタ等とを電気的に接続することで集積回路を形成する。以上により、液晶表示装置や有機エレクトロルミネセンス表示装置等の表示装置に好適に利用されるアクティブマトリクス型の半導体デバイスが形成される。
　なお、上述した単結晶半導体デバイスに含まれるＭＯＳトランジスタ等は、マイクロコントローラ、Ｄ／Ａ（Digital/Analog）コンバータ、増幅器、タイミング発生器、ＤＳＰ（Digital　Signal　Processor）等を構成する能動素子として利用され、ガラス基板上に形成されたＴＦＴ等は、画素トランジスタ、ソースドライバ、ゲートドライバ等を構成する能動素子として利用される。
特開２００８－６６５６６号公報 特開２００８－１４７４４５号公報
Electronics　Letters,vol.31,No.14,1995,p.1201 JJAP,vol.36,1997,p.1636
　ところで、ガラス基板の表面に単結晶半導体デバイスを貼り付ける場合には、ファンデルワールス力および水素結合力によってこれらガラス基板と単結晶半導体デバイスとが十分な接合力をもって貼り付けられることとなるように、各々の貼り付け面の表面粗さを可能な限り小さくしておくことが必要になる。しかしながら、ＣＶＤ（Chemical　Vapor　Deposition）法等によって成膜された酸化膜は、そのままでは表面粗さが大きいため、上記貼り付けには適していないことになる。
　そのため、単結晶半導体デバイスについては、ＣＶＤ法にて成膜された酸化膜の表面をＣＭＰ法を利用して平坦化し、これにより貼り付けに適した表面粗さにすることが必要になる。一方で、ガラス基板については、現状においてはＣＭＰ装置の大型化が十分に追随していないため、ＣＶＤ法にて成膜された酸化膜の表面をＣＭＰ法にて十分に平坦化することは極めて困難であり、そのため、基材としてのガラスそのものの表面を貼り付け面として利用することが好ましい。
　すなわち、上述した如くの半導体デバイスを得るためには、単結晶半導体デバイス側の貼り付け面をＣＭＰ法により平坦化した酸化膜の表面にて構成し、ガラス基板側の貼り付け面をガラスそのものが露出した表面にて構成し、これら貼り付け面同士を貼り合わせることで半結晶半導体デバイスとガラス基板との接合を行なうことが、最も良好な貼り合わせ条件ということになる。
　また、上述した如くの半導体デバイスを得るためには、単結晶半導体デバイスをガラス基板上に高精度に位置決めして貼り付けを行なうことが必要不可欠である。この位置決めが十分に行なわれていない場合には、その後にガラス基板上に形成されるＴＦＴ等の回路要素との電気的な接続が困難となり、歩留まりが著しく悪化してしまうことになる。
　半導体デバイスの分野における位置合わせの技術としては、位置合わせを行なうべき部材同士にアラインメントマークを設け、これらアラインメントマーク同士が重なり合った状態とすることで部材間の位置合わせを行なうことが一般的である。上述した如くの半導体デバイスにこれを適用することを考慮した場合には、予めガラス基板にアラインメントマークを付しておくとともに、単結晶半導体デバイスにもアラインメントマークを別途形成しておき、これらアラインメントマーク同士が重なり合うようにガラス基板と単結晶半導体デバイスの位置合わせが行なわれることになる。
　その場合、上述した良好な貼り合わせ条件を確保するためには、上述のとおりガラス基板の貼り合わせ面をガラスそのものが露出した表面にて構成する必要があるため、その位置合わせの手法として以下の２通りのいずれかの手法が採用されることが想定される。
　第１の手法は、ガラス基板の表面に凹部を設けてこれをアラインメントマークとして使用するものである。この第１の手法を採用した場合には、ガラス基板の表面に予め設けたアラインメントマークとしての凹部と単結晶半導体デバイスに予め設けたアラインメントマークとが重なり合うようにガラス基板と単結晶半導体デバイスの位置が調節されることにより、ガラス基板と単結晶半導体デバイスの位置合わせが行なわれることになる。
　第２の手法は、ガラス基板の表面の一部にアラインメントマークとなる膜を形成してこれを使用するものである。この第２の手法を採用した場合には、ガラス基板上に表面を保護するためのエッチングストッパ膜を設け、その上にアラインメントマークを構成する膜やＴＦＴ等を形成するための各種膜を成膜し、その後単結晶半導体デバイスが貼り付けられる部分に位置するガラス基板上に成膜された各種膜をエッチングストッパ膜を利用して除去し、さらに当該部分のエッチングストッパ膜を除去してガラス基板の表面を一部露出させる。そして、その後、ガラス基板上に残存するアラインメントマークとしての膜と単結晶半導体デバイスに予め設けたアラインメントマークとが重なり合うようにガラス基板と単結晶半導体デバイスの位置が調節されることにより、ガラス基板と単結晶半導体デバイスの位置合わせが行なわれることになる。
　しかしながら、上記第１の手法を採用した場合には、ガラス基板の表面にアラインメントマークとしての凹部を設けるために、フォトリソグラフィ工程およびエッチング工程が別途余分に必要になってしまう。また、上記第２の手法を採用した場合にも、ガラス基板上にエッチングストッパ膜を形成し、その後当該エッチングストッパ膜の一部を除去することが必要になるため、それぞれフォトリソグラフィ工程およびエッチング工程が別途余分に必要になってしまう。
　このように、上記第１の手法および第２の手法のいずれを採用した場合にも、アラインメントマークの形成のために追加の工程が必要となるため、製造工程が複雑化するといった問題や製造コストが増大するといった問題が生じてしまう。たとえば、ガラス基板上にボトムゲート構造のＴＦＴを形成する場合には、必要となるフォトリソグラフィ工程がおおよそ５回程度であるのに対し、上記第１の手法および第２の手法を採用しつつ当該ＴＦＴを形成することとした場合には、必要となるフォトリソグラフィ工程がおおよそ６回から７回程度にまで増えてしまい、工程および製造コストの増加分の占める割合が非常に高いものとなってしまう。
　本発明は、このような問題を解決すべくなされたものであり、その目的とするところは、基板上に貼り付けられた回路要素としての単結晶半導体デバイスと当該基板上に形成された回路要素としての構造体とが電気的に接続されることで集積回路が形成されてなる半導体デバイスを簡便かつ安価に製造することができる半導体デバイスの製造方法を提供することにあり、また当該半導体デバイスの製造方法に従って製造されることで簡便かつ安価に製造することができる半導体デバイスを提供することにある。
　本発明に基づく半導体デバイスの製造方法は、回路要素としての単結晶半導体デバイスを形成する工程と、基板上の所定位置に上記単結晶半導体デバイスを貼り付ける工程と、上記単結晶半導体デバイスが貼り付けられた上記基板上の所定位置に上記単結晶半導体デバイスとは異なる回路要素としての構造体を形成する工程と、回路要素としての上記単結晶半導体デバイスおよび上記構造体を電気的に接続することで集積回路を形成する工程とを備えたものであって、上記単結晶半導体デバイスを形成する工程において、上記単結晶半導体デバイスにアラインメントマークを設けるとともに、上記単結晶半導体デバイスを貼り付ける工程において、上記単結晶半導体デバイスを上記基板に対して貼り付ける貼付装置の機械精度に基づいて上記単結晶半導体デバイスを上記基板上に位置決めして貼り付け、さらに上記構造体を形成する工程において、上記単結晶半導体デバイスに設けられた上記アラインメントマークに基づいて上記構造体を上記基板上に位置決めして形成することを特徴とするものである。
　上記本発明に基づく半導体デバイスの製造方法は、上記単結晶半導体デバイスを形成する工程が、単結晶半導体基板の一方の主面に単結晶半導体素子を形成する工程と、上記単結晶半導体基板の他方の主面から厚み方向に沿って上記単結晶半導体基板の一部を除去することで上記単結晶半導体基板を薄膜化する工程と、上記単結晶半導体基板を薄膜化することで露出した露出面側の所定位置にアラインメントマークを形成する工程と、上記単結晶半導体基板の上記露出面側に上記アラインメントマークを覆うように貼り付け用の平坦化膜を形成する工程とを含んでいることをさらに特徴としていてもよい。
　上記本発明に基づく半導体デバイスの製造方法は、上記単結晶半導体デバイスに上記単結晶半導体素子を形成するために成膜される膜の一部にて上記アラインメントマークを形成することをさらに特徴としていてもよい。
　上記本発明に基づく半導体デバイスの製造方法にあっては、上記アラインメントマークを構成する上記膜が、シリコン、ポリシリコン、アモルファスシリコン、アルミニウム、モリブデン、タングステン、チタン、チタンナイトライド、銅、銀、金およびタンタルからなる群から選択された少なくとも一つを材料として含むことをさらに特徴としていてもよい。
　上記本発明に基づく半導体デバイスの製造方法にあっては、上記単結晶半導体デバイスに含まれる半導体が、単結晶シリコン半導体、ＩＶ族半導体、ＩＩ－ＶＩ族化合物半導体、ＩＩＩ－Ｖ族化合物半導体、ＩＶ－ＩＶ族化合物半導体、およびこれらの同属元素を含む混晶体、ならびに酸化物半導体からなる群から選択された少なくとも一つを含むことをさらに特徴としていてもよい。
　上記本発明に基づく半導体デバイスの製造方法にあっては、上記基板が、ガラス基板であることをさらに特徴としていてもよい。
　上記本発明に基づく半導体デバイスの製造方法にあっては、上記構造体が、ＴＦＴであることをさらに特徴としていてもよい。
　上記本発明に基づく半導体デバイスの製造方法にあっては、上記単結晶半導体デバイスが、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかを含んでいることをさらに特徴としていてもよい。
　上記本発明に基づく半導体デバイスの製造方法にあっては、上記単結晶半導体デバイスが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含んでいることをさらに特徴としていてもよい。
　本発明に基づく半導体デバイスは、上述した半導体デバイスの製造方法のいずれかに従って製造されたことを特徴とするものである。
　本発明によれば、基板上に貼り付けられた回路要素としての単結晶半導体デバイスと当該基板上に形成された回路要素としての構造体とが電気的に接続されることで集積回路が形成されてなる半導体デバイスを簡便かつ安価に製造することができる。
本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図である。 本発明の実施の形態における半導体デバイスの製造方法において使用される別基板の製造方法を模式的に示す平面図である。 本発明の実施の形態における半導体デバイスの製造方法において使用される別基板の製造方法を模式的に示す断面図である。 本発明の実施の形態における半導体デバイスの製造方法において使用される別基板の製造方法および形状を模式的に示す平面図である。 本発明の実施の形態における半導体デバイスの製造方法において使用される別基板の製造方法および形状を模式的に示す断面図である。 本発明の実施の形態における半導体デバイスの製造方法において基板に単結晶半導体デバイスを貼り付けた状態を示す模式平面図である。
　以下、本発明の一実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、液晶表示装置や有機エレクトロルミネセンス表示装置等に好適に利用されるアクティブマトリクス型の半導体デバイスに本発明を適用した場合を例示して説明を行なう。なお、貼り付けられる単結晶半導体デバイスとしては、単結晶半導体素子としてＣＭＯＳトランジスタを含むものを例示して説明する。
　図１ないし図２７は、本発明の実施の形態における半導体デバイスの製造方法を説明するための模式断面図であり、図２８Ａ，図２８Ｂ，図２９Ａおよび図２９Ｂは、本実施の形態における半導体デバイスの製造方法において使用される別基板の製造方法および形状を模式的に示す平面図および断面図である。また、図３０は、本実施の形態における半導体デバイスの製造方法において基板に単結晶半導体デバイスを貼り付けた状態を示す模式平面図である。
　図１に示すように、本実施の形態における半導体デバイスの製造方法にあっては、まず単結晶半導体基板としてのシリコン基板１を準備し、このシリコン基板１に酸素雰囲気中において熱処理を施すことによって当該シリコン基板１の主表面上にたとえば厚さ３０ｎｍ程度の熱酸化膜２を形成する。熱酸化膜２は、後述するイオン注入工程においてシリコン基板１の主表面が汚染されることを防止するものである。なお、熱酸化膜２の形成は、場合によっては行なわなくてもよい。
　次に、図２に示すように、熱酸化膜２上に部分的にレジスト膜３を形成し、レジスト膜３の開口領域に対応する部分のシリコン基板１のＮウェル形成領域にイオン注入によりＮ型不純物元素を注入する。ここで、不純物元素としては、たとえばリンを適用し、その注入エネルギを５０ＫｅＶ～１５０ＫｅＶ程度に設定するとともに、そのドーズ量を１×１０12ｃｍ-2～１×１０13ｃｍ-2程度に設定する。このとき、次工程においてＰ型不純物元素をシリコン基板１の主表面の全面にわたって注入する場合には、Ｐ型不純物元素によって打ち消される相当分を考慮して、Ｎ型不純物元素を追加したドーズ量に設定する。
　次に、図３に示すように、レジスト膜３を除去した後に、シリコン基板１の全面にわたってイオン注入によりＰ型不純物元素を注入する。ここで、不純物元素としては、たとえばボロンを適用し、その注入エネルギを１０ＫｅＶ～５０ＫｅＶ程度に設定するとともに、そのドーズ量を１×１０12ｃｍ-2～１×１０13ｃｍ-2程度に設定する。なお、ボロンに比べてリンはシリコン基板１中における熱拡散係数が小さいため、ボロンの注入前に熱処理を行なって予めリンをシリコン基板１中に適度に拡散させておいてもよい。また、Ｎウェル形成領域でのＰ型不純物元素によるＮ型不純物元素の打ち消しを避けたい場合には、Ｐ型不純物元素の注入前にＮウェル形成領域に対応する部分のシリコン基板１の主表面をレジスト膜にて覆うようにし、レジスト膜の開口領域に対応する部分のシリコン基板１のＰウェル形成領域にイオン注入によりＰ型不純物元素を注入するようにしてもよい。なお、その場合には、Ｎウェル形成領域へのＮ型不純物元素の注入時に、上述した如くのＰ型不純物元素による打ち消しを考慮する必要はない。
　次に、図４に示すように、熱酸化膜２を除去した後に、酸素雰囲気中において９００℃～１０００℃程度の熱処理を施すことによって当該シリコン基板１の主表面上にたとえば厚さ３０ｎｍ程度の熱酸化膜６を形成するとともに、当該熱処理によってＮウェル形成領域およびＰウェル形成領域に注入された不純物元素の拡散を行い、シリコン基板１の主表面から厚み方向に向けて延在するＮウェル領域７およびＰウェル領域８を形成する。
　次に、図５に示すように、ＣＶＤ法等を用いて熱酸化膜６上に窒化珪素膜９を形成した後に熱酸化膜６および窒化珪素膜９を部分的に除去することにより、これら熱酸化膜６および窒化珪素膜９のパターニングを行なう。
　次に、図６に示すように、酸素雰囲気中において９００℃～１０００℃程度の熱処理を施すことによってＬＯＣＯＳ（Local　Oxidation　of　Silicon）酸化を行い、２００ｎｍ～５００ｎｍ程度の分離膜１０を形成する。ここで形成される分離膜１０は、シリコン基板１の活性化領域を分離する素子分離膜である。なお、このＬＯＣＯＳ酸化に代えて、ＳＴＩ（Shallow　Trench　Isolation）技術を利用して素子分離膜を形成してもよい。
　次に、図７に示すように、熱酸化膜６および窒化珪素膜９を除去した後に、酸素雰囲気中において１０００℃程度の熱処理を施すことによってゲート絶縁膜としてのゲート酸化膜１１を形成する。ゲート酸化膜１１の厚みは、好適には１０ｎｍ～２０ｎｍ程度とされるが、その厚みは特に限定されるものではない。また、ゲート酸化膜１１に代えて、酸化膜以外の絶縁膜を成膜することでゲート絶縁膜を構成していもよい。なお、形成されるＭＯＳトランジスタの閾値電圧を調整するために、窒化珪素膜９を除去した後にＮＭＯＳトランジスタ形成領域および／またはＰＭＯＳトランジスタ形成領域にイオン注入によりＮ型不純物元素またはＰ型不純物元素を注入することとしてもよい。
　次に、図８に示すように、ＣＶＤ法を利用してポリシリコンを堆積させてこれを部分的に除去することでパターニングを行い、ＮＭＯＳトランジスタ形成領域およびＰＭＯＳトランジスタ形成領域に相当する部分のゲート酸化膜１１上にゲート電極１２を形成する。ゲート電極１２の厚みは、好適には３００ｎｍ程度とされるが、その厚みは特に限定されるものではない。
　次に、図９に示すように、シリコン基板１のＮＭＯＳトランジスタ形成領域にＬＤＤ（Light　Doped　Drain）領域を形成するために、ＮＭＯＳトランジスタ形成領域に対応する部分が開口するようにレジスト膜１３を形成し、ゲート電極１２をマスクとして利用してイオン注入によりＮ型不純物元素をＮＭＯＳトランジスタ形成領域に注入する。これにより、シリコン基板１のＮＭＯＳトランジスタ形成領域にＮ型低濃度不純物領域１５を形成する。ここで、不純物元素としては、たとえばリンを適用し、そのドーズ量を５×１０12ｃｍ-2～５×１０13ｃｍ-2程度に設定する。また、このとき、短チャネル効果を抑制するための斜めイオン注入（ＨＡＬＯ注入）を行なってもよい。
　次に、図１０に示すように、レジスト膜１３を除去した後に、シリコン基板１のＰＭＯＳトランジスタ形成領域にＬＤＤ領域を形成するために、ＰＭＯＳトランジスタ形成領域に対応する部分が開口するようにレジスト膜１６を形成し、ゲート電極１２をマスクとして利用してイオン注入によりＰ型不純物元素をＰＭＯＳトランジスタ形成領域に注入する。これにより、シリコン基板１のＰＭＯＳトランジスタ形成領域にＰ型低濃度不純物領域１８を形成する。ここで、不純物元素としては、たとえばボロンを適用し、そのドーズ量を５×１０12ｃｍ-2～５×１０13ｃｍ-2程度に設定する。また、このとき、短チャネル効果を抑制するための斜めイオン注入（ＨＡＬＯ注入）を行なってもよい。なお、ボロンは、シリコン基板１中における熱拡散係数が大きいため、後工程でのＰＭＯＳトランジスタ形成領域へのＰ型高濃度不純物注入により注入されたボロンの熱拡散のみでＰＭＯＳトランジスタのＰ型低濃度不純物領域１８の形成が可能である場合には、必ずしもこのようなＬＤＤ領域形成のためのＰ型不純物元素の注入を行なう必要はない。
　次に、図１１に示すように、レジスト膜１６を除去した後に、ＣＶＤ法を利用して酸化珪素膜を堆積させてこれに異方性ドライエッチングを施すことでゲート電極１２の両側壁にサイドウォール膜１９を形成する。
　次に、図１２に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト膜２０を形成し、ゲート電極１２およびサイドウォール膜１９をマスクとして利用してイオン注入によりＮ型不純物元素をＮＭＯＳトランジスタ形成領域に注入する。これにより、シリコン基板１のＮＭＯＳトランジスタ形成領域にＮ型高濃度不純物領域２２を形成する。ここで、不純物元素としては、たとえばリンを適用する。
　次に、図１３に示すように、レジスト膜２０を除去した後に、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト膜２３を形成し、ゲート電極１２およびサイドウォール膜１９をマスクとして利用してイオン注入によりＰ型不純物元素をＰＭＯＳトランジスタ形成領域に注入する。これにより、シリコン基板１のＰＭＯＳトランジスタ形成領域にＰ型高濃度不純物領域２５を形成する。ここで、不純物元素としては、たとえばボロンを適用する。その後、レジスト膜２３を除去し、活性化熱処理を行なってイオン注入した不純物元素の活性化を行なう。なお、この活性化熱処理としては、たとえば９００℃で１０分間程度の熱処理とされることが好適である。
　次に、図１４に示すように、ＣＶＤ法を利用して酸化珪素膜等の絶縁膜を堆積し、これをＣＭＰ法等を用いて平坦化することで平坦化膜２６を形成する。この平坦化膜２６は、シリコン基板１の主表面側の全面を覆うように形成される。
　次に、図１５に示すように、水素または不活性元素（たとえばヘリウムやネオン等）の少なくとも１種を含む剥離用物質をイオン注入によりシリコン基板１中に注入して剥離用物質注入層２８を形成する。注入条件としては、たとえば剥離用物質として水素を利用する場合、そのドーズ量を２×１０16ｃｍ-2～１×１０17ｃｍ-2程度に設定し、その注入エネルギを１００ＫｅＶ～２００Ｋｅｖ程度に設定する。なお、シリコン基板１に形成される剥離用物質注入層２８の位置としては、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの不純物領域よりも深い位置でかつＮウェル領域７およびＰウェル領域８が位置する部分の範囲内の深さであることが好ましい。
　以上により、単結晶半導体素子としてＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含むＣＭＯＳトランジスタを備えた単結晶半導体デバイスの製造が一旦完了する。
　次に、図１６に示すように、一旦製造が完了した単結晶半導体デバイスを別基板１００に貼り付ける。ここで、別基板１００としては、柱状に形成された支持部１０４の先端に熱酸化膜１０２が形成されたシリコン基板１０１を使用する。
　以下においては、単結晶半導体デバイスの別基板に対する貼り付け処理の説明に先立ち、図２８Ａ，図２８Ｂ，図２９Ａおよび図２９Ｂを参照して、別基板の製造方法および形状について説明する。なお、図２８Ａおよび図２９Ａは、いずれも別基板の模式平面図を示しており、図２８Ｂは、図２８Ａに示すＸＸＶＩＩＩＢ－ＸＸＶＩＩＩＢ線に沿った別基板の模式断面図、図２９Ｂは、図２９Ａに示すＸＸＩＸＢ－ＸＸＩＸＢ線に沿った別基板の模式断面図をそれぞれ示している。
　図２８Ａおよび図２８Ｂに示すように、別基板１００の製造に際しては、まずシリコン基板１０１を準備し、このシリコン基板１０１に酸素雰囲気中において熱処理を施すことによって当該シリコン基板１０１の主表面上にたとえば厚さ１００ｎｍ～３００ｎｍ程度の熱酸化膜１０２を形成する。つづいて、フォトリソグラフィ法を用いて熱酸化膜１０２を部分的に除去することにより、一辺が０．５μｍ程度の矩形状の開口部１０３を１．５μｍ程度のピッチで複数アレイ状に熱酸化膜１０２に形成する。
　次に、図２９Ａおよび図２９Ｂに示すように、シリコン基板１０１を選択的にエッチングすることのできるエッチングガス（たとえばＸｅＦ2等）を用いて、シリコン基板１０１に上述した柱状の支持部１０４が形成されるまでエッチングを行なう。これにより、シリコン基板１０１が部分的に除去されることで分離構造１０５が形成されるとともに、柱状に形成された支持部１０４の先端に熱酸化膜１０２が形成された別基板１００が形成されることになる。なお、上記においては、分離構造１０５をドライエッチングにて得ることとした場合を例示したが、ＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）等のアルカリ性溶液を用いてウェットエッチングを行なうことで上記分離構造１０５を得てもよい。また、柱状の支持部１０４の径および高さは、後に行なうＣＭＰ処理等に耐え得ることとなるように、また後に行なう別基板１００の応力による分離が可能となるように、適宜最適化することが好ましい。
　図１６に示すように、一旦製造が完了した単結晶半導体デバイスの別基板１００に対する貼り付け処理においては、単結晶半導体デバイスの平坦化膜２６と別基板１００の熱酸化膜１０２とが接合するように、単結晶半導体デバイスを別基板１００に対して貼り付ける。なお、この貼り付け処理を行なう前に、平坦化膜２６および熱酸化膜１０２の表面をアンモニア過酸化水素水溶液に浸漬するＳＣ１処理等の親水化処理を行なう。
　その後、単結晶半導体デバイスの別基板１００に対する接合強度を高めるために、２００℃～３００℃程度で約２時間の熱処理を行なう。これにより、一旦製造が完了した単結晶半導体デバイスの別基板１００に対する貼り付け処理が完了する。
　次に、図１７に示すように、単結晶半導体デバイスを４００℃～６００℃程度に加熱し、単結晶半導体デバイスのシリコン基板１に形成された剥離用物質注入層２８に沿ってシリコン基板１の一部を分離して除去することにより、シリコン基板１の薄膜化を行なう。これにより、別基板１００にシリコン基板１が薄膜化された単結晶半導体デバイスが移し採られることになる。
　次に、図１８に示すように、単結晶半導体デバイスのシリコン基板１に付着している剥離用物質注入層２８の残渣を研磨あるいはエッチング等することによって除去し、分離膜１０が露出するまでシリコン基板１を研磨あるいはエッチング等することによってさらに薄膜化する。これにより、シリコン基板１を単結晶シリコン薄膜２９とするとともに、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの完全な素子分離を行なう。
　次に、図１９に示すように、単結晶シリコン薄膜２９の表面を保護するための保護絶縁膜３０を形成する。この保護絶縁膜３０としては、たとえばＣＶＤ法を利用して成膜された酸化珪素膜が利用でき、その厚みはたとえば１００ｎｍ程度とされる。つづいて、６００℃～８００℃程度で１０秒～２時間程度の熱処理を行なうことにより、単結晶シリコン薄膜２９に含まれる水素等の剥離用物質を除去するとともに、サーマルドナや格子欠陥を取り除く。また、この熱処理においては、Ｐ型不純物の再活性化も可能となるため、ＣＭＯＳトランジスタ特性の再現性の向上と、当該ＣＭＯＳトランジスタの特性の安定化とを図ることが可能になる。なお、当該熱処理における熱処理温度は、ＣＭＯＳトランジスタの不純物プロファイルに乱れが生じないように、８５０℃以下とすることが好ましい。
　次に、図２０に示すように、ＣＭＯＳトランジスタの特性に影響を与えないために十分な配線間容量を確保するための層間絶縁膜３１を形成する。この層間絶縁膜３１としては、たとえばＣＶＤ法を利用して成膜された酸化珪素膜が利用できる。
　次に、図２１に示すように、層間絶縁膜３１および保護絶縁膜３０にコンタクトホール３２をエッチングを行なうことで穿設する。このとき、形成される個々のコンタクトホール３２は、ＮＭＯＳトランジスタのソース／ドレイン領域を構成するＮ型高濃度不純物領域２２およびＰＭＯＳトランジスタのソース／ドレイン領域を構成するＰ型高濃度不純物領域２５のそれぞれにまで到達するように形成され、より好ましくは、単結晶シリコン薄膜２９の表面よりもさらに深い位置にまで個々のコンタクトホール３２が達するようにする。このようにすれば、その後に形成されるコンタクトと単結晶シリコン薄膜２９との接続抵抗をより確実に安定的に低抵抗化させることが可能になる。なお、実際のエッチングに当たっては、まず保護絶縁膜３０と単結晶シリコン薄膜２９との選択比が高いエッチング条件の下で単結晶シリコン薄膜２９の表面を露出させ、その後に当該表面から高濃度不純物領域までの深さ方向の距離を考慮して、単結晶シリコン薄膜２９をエッチングするとよい。
　次に、図２２に示すように、少なくともコンタクトホール３２を埋め込むとともに層間絶縁膜３１の表面を覆うように金属配線膜を堆積させ、これを部分的に除去することによってパターニングを施し、これによりコンタクトを含む配線層３３およびアラインメントマーク３３Ａを形成する。このとき、バリアメタルとしてチタンおよびチタンナイトライドを堆積し、金属配線膜として低抵抗のアルミニウム－銅を堆積することが好ましい。以降の工程においては、高温での熱処理を必要としないため、金属配線膜としてアルミニウム－珪素、アルミニウム－銅、銅等を使用することも可能である。また、コンタクトホール３２の径が０．５μｍ以下である場合には、埋め込みプラグコンタクトとしてタングステンを堆積させた後に、アルミニウム等の金属配線膜を形成することとしてもよい。
　上記アラインメントマーク３３Ａは、後に行なうＴＦＴ等の形成工程において使用する位置決め用のマークであり、たとえばＣＭＯＳトランジスタが形成されていない分離膜１０の上方の層間絶縁膜３１上の所定位置に形成される。このアラインメントマーク３３Ａは、平面視した場合に概ね数百μｍ程度の外形とされるため、ＣＭＯＳトランジスタの大きさと比べてかなり大きいものであるが、便宜上、図においては、当該アラインメントマーク３３ＡとＣＭＯＳトランジスタとを同等程度の大きさとして表記している。
　次に、図２３に示すように、配線層３３およびアラインメントマーク３３Ａを覆うように、ＰＥＣＶＤ（Plasma　Enhanced　CVD）等によってＴＥＯＳ（Tetraethoxysilane）および酸素の混合ガスを用いて酸化珪素膜を堆積し、これをＣＭＰ法等によって平坦化することで平坦化膜３４を形成する。
　以上により、単結晶半導体素子としてＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含むＣＭＯＳトランジスタを備え、さらにＣＭＯＳトランジスタに接続される配線層３３およびアラインメントマーク３３Ａが設けられてなる単結晶半導体デバイスの製造が完了する。なお、上述した単結晶半導体デバイスの製造が完了した後に、当該単結晶半導体デバイスおよびこれが貼り付けられた別基板１００にダイシング加工を施すことによってこれを個片化し、複数のダイ３５（図２４参照）としてこれを分離する。
　次に、図２４に示すように、個片化されたダイ３５を基板としてのガラス基板３６に貼り付ける。ここで、ダイ３５が貼り付けられるガラス基板３６としては、平坦な主表面を有し、当該主表面に基材としてのガラスそのものが露出したものを使用する。なお、当該ガラス基板３６には、その主表面に凹部を設けることで形成されたアラインメントマークや、主表面に何らかの膜を成膜することで形成されたアラインメントマーク等は一切設けられていない。
　図３０に示すように、ガラス基板３６の主表面には、個片化された複数のダイ３５が相互に所定の距離をもってアレイ状に貼り付けられる。この貼り付け処理には、図示しない貼付装置が用いられる。たとえば、貼付装置としては、ガラス基板３６が載置されることで当該ガラス基板３６を吸着保持するステージと、当該ステージを並進２軸方向（Ｘ軸方向およびＹ軸方向）に駆動する駆動機構と、個片化されたダイ３５をステージ上に載置されたガラス基板３６の主表面上に供給する供給機構とを備えたものが使用される。そして、貼付装置は、駆動機構を駆動することでステージ上に吸着保持されたガラス基板３６をＸ軸およびＹ軸を含む平面内において一定間隔で送り、その都度、供給機構を駆動してガラス基板３６上にダイ３５を供給する。これにより、単結晶半導体デバイスを含むダイ３５は、ガラス基板３６上に当該貼付装置の機械精度に基づいて位置決めして貼り付けられることになる。なお、駆動機構としてリニアモータを使用すれば、その位置決め精度は０．１μｍとなり、高精度にダイ３５を位置決めしてガラス基板３６に貼り付けることが可能になる。また、供給機構としては、ダイ３５を吸着保持可能なコレット等が使用可能である。
　図２４に示すように、ダイ３５のガラス基板３６に対する貼り付け処理においては、単結晶半導体デバイスの平坦化膜３４とガラス基板３６の主表面とが接合するように、単結晶半導体デバイスをガラス基板３６に対して貼り付ける。このとき、単結晶半導体デバイスに設けられたアラインメントマーク３３Ａがガラス基板３６上において読み取り可能となるように貼り付ける。なお、この貼り付け処理を行なう前に、平坦化膜３４およびガラス基板３６の表面をアンモニア過酸化水素水溶液に浸漬するＳＣ１処理等の親水化処理を行なう。
　ダイ３５をガラス基板３６に良好な接合力にて接合するためには、平坦化膜３４およびガラス基板３６の平均表面粗さＲａを０．３ｎｍ以下（より好ましくは０．２ｎｍ以下）とすることが好ましい。ここで、ダイ３５およびガラス基板３６は、ファンデルワールス力および水素結合力によって接合されることになるが、当該接合力を高めるために、４００℃～６００℃程度の熱処理を行なうことにより、脱水反応（すなわち、－Ｓｉ－ＯＨ　＋　－Ｓｉ－ＯＨ　→　－Ｓｉ－Ｏ－Ｓｉ－　＋　Ｈ2Ｏ）を生じさせて原子同士の強固な結合に変化させる。ただし、配線層３３を低抵抗の金属材料にて製作している場合には、より低い温度での熱処理とすることが好ましい。以上により、単結晶半導体デバイスを含むダイ３５のガラス基板３６に対する貼り付け処理が完了する。
　次に、図２５に示すように、ダイ３５の別基板１００に捻り、横滑り、引き剥がし等の外力を加えることにより、別基板１００の支持部１０４および熱酸化膜１０２付近に応力を加えて劈開を生じさせ、別基板１００の主としてシリコン基板１０１を単結晶半導体デバイスから分離して除去する。これにより、ガラス基板３６に薄膜化された単結晶半導体デバイスが移し採られることになる。
　次に、図２６に示すように、単結晶半導体デバイスの付着している別基板１００の残渣（すなわち熱酸化膜１０２および支持部１０４の一部）をエッチング等することによって除去し、ガラス基板３６上の所定位置に回路要素としての構造体であるＴＦＴを形成する。具体的には、ガラス基板３６上に、下地絶縁膜３７、ポリシリコンあるいはアモルファスシリコン等の薄膜半導体層３８、ゲート絶縁膜３９、ゲート電極４０および層間絶縁膜４１を順次パターニングしつつ堆積することにより、ガラス基板３６上にＴＦＴを形成する。
　ここで、ＴＦＴの形成に際しては、単結晶半導体デバイスの内部に設けられたアラインメントマーク３３Ａに基づいてＴＦＴをガラス基板３６上の所定位置に位置決めして形成する。より具体的には、上述したＴＦＴを構成する各種膜のパターニングの際に、単結晶半導体デバイスの内部に設けられたアラインメントマーク３３Ａを基準にパターニング用のマスクの位置決めを行なうことにより、ＴＦＴがガラス基板３６上の所定位置に高精度に位置決めして形成されることになる。これにより、回路要素としての単結晶半導体デバイスとＴＦＴとの相対的な位置精度が確保されることになり、その後に行なわれる配線工程においてこれらの電気的な接続が確実に行なえるようになる。
　また、単結晶半導体デバイスに設けられたアラインメントマーク３３Ａ上には、層間絶縁膜３１、保護絶縁膜３０、分離膜１０および平坦化膜２６等の薄い絶縁膜が存在しているのみであるため、上述したＴＦＴの形成の際にガラス基板３６の主表面側（すなわち半導体デバイスが貼り付けられる側）から当該薄い絶縁膜を透過してアラインメントマーク３３Ａを読み取ることが可能である。したがって、ガラス基板３６の裏面側から赤外光等の透過性の高い光を使用してアラインメントマーク３３Ａを読み取る必要もなく、そのためガラス基板３６の厚み等の影響を受けることがなく、また短波長の光を使用できることから、高精度の位置決めを行なうことが可能である。
　なお、ガラス基板３６上における各種膜のパターニング精度は概ね１μｍ～３μｍ程度であり、上述した貼付装置を用いた場合の単結晶半導体デバイスの貼り付け位置精度が前述のとおり概ね０．１μｍであることに鑑み、当該貼り付け位置精度は上述したパターニング精度よりも十分に小さく、そのためガラス基板３６上におけるＴＦＴのアラインメントを十分に高精度に行なうことができる。
　次に、図２７に示すように、ガラス基板３６上に位置する単結晶半導体デバイスおよびＴＦＴを覆うように、ＰＥＣＶＤ等によってＴＥＯＳおよび酸素の混合ガスを用いて酸化珪素膜を堆積し、これをＣＭＰ法等によって平坦化することで平坦化膜４２を形成する。その後、当該平坦化膜４２、単結晶半導体デバイスの平坦化膜２６等およびＴＦＴの層間絶縁膜４１等にコンタクトホールをエッチングを行なうことで穿設し、形成したコンタクトホールを埋め込むとともに平坦化膜４２の表面を覆うようにアルミニウム等からなる金属配線膜を堆積させ、これを部分的に除去することによってパターニングを施し、これによりコンタクトを含む配線層４３を形成する。以上により、単結晶半導体デバイスとＴＦＴとが配線層４３によって電気的に接続されてガラス基板３６上に集積回路が形成されることになり、半導体デバイスの製造が完了する。
　以上において説明した本実施の形態における半導体デバイスの製造方法の特徴的な構成を要約すると、以下のとおりである。すなわち、本実施の形態における半導体デバイスの製造方法は、回路要素としての単結晶半導体デバイスを形成する工程（図１ないし図２３等参照）と、基板としてのガラス基板３６上の所定位置に上記単結晶半導体デバイスを貼り付ける工程（図２４、図２５および図３０等参照）と、上記単結晶半導体デバイスが貼り付けられた上記ガラス基板３６上の所定位置に上記単結晶半導体デバイスとは異なる回路要素としての構造体であるＴＦＴを形成する工程（図２６等参照）と、回路要素としての上記単結晶半導体デバイスおよび上記ＴＦＴを電気的に接続することで集積回路を形成する工程（図２７等参照）とを備えたものであって、上記単結晶半導体デバイスを形成する工程（図１ないし図２３等参照）において、上記単結晶半導体デバイスにアラインメントマーク３３Ａを設ける（特に図２２参照）とともに、上記単結晶半導体デバイスを貼り付ける工程（図２４、図２５および図３０等参照）において、上記単結晶半導体デバイスを上記ガラス基板３６に対して貼り付ける貼付装置の機械精度に基づいて上記単結晶半導体デバイスを上記基板上に位置決めして貼り付け（特に図３０参照）、さらに上記ＴＦＴを形成する工程（図２６等参照）において、上記単結晶半導体デバイスに設けられた上記アラインメントマーク３３Ａに基づいて上記ＴＦＴを上記ガラス基板３６上に位置決めして形成する（特に図２６参照）ことを特徴としている。
　上述した如くの本実施の形態における半導体デバイスの製造方法を採用することにより、単結晶半導体デバイスが高精度に位置決めされてガラス基板３６上に貼り付けられるとともに、当該ガラス基板３６上に貼り付けられた単結晶半導体デバイスに対して高精度に位置決めされてガラス基板３６上にＴＦＴが形成されることになる。そのため、これら単結晶半導体デバイスおよびＴＦＴの電気的な接続が確実に行なえることになり、歩留まりを飛躍的に向上させることができる。また、上述した如くの本実施の形態における半導体デバイスの製造方法を採用することにより、ガラス基板３６の主表面にアラインメントマークとしての凹部を設けたり、ガラス基板３６の主表面上にアラインメントマークとしての膜を形成したりする必要もないため、追加のフォトリソグラフィ工程やエッチング加工工程を必要とせず、製造工程が複雑化することもなければ製造コストが増大する問題も生じない。
　したがって、本実施の形態における半導体デバイスの製造方法を採用して当該半導体デバイスを製造することにより、ガラス基板３６上に貼り付けられた回路要素としての単結晶半導体デバイスと当該ガラス基板３６上に形成された回路要素としてのＴＦＴとが電気的に接続されることで集積回路が形成されてなる半導体デバイスを簡便かつ安価に製造することができる。その結果、高性能のアクティブマトリクス型の半導体デバイスを簡便かつ安価に製造することが可能になる。
　なお、上述した本実施の形態においては、単結晶半導体素子としてＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含むＣＭＯＳトランジスタを備えた単結晶半導体デバイスを製造した場合を例示して説明を行なったが、単結晶半導体デバイスに形成される単結晶半導体素子としは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのいずれか一方であってもよく、またダイオードやサイリスタバイポーラトランジスタ等の他の半導体素子であってもよい。
　また、上述した本実施の形態においては、単結晶半導体デバイスに形成されるアラインメントマークとして、配線層を形成する際に成膜される金属膜を利用してこれを構成した場合を例示して説明を行なったが、この他にもシリコンやポリシリコン、アモルファスシリコン、アルミニウム、モリブデン、タングステン、チタン、チタンナイトライド、銅、銀、金およびタンタルといった材料を含む膜にてこれを構成することとしてもい。いずれの場合にも、単結晶半導体デバイスに形成される単結晶半導体素子の形成のために成膜される膜の一部を利用してアラインメントマークを形成すれば、追加のフォトリソグラフィ工程やエッチング加工工程を必要とせず、簡便かつ安価にアラインメントマークを形成することができる。
　また、上述した本実施の形態においては、単結晶半導体デバイスを形成する際の基材としてシリコン基板を利用した場合を例示して説明を行なったが、当該基材としては、単結晶シリコン半導体、ＩＶ族半導体、ＩＩ－ＶＩ族化合物半導体、ＩＩＩ－Ｖ族化合物半導体、ＩＶ－ＩＶ族化合物半導体、およびこれらの同属元素を含む混晶体、ならびに酸化物半導体の少なくとも一つを含む単結晶半導体基板を利用することが可能である。
　また、上述した本実施の形態においては、単結晶半導体デバイスが貼り付けられる基板として、ガラス基板を利用した場合を例示して説明を行なったが、この他にもプラスチッキ基板等の絶縁性の基板や、酸化珪素膜または／および窒化珪素膜等で被覆したステンレス等の金属基板等、種々のものが利用可能である。特に、有機エレクトロルミネセンス表示装置に使用されるアクティブマトリクス型の半導体デバイスを製作する場合には、基板が透明性を有している必要がないため、耐衝撃性に優れた絶縁被覆金属板を使用することが好ましい。なお、基板としてプラスチック基板を使用した場合には、単結晶半導体デバイスとプラスチック基板とを接着剤等によって貼り合わせることとしてもよい。
　また、上述した本実施の形態においては、基板上に形成される構造体をボトムゲート構造のＴＦＴとした場合を例示して説明を行なったが、基板上に形成される構造体としては、他の構造のＴＦＴやＴＦＴ以外の素子であってもよい。
　さらに、上述した本実施の形態においては、液晶表示装置や有機エレクトロルミネセンス表示装置等に好適に利用されるアクティブマトリクス型の半導体デバイスに本発明を適用した場合を例示して説明を行なったが、これ以外の半導体デバイスに本発明を適用することも当然に可能である。
　このように、今回開示した上記一実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は請求の範囲によって画定され、また請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
　１　シリコン基板、２　熱酸化膜、３　レジスト膜、６　熱酸化膜、７　Ｎウェル領域、８　Ｐウェル領域、９　窒化珪素膜、１０　分離膜、１１　ゲート酸化膜、１２　ゲート電極、１３　レジスト膜、１５　Ｎ型低濃度不純物領域、１６　レジスト膜、１８　Ｐ型低濃度不純物領域、１９　サイドウォール膜、２０　レジスト膜、２２　Ｎ型高濃度不純物領域、２３　レジスト膜、２５　Ｐ型高濃度不純物領域、２６　平坦化膜、２８　剥離用物質注入層、２９　単結晶シリコン薄膜、３０　保護絶縁膜、３１　層間絶縁膜、３２　コンタクトホール、３３　配線層、３３Ａ　アラインメントマーク、３４　平坦化膜、３５　ダイ、３６　ガラス基板、３７　下地絶縁膜、３８　薄膜半導体層、３９　ゲート絶縁膜、４０　ゲート電極、４１　層間絶縁膜、４２　平坦化膜、４３　配線層、１００　別基板、１０１　シリコン基板、１０２　熱酸化膜、１０３　開口部、１０４　支持部、１０５　分離構造。

Claims (10)

  1. 　回路要素としての単結晶半導体デバイスを形成する工程と、
    　基板（３６）上の所定位置に前記単結晶半導体デバイスを貼り付ける工程と、
    　前記単結晶半導体デバイスが貼り付けられた前記基板（３６）上の所定位置に前記単結晶半導体デバイスとは異なる回路要素としての構造体を形成する工程と、
    　回路要素としての前記単結晶半導体デバイスおよび前記構造体を電気的に接続することで集積回路を形成する工程と、
    を備えた半導体デバイスの製造方法であって、
    　前記単結晶半導体デバイスを形成する工程において、前記単結晶半導体デバイスにアラインメントマーク（３３Ａ）を設けるとともに、前記単結晶半導体デバイスを貼り付ける工程において、前記単結晶半導体デバイスを前記基板（３６）に対して貼り付ける貼付装置の機械精度に基づいて前記単結晶半導体デバイスを前記基板（３６）上に位置決めして貼り付け、さらに前記構造体を形成する工程において、前記単結晶半導体デバイスに設けられた前記アラインメントマーク（３３Ａ）に基づいて前記構造体を前記基板（３６）上に位置決めして形成することを特徴とする、半導体デバイスの製造方法。
  2. 　前記単結晶半導体デバイスを形成する工程が、
    　単結晶半導体基板（１０１）の一方の主面に単結晶半導体素子を形成する工程と、
    　前記単結晶半導体基板（１０１）の他方の主面から厚み方向に沿って前記単結晶半導体基板（１０１）の一部を除去することで前記単結晶半導体基板（１０１）を薄膜化する工程と、
    　前記単結晶半導体基板（１０１）を薄膜化することで露出した露出面側の所定位置に前記アラインメントマーク（３３Ａ）を形成する工程と、
    　前記単結晶半導体基板（１０１）の前記露出面側に前記アラインメントマーク（３３Ａ）を覆うように貼り付け用の平坦化膜（３４）を形成する工程と、
    を含んでいることを特徴とする、請求の範囲第１項に記載の半導体デバイスの製造方法。
  3. 　前記単結晶半導体デバイスに前記単結晶半導体素子を形成するために成膜される膜の一部にて前記アラインメントマーク（３３Ａ）を形成することを特徴とする、請求の範囲第２項に記載の半導体デバイスの製造方法。
  4. 　前記アラインメントマーク（３３Ａ）を構成する前記膜が、シリコン、ポリシリコン、アモルファスシリコン、アルミニウム、モリブデン、タングステン、チタン、チタンナイトライド、銅、銀、金およびタンタルからなる群から選択された少なくとも一つを材料として含むことを特徴とする、請求の範囲第３項に記載の半導体デバイスの製造方法。
  5. 　前記単結晶半導体デバイスに含まれる半導体が、単結晶シリコン半導体、ＩＶ族半導体、ＩＩ－ＶＩ族化合物半導体、ＩＩＩ－Ｖ族化合物半導体、ＩＶ－ＩＶ族化合物半導体、およびこれらの同属元素を含む混晶体、ならびに酸化物半導体からなる群から選択された少なくとも一つを含むことを特徴とする、請求の範囲第１項から第４項のいずれかに記載の半導体デバイスの製造方法。
  6. 　前記基板（３６）が、ガラス基板であることを特徴とする、請求の範囲第１項から第５項のいずれかに記載の半導体デバイスの製造方法。
  7. 　前記構造体が、ＴＦＴであることを特徴とする、請求の範囲第１項から第６項のいずれかに記載の半導体デバイスの製造方法。
  8. 　前記単結晶半導体デバイスが、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのいずれかを含んでいることを特徴とする、請求の範囲第１項から第７項のいずれかに記載の半導体デバイスの製造方法。
  9. 　前記単結晶半導体デバイスが、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含んでいることを特徴とする、請求の範囲第１項から第７項のいずれかに記載の半導体デバイスの製造方法。
  10. 　請求の範囲第１項から第９項のいずれかに記載の半導体デバイスの製造方法に従って製造されたことを特徴とする、半導体デバイス。
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