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WO2009150695A1 - 試験装置 - Google Patents

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Publication number
WO2009150695A1
WO2009150695A1 PCT/JP2008/001471 JP2008001471W WO2009150695A1 WO 2009150695 A1 WO2009150695 A1 WO 2009150695A1 JP 2008001471 W JP2008001471 W JP 2008001471W WO 2009150695 A1 WO2009150695 A1 WO 2009150695A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
circuit
strobe signal
clock
channel
Prior art date
Application number
PCT/JP2008/001471
Other languages
English (en)
French (fr)
Inventor
根岸利幸
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to CN2008801296551A priority Critical patent/CN102057287B/zh
Priority to US12/598,736 priority patent/US8111082B2/en
Priority to PCT/JP2008/001471 priority patent/WO2009150695A1/ja
Priority to JP2010516661A priority patent/JP5124019B2/ja
Priority to DE112008001358T priority patent/DE112008001358T5/de
Publication of WO2009150695A1 publication Critical patent/WO2009150695A1/ja

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Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators

Definitions

  • the present invention relates to a test apparatus.
  • Serial data transmission is used to send and receive data between semiconductor circuits via few data transmission lines.
  • a CDR (Clock and Data Recovery) system or a source synchronous system is used as serial data transmission.
  • CDR Chip and Data Recovery
  • 8B10B encoding, 4B5B encoding, or the like is used so that serial data is encoded so as not to continuously take the same value for a predetermined period or longer, and a clock signal for synchronization is embedded in the serial data. .
  • a CDR circuit When testing a semiconductor circuit that outputs serial data as a device under test (Device Under Test: DUT), a CDR circuit is provided at the input stage of a semiconductor test apparatus (also simply referred to as a test apparatus).
  • the CDR circuit extracts a reference clock signal from serial data, generates a strobe signal based on the clock signal, and latches each bit data of the serial data.
  • the test apparatus compares the reproduced data with an expected value that the data should take, and determines whether the DUT is good or bad.
  • Patent Documents 1 and 2 disclose related technologies.
  • Patent Document 2 discloses a CDR circuit using a PLL (Phase Locked Loop) circuit.
  • PLL Phase Locked Loop
  • the oscillation frequency of the voltage controlled oscillator is controlled by feedback so that the phase of the clock signal associated with the serial data matches the phase of the strobe signal generated based on the phase.
  • the phase of the strobe signal can be adjusted following the jitter of the serial data.
  • a margin test for testing a timing margin and an amplitude margin is performed. That is, when the serial data from the DUT is latched (taken), the phase of the strobe signal reproduced by the CDR is shifted stepwise at a predetermined interval, and a pass or fail is determined for each phase. Alternatively, when the serial data from the DUT is latched (taken), the threshold voltage for determining the level of serial data 1 and 0 is changed at a plurality of levels, and pass or fail is determined for each level.
  • a Shmoo plot in which a pass and a fail are plotted can be created for each matrix combination of parameters.
  • a predetermined pattern is embedded in the head portion (header) of the serial data, and the predetermined pattern is detected on the test apparatus side.
  • a function (hunt function) for acquiring data output timing is used.
  • the test apparatus acquires the start position of the serial data by the hunt function and then starts comparing the serial data with the expected value pattern after a predetermined cycle (see Patent Document 3).
  • the present invention has been made in view of such problems, and a comprehensive object thereof is to provide a test apparatus capable of executing various tests while executing a hunt process.
  • An aspect of the present invention relates to a test apparatus that tests output data of a plurality of channels output from a device under test.
  • the test apparatus is configured as a pair of two adjacent channels. Each pair includes a first channel and a second channel.
  • One first channel includes a first timing comparator that determines the level of the first output data input from the device under test to the first channel at a timing according to the first strobe signal, and the first output data.
  • a first clock envelope extraction unit that extracts a clock envelope, a first clock recovery circuit that reproduces a first strobe signal with reference to the clock envelope extracted by the first clock envelope extraction unit, and a first timing comparator
  • a first main latch circuit that latches the output at a timing according to the first strobe signal, and a first sub-latch circuit that latches the clock envelope extracted by the first clock envelope extraction unit at a timing according to the first strobe signal
  • a first main latch circuit The output of the first main latch circuit is triggered by the first hunt circuit that compares the output with a predetermined header pattern and when the match between the output of the first main latch circuit and the header pattern is detected by the first hunt circuit.
  • a first expected value comparison unit for comparing with a predetermined expected value pattern.
  • the other second channel includes a second timing comparator for determining the level of the second output data input from the device under test to the second channel at a timing specified by the second strobe signal, and the second output data.
  • a second clock envelope extracting unit for extracting a clock envelope, a second clock recovery circuit for reproducing a second strobe signal on the basis of the clock envelope extracted by the second clock envelope extracting unit, and a first strobe signal
  • a first delay circuit that provides a variable phase shift to the first selector, a first selector that receives and outputs the output of the second timing comparator and the output of the first sub-latch circuit, and the output of the first delay circuit;
  • Receiving a second strobe signal, a second selector for selecting one, and a first selector A second main latch circuit that latches the output of the data at a timing according to the output signal of the second selector, a second hunt circuit that compares the output of the second main latch circuit with a predetermined header pattern, and a second hunt circuit And
  • the first selector outputs the second timing comparator output, the second selector selects the second strobe signal, the first selector outputs the first sub-latch circuit output, and the second selector outputs the second selector.
  • the second mode for selecting the output of the first delay circuit can be switched. In the first mode, independent tests can be performed for each of the first channel and the second channel. In the second mode, the timing margin test can be performed on the first output data without affecting the hunt function by changing the phase shift amount of the first delay circuit.
  • the second channel may further include a second sub-latch circuit that latches the clock envelope extracted by the second clock envelope extraction unit at a timing according to the second strobe signal.
  • the first channel receives a second delay circuit that gives a variable phase shift to the second strobe signal, and an output of the first timing comparator and an output of the second sub-latch circuit, and selects and outputs one of them.
  • a fourth selector that receives the output of the second delay circuit and the first strobe signal and selects one of them.
  • the first main latch circuit may be configured to latch the output of the third selector at a timing according to the output signal of the fourth selector.
  • the first channel and the second channel may be configured symmetrically.
  • the timing test can be performed without affecting the hunt function.
  • FIG. 1 is a block diagram showing a configuration of a test apparatus 100 according to the embodiment.
  • the test apparatus 100 writes data to the DUT 200, and then reads the written data itself or data obtained as a result of signal processing by the DUT 200, and determines whether the data matches the expected value.
  • the DUT 200 is a memory
  • the type of the DUT is not limited thereto.
  • the test apparatus 100 includes a plurality of channels CH, and for each channel CH, a timing generator 102, a pattern generator 104, a waveform shaper 106, a write driver 108, an input processing unit 110, an expected value comparison unit 112, a fail memory 114, A pass / fail judgment unit 116 and a hunt circuit 118 are provided.
  • the plurality of channels CH are configured as a pair of two adjacent channels. In FIG. 1, the first channel CH1 and the second channel CH2 are shown as representatives. Since each channel has the same configuration, the first channel CH1 will be described below.
  • the pattern generator 104 generates a timing set signal (hereinafter referred to as “TS signal”) and supplies it to the timing generator 102.
  • the timing generator 102 generates a periodic clock CKp and a delay clock CKd based on the timing data specified by the TS signal, supplies the periodic clock CKp to the pattern generator 104, and supplies the delayed clock CKd to the waveform shaper 106.
  • the pattern generator 104 generates an address ADRS indicating each of a plurality of storage areas (referred to as blocks) of the DUT 200 and a plurality of test pattern data Dt to be written in each of the plurality of blocks, and sends them to the waveform shaper 106. Supply.
  • the waveform shaper 106 generates a test pattern signal St corresponding to the test pattern data Dt generated by the pattern generator 104 based on the delay clock CKd supplied from the timing generator 102.
  • the write driver 108 receives the address ADRS and the test pattern signal St output from the waveform shaper 106 and supplies them to the DUT 200.
  • the pattern generator 104 generates in advance expected value data EXP that is data that the DUT 200 should output in accordance with the address ADRS and the test pattern signal St, and supplies the expected value data EXP to the expected value comparison unit 112.
  • the input processing unit 110_1 receives the output data Do corresponding to the address ADRS from the DUT 200, determines the level thereof, and outputs it to the expected value comparison unit 112_1.
  • the output data Do_1 input to the test apparatus 100 is affected by the inside of the DUT 200 or the transmission path, and has jitter.
  • the input processing unit 110_1 has a function of generating a strobe signal that follows the jitter. As will be described in detail later, the input processing unit 110_1 extracts an edge (clock envelope) embedded in the serial-format output data Do by a CDR (clock data recovery) method, and a clock envelope (hereinafter referred to as a clock envelope signal). ) To reproduce the strobe signal.
  • the input processing unit 110_1 latches the output data Do1 at a timing according to the reproduced strobe signal and outputs it as digital comparison data DC1.
  • the expected value comparison unit 112_1 compares the digital comparison data DC1 with the expected value data EXP supplied from the pattern generator 104, and determines the fail data Df when the digital comparison data DC1 and the expected value data EXP do not match. Output.
  • the fail memory 114 sequentially stores the fail data Df output from the expected value comparison unit 112 in association with the address ADRS generated by the pattern generator 104.
  • the pass / fail judgment unit 116 judges pass / fail of the DUT 200 based on the pass and fail information for each bit stored in the fail memory 114, or specifies a defective part.
  • a predetermined header pattern is embedded before a predetermined cycle before the data to be compared with the expected value.
  • the hunt circuit 118_1 compares the digital comparison data DC1 with a predetermined header pattern, and generates a hunt signal H1 indicating the timing at which the digital comparison data DC1 matches the header pattern.
  • the hunt signal H1 is input to the logic comparison unit 112_1 through the selector 122_1.
  • the logical comparison unit 112_1 starts a comparison process between the expected value pattern EXP and the first digital comparison data DC1 based on the timing indicated by the hunt signal H1. This function is called a hunt function. As necessary, the logical comparison unit 112_1 shifts the cycle of the expected value pattern EXP to match the corresponding cycle of the first digital comparison data DC1.
  • the input processing unit 110_1 is configured to be able to adjust the phase of the strobe signal in accordance with the control signal CNT1 from the control unit 120_1. Normally, the position of the strobe signal is set near the edge of the serial data latched by the strobe signal and the center of the edge in consideration of the setup time and hold time.
  • the position of the strobe signal is shifted back and forth from the vicinity of the center, the digital comparison data DC1 is generated for each position of the strobe signal, and the quality of the DUT 200 is determined. With this function, a timing margin test can be performed.
  • the test apparatus 100 is configured to execute a hunt process in one of two adjacent channels and to execute a timing margin test in the other.
  • the first channel CH1 and the second channel CH2 are similarly configured, and the second hunt signal H2 is generated by the hunt circuit 118_2 on the second channel CH2 side.
  • the second hunt signal H2 is input to the logic comparison unit 112_1 through the selector 122_1.
  • the logical comparison unit 112_1 starts the comparison process based on the timing indicated by either the first hunt signal H1 or the second hunt signal H2 selected according to the mode select signal MODE2.
  • the hunt circuit 118_1 of the first channel CH1 outputs a hunt signal H1 to the second channel CH2. Also on the second channel CH2 side, a logic comparison unit 112_2 and a selector 122_2 are provided so as to be symmetric with respect to the first channel CH1.
  • FIG. 2 is a block diagram showing a detailed configuration of the input processing unit 110 of the test apparatus of FIG.
  • the input processing unit 110 for each channel in FIG. 1 is configured as a pair of two adjacent channels.
  • Input processing units 110_1 and 110_2 related to two adjacent channels include a first comparator chip 10_1, a second comparator chip 10_2, and a front end chip 20. In the present embodiment, these are divided into separate semiconductor chips, but in another aspect, some of them may be integrated.
  • the first channel input processor 110_1 includes a first timing comparator TCP1, a first clock envelope extractor CEin1, a first main latch ML1, a first sub-latch SL1, a first clock recovery circuit CR1, a third selector SEL3, and a fourth selector. SEL4 and second delay circuit DLY2 are included.
  • the second channel input processor 110_2 includes a second timing comparator TCP2, a second clock envelope extractor CEin2, a second main latch ML2, a second sub-latch SL2, a second clock recovery circuit CR2, a first selector SEL1, 2 selector SEL2 and first delay circuit DLY1. That is, the input processing units 110_1 and 110_2 of two adjacent channels are configured symmetrically with each other.
  • the first timing comparator TCP1 determines the level of the first output data Do1 input from the DUT 200 to the first channel at a timing according to the first strobe signal STRB1.
  • the first output data Do1 from the DUT 200 is encoded in the 8B10B format or the 4B5B format so that it does not take the same value continuously for a predetermined period or longer, in other words, has an edge every certain time.
  • a first clock envelope extraction unit (also referred to as a change point detection circuit) CEin1 extracts an edge embedded in the first output data Do1 as a clock envelope signal CE1. For example, when serial data is encoded in the 8B10B format, the first clock envelope extraction unit CEin1 extracts an embedded clock envelope signal based on an edge appearing in the first output data Do1. Since the first clock envelope extraction unit CEin1 may use a known technique, a detailed description thereof will be omitted.
  • the first clock recovery circuit CR1 reproduces (recovers) the first strobe signal STRB1 using the clock envelope signal CE1 extracted by the first clock envelope extraction unit CEin1 as a reference.
  • the first clock recovery circuit CR1 includes a first PLL 12, a first phase comparator PC1, and a third delay circuit DLY3.
  • the third delay circuit DLY3 gives a delay to the first strobe signal STRB1.
  • the first phase comparator PC1 compares the delayed first strobe signal STRB1 with the phase (timing) of the edge of the clock envelope signal CE1.
  • the first PLL 12 adjusts the edge timing of the first strobe signal STRB1 according to the result of the phase comparison by the first phase comparator PC1.
  • the first clock recovery circuit CR1 generates a strobe signal STRB1 following the jitter and supplies the strobe signal STRB1 to the first timing comparator TCP1.
  • the first clock recovery circuit CR1 is not limited to a configuration using a PLL, and may be configured in another format such as a delay locked loop (DLL).
  • DLL delay locked loop
  • the first main latch ML1 latches the output S1 of the first timing comparator TCP1 at a timing according to the first strobe signal STRB1.
  • the latched data is output as digital comparison data DC1 to the subsequent logical comparison unit 112 and the hunt circuit 118.
  • the first clock envelope extraction unit CEin1 is input to the data input terminal of the first sub-latch SL1.
  • the clock terminal receives the first strobe signal STRB1 'delayed by the third delay circuit DLY3 and further inverted by the first inverter INV1. That is, the first sub-latch SL1 latches the clock envelope signal CE1 at a timing according to the first strobe signal STRB1.
  • the latched data S3 is output to the second channel input processing unit 110_2 together with the first strobe signal STRB1 '.
  • the above is the configuration of the first channel.
  • the second channel will be described. Since each component of the second channel has the same function and configuration as the corresponding component of the first channel, duplicate description is omitted.
  • the strobe signal STRB1 'and the data S3 generated in the first channel input processing unit 110_1 are input to the second channel input processing unit 110_2.
  • the second timing comparator TCP2 determines the level of the second output data Do2 input from the DUT 200 to the second channel at the timing specified by the second strobe signal STRB2.
  • the second clock envelope extraction unit CEin2 extracts the clock envelope signal CE2 from the second output data Do2.
  • the second clock recovery circuit CR2 reproduces the second strobe signal STRB2 with reference to the clock envelope signal CE2 extracted by the second clock envelope extraction unit CEin2.
  • the first delay circuit DLY1 receives the first strobe signal STRB1 'generated in the first channel, and gives a variable delay (phase shift) according to the control signal CNT output from the control unit 120 of FIG.
  • the first selector SEL1 receives the output S2 of the second timing comparator TCP2 and the output S3 of the first sub-latch circuit SL1, and selects either one according to the mode select signal MODE2 output from the control unit 120 in FIG. Output. Specifically, the first selector SEL1 selects the signal S2 when the mode select signal MODE2 is 0, and selects the signal S3 when it is 1.
  • the second selector SEL2 receives the output of the first delay circuit DLY1 and the second strobe signal STRB2, and selects and outputs either one according to the mode select signal MODE2. Specifically, the second selector SEL2 selects the second strobe signal STRB2 when the mode select signal MODE2 is 0, and selects the first strobe signal STRB1 'delayed by the first delay circuit DLY1 when it is 1.
  • the second main latch ML2 latches the output of the first selector SEL1 at a timing according to the output signal of the second selector SEL2.
  • the latched data is output as digital comparison data DC2 to the subsequent logical comparison unit 112 and the hunt circuit 118.
  • the above is the basic configuration of the input processing unit 110. Next, operations of the input processing units 110_1 and 110_2 will be described. Subsequently, the third selector SEL3 and the fourth selector SEL4 on the first channel side are ignored.
  • the first channel input processing unit 110_1 generates a strobe signal STRB1 synchronized with the first output data Do1 and generates the first digital comparison data DC1 regardless of the operation state of the second channel.
  • the first channel hunt circuit 118_1 compares the first digital comparison data DC1 with the header pattern to generate a hunt signal H1.
  • the logical comparison unit 112_1 for the first channel compares the first digital comparison data DC1 with the expected value pattern EXP based on the timing indicated by the hunt signal H1, and performs pass / fail determination on the output data Do1 for the first channel.
  • the input processor 110_2 for the second channel operates in either the independent mode or the margin test mode according to the value of the mode select signal MODE2.
  • the second channel input processing unit 110_2 When the mode select signal MODE2 is 0, the second channel input processing unit 110_2 is set to the independent mode. In the independent mode, the input processing unit 110_2 for the second channel performs the same processing as the input processing unit 110_1 for the second output data Do2 independently of the first channel. Specifically, the selector 122_2 selects the hunt signal H2 generated by the second hunt circuit 118_2 and outputs it to the logic comparison unit 112_2. The logical comparison unit 112_2 compares the second digital comparison data DC2 with the expected value pattern EXP.
  • the input processing unit 110_2 is set to the margin test mode.
  • the second main latch ML2 latches the output signal S3 of the first sub-latch circuit SL1 at the timing of the first strobe signal STRB1 'given a variable delay by the first delay circuit DLY1.
  • the latched second digital comparison data DC2 is input to the subsequent logical comparison unit 112_2.
  • the selector 122_2 selects the hunt signal H1 instead of the hunt signal H2, and supplies it to the logic comparison unit 112_2.
  • the logical comparison unit 112_2 starts the comparison process between the second digital comparison data DC2 and the expected value pattern EXP based on the hunt signal H1.
  • the output data Do1 of the first channel CH1 can be hunted by the hunt circuit 118_1 on the first channel CH1 side.
  • the timing of the strobe signal with respect to the output data Do1 can be changed, and the logical comparison unit 112_2 on the second channel side is used. Therefore, it can be judged whether it is good or bad.
  • FIG. 3 is a block diagram showing a configuration of a test apparatus 300 according to the comparative technique.
  • the first output data Do1 on the first channel CH1 side is supplied to the second channel CH2 side.
  • the first timing comparator TCP1, the first clock envelope extraction unit CEin1, the second timing comparator TCP2, and the second clock envelope extraction unit CEin2 in FIG. 3 correspond to those in FIG. In FIG. 3, selectors 34 and 36 are provided in front of the second timing comparator TCP2 and the second clock envelope extraction unit CEin2, respectively.
  • the selectors 34 and 36 select the second output data Do2 in the independent mode, and select the first output data Do1 in the margin test mode.
  • the first output data Do1 is supplied to both the first channel and the second channel, and the strobe signals STRB1 and STRB2 are generated based on the first output data Do1.
  • the first digital comparison data DC1 and the second digital comparison data DC2 are generated.
  • the delay amount of the third delay circuit DLY3 in the first clock recovery circuit CR1 is fixed (for example, 0), and the delay amount of the fourth delay circuit DLY4 in the second clock recovery circuit CR2 is set to, for example, a data cycle.
  • the timing of the second strobe signal STRB2 can be changed independently of the first strobe signal STRB1.
  • a timing margin test can be performed by generating the first hunt signal H1 by the hunt circuit 118_1 on the first channel CH1 side and supplying the first hunt signal H1 to the logical comparison unit 112_2 on the second channel CH2 side.
  • the PLL circuit of the first clock recovery circuit CR1 generates the strobe signal STRB1 so that the edge of the strobe signal STRB1 coincides with the edge of the clock envelope signal CE1.
  • the edge of the second clock recovery circuit CR2 generates the strobe signal STRB2 so that the edge of the strobe signal STRB2 coincides with the edge of the clock envelope signal CE2. Since the clock envelope signals CE1 and CE2 are the same signal, ideally, the strobe signal STRB1 and the strobe signal STRB2 are adjusted in timing with reference to the same edge of the clock envelope signals CE1 and CE2.
  • FIG. 4 is a time chart showing the operation of the test apparatus 300 according to the comparison technique of FIG. Assume that the strobe signals STRB1a and STRB2a of the channels CH1 and CH2 are positioned at the center of the edges of the clock envelope signals CE1 and CE2 as an initial state. In this case, it is assumed that the phase of the edge E1 of the strobe signal STRB1a is adjusted by feedback with reference to the rear edge of the clock envelope signal CE1 and converges to the position indicated by STRB1b. That is, the adjusted edge E1 corresponds to the data B in the second cycle.
  • the phase of the edge E2 of the strobe signal STRB2a corresponding to the edge E1 is adjusted by feedback based on the preceding edge of the clock envelope signal CE2 and converges to the position indicated by STRB2b.
  • a variable delay amount ⁇ is given to the strobe signal STRB2b during the margin test, the state shown in STRB2c is entered, and the data Do2 is latched by the strobe signal STRB2c. Therefore, the adjusted edge E2 corresponds to the data A in the first cycle.
  • the edges E1 and E2 corresponding to the first channel and the second channel may be assigned to different cycles.
  • the first main latch ML1 and the second main latch ML2 latch data shifted by one cycle
  • the first digital comparison data DC1 and the second digital comparison data DC2 become data of different cycles. That is, there arises a problem that the timing of the hunt process and the expected value comparison process are shifted.
  • FIG. 5 is a time chart showing the operation of the test apparatus of FIG.
  • the strobe signal STRB1 is generated using one of the first clock recovery circuits CR1, and the generated strobe signal STRB1 is used as the first delay circuit DLY1.
  • a terminal for transmitting and receiving signals between the first comparator chip 10_1 and the second comparator chip 10_2 is required.
  • the circuit area can be reduced.
  • 2 is provided with a third selector SEL3, a fourth selector SEL4, and a second delay circuit DLY2, and the input processor 110_2 is provided with a second sub-latch SL2. 110_2 is configured symmetrically.
  • the second sub-latch SL2 latches the clock envelope signal CE2 extracted by the second clock envelope extraction unit CEin2 at a timing according to the second strobe signal STRB2 '.
  • the second delay circuit DLY2 gives a variable phase shift to the second strobe signal STRB2 '.
  • the third selector SEL3 receives the output S1 of the first timing comparator TCP1 and the output S4 of the second sub-latch circuit SL2, and selects and outputs either of them.
  • the fourth selector SEL4 receives the output of the second delay circuit DLY2 and the first strobe signal STRB1, and selects either one.
  • a timing margin test is performed by the logical comparison unit 112_1 on the first channel side while performing the hunt processing on the second output data Do2 by the hunt circuit 118_2 on the second channel side. It can be performed.
  • the input processing units 110_1 and 110_2 are not necessarily configured symmetrically, and an asymmetric case is also included in the scope of rights of the present invention.
  • the third selector SEL3, the fourth selector SEL4, and the second delay circuit DLY2 may be omitted from the input processing unit 110_1, and the second sub-latch circuit SEL2 may be omitted from the input processing unit 110_1.
  • the circuit area can be reduced.
  • the present invention can be used for semiconductor testing.

Landscapes

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

　試験装置は隣接する２つのチャンネルＣＨ１、ＣＨ２を１つのペアとして構成される。タイミングコンパレータＴＣＰ１、ＴＣＰ２は、ＤＵＴから入力される第１出力データＤＣ１、ＤＣ２のレベルを、ストローブ信号ＳＴＲＢ１、ＳＴＲＢ２に応じたタイミングで判定する。クロックエンベロープ抽出部ＣＥｉｎ１、ＣＥｉｎ２は、クロックのエンベロープＣＥ１、ＣＥ２を抽出する。クロックリカバリ回路ＣＲ１はストローブ信号ＳＴＲＢ１を再生する。第１メインラッチＭＬ１は、第１タイミングコンパレータの出力Ｓ１を第１ストローブ信号ＳＴＲＢ１でラッチする。第１サブラッチＳＬ１は、クロックのエンベロープＣＥ１を、第１ストローブ信号ＳＴＲＢ１でラッチする。第１サブラッチ回路ＳＬ１の出力は、第２チャンネルＣＨ２側の第２メインラッチ回路ＭＬ２へと供給される。ストローブ信号ＳＴＲＢ１に応じた信号は、第１遅延回路ＤＬＹ１によって調節可能な遅延が与えられ、第２メインラッチＭＬ２のクロック端子に供給される。

Description

試験装置
　本発明は、試験装置に関する。
　少ないデータ伝送線路を介して半導体回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ伝送としては、ＣＤＲ（Clock and Data Recovery）方式や、ソースシンクロナス方式が利用される。ＣＤＲ方式では、８Ｂ１０Ｂ符号化や４Ｂ５Ｂ符号化などを利用して、シリアルデータが、所定期間以上、連続して同一値をとらないように符号化され、同期用のクロック信号がシリアルデータに埋め込まれる。
　シリアルデータを出力する半導体回路を被試験デバイス（Device Under Test：ＤＵＴ）として試験する場合、半導体試験装置（単に試験装置ともいう）の入力段にはＣＤＲ回路が設けられる。ＣＤＲ回路は、シリアルデータから基準となるクロック信号を抽出し、これをもとにストローブ信号を生成してシリアルデータの各ビットデータをラッチする。試験装置は、再生されたデータをそのデータがとるべき期待値と比較し、ＤＵＴの良否を判定する。特許文献１、２には関連技術が開示される。
　たとえば、特許文献２には、ＰＬＬ（Phase Locked Loop）回路を利用したＣＤＲ回路が開示される。この回路では、シリアルデータに付随するクロック信号の位相と、それにもとづいて生成したストローブ信号の位相が一致するように、フィードバックにより電圧制御発振器の発振周波数が制御される。その結果、ストローブ信号の位相を、シリアルデータのジッタに追従して調節することができる。
　ＤＵＴの試験方法のひとつとして、タイミングマージンや振幅マージンを試験するマージン試験が行われる。すなわち、ＤＵＴからのシリアルデータをラッチ（取り込む）際に、ＣＤＲによって再生されたストローブ信号の位相を、所定の間隔で段階的にシフトさせていき、各位相ごとにパスもしくはフェイルを判定する。あるいは、ＤＵＴからのシリアルデータをラッチ（取り込む）際に、シリアルデータの１、０のレベル判定のためのしきい値電圧を、複数レベルで変化させ、レベルごとにパスもしくはフェイルを判定する。マージン試験を複数のパラメータ（タイミングと振幅の組み合わせなど）について行うことにより、各パラメータのマトリクス的な組み合わせごとに、パス、フェイルをプロットしたＳｈｍｏｏプロットを作成することができる。
　ＤＵＴからシリアルデータが出力されるタイミングが、そのときどきで変化する場合、シリアルデータの先頭部分（ヘッダ）に所定のパターンを埋め込んでおき、試験装置側で所定パターンを検出することで、ＤＵＴからのデータ出力のタイミングを取得する機能（ハント機能）が利用される。試験装置は、ハント機能によってシリアルデータの先頭位置を取得した後、その所定サイクル後に、シリアルデータを期待値パターンとの比較を開始する（特許文献３参照）。
特開平２－６２９８３号公報 特開２００７－１７２５７号公報 特開２００６－３２１６号公報 特開２００８－２８６２８号公報
　ハント機能を備える試験装置において、上述のマージン試験を実行する場合について考察する。この場合、マージン試験によって、データを取り込むタイミングや、レベル判定のしきい値電圧を変化させると、ヘッダパターンを正しく取り込めなくなるため、ハント機能に支障を来たす。ヘッダパターンの位置を正確に特定できないと、ＤＵＴからのシリアルデータと期待値パターンとのサイクルがずれてしまうため、正確なパスフェイル判定も不可能となるという問題が生ずる。かかる問題は、マージン試験以外の試験を実行する場合にも発生しうる。
　本発明はかかる課題に鑑みてなされたものであり、その包括的な目的は、ハント処理を実行しつつ、さまざまな試験を実行可能な試験装置の提供にある。
　本発明のある態様は、被試験デバイスから出力される複数のチャンネルの出力データを試験する試験装置に関する。試験装置は、隣接する２つのチャンネルを１つのペアとして構成される。各ペアごとに、第１チャンネルと第２チャンネルを含む。一方の第１チャンネルは、被試験デバイスから当該第１チャンネルに入力される第１出力データのレベルを、第１ストローブ信号に応じたタイミングで判定する第１タイミングコンパレータと、第１出力データから、クロックのエンベロープを抽出する第１クロックエンベロープ抽出部と、第１クロックエンベロープ抽出部により抽出されたクロックのエンベロープを基準として、第１ストローブ信号を再生する第１クロックリカバリ回路と、第１タイミングコンパレータの出力を第１ストローブ信号に応じたタイミングでラッチする第１メインラッチ回路と、第１クロックエンベロープ抽出部により抽出されたクロックのエンベロープを、第１ストローブ信号に応じたタイミングでラッチする第１サブラッチ回路と、第１メインラッチ回路の出力を所定のヘッダパターンと比較する第１ハント回路と、第１ハント回路によって第１メインラッチ回路の出力とヘッダパターンとの一致が検出されたことを契機として、第１メインラッチ回路の出力を、所定の期待値パターンと比較する第１期待値比較部と、を備える。他方の第２チャンネルは、被試験デバイスから当該第２チャンネルに入力される第２出力データのレベルを、第２ストローブ信号により指定されるタイミングで判定する第２タイミングコンパレータと、第２出力データから、クロックのエンベロープを抽出する第２クロックエンベロープ抽出部と、第２クロックエンベロープ抽出部により抽出されたクロックのエンベロープを基準として、第２ストローブ信号を再生する第２クロックリカバリ回路と、第１ストローブ信号に可変の位相シフトを与える第１遅延回路と、第２タイミングコンパレータの出力と第１サブラッチ回路の出力とを受け、いずれかを選択して出力する第１セレクタと、第１遅延回路の出力と第２ストローブ信号とを受け、いずれかを選択する第２セレクタと、第１セレクタの出力を、第２セレクタの出力信号に応じたタイミングでラッチする第２メインラッチ回路と、第２メインラッチ回路の出力を所定のヘッダパターンと比較する第２ハント回路と、第２ハント回路によって第２メインラッチ回路の出力とヘッダパターンとの一致が検出されたことを契機として、第２メインラッチ回路の出力を、所定の期待値パターンと比較する第２期待値比較部と、を備える。
　この態様によれば、第１セレクタに第２タイミングコンパレータの出力を、第２セレクタに第２ストローブ信号を選択させる第１モードと、第１セレクタに第１サブラッチ回路の出力を、第２セレクタに第１遅延回路の出力を選択させる第２モードを切り換えることができる。第１モードでは、第１チャンネルと第２チャンネルそれぞれについて、独立した試験を実行できる。第２モードでは、第１遅延回路の位相シフト量を変化させることにより、ハント機能に影響を及ぼすことなく、第１出力データについてタイミングマージン試験を行うことができる。
　第２チャンネルは、第２クロックエンベロープ抽出部により抽出されたクロックのエンベロープを、第２ストローブ信号に応じたタイミングでラッチする第２サブラッチ回路をさらに備えてもよい。第１チャンネルは、第２ストローブ信号に可変の位相シフトを与える第２遅延回路と、第１タイミングコンパレータの出力と第２サブラッチ回路の出力とを受け、いずれかを選択して出力する第３セレクタと、第２遅延回路の出力と第１ストローブ信号とを受け、いずれかを選択する第４セレクタと、をさらに備えてもよい。第１メインラッチ回路は、第３セレクタの出力を第４セレクタの出力信号に応じたタイミングでラッチするよう構成されてもよい。第１チャンネルと第２チャンネルが、対称に構成されてもよい。
　なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
　本発明によれば、ハント機能に影響を及ぼさずに、タイミング試験を行うことができる。
本発明の実施の形態に係る試験装置の全体構成を示すブロック図である。 図１の試験装置の詳細な構成を示すブロック図である。 比較技術に係る試験装置の構成を示すブロック図である。 図３の比較技術に係る試験装置の動作を示すタイムチャートである。 図２の試験装置の動作を示すタイムチャートである。
符号の説明
　ＴＣＰ１…第１タイミングコンパレータ、ＴＣＰ２…第２タイミングコンパレータ、ＣＥｉｎ１…第１クロックエンベロープ抽出部、ＣＥｉｎ２…第２クロックエンベロープ抽出部、ＤＬＹ１…第１遅延回路、ＤＬＹ２…第２遅延回路、ＤＬＹ３…第３遅延回路、ＤＬＹ４…第４遅延回路、ＳＥＬ１…第１セレクタ、ＳＥＬ２…第２セレクタ、ＳＥＬ３…第３セレクタ、ＳＥＬ４…第４セレクタ、ＭＬ１…第１メインラッチ、ＭＬ２…第２メインラッチ、ＳＬ１…第１サブラッチ、ＳＬ２…第２サブラッチ、ＣＲ１…第１クロックリカバリ回路、ＣＲ２…第２クロックリカバリ回路、ＩＮＶ１…第１インバータ、ＩＮＶ２…第２インバータ、ＰＣ１…第１位相比較器、ＰＣ２…第２位相比較器、１２…第１ＰＬＬ、１４…第２ＰＬＬ、ＳＴＲＢ１…第１ストローブ信号、ＳＴＲＢ２…第２ストローブ信号、ＣＥ１…クロックエンベロープ信号、ＣＥ２…クロックエンベロープ信号、ＤＣ１…第１デジタル比較データ、ＤＣ２…第２デジタル比較データ、１００…試験装置、１０２…タイミング発生器、１０４…パターン発生器、１０６…波形整形部、１０８…ライトドライバ、１１０…入力処理部、１１２…論理比較部、１１４…フェイルメモリ、１１６…良否判定部、１１８…ハント回路、１２０…制御部、１２２…セレクタ、２００…ＤＵＴ。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　図１は、実施の形態に係る試験装置１００の構成を示すブロック図である。試験装置１００は、ＤＵＴ２００にデータを書き込み、その後、書き込んだデータそのもの、もしくはＤＵＴ２００によって信号処理された結果得られたデータを読み出して、その期待値と一致するかを判定する。以下では理解を容易とするためにＤＵＴ２００はメモリである場合を説明するが、ＤＵＴの種類はそれに限定されない。
　試験装置１００は、複数のチャンネルＣＨを備え、チャンネルＣＨごとにタイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、入力処理部１１０、期待値比較部１１２、フェイルメモリ１１４、良否判定部１１６、ハント回路１１８を備える。複数のチャンネルＣＨは、隣接する２つをペアとして構成される。図１では、代表として第１チャンネルＣＨ１と第２チャンネルＣＨ２が示される。各チャンネルは同一の構成を有するため、以下では第１チャンネルＣＨ１について説明する。
　パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そしてパターン発生器１０４は、ＤＵＴ２００が有する複数の記憶領域（ブロックという）のそれぞれを示すアドレスＡＤＲＳ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。
　波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。ライトドライバ１０８は、波形整形器１０６から出力されるアドレスＡＤＲＳ及び試験パターン信号Ｓｔを受け、ＤＵＴ２００に供給する。
　また、パターン発生器１０４は、ＤＵＴ２００がアドレスＡＤＲＳ及び試験パターン信号Ｓｔに応じて出力すべきデータである期待値データＥＸＰを予め発生して、期待値比較部１１２に供給する。
　入力処理部１１０＿１は、ＤＵＴ２００からアドレスＡＤＲＳに対応する出力データＤｏを受け、そのレベルを判定して期待値比較部１１２＿１へと出力する。試験装置１００に入力される出力データＤｏ＿１は、ＤＵＴ２００の内部、あるいは伝送路の影響を受け、ジッタを有している。入力処理部１１０＿１は、ジッタに追従したストローブ信号を生成する機能を有する。後に詳述するが、入力処理部１１０＿１はＣＤＲ（クロックデータリカバリ）方式によって、シリアル形式の出力データＤｏに埋め込まれたエッジ（クロックのエンベロープ）を抽出し、クロックのエンベロープ（以下、クロックエンベロープ信号という）にもとづいてストローブ信号を再生する。入力処理部１１０＿１は再生したストローブ信号に応じたタイミングで出力データＤｏ１をラッチし、デジタル比較データＤＣ１として出力する。
　期待値比較部１１２＿１は、デジタル比較データＤＣ１と、パターン発生器１０４から供給された期待値データＥＸＰとを比較して、デジタル比較データＤＣ１と期待値データＥＸＰとが一致しない場合にフェイルデータＤｆを出力する。
　フェイルメモリ１１４は、期待値比較部１１２が出力したフェイルデータＤｆを、パターン発生器１０４が発生したアドレスＡＤＲＳに対応づけて順次格納する。良否判定部１１６は、フェイルメモリ１１４に格納されたビットごとのパス、フェイル情報にもとづいてＤＵＴ２００の良否を判定し、あるいは不良箇所を特定する。
　ＤＵＴ２００からの出力データＤｏ１には、期待値と比較すべきデータよりも所定サイクル前に、所定のヘッダパターンが埋め込まれる。ハント回路１１８＿１は、デジタル比較データＤＣ１を、所定のヘッダパターンと比較し、デジタル比較データＤＣ１とヘッダパターンが一致するタイミングを示すハント信号Ｈ１を生成する。
　ハント信号Ｈ１は、セレクタ１２２＿１を介して論理比較部１１２＿１に入力される。論理比較部１１２＿１は、ハント信号Ｈ１が示すタイミングにもとづいて、期待値パターンＥＸＰと第１デジタル比較データＤＣ１の比較処理を開始する。この機能をハント機能という。必要に応じて、論理比較部１１２＿１は、期待値パターンＥＸＰのサイクルをシフトさせ、第１デジタル比較データＤＣ１の対応するサイクルと一致させる。
　入力処理部１１０＿１は、制御部１２０＿１からの制御信号ＣＮＴ１に応じてストローブ信号の位相を調節可能に構成される。通常、ストローブ信号の位置は、セットアップ時間やホールド時間を考慮して、そのストローブ信号によってラッチされるシリアルデータのエッジとエッジの中央付近に設定される。
　試験装置１００においては、ストローブ信号の位置を中央付近から前後にシフトさせ、ストローブ信号の各位置ごとに、デジタル比較データＤＣ１を生成し、ＤＵＴ２００の良否を判定する。この機能によって、タイミングマージン試験を実行できる。
　以上が試験装置１００の全体構成と動作の概要である。第１チャンネルＣＨ１のみに着目した場合、タイミングマージン試験を実行してストローブ信号のタイミングを変化させると、デジタル比較データＤＣ１の値が影響を受ける。したがって、ハント回路１１８＿１によってヘッダパターンをハントすることができず、論理比較部１１２＿１における比較結果が不正確となる。
　この問題を解消するために、実施の形態に係る試験装置１００は、隣接する２つのチャンネルの一方において、ハント処理を実行し、他方において、タイミングマージン試験を実行可能に構成される。上述のように、第１チャンネルＣＨ１と第２チャンネルＣＨ２は同様に構成され、第２チャンネルＣＨ２側のハント回路１１８＿２によって、第２ハント信号Ｈ２が生成される。第２ハント信号Ｈ２は、セレクタ１２２＿１を介して論理比較部１１２＿１へと入力される。論理比較部１１２＿１は、モードセレクト信号ＭＯＤＥ２に応じて選択される第１ハント信号Ｈ１、第２ハント信号Ｈ２のいずれかによって示されるタイミングにもとづいて、比較処理を開始する。
　反対に、第１チャンネルＣＨ１のハント回路１１８＿１は、第２チャンネルＣＨ２に対してハント信号Ｈ１を出力する。第２チャンネルＣＨ２側にも、第１チャンネルＣＨ１と対称となるように、論理比較部１１２＿２、セレクタ１２２＿２が設けられる。
　図２は、図１の試験装置の入力処理部１１０の詳細な構成を示すブロック図である。図１の各チャンネルごとの入力処理部１１０は、２つの隣接するチャンネルをペアとして構成される。
　隣接する２つのチャンネルに係る入力処理部１１０＿１、１１０＿２は、第１コンパレータチップ１０＿１、第２コンパレータチップ１０＿２、フロントエンドチップ２０を含んで構成される。本実施の形態において、これらは別々の半導体チップに分割して構成されるが、別の態様では、そのいくつかを集積化してもよい。
　はじめに第１チャンネルの入力処理部１１０＿１の構成を説明する。第１チャンネルの入力処理部１１０＿１は、第１タイミングコンパレータＴＣＰ１、第１クロックエンベロープ抽出部ＣＥｉｎ１、第１メインラッチＭＬ１、第１サブラッチＳＬ１、第１クロックリカバリ回路ＣＲ１、第３セレクタＳＥＬ３、第４セレクタＳＥＬ４、第２遅延回路ＤＬＹ２を含む。一方、第２チャンネルの入力処理部１１０＿２は、第２タイミングコンパレータＴＣＰ２、第２クロックエンベロープ抽出部ＣＥｉｎ２、第２メインラッチＭＬ２、第２サブラッチＳＬ２、第２クロックリカバリ回路ＣＲ２、第１セレクタＳＥＬ１、第２セレクタＳＥＬ２、第１遅延回路ＤＬＹ１を含む。つまり隣接する２つのチャンネルの入力処理部１１０＿１、１１０＿２は、互いにシンメトリに構成される。
　入力処理部１１０＿１に着目する。第１タイミングコンパレータＴＣＰ１は、ＤＵＴ２００から第１チャンネルに入力される第１出力データＤｏ１のレベルを、第１ストローブ信号ＳＴＲＢ１に応じたタイミングで判定する。
　ＤＵＴ２００からの第１出力データＤｏ１は、所定期間以上、連続して同一値をとらないように、言い換えれば、ある時間ごとにエッジを有するように、８Ｂ１０Ｂ形式や４Ｂ５Ｂ形式で符号化されている。
　第１クロックエンベロープ抽出部（変化点検出回路ともいう）ＣＥｉｎ１は、第１出力データＤｏ１に埋め込まれたエッジを、クロックエンベロープ信号ＣＥ１として抽出する。たとえば、シリアルデータが８Ｂ１０Ｂ形式で符号化されている場合、第１クロックエンベロープ抽出部ＣＥｉｎ１は、第１出力データＤｏ１に現れるエッジにもとづいて、埋め込まれたクロックエンベロープ信号を抽出する。第１クロックエンベロープ抽出部ＣＥｉｎ１は公知の技術を利用すればよいため、詳細な説明は省略する。
　第１クロックリカバリ回路ＣＲ１は、第１クロックエンベロープ抽出部ＣＥｉｎ１により抽出されたクロックエンベロープ信号ＣＥ１を基準として、第１ストローブ信号ＳＴＲＢ１を再生（リカバリ）する。
　第１クロックリカバリ回路ＣＲ１は、第１ＰＬＬ１２、第１位相比較器ＰＣ１、第３遅延回路ＤＬＹ３を含む。第３遅延回路ＤＬＹ３は、第１ストローブ信号ＳＴＲＢ１に遅延を与える。第１位相比較器ＰＣ１は、遅延された第１ストローブ信号ＳＴＲＢ１と、クロックエンベロープ信号ＣＥ１のエッジの位相（タイミング）を比較する。第１ＰＬＬ１２は、第１位相比較器ＰＣ１による位相比較の結果に応じて、第１ストローブ信号ＳＴＲＢ１のエッジのタイミングを調節する。第１クロックリカバリ回路ＣＲ１によって、ジッタに追従したストローブ信号ＳＴＲＢ１が生成され、第１タイミングコンパレータＴＣＰ１へと供給される。
　第１クロックリカバリ回路ＣＲ１は、ＰＬＬを用いた構成には限定されず、遅延ロックループ（ＤＬＬ）など別の形式で構成されてもよい。
　まず説明を簡略化するために、第３セレクタＳＥＬ３、第４セレクタＳＥＬ４、第２遅延回路ＤＬＹ２を除いた構成について説明する。
　第１メインラッチＭＬ１は、第１タイミングコンパレータＴＣＰ１の出力Ｓ１を、第１ストローブ信号ＳＴＲＢ１に応じたタイミングでラッチする。ラッチされたデータは、デジタル比較データＤＣ１として、後段の論理比較部１１２およびハント回路１１８へと出力される。
　第１サブラッチＳＬ１のデータ入力端子には、第１クロックエンベロープ抽出部ＣＥｉｎ１が入力される。そのクロック端子には、第３遅延回路ＤＬＹ３によって遅延され、さらに第１インバータＩＮＶ１によって反転された第１ストローブ信号ＳＴＲＢ１’が入力される。つまり第１サブラッチＳＬ１は、クロックエンベロープ信号ＣＥ１を第１ストローブ信号ＳＴＲＢ１に応じたタイミングでラッチする。ラッチされたデータＳ３は、第１ストローブ信号ＳＴＲＢ１’とともに第２チャンネルの入力処理部１１０＿２へと出力される。
　以上が第１チャンネルの構成である。続いて第２チャンネルについて説明する。第２チャンネルの各構成要素は、第１チャンネルの対応する構成要素と同等の機能、構成を有するため、重複した説明は省略する。第２チャンネルの入力処理部１１０＿２には、第１チャンネルの入力処理部１１０＿１において生成されたストローブ信号ＳＴＲＢ１’およびデータＳ３が入力される。
　第２タイミングコンパレータＴＣＰ２は、ＤＵＴ２００から第２チャンネルに入力される第２出力データＤｏ２のレベルを、第２ストローブ信号ＳＴＲＢ２により指定されるタイミングで判定する。
　第２クロックエンベロープ抽出部ＣＥｉｎ２は、第２出力データＤｏ２から、クロックエンベロープ信号ＣＥ２を抽出する。第２クロックリカバリ回路ＣＲ２は、第２クロックエンベロープ抽出部ＣＥｉｎ２により抽出されたクロックエンベロープ信号ＣＥ２を基準として、第２ストローブ信号ＳＴＲＢ２を再生する。
　第１遅延回路ＤＬＹ１は、第１チャンネルにおいて生成された第１ストローブ信号ＳＴＲＢ１’を受け、図１の制御部１２０から出力される制御信号ＣＮＴに応じた可変遅延（位相シフト）を与える。
　第１セレクタＳＥＬ１は、第２タイミングコンパレータＴＣＰ２の出力Ｓ２と第１サブラッチ回路ＳＬ１の出力Ｓ３とを受け、図１の制御部１２０から出力されるモードセレクト信号ＭＯＤＥ２に応じていずれかを選択して出力する。具体的には第１セレクタＳＥＬ１は、モードセレクト信号ＭＯＤＥ２が０のとき、第１セレクタＳＥＬ１は信号Ｓ２を選択し、１のとき信号Ｓ３を選択する。
　第２セレクタＳＥＬ２は、第１遅延回路ＤＬＹ１の出力と第２ストローブ信号ＳＴＲＢ２とを受け、モードセレクト信号ＭＯＤＥ２に応じていずれかを選択して出力する。具体的には第２セレクタＳＥＬ２は、モードセレクト信号ＭＯＤＥ２が０のとき、第２ストローブ信号ＳＴＲＢ２を、１のとき第１遅延回路ＤＬＹ１により遅延された第１ストローブ信号ＳＴＲＢ１’を選択する。
　第２メインラッチＭＬ２は、第１セレクタＳＥＬ１の出力を、第２セレクタＳＥＬ２の出力信号に応じたタイミングでラッチする。ラッチされたデータは、デジタル比較データＤＣ２として、後段の論理比較部１１２およびハント回路１１８へと出力される。
　以上が入力処理部１１０の基本構成である。続いて入力処理部１１０＿１、１１０＿２の動作を説明する。引き続き、第１チャンネル側の第３セレクタＳＥＬ３、第４セレクタＳＥＬ４は無視するものとする。
　第１チャンネルの入力処理部１１０＿１は、第２チャンネルの動作状態とは無関係に、第１出力データＤｏ１と同期したストローブ信号ＳＴＲＢ１を生成し、第１デジタル比較データＤＣ１を生成する。第１チャンネルのハント回路１１８＿１は、第１デジタル比較データＤＣ１をヘッダパターンと比較し、ハント信号Ｈ１を生成する。第１チャンネルの論理比較部１１２＿１は、ハント信号Ｈ１が示すタイミングにもとづいて、第１デジタル比較データＤＣ１を期待値パターンＥＸＰと比較し、第１チャンネルの出力データＤｏ１について、良否判定を行う。
　第２チャンネルに着目する。第２チャンネルの入力処理部１１０＿２は、モードセレクト信号ＭＯＤＥ２の値に応じて、独立モードと、マージン試験モードのいずれかで動作する。
　モードセレクト信号ＭＯＤＥ２が０のとき、第２チャンネルの入力処理部１１０＿２は、独立モードに設定される。独立モードにおいて第２チャンネルの入力処理部１１０＿２は、第１チャンネルとは独立して、第２出力データＤｏ２について、入力処理部１１０＿１と同様の処理を実行する。具体的には、セレクタ１２２＿２は、第２ハント回路１１８＿２により生成されるハント信号Ｈ２を選択し、論理比較部１１２＿２へと出力する。論理比較部１１２＿２は、第２デジタル比較データＤＣ２を期待値パターンＥＸＰと比較する。
　モードセレクト信号ＭＯＤＥ２が１のとき、入力処理部１１０＿２はマージン試験モードに設定される。マージン試験モードにおいて、第２メインラッチＭＬ２は、第１サブラッチ回路ＳＬ１の出力信号Ｓ３を、第１遅延回路ＤＬＹ１によって可変遅延が与えられた第１ストローブ信号ＳＴＲＢ１’のタイミングでラッチする。ラッチされた第２デジタル比較データＤＣ２は後段の論理比較部１１２＿２へと入力される。マージン試験モードにおいてセレクタ１２２＿２は、ハント信号Ｈ２ではなくハント信号Ｈ１を選択し、論理比較部１１２＿２へと供給する。論理比較部１１２＿２は、ハント信号Ｈ１にもとづいて、第２デジタル比較データＤＣ２と期待値パターンＥＸＰの比較処理を開始する。
　つまり実施の形態に係る試験装置１００では、マージン試験モードに設定することにより、第１チャンネルＣＨ１の出力データＤｏ１を、第１チャンネルＣＨ１側のハント回路１１８＿１によってハントできる。同時に、第２チャンネルＣＨ２側の第１遅延回路ＤＬＹ１によって与える遅延量をシフトさせることにより、出力データＤｏ１に対するストローブ信号のタイミングを変化させることができ、第２チャンネル側の論理比較部１１２＿２を利用して、良否を判定することができる。
　実施の形態に係る試験装置１００の利点は、以下で説明する比較技術との対比によって明確となる。図３は比較技術に係る試験装置３００の構成を示すブロック図である。図３の試験装置３００においては、第１チャンネルＣＨ１側の第１出力データＤｏ１が、第２チャンネルＣＨ２側へと供給される。
　図３の第１タイミングコンパレータＴＣＰ１、第１クロックエンベロープ抽出部ＣＥｉｎ１、第２タイミングコンパレータＴＣＰ２、第２クロックエンベロープ抽出部ＣＥｉｎ２は、図２のそれらと対応する。図３において、第２タイミングコンパレータＴＣＰ２および第２クロックエンベロープ抽出部ＣＥｉｎ２の前段には、それぞれセレクタ３４、３６が設けられる。セレクタ３４、３６は独立モードにおいて、第２出力データＤｏ２を選択し、マージン試験モードにおいて、第１出力データＤｏ１を選択する。
　図３の試験装置３００では、マージン試験モードに設定すると、第１チャンネルと第２チャンネルの両方に、第１出力データＤｏ１が供給され、第１出力データＤｏ１にもとづいてストローブ信号ＳＴＲＢ１、ＳＴＲＢ２が生成され、第１デジタル比較データＤＣ１、第２デジタル比較データＤＣ２が生成される。
　いま第１チャンネルＣＨ１側でハント処理を実行し、第２チャンネルＣＨ２側でタイミングマージン試験を行う場合を考える。この場合、第１クロックリカバリ回路ＣＲ１内部の第３遅延回路ＤＬＹ３の遅延量を固定（たとえば０）しておき、第２クロックリカバリ回路ＣＲ２内部の第４遅延回路ＤＬＹ４の遅延量を、たとえばデータサイクル時間の１／２を中心として変化させることにより、第２ストローブ信号ＳＴＲＢ２のタイミングを、第１ストローブ信号ＳＴＲＢ１と独立に変化させることができる。そして、第１チャンネルＣＨ１側のハント回路１１８＿１によって第１ハント信号Ｈ１を生成し、第２チャンネルＣＨ２側の論理比較部１１２＿２に供給することにより、タイミングマージン試験を行うことができる。
　ここで第１クロックリカバリ回路ＣＲ１と第２クロックリカバリ回路ＣＲ２の動作に着目する。第１クロックリカバリ回路ＣＲ１のＰＬＬ回路は、ストローブ信号ＳＴＲＢ１のエッジが、クロックエンベロープ信号ＣＥ１のエッジと一致するように、ストローブ信号ＳＴＲＢ１を生成する。同様に第２クロックリカバリ回路ＣＲ２のエッジは、ストローブ信号ＳＴＲＢ２のエッジが、クロックエンベロープ信号ＣＥ２のエッジと一致するように、ストローブ信号ＳＴＲＢ２を生成する。クロックエンベロープ信号ＣＥ１、ＣＥ２は同じ信号であるから、理想的には、ストローブ信号ＳＴＲＢ１とストローブ信号ＳＴＲＢ２は、クロックエンベロープ信号ＣＥ１、ＣＥ２の同じエッジを基準としてタイミングが調整される。
　しかしながら、現実の回路においては、ストローブ信号ＳＴＲＢの初期状態におけるエッジが、クロックエンベロープ信号の隣接する２つのエッジの中央付近（デッドバンド）に位置すると、いずれのエッジに収束するかが不定となる。したがってある特定の状況下において、以下の問題が生ずる。
　図４は、図３の比較技術に係る試験装置３００の動作を示すタイムチャートである。いま、各チャンネルＣＨ１、ＣＨ２のストローブ信号ＳＴＲＢ１ａ、ＳＴＲＢ２ａが、初期状態としてクロックエンベロープ信号ＣＥ１、ＣＥ２のエッジの中央に位置する場合を想定する。この場合、フィードバックによってストローブ信号ＳＴＲＢ１ａのあるエッジＥ１の位相が、クロックエンベロープ信号ＣＥ１の後ろ側のエッジを基準として調節され、ＳＴＲＢ１ｂで示す位置に収束するものとする。つまり、調整後のエッジＥ１は、２サイクル目のデータＢに対応することになる。
　反対に、フィードバックによって、エッジＥ１に対応するストローブ信号ＳＴＲＢ２ａのエッジＥ２の位相が、クロックエンベロープ信号ＣＥ２の先行するエッジを基準として調節され、ＳＴＲＢ２ｂで示す位置に収束するものとする。マージン試験を行う際に、このストローブ信号ＳＴＲＢ２ｂに可変の遅延量τが与えられると、ＳＴＲＢ２ｃに示す状態となり、ストローブ信号ＳＴＲＢ２ｃによってデータＤｏ２がラッチされる。したがって調整後のエッジＥ２は、１サイクル目のデータＡに対応することになる。
　このように、図３の回路では、第１チャンネルと第２チャンネルで対応するエッジＥ１、Ｅ２が異なるサイクルに割り当てられる可能性がある。その結果、第１メインラッチＭＬ１と第２メインラッチＭＬ２は、１サイクルずれたデータをラッチすることになるため、第１デジタル比較データＤＣ１と第２デジタル比較データＤＣ２が異なるサイクルのデータとなる。つまりハント処理と、期待値比較処理のタイミングがずれてしまうという問題が生ずる。
　図２の回路動作の説明に戻る。図５は、図２の試験装置の動作を示すタイムチャートである。図２の入力処理部１１０＿１、１１０＿２を用いた場合、マージン試験モードにおいて、一方の第１クロックリカバリ回路ＣＲ１を利用してストローブ信号ＳＴＲＢ１を生成し、生成されたストローブ信号ＳＴＲＢ１を第１遅延回路ＤＬＹ１によって遅延量τを与えて、第２チャンネル側の第２メインラッチＭＬ２に供給する。したがって、第１メインラッチＭＬ１および第２メインラッチＭＬ２のクロック端子に供給されるストローブ信号は、常に同じサイクルに対応した信号となるため、図３の比較技術で生じたサイクルずれの問題を解消できる。
　また、図３の回路では、第１コンパレータチップ１０＿１、第２コンパレータチップ１０＿２の間で信号を送受信するための端子が必要となる。これに対して、図２の回路では、これらの端子とそれを接続する配線が不要となるため、回路面積を削減することができる。図２の回路では、その代わりに、第１サブラッチＳＬ１、第２サブラッチＳＬ２、いくつかのセレクタなどを新たに設ける必要があるが、これらの素子が占める回路面積は、端子（パッド）の面積に比べると十分に小さいため、全体としては回路面積が削減される。
　以下では、図２の回路のさらなる特徴を説明する。
　図２の入力処理部１１０＿１には、第３セレクタＳＥＬ３、第４セレクタＳＥＬ４、第２遅延回路ＤＬＹ２が設けられ、入力処理部１１０＿２には第２サブラッチＳＬ２が設けられており、入力処理部１１０＿１と１１０＿２はシンメトリに構成される。
　すなわち、第２サブラッチＳＬ２は、第２クロックエンベロープ抽出部ＣＥｉｎ２により抽出されたクロックエンベロープ信号ＣＥ２を、第２ストローブ信号ＳＴＲＢ２’に応じたタイミングでラッチする。第２遅延回路ＤＬＹ２は、第２ストローブ信号ＳＴＲＢ２’に可変の位相シフトを与える。第３セレクタＳＥＬ３は、第１タイミングコンパレータＴＣＰ１の出力Ｓ１と第２サブラッチ回路ＳＬ２の出力Ｓ４とを受け、いずれかを選択して出力する。第４セレクタＳＥＬ４は、第２遅延回路ＤＬＹ２の出力と第１ストローブ信号ＳＴＲＢ１とを受け、いずれかを選択する。
　入力処理部１１０＿１と１１０＿２をシンメトリに構成することにより、第２出力データＤｏ２について、第２チャンネル側のハント回路１１８＿２によってハント処理を実行しながら、第１チャンネル側の論理比較部１１２＿１によってタイミングマージン試験を行うことができる。
　ただし、入力処理部１１０＿１、１１０＿２は必ずしもシンメトリに構成する必要はなく、非対称の場合も本発明の権利範囲に含まれる。たとえば入力処理部１１０＿１から第３セレクタＳＥＬ３、第４セレクタＳＥＬ４、第２遅延回路ＤＬＹ２を省略し、入力処理部１１０＿１から第２サブラッチ回路ＳＥＬ２を省略してもよい。この場合、回路面積を削減できるという利点がある。
　実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
　本発明は、半導体試験に利用できる。

Claims (2)

  1. 　被試験デバイスから出力される複数のチャンネルの出力データを試験する試験装置であって、隣接する２つのチャンネルを１つのペアとして構成されており、各ペアごとに、
    　一方の第１チャンネルは、
    　前記被試験デバイスから当該第１チャンネルに入力される第１出力データのレベルを、第１ストローブ信号に応じたタイミングで判定する第１タイミングコンパレータと、
    　前記第１出力データから、クロックのエンベロープを抽出する第１クロックエンベロープ抽出部と、
    　前記第１クロックエンベロープ抽出部により抽出されたクロックのエンベロープを基準として、前記第１ストローブ信号を再生する第１クロックリカバリ回路と、
    　前記第１タイミングコンパレータの出力を前記第１ストローブ信号に応じたタイミングでラッチする第１メインラッチ回路と、
    　前記第１クロックエンベロープ抽出部により抽出されたクロックのエンベロープを、前記第１ストローブ信号に応じたタイミングでラッチする第１サブラッチ回路と、
    　前記第１メインラッチ回路の出力を所定のヘッダパターンと比較する第１ハント回路と、
    　前記第１ハント回路によって前記第１メインラッチ回路の出力と前記ヘッダパターンとの一致が検出されたことを契機として、前記第１メインラッチ回路の出力を、所定の期待値パターンと比較する第１期待値比較部と、
    　を備え、
    　他方の第２チャンネルは、
    　前記被試験デバイスから当該第２チャンネルに入力される第２出力データのレベルを、第２ストローブ信号により指定されるタイミングで判定する第２タイミングコンパレータと、
    　前記第２出力データから、クロックのエンベロープを抽出する第２クロックエンベロープ抽出部と、
    　前記第２クロックエンベロープ抽出部により抽出されたクロックのエンベロープを基準として、前記第２ストローブ信号を再生する第２クロックリカバリ回路と、
    　前記第１ストローブ信号に可変の位相シフトを与える第１遅延回路と、
    　前記第２タイミングコンパレータの出力と前記第１サブラッチ回路の出力とを受け、いずれかを選択して出力する第１セレクタと、
    　前記第１遅延回路の出力と前記第２ストローブ信号とを受け、いずれかを選択する第２セレクタと、
    　前記第１セレクタの出力を、前記第２セレクタの出力信号に応じたタイミングでラッチする第２メインラッチ回路と、
    　前記第２メインラッチ回路の出力を所定のヘッダパターンと比較する第２ハント回路と、
    　前記第２ハント回路によって前記第２メインラッチ回路の出力と前記ヘッダパターンとの一致が検出されたことを契機として、前記第２メインラッチ回路の出力を、所定の期待値パターンと比較する第２期待値比較部と、
    　を備えることを特徴とする試験装置。
  2. 　前記第２チャンネルは、
    　前記第２クロックエンベロープ抽出部により抽出されたクロックのエンベロープを、前記第２ストローブ信号に応じたタイミングでラッチする第２サブラッチ回路をさらに備え、
    　前記第１チャンネルは、
    　前記第２ストローブ信号に可変の位相シフトを与える第２遅延回路と、
    　前記第１タイミングコンパレータの出力と前記第２サブラッチ回路の出力とを受け、いずれかを選択して出力する第３セレクタと、
    　前記第２遅延回路の出力と前記第１ストローブ信号とを受け、いずれかを選択する第４セレクタと、
    　をさらに備え、
    　前記第１メインラッチ回路は、第３セレクタの出力を前記第４セレクタの出力信号に応じたタイミングでラッチするよう構成され、
    　前記第１チャンネルと前記第２チャンネルが、対称に構成されることを特徴とする請求項１に記載の試験装置。　
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