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WO2007088710A1 - 光検出装置 - Google Patents

光検出装置 Download PDF

Info

Publication number
WO2007088710A1
WO2007088710A1 PCT/JP2007/000046 JP2007000046W WO2007088710A1 WO 2007088710 A1 WO2007088710 A1 WO 2007088710A1 JP 2007000046 W JP2007000046 W JP 2007000046W WO 2007088710 A1 WO2007088710 A1 WO 2007088710A1
Authority
WO
WIPO (PCT)
Prior art keywords
mode
circuit
data line
voltage
output
Prior art date
Application number
PCT/JP2007/000046
Other languages
English (en)
French (fr)
Inventor
Keiichiro Kagawa
Jun Ohta
Yugo Nose
Atsushi Wada
Hajime Takashima
Original Assignee
National University Corporation NARA Institute of Science and Technology
Sanyo Electric Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University Corporation NARA Institute of Science and Technology, Sanyo Electric Co., Ltd. filed Critical National University Corporation NARA Institute of Science and Technology
Priority to US12/278,141 priority Critical patent/US7916199B2/en
Priority to JP2007556802A priority patent/JP4683436B2/ja
Publication of WO2007088710A1 publication Critical patent/WO2007088710A1/ja

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
    • G01J1/00—Photometry, e.g. photographic exposure meter
    • G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
    • G01J1/44—Electric circuits
    • G01J1/46—Electric circuits using a capacitor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a photodetection device such as a CMOS image sensor.
  • CCD Charge Coupled Device and CMOS (Complementary Metal Oxide Semiconductor) images have been used in many imaging devices such as digital still cameras and digital video cameras.
  • CMOS image sensor Charge Coupled Device and CMOS (Complementary Metal Oxide Semiconductor) images have been used in many imaging devices such as digital still cameras and digital video cameras.
  • CMOS image sensor is that it can be used on the same production line as a general chip and can be integrated into a single chip with peripheral functions, and can be driven at a lower voltage than a CCD. It is possible and the power consumption is lower than that of CCD.
  • Each pixel of the CMOS sensor includes a switch using one photodiode and MOS FET.
  • the switches are attached to each of the photodiodes arranged in a matrix, and this switch is switched one after another to read out the charge one pixel at a time.
  • Non-Patent Document 1 describes a pixel circuit of such a CMOS image sensor.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel circuit 200 of a conventional CMOS image sensor.
  • the pixel circuit 200 includes a photodiode PD, a reset transistor M 11, an amplification transistor M 12, and an output transistor M 13.
  • the reset transistor M 1 1, amplification transistor M 1 2, and output transistor M 1 3 are all N-channel MOS FETs.
  • a reset transistor M 11 and photodiode PD are connected in series between the power supply voltage V dd and the ground voltage GND.
  • the reset transistor M 11 has a source terminal connected to the photodiode PD and a drain terminal to which the power supply voltage Vdd is applied. It is.
  • the reset transistor R1 is connected to the gate terminal of the reset transistor M1 1.
  • the cathode terminal of the photodiode PD connected to the reset transistor M 11 is connected to the gate terminal of the amplification transistor M 12.
  • the amplification transistor M 1 2 functions as a source follower amplifier in which the power supply voltage Vdd is applied to the drain terminal and the source terminal is connected to the drain terminal of the output transistor M 13.
  • the source terminal of the output transistor M 13 is connected to the data line LD provided for each column of the CMOS image sensor.
  • the reset transistor M In the pixel circuit 200 configured as described above, the reset transistor M
  • the reset transistor M1 1 When the reset signal RST input to the gate terminal of 1 goes high, the reset transistor M1 1 turns on, the power supply voltage Vdd is applied to the photodiode PD, and the power sword terminal is at the power supply voltage Vdd. Charged. Next, the reset transistor M 1 1 is turned off. In this state, when light strikes the photodiode PD, a photocurrent flows and the charge stored in the force sword terminal of the photodiode PD is discharged. At this time, the voltage at the cathode terminal of the photodiode PD changes according to the light intensity and the accumulation time. Amplification ⁇ transistor M 1 2 outputs the voltage of the power sword terminal of photodiode PD.
  • Non-Patent Document 1 Ikebe et al., “Study of functional reset method suitable for CMOS image sensor”, IEICE Technical Report, IEICE, September 2003, No. 1
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-197362
  • Patent Document 2 Japanese Patent Laid-Open No. 2004_363666
  • the dynamic range of the pixel circuit of the conventional CMOS sensor shown in FIG. 1 is examined.
  • the photodiode PD is charged with the power supply voltage V dd, and the charge stored in the cathode terminal of the photodiode PD is discharged during the exposure period, and the remaining charge
  • the amount of light received is measured by converting the amount into voltage. Therefore, if intense light is incident on the photodiode PD and the remaining charge amount becomes 0 within the accumulation time, the pixel circuit 200 cannot detect the amount of light incident on the photodiode PD.
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a photodetection device having an expanded dynamic range.
  • an aspect of the present invention relates to a photodetection device including pixel circuits arranged at intersections of a plurality of data lines and scanning lines.
  • the photodetection device is active in the first mode, charges and discharges a capacitor by a photocurrent flowing through the photodetection element of each pixel circuit, and amplifies and outputs the obtained voltage by a source follower amplifier; It becomes active in the second mode, and a predetermined accumulation time is determined by the photocurrent flowing through the photodetecting element.
  • a second detection circuit that charges and discharges the capacitor and outputs the charge stored in the capacitor, and is provided for each data line.
  • the voltage output from the first detection circuit is amplified at a predetermined amplification factor.
  • an output amplifier that converts the electric charge output from the second detection circuit into a voltage in the second mode.
  • the first and second modes are switched according to the amount of light received by the light detection elements included in each pixel circuit.
  • the amplification factor is controlled according to the amount of received light. To control.
  • the dynamic range can be expanded.
  • the switching between the first and second modes and the control of the amplification factor in the first mode and the accumulation time in the second mode may be executed prior to light detection for each pixel.
  • the first mode may be operated when the amount of received light is lower than the predetermined threshold, and the second mode may be operated when the received light amount is higher than the predetermined threshold.
  • the dynamic range can be suitably expanded.
  • the gain may be set higher as the amount of received light decreases.
  • the accumulation time may be set shorter as the amount of received light increases.
  • the switching between the first and second modes and the control of the amplification factor in the first mode and the accumulation time in the second mode may be executed according to the potential of the data line to which each pixel is connected.
  • the first mode and the second mode can be appropriately switched by associating the amount of received light with the potential of the data line.
  • a mode control circuit that switches between the first and second modes and controls the amplification factor and the accumulation time is provided for each data line, and the mode control circuit corresponds to the potential of the data line. The switching between the first and second modes and the control of the amplification factor and the accumulation time may be executed.
  • the mode control circuit includes a first comparator that compares the potential of the data line with a predetermined first threshold voltage, and a second comparator that compares the potential of the data line with a predetermined second threshold voltage. And a comparator. The first and second modes may be switched according to the output of the first comparator, and the amplification factor may be switched according to the output of the second comparator.
  • the output amplifier may include an operational amplifier in which a predetermined reference voltage is input to one input terminal and the output signal of the first detection circuit or the second detection circuit is applied to the other input terminal.
  • the capacitor Prior to light detection for each pixel, the capacitor may be initialized by applying a predetermined reference voltage to the capacitor via the second detection circuit.
  • the reference voltage is applied to the capacitor, and the capacitor can be initialized. In this case, there is no need to provide a separate resetting element, so that the circuit can be simplified.
  • a predetermined reference voltage may be switched according to switching between the first mode and the second mode.
  • the output voltage range can be narrowed by switching the reference voltage according to the mode, The dynamic range can be expanded.
  • Another aspect of the present invention relates to a photodetecting device including pixel circuits arranged at intersections of a plurality of data lines and scanning lines.
  • each pixel circuit charges and discharges a capacitor with a photodetection element and a photocurrent flowing through the photodetection element, and the obtained voltage is amplified by a source follower amplifier and output to a data line.
  • a detection circuit and a second detection circuit that charges and discharges the capacitance by a photocurrent flowing through the photodetecting element and outputs the electric charge stored in the capacitance via the data line.
  • the first detection circuit is active
  • the first mode and the second mode in which the second detection circuit is active can be switched.
  • the device is further provided for each data line, amplifies the voltage output from the first detection circuit in the first mode, and second detection in the second mode.
  • An output amplifier that converts the charge output from the circuit into a voltage and an operation mode of the pixel circuit and the output amplifier according to the amount of light received by the light detection element included in each connected pixel circuit. And a mode control circuit for switching between.
  • the first detection circuit capable of detecting relatively small light and the second detection circuit capable of detecting relatively large light are provided for each pixel circuit, and are switched according to the amount of received light. As a result, the dynamic range can be expanded.
  • the first detection circuit is a first detection circuit provided between an amplification transistor in which one end of the light detection element is connected to the gate terminal and a data line to which the source terminal of the amplification transistor and the pixel circuit are connected.
  • One switch transistor may be included.
  • the second detection circuit may include a second switch transistor provided on a path from one end of the light detection element to a data line to which the pixel circuit is connected. The first switch transistor may be turned on in the first mode, and the second switch transistor may be turned on in the second mode.
  • a first switch transistor and a second switch transistor are provided in the output paths of the first detection circuit and the second detection circuit, respectively, and by controlling which switch is turned on, the first and second switches are controlled. Two modes can be selected.
  • the output amplifier includes first and second input terminals, and is provided between an operational amplifier in which a predetermined reference voltage is applied to the second input terminal, the first input terminal of the operational amplifier, and the data line. Between the input capacitor and the third switch transistor provided in series, the fourth switch transistor that bypasses the input capacitor and the third switch transistor in the ON state, the output terminal of the operational amplifier, and the first input terminal A feedback capacitor provided, and a fifth switch transistor provided in a feedback path in parallel with the feedback capacitor.
  • the voltage output from the first detection circuit is amplified at an amplification factor determined by the ratio of the capacitance of the input capacitor and the feedback capacitor.
  • the charge output from the second detection circuit May be transferred to a feedback capacitor and converted to a voltage.
  • the feedback capacitor may be a variable capacitor, and the mode control circuit may switch the capacitance value of the feedback capacitor according to the amount of light received by the photodetecting element.
  • the mode control circuit may change the accumulation time for charging and discharging the capacitance by the photocurrent in accordance with the amount of light received by the photodetecting element.
  • the load circuit connected to the source terminal of the amplification transistor may be provided outside the pixel circuit for each data line.
  • the load circuit may include a transistor that is provided between the data line and a terminal having a fixed potential, and is turned on in the first mode and turned off in the second mode.
  • the circuit area can be reduced.
  • the mode control circuit may monitor the potential of the connected data line and switch between the first and second modes according to the potential of the data line.
  • the mode control circuit may include a comparator that compares the potential of the data line with a predetermined threshold voltage, and may switch between the first and second modes according to the output signal of the comparator.
  • the mode can be switched appropriately.
  • the dynamic range can be expanded.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel circuit of a conventional CMOS image sensor.
  • FIG. 2 is a circuit diagram showing a configuration of the entire photodetecting device according to the embodiment.
  • FIG. 3 is a circuit diagram showing a configuration of a pixel circuit and an output amplifier according to the embodiment.
  • FIG. 4 is a diagram showing an example of setting the mode according to the amount of received light (illuminance) and setting the amplification factor and accumulation time.
  • FIG. 5 is a circuit diagram showing a configuration example of a mode control circuit.
  • FIGS. 6A to 6C are circuit diagrams showing ON / OFF states of the transistors in the first mode.
  • FIG. 7 is an operation sequence diagram for each pixel in the first mode.
  • FIGS. 8 (a) to 8 (c) are circuit diagrams showing ON / OFF states of each pixel in the second mode.
  • FIG. 9 is an operation sequence diagram for each pixel in the second mode.
  • FIG. 10 is a diagram showing an operation state of a pixel circuit according to a modification.
  • Output amplifier 1 20 mode control circuit, 300 photodetector, M 1 reset transistor, M2 overflow transistor, M3 amplification transistor, M4 constant current transistor, Msw 1 first switch transistor, Msw2 second switch transistor, Msw3 third switch Transistor, Msw4 4th switch transistor, Msw5 5th switch transistor, Msw6 6th switch transistor, Msw7 7th switch transistor, Cov overflow capacitor, PD photodiode, 40 overflow circuit, 42 1st detection circuit, 44 Second detection circuit, OP 1 operational amplifier, C in input capacitor, C fb feedback capacitor, CMP 1 first comparator, CMP 2 second comparator.
  • the state in which member A and member B are connected means that member A and member B are physically directly connected, or that member A and member B are electrically This includes cases where the connection is made indirectly through other members that do not affect the connection status.
  • the state in which the member C is provided between the member A and the member B refers to the case where the member A and the member ⁇ or the member B and the member C are directly connected, as well as an electrical connection. This includes cases where the connection is made indirectly through other members that do not affect the condition.
  • a photodetection device is a CMOS image sensor, and includes a plurality of pixel circuits arranged in m rows and n columns.
  • FIG. 2 is a circuit diagram showing the overall configuration of the photodetecting device according to the present embodiment.
  • the light detection device 300 includes a plurality of pixel circuits (hereinafter also simply referred to as pixels) PIX arranged in two dimensions in m rows and n columns (m and n are integers of 2 or more), and scanning provided for each row.
  • M scanning lines LS 1 to LSm collectively referred to as line LS
  • n data lines LD 1 to LD n provided for each column collectively referred to as data line LD
  • output amplifier AM P N output amplifiers A MP 1 to AMP n
  • ⁇ mode control circuits collectively referred to as a control circuit CNT, CN ⁇ 1 to CN ⁇ ⁇ , a scanning control unit 20, and a signal processing unit 30 .
  • the pixel circuit P I X is arranged at each intersection of the plurality of data lines LD and the scanning line LS.
  • the pixel circuit ⁇ I X includes a photodiode, each of which is a light detection element. Pixel circuit ⁇ I X outputs the amount of light received by the photodiode to the data line LD as an electrical signal.
  • Each pixel circuit P I X has the same configuration, and the pixel circuit P I X has an active pixel structure including an active element that controls a voltage applied to the photodiode and amplifies the signal.
  • n data lines LD 1 to LD n are provided for each column, and the pixel P I X in the j column
  • the scan control unit 20 controls on / off of active elements included in the pixel circuit P IX via the scan line LS.
  • the scanning line LS of each row is drawn as one, but actually has the number of active elements to be controlled.
  • the scanning control unit 20 sequentially selects the first to m-th rows, activates the pixel circuit P IX in the selected row, and sequentially reads the amount of light incident on the pixel circuit P IX on that row.
  • Each pixel circuit P I X is supplied with a power supply voltage Vdd through a power line LVd d (not shown).
  • the pixel circuit P IX is configured to be switchable between a first mode operating as an active pixel sensor (APS) and a second mode operating as a passive pixel sensor (PPS).
  • APS active pixel sensor
  • PPS passive pixel sensor
  • the output amplifier AMP is provided for each data line LD, amplifies the signal output from the pixel circuit P IX to the data line LD, or converts the voltage and outputs the signal to the signal processing unit 30.
  • the operation mode of the output amplifier AMP is switched in conjunction with the operation mode of the pixel circuit P I X.
  • the amplification factor g of the output amplifier AMP is switched for each pixel according to the amount of received light. Therefore, the signal processing unit 30 outputs a signal for switching the amplification factor g to each output AMP.
  • the mode control circuit CNT is provided for each data line LD, and controls the operation mode of the connected pixel circuit PIX. Since the configuration and operation of the output amplifier AMP and the mode control circuit C NT are related to the configuration and operation of the pixel circuit P I X, first, the configuration of the pixel circuit P I X will be described.
  • FIG. 3 is a circuit diagram showing a configuration of the pixel circuit 100 and the output amplifier 110 according to the present embodiment.
  • the pixel circuit 100 includes an overflow circuit 40, a first detection circuit 42, and a second detection circuit 44 in addition to the photodiode PD that is a light detection element.
  • the pixel circuit 100 according to the present embodiment includes a first mode in which the first detection circuit 42 is active and a second mode in which the second detection circuit 44 is active. Two modes and can be switched.
  • the photodiode PD has an anode terminal grounded. At the power sword terminal of the photodiode PD, there are the parasitic capacitance of the photodiode PD itself and the capacitance between wirings (hereinafter this capacitance is called force sword capacitance Cpd).
  • the pixel circuit 100 outputs a signal corresponding to the light intensity incident on the photodiode PD from the output terminal 102.
  • the output terminal 102 is connected to the data line LD j of the column in which each pixel circuit 100 is provided.
  • the overflow circuit 40 is connected to the force sword terminal of the photodiode PD, and initializes the force sword capacitance Cpd.
  • the overflow circuit 40 includes a reset transistor M1, an overflow transistor M2, and an overflow capacitor CoV.
  • the reset transistor M1 and the overflow transistor M2 are both N-channel MOS FET (Metal Oxide Semiconductor Field Effect Transistor).
  • the drain terminal of the reset transistor M 1 is connected to the power line L V d d and the power voltage V d d is applied.
  • An overflow capacitor Co V is provided between the source terminal of the reset transistor M 1 and the ground.
  • the drain terminal of the overflow transistor M2 is connected to the source terminal of the reset transistor M1, and the source terminal of the overflow transistor M2 is connected to the cathode terminal of the forode PD.
  • the first reset transistor M1 is used to reset the force sword capacitance Cpd.
  • the overflow circuit 40 may include only the reset transistor M 1 without providing the overflow capacitor Co V.
  • the first reset transistor M 1 may function as an anti-blooming transistor. In this case, the force sword capacitance Cpd may be reset by a method described in a modification example described later.
  • the pixel circuit 100 discharges the charge stored in the force sword capacitor Cpd by the photocurrent Iph flowing through the photodiode PD for a predetermined accumulation time.
  • the detection circuit 42 amplifies the voltage appearing in the force sword capacitance C pd by the source follower amplifier and outputs it to the data line LD.
  • the first detection circuit 42 includes an amplification transistor M3 and a first switch transistor Msw1.
  • the amplification transistor M3 and the first switch transistor Msw1 are both N-channel MOS FETs.
  • the gate terminal of the amplification transistor M3 is connected to the power sword terminal of the photodiode PD, and the drain terminal is connected to the power supply line L V d d and the power supply voltage V d d is applied.
  • the first switch transistor Msw 1 is provided between the source terminal of the amplification transistor M 3 and the data line LD j to which the pixel circuit 100 is connected. That is, one end of the first switch transistor Msw 1 is connected to the source terminal of the amplification transistor M 3, and the other end is connected to the output terminal 102.
  • the second detection circuit 44 discharges the cathode capacitance Cpd to the photodiode PD by the photocurrent Iph, and outputs the charge stored in the cathode capacitance Cpd through the data line LDj.
  • the second detection circuit 44 includes a second switch transistor Msw2.
  • the second switch transistor Msw 2 is provided on a path from the force sword terminal of the photodiode PD to the data line LD j to which the pixel circuit 100 is connected.
  • the first switch transistor Msw1 and the second switch transistor Msw2 are switches provided to switch the pixel circuit 100 to operate in the first mode or the second mode. As will be described in detail later, the first switch transistor Msw 1 is turned on at least in the first mode, and the second switch transistor Msw 2 is turned on at least in the second mode. The second switch transistor Msw 2 may be turned on also during the first mode reset operation.
  • the load circuit 1 30 (SF j) connected to the source of the amplification transistor M3 functioning as a source follower amplifier is provided outside the pixel circuit 100 for each data line LD. Act as part.
  • Load circuit 1 3 0 is preferably provided between a data line and a ground terminal having a fixed potential, and includes a transistor that is turned on in the first mode and turned off in the second mode.
  • the load circuit 130 includes an N-channel MOS FET, a sixth switch transistor Msw 6 and a constant current transistor M4.
  • the constant current transistor M4 has a gate terminal biased to a predetermined potential and operates as a constant current source.
  • the sixth switch transistor Msw 6 is provided on the current path of the constant current generated by the constant current transistor M4.
  • the sixth switch transistor Msw 6 is turned on in the first mode, and the load circuit 130 functions as a constant current load.
  • the sixth switch transistor Ms w 6 is turned off in the second mode.
  • each transistor of the pixel circuit 100 is connected to a scanning line (not shown), and can be controlled on and off independently.
  • the function of the output amplifier 110 is switched in conjunction with the operation mode of the pixel circuit 100, and in the first mode, the voltage output from the first detection circuit 42 is amplified with a predetermined amplification factor. In the second mode, the electric charge output from the second detection circuit 44 is converted into a voltage.
  • the input terminal 1 1 2 of the output amplifier 1 1 0 is connected to the output terminal 1 02 of the pixel circuit 100 through the data line LD j.
  • the output amplifier 110 includes an operational amplifier OP1, a third switch transistor Msw3, a fourth switch transistor Msw4, a fifth switch transistor Msw5, an input capacitor Cin, and a feedback capacitor Cfb.
  • the operational amplifier OP 1 includes first and second input terminals, that is, an inverting input terminal and a non-inverting input terminal. A predetermined reference voltage V ref is applied to the second input terminal.
  • An input capacitor C in and a third switch transistor Ms w 3 are connected in series between the first input terminal of the operational amplifier OP 1 and the input terminal 1 1 2 to which the data line LD j is connected.
  • the fourth switch transistor Ms w 4 is provided between the input terminal 1 1 2 and the first input terminal of the operational amplifier OP 1, In the on state, the input capacitor C in and the third switch transistor M sw3 are bypassed.
  • the feedback capacitor C f b is provided between the output terminal of the operational amplifier OP 1 and the first input terminal.
  • the feedback capacitor C f b is a variable capacitance capacitor.
  • the fifth switch transistor Ms w 5 is provided in a feedback path in parallel with the feedback capacitor C f b, and in the on state, bypasses the feedback capacitor C f b or initializes the stored charge.
  • the photodetector 300 switches between the first and second modes according to the amount of light received by the photodiode PD included in each pixel circuit 100, that is, the illuminance.
  • the light detection device 300 first temporarily reads the amount of light received by the photodiode PD in the first mode. When the value is lower than a predetermined threshold, the light detection device 300 is in the first mode. Operates in 2 mode.
  • a mode control circuit C NT is provided to appropriately switch between the first and second modes.
  • the mode control circuit C NT provided for each data line LD switches the operation mode of the pixel circuit P I X and the output amplifier AMP according to the amount of light received by the photodiode included in the connected pixel circuit P I X.
  • the mode control circuit C NT may control the amplification factor in accordance with the amount of received light in the first mode. Control of the amplification factor can be realized by changing the capacitance value of the feedback capacitor C f b of the output amplifier 110. In addition, it is desirable that the mode control circuit C NT controls the accumulation time according to the amount of received light in the second mode.
  • FIG. 4 is a diagram showing an example of setting the mode according to the amount of received light (illuminance) and setting the amplification factor and accumulation time.
  • the amount of received light exceeds a certain threshold value, it is set to the second mode, and when it is below the threshold value, it is set to the first mode.
  • the gain is set higher as the amount of received light becomes smaller.
  • the accumulation time is set shorter as the amount of received light becomes larger.
  • the accumulation time may be changed also in the first mode.
  • the mode control circuit CNT monitors the potential of the connected data line LD in association with the amount of light received by the photodiode PD, and switches between the first and second modes according to the potential of the data line. . That is, the amount of light received on the horizontal axis in FIG. 4 is associated with the potential of the data line LD.
  • FIG. 5 is a circuit diagram showing a configuration example of the mode control circuit 120.
  • the mode control circuit 120 includes a first comparator CMP1 and a second comparator CMP2.
  • the first comparator CMP1 compares the potential of the data line LD with a predetermined first threshold voltage Vth1.
  • the signal processing unit 30 switches between the first and second modes according to the output of the first comparator CMP1.
  • the potential of the data line LD decreases as the amount of received light increases, and increases as the amount of received light decreases.
  • the signal processing unit 30 sets the first mode when the potential of the data line LD is higher than the first threshold voltage Vhh, and sets the second mode when the potential is lower.
  • the second comparator CMP2 determines the potential of the data line LD as a predetermined second value.
  • the signal processing unit 30 switches the amplification factor of the output amplifier AMP according to the output of the second comparator CMP2.
  • the amplification factor of the output amplifier AMP is set to be lower than the second threshold voltage V th 2.
  • the amplification factor of the output amplifier AMP may be set high.
  • FIGS. 6A to 6C are circuit diagrams showing the on / off states of the transistors in the first mode.
  • FIG. 7 is an operation sequence diagram for each pixel in the first mode. In FIG. 7, the high level of each signal corresponds to the on state of each transistor, and the low level corresponds to the off state.
  • a level determination period ⁇ 1 is provided prior to detection of the amount of received light in each pixel circuit.
  • this level determination period ⁇ 1 at least the first switch transistor Msw 1 and the sixth switch transistor M sw 6 are turned on, and the potential of the data line LD is set by the source follower amplifier.
  • the mode control circuit CNT sets the first and second modes based on the potential of the data line at this time, and further sets the amplification factor.
  • the process proceeds to the potential detection period 02.
  • the potential detection period ⁇ 2 at least the first switch transistor Msw1, the third switch transistor Msw3, the fifth switch transistor Msw5, and the sixth switch transistor Msw6 are turned on.
  • Figure 6 (a) shows the situation at this time.
  • the operational amplifier OP 1 functions as a voltage follower.
  • the potential of the first input terminal of the operational amplifier OP 1 becomes the reference voltage V r e f applied to the second input terminal, and is applied to the right electrode of the input capacitor C in.
  • the potential of the cathode terminal of the photodiode PD at this time is changed to the source follower amplifier. Read through.
  • the overflow transistor M2 is set to ON, the overflow capacitor CoV and the force sword capacitance Cpd are conducted, and the photodiode PD is reset.
  • Figure 6 (b) shows the situation at this time. Also, during this detection period ⁇ 2, turning off the fifth switch transistor Msw5 and turning off the third switch transistor Msw3 after turning off the fifth switch transistor Msw5 Non-linearity depending on the potential can be reduced. Furthermore, here, the case where the pixel is reset by using the output amplifier AMP is shown. In this reset period 03, the reset transistor M 1 and the overflow transistor M 2 are turned on, so that the overflow capacitor Co V And the cathode capacity C pd may be reset.
  • each pixel circuit outputs a voltage according to the amount of received light through a series of operations as described above.
  • FIGS. 8A to 8C are circuit diagrams showing on / off states of the transistors in the second mode.
  • FIG. 9 is an operation sequence diagram for each pixel in the second mode.
  • a level determination period ⁇ 1 Prior to detection of the amount of received light in each pixel circuit, a level determination period ⁇ 1 is provided, the first and second modes are set, and the amplification factor is further set. In level judgment period 01, the second mode is set. In the second mode, the source follower amplifier does not operate, so the first switch transistor Ms w 1, 3-switch transistor MS w3 is turned off.
  • the pixel circuit 100 of the photodetector 300 according to the present embodiment includes a first detection circuit 42 that functions as an active pixel sensor, and a second detection circuit 44 that functions as a passive pixel sensor.
  • the first mode and the second mode can be switched for each pixel according to the amount of light received, and the dynamic range can be expanded.
  • the dynamic range can be further expanded by switching the amplification factor of the output amplifier AMP in the first mode and the accumulation time in the second mode according to the amount of received light.
  • the pixel circuit 100 When trying to expand the dynamic range by changing the amplification factor and integration time using only the active pixel sensor using conventional technology, if the amount of received light is large, the integration time is very short. Must and times for that There was a problem that the road scale and power consumption increased.
  • the pixel circuit 100 also functions as a passive pixel sensor corresponding to high illuminance, so that it is not necessary to shorten the accumulation time so much. Therefore, it is possible to suppress the increase in circuit complexity, scale, and power consumption.
  • the first mode of FIG. 7 there is a blank period between the potential detection period 0 2 and the reset period 03.
  • the level determination period ⁇ 1 and the virtual ground period A blank period exists between 0 and 5.
  • the control signals of the first switch transistor M sw 1 and the second switch transistor M sw 2 are made common in the first and second modes.
  • the circuit can be further simplified by using a common control signal.
  • the present invention is not limited to this, and the control sequence may be designed independently in the first mode and the second mode.
  • the operational amplifier of the output amplifier 1 1 0 in FIG. 3 uses the charge of the force sword capacitor C pd, that is, the potential of the force sword terminal of the photodiode PD, prior to light reception for each pixel. It may be initialized using the reference voltage V ref applied to OP 1. As shown in FIG. 3, in the output amplifier AMP, a predetermined reference voltage V ref is input to one input terminal, and the output signal of the first detection circuit 4 2 or the second detection circuit 4 4 is input to the other input terminal. Is included in the operational amplifier OP1. In this modification, a predetermined reference voltage V ref is applied to the force sword capacitor C pd via the second detection circuit 4 4 (that is, the second switch transistor M sw 2) prior to light detection for each pixel. To initialize.
  • the reference voltage V ref may be switched and set to a different value in the first mode and the second mode.
  • the reference in the second mode The voltage (hereinafter referred to as the second reference voltage V ref 2) is set lower than the reference voltage in the first mode (hereinafter referred to as the first reference voltage V ref 1).
  • the third switch transistor Ms w3 and the fifth switch transistor Ms w 5 are turned on in order to reset the force sword capacitance C pd, and the second switch transistor Ms Turn on w2.
  • the potential of the power sword terminal of the photodiode PD is initialized almost equal to the first reference voltage V r e f.
  • the fourth switch transistor Msw4 and the fifth switch transistor Msw5 are turned on and the second switch transistor Msw2 is turned on in order to reset the force sword capacitance Cpd. .
  • the potential of the force sword terminal of the photodiode PD is set substantially equal to the second reference voltage V re f 2.
  • FIG. 10 is a diagram illustrating an operation state of the pixel circuit 100 according to the present modification.
  • the horizontal axis indicates the amount of received light
  • the vertical axis indicates the output voltage V o.
  • the force sword capacity Cp d of the forode PD is initialized with the first reference voltage V ref 1 in the same manner as when the amplification factor is 8 times. .
  • the output voltage Vo decreases. The slope at this time depends on the amplification factor of the output amplifier AMP.
  • the force sword capacitance Cpd of the photodiode PD is initialized with the second reference voltage Vref2.
  • the output voltage Vo is the second reference voltage V ref
  • the voltage near 2 is set to the initial value and increases with the amount of light received.
  • the output voltage V o is initialized to the reference voltage V re f 1, and the output voltage V o increases according to the amount of received light.
  • the voltage range of the output voltage V o becomes very wide. This means that the dynamic range of the amount of received light becomes narrow in a circuit where the power supply voltage V d d is limited.
  • the voltage range of the output voltage V o can be set narrow by switching the reference voltage V ref applied to the output amplifier AMP between the first mode and the second mode. And the dynamic range of received light can be expanded.
  • the reset transistor of the overflow circuit 40 shown in FIG. 3 is used to initialize the force sword capacitance C pd by the output amplifier AMP and the second switch transistor M sw 2. It can be omitted.
  • the overflow circuit 40 may be provided even when the force sword capacity C p d according to the modification is initialized.
  • the reference voltage is fixed to a constant value, and a switch is provided so that the input terminal of the output amplifier AMP is switched in the first mode and the second mode. Inversion amplification and non-inversion amplification may be switched. In this case, in the first mode and the second mode, the direction in which the output voltage Vo changes according to the amount of received light is the same, so the voltage range can be narrowed.
  • the process from time t 1 to t 2 is repeated a plurality of times with different accumulation times to obtain data with different exposure times. May be.
  • the signal processing unit 30 has a plurality of Optimal data may be output from the pieces of data.
  • the transistors used in the pixel circuit are all N-channel MOSFETs.
  • the present invention is not limited to this, and some transistors are configured using P-channel MOSFETs. It is also possible. In this case, the high level and low level of the signal applied to the gate need only be reversed.
  • each pixel includes the photodiode PD
  • the pixel may be a phototransistor or the like, and may be a photodetection element in which a photocurrent flowing in accordance with incident light intensity changes. That's fine.
  • the present invention can be used for an optical device.

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Abstract

　画素回路は、フォトダイオード、オーバーフロー回路、第１検出回路、第２検出回路を含む。第１検出回路は、フォトダイオードＰＤに流れる光電流Ｉｐｈによってカソード容量を充放電し、得られた電圧をソースフォロアアンプによって増幅してデータ線に出力する。第２検出回路は、フォトダイオードＰＤに流れる光電流Ｉｐｈによってカソード容量を充放電し、カソード容量に蓄えられた電荷をデータ線を介して出力する。画素回路は、第１検出回路がアクティブとなる第１モードと、第２検出回路がアクティブとなる第２モードと、が切り替え可能に構成される。各画素回路に含まれるフォトダイオードの受光量に応じて、第１、第２モードを切り替え、第１モードにおいて、受光量に応じて増幅率を制御し、第２モードにおいて、蓄積時間を制御する。

Description

明 細 書
光検出装置
技術分野
[0001] 本発明は、 CMOSイメージセンサをはじめとする光検出装置に関する。
背景技術
[0002] 近年、 デジタルスチルカメラや、 デジタルビデオカメラなどをはじめとす る多くの撮像装置に、 CCD (Ch a r g e Co u p l e d De v i c e や、 CMOS (Comp l eme n t a r y Me t a l Ox i d e S em i c o n d u c t o r) イメージセンサが利用されている。 CMOSイメージセンサを採用するメリッ卜としては、 一般のチップと同 じ製造ラインが使え、 周辺機能と合わせたワンチップ化も可能である点、 C C Dよりも低電圧で駆動可能であって、 消費電力が C C Dに比べて低い点が 挙げられる。
[0003] CMOSセンサの各画素は、 1つのフォトダイオードと MOS F E Tを使つ たスィッチを含んで構成される。 すなわち、 マトリクス状に並んだフォトダ ィオードそれぞれに、 スィッチを取り付けた構造になっており、 このスイツ チを次々に切り替えて、 1画素ずつ電荷を読み出していく。 たとえば、 非特 許文献 1には、 このような CMOSイメージセンサの画素回路が記載されて いる。
[0004] 図 1は、 従来の CMOSイメージセンサの画素回路 200の構成を示す回 路図である。 この画素回路 200は、 フォトダイオード PD、 リセットトラ ンジスタ M 1 1、 増幅トランジスタ M 1 2、 出力トランジスタ M 1 3を備え る。 リセットトランジスタ M 1 1、 増幅トランジスタ M 1 2、 出カトランジ スタ M 1 3は、 いずれも Nチャンネル MOS F ETである。 電源電圧 V d d と接地電圧 GND間には、 リセットトランジスタ M 1 1、 フォトダイオード PDが直列に接続される。 リセッ卜トランジスタ M 1 1は、 ソース端子がフ ォ卜ダイオード PDに接続され、 ドレイン端子には電源電圧 Vd dが印加さ れている。 リセットトランジスタ M 1 1のゲート端子には、 リセット信号 R
S Tが入力される。
[0005] リセットトランジスタ M 1 1と接続されるフォトダイオード PDのカソー ド端子は、 増幅トランジスタ M 1 2のゲート端子に接続される。 増幅卜ラン ジスタ M 1 2は、 ドレイン端子に電源電圧 Vd dが印加され、 ソース端子は 出力トランジスタ M 1 3のドレイン端子と接続されたソースフォロアアンプ として機能する。 出力トランジスタ M 1 3のソース端子は、 CMOSィメー ジセンサの各列毎に設けられたデータ線 LDに接続される。
[0006] このように構成された画素回路 200において、 リセットトランジスタ M
1 1のゲート端子に入力されたリセッ卜信号 RS Tがハイレベルになると、 リセットトランジスタ M 1 1がオンし、 フォトダイオード PDに電源電圧 V d dが印加され、 力ソード端子が電源電圧 Vd dで充電される。 つぎに、 リ セットトランジスタ M 1 1をオフする。 この状態において、 フォトダイォー ド PDに光が当たると、 光電流が流れ、 フォトダイオード PDの力ソード端 子に蓄えられた電荷が放電する。 このとき、 フォトダイオード PDのカソー ド端子の電圧は、 光強度および蓄積時間に応じて変化する。 増幅卜ランジス タ M 1 2は、 フォトダイオード PDの力ソード端子の電圧を出力する。
[0007] 所定の蓄積時間経過後、 選択信号 SELをハイレベルとすることにより、 出力トランジスタ M 1 3がオンし、 データ線しりに、 フォ卜ダイォード PD の受光量に応じた電圧が出力され、 外部回路で各画素回路における受光量を 読み出すことができる。
非特許文献 1 ：池辺他， 「CMOSイメージセンサに適した機能的リセッ卜方 式の検討」 ， 信学技報， 社団法人電子情報通信学会， 2003年 9月， 第 1
03巻， 第 298号， p. 1 9-24
特許文献 1 ：特開 2001 _ 1 97362号公報
特許文献 2：特開 2004 _ 363666号公報
発明の開示
発明が解決しょうとする課題 [0008] ここで、 図 1に記載の従来の C M O Sセンサの画素回路のダイナミックレ ンジについて検討する。 上述のように、 画素ごとの受光量を検出する際には 、 フォトダイオード P Dを電源電圧 V d dで充電し、 露光期間においてフォ 卜ダイォード P Dのカソード端子に蓄えられた電荷を放電し、 残存電荷量を 電圧変換して受光量を測定している。 したがって、 フォトダイオード P Dに 強い光が入射し、 蓄積時間内に残存電荷量が 0となると、 画素回路 2 0 0は 、 フォ卜ダイオード P Dに入射した光量を検出できなくなってしまう。
[0009] 逆に、 蓄積時間を短くすると、 残存電荷量が 0とならないため、 強い光は 検出できるが、 この状態で弱い光が入射した場合に、 検出できなくなつてし まう。 このように、 従来の画素回路 2 0 0においては、 フォトダイオード P Dのカソード端子にリセッ卜状態で蓄えられる初期電荷量によってダイナミ ックレンジが制限される。 従来においては、 特許文献 1、 あるいは特許文献 2に記載されるように、 対数変換、 あるいは蓄積時間および増幅率を変化さ せて、 ダイナミックレンジを拡大する手法がとられていた。
[0010] しかしながら、 図 1に示すような、 いわゆるアクティブピクセルセンサと よばれる回路形式において、 蓄積時間を変化させる場合、 最短蓄積時間が短 くなればなるほど、 回路をより高速に動作させるため消費電力が増大すると いう問題がある。 増幅率を変化させる場合、 増幅率を高く設定するためには 回路規模の増大は避けられない。
[0011 ] 本発明はこうした状況に鑑みてなされたものであり、 その目的は、 ダイナ ミックレンジを拡大した光検出装置の提供にある。
課題を解決するための手段
[0012] 上記課題を解決するために、 本発明のある態様は、 複数のデータ線および 走査線の交点にそれぞれ配置された画素回路を備える光検出装置に関する。 この光検出装置は、 第 1モードにおいてアクティブとなり、 各画素回路の光 検出素子に流れる光電流によって容量を充放電し、 得られた電圧をソースフ ォロアアンプによって増幅して出力する第 1検出回路と、 第 2モードにおい てアクティブとなり、 光検出素子に流れる光電流によつて所定の蓄積時間、 容量を充放電し、 容量に蓄えられた電荷を出力する第 2検出回路と、 データ 線ごとに設けられ、 第 1モードにおいて、 第 1検出回路から出力される電圧 を所定の増幅率で増幅し、 第 2モードにおいて、 第 2検出回路から出力され る電荷を、 電圧に変換する出力アンプと、 を備える。 各画素回路に含まれる 光検出素子の受光量に応じて、 第 1、 第 2モードを切り替え、 第 1モードに おいて、 受光量に応じて増幅率を制御し、 第 2モードにおいて、 蓄積時間を 制御する。
[0013] この態様によると、 比較的小さな光を検出可能な第 1検出回路と、 比較的 大きな光を検出可能な第 2検出回路とを設け、 受光量に応じて切リ換えるこ とにより、 ダイナミックレンジを拡大することができる。
[0014] 第 1、 第 2モードの切り替えならびに、 第 1モードにおける増幅率および 第 2モードにおける蓄積時間の制御を、 画素ごとの光検出に先立って実行し てもよい。
[0015] 受光量が、 所定のしきい値より低いとき第 1モードで、 所定のしきい値よ リ高いとき第 2モードで動作してもよい。 しきい値に応じて、 第 1、 第 2モ ードを切り換えることにより、 ダイナミックレンジを好適に拡大することが できる。
[0016] 第 1モードにおいて、 受光量が小さくなるに従い、 増幅率を高く設定して もよい。 また、 第 2モードにおいて、 受光量が大きくなるに従い、 蓄積時間 を短く設定してもよい。
[0017] 第 1、 第 2モードの切り替えならびに、 第 1モードにおける増幅率および 第 2モードにおける蓄積時間の制御を、 各画素が接続されるデータ線の電位 に応じて実行してもよい。 受光量をデータ線の電位に対応付けることにより 、 第 1モードと第 2モードを適切に切り換えることができる。
[0018] 第 1、 第 2モードの切り替えならびに、 増幅率および蓄積時間の制御を実 行するモード制御回路を、 データ線ごとに備え、 当該モード制御回路は、 デ ータ線の電位に応じて、 第 1、 第 2モードの切り替えならびに増幅率および 蓄積時間の制御を実行してもよい。 [0019] モード制御回路は、 データ線の電位を、 所定の第 1 しきい値電圧と比較す る第 1コンパレータと、 データ線の電位を、 所定の第 2しきい値電圧と比較 する第 2コンパレータと、 を含んでもよい。 第 1コンパレータの出力に応じ て第 1、 第 2モードを切り換えるとともに、 第 2コンパレータの出力に応じ て、 増幅率を切り換えてもよい。
[0020] 出力アンプは、 一の入力端子に所定の基準電圧が入力され、 他の入力端子 に、 第 1検出回路または、 第 2検出回路の出力信号が印加された演算増幅器 を含んでもよい。 画素ごとの光検出に先立って、 所定の基準電圧を、 前記第 2検出回路を介して前記容量に印加することにより、 前記容量を初期化して もよい。
第 2検出回路をアクティブとすることにより、 基準電圧が容量に印加され 、 容量を初期化することができる。 この場合、 リセット用の素子を別途設け る必要が無くなるため、 回路を簡略化することができる。
[0021] 第 1モードと第 2モードの切り替えに応じて、 所定の基準電圧を切り換え てもよい。 第 1モードと、 第 2モードそれぞれにおいて、 出力アンプの出力 の受光量依存性が逆となる場合、 モードに応じて基準電圧を切リ換えること により、 出力電圧の範囲を狭くすることができ、 ダイナミックレンジを広げ ることができる。
[0022] 本発明の別の態様は、 複数のデータ線および走査線の交点にそれぞれ配置 された画素回路を備える光検出装置に関する。
この光検出装置において、 各画素回路は、 光検出素子と、 光検出素子に流 れる光電流によって容量を充放電し、 得られた電圧をソースフォロアアンプ によって増幅してデータ線に出力する第 1検出回路と、 光検出素子に流れる 光電流によつて容量を充放電し、 容量に蓄えられた電荷をデータ線を介して 出力する第 2検出回路と、 を含み、 第 1検出回路がアクティブとなる第 1モ ードと、 第 2検出回路がァクテイブとなる第 2モードが切リ替え可能に構成 される。 本装置はさらに、 データ線ごとに設けられ、 第 1モードにおいて、 第 1検出回路から出力される電圧を増幅し、 第 2モードにおいて、 第 2検出 回路から出力される電荷を、 電圧に変換する出力アンプと、 データ線ごとに 設けられ、 接続される画素回路に含まれる光検出素子の受光量に応じて、 画 素回路および出力アンプの動作モードを切り換えるモード制御回路と、 を備 える。
[0023] この態様によると、 比較的小さな光を検出可能な第 1検出回路と、 比較的 大きな光を検出可能な第 2検出回路とを、 画素回路ごとに設け、 受光量に応 じて切り換えることにより、 ダイナミックレンジを拡大することができる。
[0024] 第 1検出回路は、 光検出素子の一端がゲー卜端子に接続された増幅卜ラン ジスタと、 増幅トランジスタのソース端子および画素回路が接続されるデー タ線の間に設けられた第 1スィッチトランジスタと、 を含んでもよい。 第 2 検出回路は、 光検出素子の一端から、 画素回路が接続されるデータ線に至る 経路上に設けられた第 2スィッチトランジスタ含んでもよい。 第 1スィッチ トランジスタは、 第 1モードにおいてオン、 第 2スィッチトランジスタは、 第 2モードにおいてオンしてもよい。
[0025] 第 1検出回路、 第 2検出回路それぞれの出力経路に、 第 1スィッチ卜ラン ジスタおよび第 2スィッチトランジスタを設け、 いずれのスィッチをオンす るかを制御することにより、 第 1、 第 2モードを選択することができる。
[0026] 出力アンプは、 第 1、 第 2入力端子を備え、 第 2入力端子に所定の基準電 圧が印加された演算増幅器と、 演算増幅器の第 1入力端子と、 データ線との 間に直列に設けられた入力キャパシタおよび第 3スィッチトランジスタと、 オン状態において、 入力キャパシタおよび第 3スィッチトランジスタをバイ パスする第 4スィッチトランジスタと、 演算増幅器の出力端子と、 第 1入力 端子との間に設けられた帰還キャパシタと、 帰還キャパシタと並列な帰還経 路に設けられた第 5スィッチトランジスタと、 を含んでもよい。 第 1モード において、 第 1検出回路から出力される電圧を、 入力キャパシタと帰還キヤ パシタの容量の比で定まる増幅率にて増幅し、 第 2モードにおいて、 第 2検 出回路から出力される電荷を、 帰還キャパシタに転送して電圧に変換しても よい。 [0027] 帰還キャパシタは、 可変容量であって、 モード制御回路は、 光検出素子の 受光量に応じて、 帰還キャパシタの容量値を切り換えてもよい。
[0028] モード制御回路は、 第 2モードにおいて、 光電流によって容量を充放電す る蓄積時間を、 光検出素子の受光量に応じて変化させてもよい。
[0029] 増幅トランジスタのソース端子に接続される負荷回路は、 データ線ごとに 画素回路の外部に設けられてもよい。 また、 負荷回路は、 データ線と、 電位 の固定された端子間に設けられ、 第 1モードにおいてオン、 第 2モードにお いてオフとされるトランジスタを含んでもよい。
負荷回路を同一のデータ線上の画素回路で共有することにより、 回路面積 を削減することができる。
[0030] モード制御回路は、 接続されるデータ線の電位をモニタし、 当該データ線 の電位に応じて、 第 1、 第 2モードを切り換えてもよい。 モード制御回路は 、 データ線の電位を、 所定のしきい値電圧と比較するコンパレータを含み、 当該コンパレータの出力信号に応じて、 第 1、 第 2モードを切り換えてもよ い。
データ線の電位は、 受光量に応じて変化するため、 好適にモードを切リ換 えることができる。
[0031 ] なお、 以上の構成要素の任意の組合せ、 本発明の表現を、 方法、 装置、 シ ステムなどの間で変換したものもまた、 本発明の態様として有効である。 発明の効果
[0032] 本発明によれば、 ダイナミックレンジを拡大することができる。
図面の簡単な説明
[0033] [図 1 ]従来の C M O Sイメージセンサの画素回路の構成を示す回路図である。
[図 2]実施の形態に係る光検出装置全体の構成を示す回路図である。
[図 3]実施の形態に係る画素回路および出力アンプの構成を示す回路図である
[図 4]受光量 （照度） に応じたモード設定ならびに増幅率および蓄積時間の設 定例を示す図である。 [図 5]モード制御回路の構成例を示す回路図である。
[図 6]図 6 (a) 〜 （c) は、 第 1モードにおける各トランジスタのオンオフ 状態を示す回路図である。
[図 7]第 1モードにおける画素単位の動作シーケンス図である。
[図 8]図 8 (a) 〜 （c) は、 第 2モードにおける画素単位のオンオフ状態を 示す回路図である。
[図 9]第 2モードにおける画素単位の動作シーケンス図である。
[図 10]変形例に係る画素回路の動作状態を示す図である。
符号の説明
[0034] 20 走査制御部、 30 信号処理部、 1 00 画素回路、 1 1 0
出力アンプ、 1 20 モード制御回路、 300 光検出装置、 M 1 リセットトランジスタ、 M2 オーバーフロートランジスタ、 M3 増幅トランジスタ、 M4 定電流トランジスタ、 Msw 1 第 1スイツ チトランジスタ、 Msw2 第 2スィッチトランジスタ、 Msw3 第 3スィッチトランジスタ、 Msw4 第 4スィッチトランジスタ、 Ms w5 第 5スィッチトランジスタ、 Msw6 第 6スィッチトランジスタ 、 M s w7 第 7スィッチトランジスタ、 Co v オーバーフローキヤ パシタ、 PD フォトダイオード、 40 オーバーフロー回路、 42 第 1検出回路、 44 第 2検出回路、 OP 1 演算増幅器、 C i n 入力キャパシタ、 C f b 帰還キャパシタ、 CMP 1 第 1コンパレ ータ、 CMP2 第 2コンパレータ。
発明を実施するための最良の形態
[0035] 以下、 本発明を好適な実施の形態をもとに図面を参照しながら説明する。
各図面に示される同一または同等の構成要素、 部材、 処理には、 同一の符号 を付するものとし、 適宜重複した説明は省略する。 また、 実施の形態は、 発 明を限定するものではなく例示であって、 実施の形態に記述されるすべての 特徴やその組み合わせは、 必ずしも発明の本質的なものであるとは限らない [0036] 本明細書において、 「部材 Aと部材 Bが接続」 された状態とは、 部材 Aと 部材 Bが物理的に直接的に接続される場合や、 部材 Aと部材 Bが、 電気的な 接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含 む。
同様に、 「部材 Aと部材 Bの間に部材 Cが設けられた状態」 とは、 部材 A と部材〇、 あるいは部材 Bと部材 Cが直接的に接続される場合のほか、 電気 的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合 も含む。
[0037] 本発明の実施の形態に係る光検出装置は、 CMOSイメージセンサであつ て、 m行 n列に配置された複数の画素回路を備える。 図 2は、 本実施の形態 に係る光検出装置全体の構成を示す回路図である。 光検出装置 300は、 m 行 n列 （m、 nは 2以上の整数） の 2次元に配置された複数の画素回路 （以 下単に、 画素ともいう） P I Xと、 行ごとに設けられた走査線 LSと総称さ れる m本の走査線 LS 1〜LSmと、 データ線 L Dと総称される、 列ごとに 設けられた n本のデータ線 LD 1〜LD nと、 出力アンプ AM Pと総称され る n個の出力アンプ A MP 1〜AMP nと、 制御回路 C N Tと総称される η 個のモード制御回路 CN Τ 1〜CN Τ ηと、 走査制御部 20と、 信号処理部 30と、 を備える。
[0038] 画素回路 P I Xは、 複数のデータ線 LDおよび走査線 LSの交点にそれぞ れ配置される。 画素回路 Ρ I Xは、 それぞれが光検出素子であるフォ卜ダイ オードを含んでいる。 画素回路 Ρ I Xは、 フォトダイオードによリ受光した 光量を電気信号としてデータ線 LDに出力する。
[0039] マトリクス状に配置された複数の画素回路 P I Xを区別するために、 i行
j列目の画素を P I X i jと書く。 各画素回路 P I Xは同一の構成を有して おり、 画素回路 P I Xは、 フォ卜ダイオードに印加する電圧を制御し、 信号 を増幅する能動素子を備えるアクティブピクセル構造を有する。
[0040] n本のデータ線 LD 1〜LD nは、 列毎に設けられ、 j列目の画素 P I X
1 j〜P I Xm jは、 j列目のデータ線 LD jに接続される。 各画素におい て検出された光量は、 各画素に接続されるデータ線 LDに出力される。 また 、 m本の走査線 LS 1〜LSmは、 各行毎に設けられる。
[0041] 走査制御部 20は、 走査線 LSを介して、 画素回路 P I Xに含まれる能動 素子のオンオフを制御する。 図 2において、 各行の走査線 LSは一本で描か れているが、 実際には制御される能動素子の本数を有している。 走査制御部 20は、 1行目から m行目を順次選択していき、 選択した行の画素回路 P I Xをアクティブとして、 その行上の画素回路 P I Xに入射した光量を順次読 み出していく。 また、 各画素回路 P I Xには、 図示しない電源ライン LVd dによって電源電圧 Vd dが供給されている。 詳しくは、 後述するが、 画素 回路 P I Xは、 アクティブピクセルセンサ （APS) として動作する第 1モ ードと、 パッシブピクセルセンサ （PPS) として動作する第 2モードが切 リ替え可能に構成される。
[0042] 出力アンプ AMPは、 データ線 LDごとに設けられ、 画素回路 P I Xから データ線 LDに出力された信号を増幅し、 あるいは電圧変換して、 信号処理 部 30へと出力する。 出力アンプ AMPの動作モードは、 画素回路 P I Xの 動作モードと連動して切り換えられる。 また、 後述するように、 出力アンプ AMPの増幅率 gは、 受光量に応じて画素ごとに切り換えられる。 そこで、 信号処理部 30は、 各出力 AMPに対して、 増幅率 gを切り換えるための信 号を出力する。
[0043] モード制御回路 CNTは、 データ線 LDごとに設けられ、 接続された画素 回路 P I Xの動作モードを制御する。 出力アンプ AMPならびにモード制御 回路 C NTの構成および動作については、 画素回路 P I Xの構成および動作 と関連するため、 まずはじめに、 画素回路 P I Xの構成について説明する。
[0044] 図 3は、 本実施の形態に係る画素回路 1 00および出力アンプ 1 1 0の構 成を示す回路図である。 画素回路 1 00は、 光検出素子であるフォ卜ダイォ ード PDに加えて、 オーバーフロー回路 40、 第 1検出回路 42、 第 2検出 回路 44を含む。 本実施の形態に係る画素回路 1 00は、 第 1検出回路 42 がァクティブとなる第 1モードと、 第 2検出回路 44がァクティブとなる第 2モードと、 が切り替え可能に構成される。
[0045] フォトダイオード PDは、 アノード端子が接地されている。 フォトダイォ ード PDの力ソード端子には、 フォ卜ダイオード PD自体の寄生容量や配線 間容量など （以下、 この容量を力ソード容量 Cp dという） が存在する。 画 素回路 100は、 出力端子 102からフォ卜ダイオード PDに入射した光強 度に応じた信号を出力する。 出力端子 102は、 各画素回路 100が設けら れる列のデータ線 LD jに接続される。
[0046] オーバーフロー回路 40は、 フォトダイオード PDの力ソード端子に接続 され、 力ソード容量 Cp dを初期化する。 オーバーフロー回路 40は、 リセ ットトランジスタ M1、 オーバーフロートランジスタ M2、 オーバーフロー キャパシタ C o Vを含む。 リセットトランジスタ M 1、 オーバーフロートラ ンジスタ M2は、 いずれも Nチャンネル MOS F ET (Metal Oxide Semi con ductor Field Effect Transistor) である。 リセッ卜トランジスタ M 1のド レイン端子は、 電源ライン L V d dに接続され、 電源電圧 V d dが印加され る。 リセットトランジスタ M 1のソース端子と接地間にはオーバーフローキ ャパシタ Co Vが設けられる。 オーバーフロートランジスタ M2のドレイン 端子は、 それぞれリセットトランジスタ M 1のソース端子と接続され、 ォー バーフロートランジスタ M2のソース端子は、 フォ卜ダイォード PDのカソ ード端子と接続される。
[0047] ある態様において、 第 1 リセットトランジスタ M 1は、 力ソード容量 Cp dのリセットを行うために用いられる。 別の構成例において、 オーバーフロ 一キャパシタ Co Vを設けずに、 オーバーフロー回路 40は、 リセットトラ ンジスタ M 1のみを含んで構成されていてもよい。 また、 別の態様において 、 第 1 リセッ卜トランジスタ M 1をアンチブルーミングトランジスタとして 機能させてもよい。 この場合、 力ソード容量 Cp dのリセットを、 後述の変 形例で説明する手法により行ってもよい。
[0048] 画素回路 100は、 フォトダイオード PDに流れる光電流 I p hによって 力ソード容量 Cp dに蓄えられた電荷を所定の蓄積時間の間、 放電する。 第 1検出回路 42は、 その結果、 力ソード容量 C p dに現れる電圧を、 ソース フォロアアンプによって増幅してデータ線 LDに出力する。
[0049] 第 1検出回路 42は、 増幅トランジスタ M3、 第 1スィッチトランジスタ M s w 1を含む。 増幅トランジスタ M 3、 第 1スィッチトランジスタ Ms w 1は、 いずれも Nチャンネル MOS F ETである。 増幅トランジスタ M3の ゲート端子は、 フォトダイオード PDの力ソード端子に接続され、 そのドレ ィン端子は、 電源ライン L V d dと接続され、 電源電圧 V d dが印加される
[0050] 第 1スィッチトランジスタ Ms w 1は、 増幅トランジスタ M 3のソース端 子と、 画素回路 1 00が接続されるデータ線 LD jの間に設けられる。 すな わち、 第 1スィッチトランジスタ Ms w 1の一端は、 増幅トランジスタ M 3 のソース端子に接続され、 その他端は、 出力端子 1 02と接続される。
[0051] 第 2検出回路 44は、 フォトダイオード PDに光電流 I p hによってカソ 一ド容量 C p dを放電し、 カソード容量 C p dに蓄えられた電荷をデータ線 LD j を介して出力する。 第 2検出回路 44は、 第 2スィッチトランジスタ Ms w2を含んで構成される。 第 2スィッチトランジスタ Ms w 2は、 フォ 卜ダイオード PDの力ソード端子から、 画素回路 1 00が接続されるデータ 線 LD jに至る経路上に設けられる。
[0052] 第 1スィッチトランジスタ Ms w 1、 第 2スィッチトランジスタ Ms w2 は、 画素回路 1 00を、 第 1モード、 第 2モードのいずれで動作させるかを 切り換えるために設けられたスィッチである。 詳しくは後述するが、 第 1ス イッチトランジスタ Ms w 1は、 少なくとも第 1モードにおいてオンし、 第 2スィッチトランジスタ Ms w 2は、 少なくとも第 2モードにおいてオンす る。 第 2スィッチトランジスタ Ms w 2は、 第 1モードのリセッ卜動作時に もオンさせてもよい。
[0053] ソースフォロアアンプとして機能する増幅トランジスタ M3のソースに接 続される負荷回路 1 30 (S F j ) は、 データ線 LDごとに画素回路 1 00 の外部に設けられ、 第 1検出回路 42の一部として機能する。 負荷回路 1 3 0は、 データ線しりと、 電位の固定された接地端子間に設けられ、 第 1モー ドにおいてオン、 第 2モードにおいてオフとされるトランジスタを含んで構 成するのが望ましい。 より具体的には、 負荷回路 1 30は、 Nチャンネル M OS FETである第 6スィッチトランジスタ Ms w 6、 定電流トランジスタ M4を含む。 定電流トランジスタ M 4は、 ゲート端子が所定の電位にバイァ スされており、 定電流源として動作する。 第 6スィッチトランジスタ Ms w 6は、 定電流トランジスタ M 4により生成される定電流の電流経路上に設け られる。 第 6スィッチトランジスタ Ms w 6は、 第 1モードにおいてオン状 態とされ、 負荷回路 1 30が定電流負荷として機能する。 第 6スィッチトラ ンジスタ Ms w 6は、 第 2モードにおいてオフ状態とされる。
[0054] 画素回路 1 00の各トランジスタのゲート端子は、 図示しない走査線と接 続されており、 独立にオンオフが制御可能となっている。
[0055] 次に、 出力アンプ 1 1 0の構成について説明する。 出力アンプ 1 1 0は、 画素回路 1 00の動作モードと連動して、 その機能が切り換えられ、 第 1モ 一ドにおいて、 第 1検出回路 42から出力される電圧を所定の増幅率で増幅 し、 第 2モードにおいて、 第 2検出回路 44から出力される電荷を、 電圧に 変換する。
[0056] 出力アンプ 1 1 0の入力端子 1 1 2は、 データ線 LD jを介して、 画素回 路 1 00の出力端子 1 02と接続される。 出力アンプ 1 1 0は、 演算増幅器 OP 1、 第 3スィッチトランジスタ Ms w3、 第 4スィッチトランジスタ M s w4、 第 5スィッチトランジスタ Ms w 5、 入力キャパシタ C i n、 帰還 キャパシタ C f bを含む。
[0057] 演算増幅器 O P 1は、 第 1、 第 2入力端子、 すなわち反転入力端子および 非反転入力端子を備える。 第 2入力端子には、 所定の基準電圧 V r e f が印 加される。 演算増幅器 OP 1の第 1入力端子と、 データ線 LD jが接続され る入力端子 1 1 2との間には、 入力キャパシタ C i nおよび第 3スィッチ卜 ランジスタ Ms w 3が直列に接続される。 第 4スィッチトランジスタ Ms w 4は、 入力端子 1 1 2と、 演算増幅器 OP 1の第 1入力端子間に設けられ、 オン状態において、 入力キャパシタ C i nおよび第 3スィッチトランジスタ M s w3をバイパスする。
[0058] 帰還キャパシタ C f bは、 演算増幅器 OP 1の出力端子と、 第 1入力端子 との間に設けられる。 本実施の形態において、 帰還キャパシタ C f bは、 可 変容量キャパシタである。 第 5スィッチトランジスタ Ms w 5は、 帰還キヤ パシタ C f bと並列な帰還経路に設けられ、 オン状態において、 帰還キャパ シタ C f bをバイパスし、 あるいは蓄えられた電荷を初期化する。
[0059] 出力アンプ 1 1 0は、 第 1モードにおいて、 第 1検出回路 42から出力さ れる電圧を、 入力キャパシタ C i nと帰還キャパシタ C f bの容量の比で定 まる増幅率 g (=C i nZC f b) にて増幅する。 また、 出力アンプ 1 1 0 は、 第 2モードにおいて、 第 2検出回路 44から出力される電荷を、 帰還キ ャパシタ C f bに転送して電圧に変換する。
[0060] 図 2に戻る。 ダイナミックレンジを拡大するために、 本実施の形態に係る 光検出装置 300は、 各画素回路 1 00に含まれるフォトダイオード P Dの 受光量、 すなわち照度に応じて、 第 1、 第 2モードを切り替える。 光検出装 置 300は、 まず第 1モードでフォ卜ダイォード PDの受光量を仮読みし、 その値が所定のしきい値より低いとき第 1モードで、 所定のしきい値より高 いとき第 2モードで動作する。 第 1、 第 2モードを適切に切り換えるために モード制御回路 C NTが設けられる。 データ線 LDごとに設けられたモード 制御回路 C NTは、 接続される画素回路 P I Xに含まれるフォ卜ダイオード の受光量に応じて、 画素回路 P I Xおよび出力アンプ AMPの動作モードを 切り換える。
[0061] さらに、 モード制御回路 C NTは、 第 1モードにおいて、 受光量に応じて 増幅率を制御してもよい。 増幅率の制御は、 出力アンプ 1 1 0の帰還キャパ シタ C f bの容量値を変化させることにより実現することができる。 また、 モード制御回路 C NTは、 第 2モードにおいて、 受光量に応じて、 蓄積時間 を制御するのが望ましい。
[0062] 本実施の形態において、 第 1、 第 2モードの切り替えならびに、 第 1モー ドにおける増幅率および第 2モードにおける蓄積時間の制御は、 画素ごとの 光検出に先立って実行される。 図 4は、 受光量 （照度） に応じたモード設定 ならびに増幅率および蓄積時間の設定例を示す図である。 受光量が、 あるし きい値を超えると、 第 2モードに設定され、 しきい値以下では、 第 1モード に設定される。 また、 第 1モードにおいては、 受光量が小さくなるほど増幅 率は高く設定され、 第 2モードにおいては、 受光量が大きくなるほど、 蓄積 時間が短く設定される。 なお、 ダイナミックレンジをさらに拡大するために
、 第 1モードにおいても蓄積時間を変化させてもよい。
[0063] モード制御回路 CN Tは、 フォトダイオード PDの受光量に対応付けて、 接続されるデータ線 LDの電位をモニタし、 当該データ線の電位に応じて、 第 1、 第 2モードを切り換える。 すなわち、 図 4における横軸の受光量は、 データ線 L Dの電位に対応付けられる。
[0064] 図 5は、 モード制御回路 1 20の構成例を示す回路図である。 モード制御 回路 1 20は、 第 1コンパレータ CM P 1、 第 2コンパレータ CMP 2を含 む。
[0065] 第 1コンパレータ CM P 1は、 データ線 LDの電位を、 所定の第 1 しきい 値電圧 V t h 1と比較する。 信号処理部 30は、 第 1コンパレータ CM P 1 の出力に応じて第 1、 第 2モードを切り換える。 本実施の形態において、 デ ータ線 LDの電位は、 受光量が大きいほど低くなリ、 受光量が小さいほど高 くなる。 たとえば、 信号処理部 30は、 データ線 LDの電位が、 第 1 しきい 値電圧 V t hより高いとき第 1モードに設定し、 低いとき第 2モードに設定 する。
[0066] また、 第 2コンパレータ CM P 2は、 データ線 LDの電位を、 所定の第 2
しきい値電圧 V t h 2と比較する。 信号処理部 30は、 第 2コンパレータ C MP 2の出力に応じて、 出力アンプ AMPの増幅率を切り換える。 また、 第 1モードにおいては、 データ線 LDの電位が、 第 2しきい値電圧 V t h 2よ リ低いとき、 出力アンプ AMPの増幅率を低く設定し、 第 2しきい値電圧 V t h 2より高いとき、 出力アンプ AMPの増幅率を高く設定してもよい。 [0067] 以上のように構成された本実施の形態に係る光検出装置 300の動作につ いて説明する。 はじめに、 第 1モードの動作について説明する。 図 6 (a) 〜 （c) は、 第 1モードにおける各トランジスタのオンオフ状態を示す回路 図である。 図 7は、 第 1モードにおける画素単位の動作シーケンス図である 。 図 7では、 各信号のハイレベルが、 各トランジスタのオンの状態に対応し 、 ローレベルがオフの状態に対応している。
[0068] 図 7に示すように、 各画素回路における受光量の検出に先立って、 レベル 判定期間 ø 1が設けられる。 このレベル判定期間 ø 1においては、 第 1スィ ツチトランジスタ Ms w 1、 第 6スィッチトランジスタ M s w 6が少なくと もオンし、 ソースフォロアアンプによって、 データ線 LDの電位が設定され る。 モード制御回路 CN Tは、 このときのデータ線の電位にもとづいて、 第 1、 第 2モードの設定を行い、 さらに増幅率の設定を行う。
[0069] レベル判定期間 ø 1において、 第 1モードに設定され、 また出力アンプの 増幅率が 1倍に設定されたとする。
レベル判定期間 01の後、 電位検出期間 02に移行する。 電位検出期間 ø 2においては、 まず、 少なくとも第 1スィッチトランジスタ Ms w 1、 第 3 スィッチトランジスタ Ms w3、 第 5スィッチトランジスタ Ms w5、 第 6 スィッチトランジスタ Ms w 6がオンする。 図 6 (a) は、 このときの状態 を示している。 第 5スィッチトランジスタ Ms w 5がオンすることにより、 演算増幅器 OP 1は、 ボルテージフォロアとして機能する。 このとき、 演算 増幅器 OP 1の第 1入力端子の電位は、 第 2入力端子に印加された基準電圧 V r e f となり、 入力キャパシタ C i nの右側電極に印加される。
[0070] また、 第 1スィッチトランジスタ Ms w 1、 第 3スィッチトランジスタ M sw3、 第 6スィッチトランジスタ Ms w 6がオンすることにより、 このと きのフォ卜ダイォード PDのカソード端子の電位をソースフォロアアンプを 介して読み出す。 フォトダイオード PDの力ソード端子の電位は、 入力キヤ パシタ C i n (=8 C) の左側電極に記憶される。 出力アンプ AMPの増幅 率は 1倍に設定されているため、 第 7スィッチトランジスタ Ms w7はオン 状態とされ、 帰還キャパシタ C f bの容量は 8 Cに設定される。 仮に増幅率 が 8倍に設定される場合、 第 7スィッチトランジスタ Ms w7はオフ状態と され、 帰還キャパシタ C f b = Cとなる。
[0071] 続くリセット期間 ø 3において、 オーバーフロートランジスタ M 2がオン に設定され、 オーバーフローキャパシタ Co Vと力ソード容量 Cp d間が導 通し、 フォトダイオード PDがリセットされる。 図 6 (b) はこのときの状 態を示している。 また、 この検出期間 ø 2において、 第 5スィッチトランジ スタ Ms w5をオフ後、 第 3スィッチトランジスタ M s w3をオフした状態 で、 再度第 5スィッチトランジスタ Ms w5をオンすることにより、 カソー ド端子の電位に依存する非線形性を低減することができる。 さらに、 ここで は出力アンプ AMPを用いて画素をリセッ卜する場合を示したが、 このリセ ット期間 03において、 リセットトランジスタ M 1、 オーバーフロートラン ジスタ M 2をオンすることにより、 オーバーフローキャパシタ Co Vとカソ ―ド容量 C p dをリセッ卜してもよい。
[0072] 続く、 読み出し期間 ø 4において、 オーバーフロートランジスタ M 2のゲ 一卜電位をやや低く設定してオーバーフロー電圧を下げ、 第 1スィッチトラ ンジスタ Ms w 1、 第 3スィッチトランジスタ M s w3をオン状態として、 入力キャパシタ C i nに蓄えられた電荷を、 帰還キャパシタ C f bに転送す る。 図 6 (c) はこのときの状態を示している。 第 1モードにおいて、 各画 素回路は、 以上のような一連の動作を経て、 受光量に応じた電圧を出力する
[0073] 次に、 第 2モードにおける動作について説明する。 図 8 (a) 〜 （c) は 、 第 2モードにおける各トランジスタのオンオフ状態を示す回路図である。 図 9は、 第 2モードにおける画素単位の動作シーケンス図である。
[0074] 各画素回路における受光量の検出に先立って、 レベル判定期間 ø 1が設け られ、 第 1、 第 2モードの設定を行い、 さらに増幅率の設定を行う。 レベル 判定期間 01において、 第 2モードに設定される。 第 2モードでは、 ソース フォロアアンプは動作しないため、 第 1スィッチトランジスタ Ms w 1、 第 3スィッチトランジスタ M S w3はオフとなる。
[0075] レベル判定期間 ø 1の後、 仮想接地期間 ø 5に移行する。 仮想接地期間 ø 5においては、 第 5スィッチトランジスタ Ms w5がオンし、 出力アンプ A MPがボルテージフォロアに設定される。 その結果、 第 1、 第 2入力端子が 仮想接地され、 また、 帰還キャパシタ C f bに蓄えられた電荷がリセッ卜さ れる。 図 8 (a) は、 このときの状態を示す。
[0076] 次に、 リセット期間 ø 6において、 オーバーフロートランジスタ M2がォ ンに切り替わり、 フォトダイオード PDの力ソード容量 Cp dの電荷が、 ォ 一バーフローキャパシタ Co Vの電荷と合算される。 図 8 (b) は、 このと きの状態を示す。
[0077] 次に、 読み出し期間 ø 7において、 オーバーフロートランジスタ M 2をォ ンとしたまま、 第 2スィッチトランジスタ Ms w2をオンすることにより、 力ソード容量 Cp dに蓄えられた電荷を、 データ線を介して、 帰還キャパシ タ C f bに転送する。 その結果、 出力アンプ AMPにおいて、 電荷が電圧に 変換され、 受光量に応じた出力電圧 Voが出力される。 図 8 (c) は、 この ときの状態を示す。
[0078] 以上、 実施の形態に係る光検出装置 300の構成および動作について説明 した。 本実施の形態に係る光検出装置 300の画素回路 1 00は、 ァクティ ブピクセルセンサとして機能する第 1検出回路 42と、 パッシブピクセルセ ンサとして機能する第 2検出回路 44を備えている。 その結果、 受光量に応 じて、 画素ごとに第 1モード、 第 2モードを切り替えることができ、 ダイナ ミックレンジを拡大することが可能となる。
[0079] さらに、 受光量に応じて、 第 1モードにおける出力アンプ AMPの増幅率 や、 第 2モードにおける蓄積時間を切り換えることによって、 よりダイナミ ックレンジを広げることができる。
[0080] 従来の技術を用いて、 アクティブピクセルセンサのみによって増幅率およ び蓄積時間を変化させてダイナミックレンジを拡大しょうとした場合、 受光 量が大きな場合には、 蓄積時間を非常に短くする必要があり、 そのために回 路規模や消費電力が大きくなるという問題があった。 これに対して、 本実施 の形態に係る光検出装置 3 0 0では、 画素回路 1 0 0は、 高照度に対応した パッシブピクセルセンサとしても機能するため、 それほど蓄積時間を短くす る必要がないため、 回路の複雑化、 大規模化、 消費電力の増大を抑えること ができる。
[0081 ] 図 7の第 1モードにおいては、 電位検出期間 0 2とリセット期間 0 3との 間に、 ブランク期間が存在し、 図 9の第 2モードにおいて、 レベル判定期間 ø 1と仮想接地期間 0 5の間にブランク期間が存在する。 これは、 第 1、 第 2モードにおいて第 1スィッチトランジスタ M s w 1、 第 2スィッチ卜ラン ジスタ M s w 2の制御信号を共通とするためである。 第 1、 第 2モードにお いて、 制御信号を共通とすることにより、 回路をさらに簡略化することがで きる。 最も、 本発明はこれに限定されることはなく、 第 1モードと第 2モー ドにおいて、 独立に制御シーケンスを設計してもよい。
[0082] 以上、 本発明を実施の形態をもとに説明した。 実施の形態は例示であり、 それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可 能なこと、 またそうした変形例も本発明の範囲にあることは当業者に理解さ れるところである。
[0083] たとえば、 ある変形例において、 力ソード容量 C p dの電荷、 すなわちフ オトダイオード P Dの力ソード端子の電位を、 画素毎の受光に先立って、 図 3の出力アンプ 1 1 0の演算増幅器 O P 1に印加する基準電圧 V r e f を用 いて初期化してもよい。 図 3に示すように、 出力アンプ A M Pは、 一の入力 端子に所定の基準電圧 V r e f が入力され、 他の入力端子に、 第 1検出回路 4 2または、 第 2検出回路 4 4の出力信号が入力された演算増幅器 O P 1を 含んでいる。 この変形例では、 画素ごとの光検出に先立って、 所定の基準電 圧 V r e f を、 第 2検出回路 4 4 (すなわち第 2スィッチトランジスタ M s w 2 ) を介して力ソード容量 C p dに印加することにより初期化する。
[0084] さらに、 第 1モードと第 2モードとで、 基準電圧 V r e f を、 異なる値に 切り換えて設定してもよい。 この変形例において、 第 2モードにおける基準 電圧 （以下、 第 2基準電圧 V r e f 2という） は、 第 1モードにおける基準 電圧 （以下、 第 1基準電圧 V r e f 1という） よりも低く設定される。
[0085] 本変形例の第 1モードにおいては、 力ソード容量 C p dをリセッ卜するた め、 第 3スィッチトランジスタ Ms w3、 第 5スィッチトランジスタ Ms w 5をオンし、 さらに、 第 2スィッチトランジスタ Ms w2をオンする。 その 結果、 フォトダイオード PDの力ソード端子の電位は、 第 1基準電圧 V r e f とほぼ等しく初期化される。
[0086] 一方、 第 2モードにおいては、 力ソード容量 C p dをリセットするため、 第 4スィッチトランジスタ Ms w 4、 第 5スィッチトランジスタ Ms w5を オンし、 さらに、 第 2スィッチトランジスタ Ms w2をオンする。 その結果 、 フォ卜ダイオード PDの力ソード端子の電位は、 第 2基準電圧 V r e f 2 とほぼ等しく設定される。
[0087] このようにして、 本変形例においては、 基準電圧 V r e f によって、 出力 アンプ 1 1 0が初期化されるとともに、 フォトダイオード PDの力ソード容 量 Cp dが初期化される。 図 1 0は、 本変形例に係る画素回路 1 00の動作 状態を示す図である。
[0088] 図 10は、 横軸が受光量を、 縦軸が出力電圧 V oを示している。 第 1モード で増幅率が 8倍の場合、 上述のプロセスを経て、 フォトダイオード PDの力 ソード容量 Cp dが第 1基準電圧 V r e f 1で初期化される。 このとき、 出 力電圧 Voは、 第 1基準電圧 V r e f 1付近の値となる。 受光量の増加にと もない、 出力電圧 Voは、 第 1基準電圧 V r e f 1付近から徐々に低下して いく。
[0089] 第 1モードで増幅率が 1倍の場合、 フォ卜ダイォード P Dの力ソード容量 Cp dは、 増幅率が 8倍のときと同様に、 第 1基準電圧 V r e f 1で初期化 される。 受光量が増加するに従って、 出力電圧 Voは低下していく。 このと きの傾きは、 出力アンプ AMPの増幅率に依存する。
[0090] 第 2モードでは、 フォトダイオード PDの力ソード容量 Cp dは、 第 2基 準電圧 V r e f 2で初期化される。 出力電圧 Voは、 第 2基準電圧 V r e f 2付近の電圧を初期値とし、 受光量に応じて増大する。 このように、 第 1モ 一ドと第 2モードでは、 受光量に対する出力電圧 V oの増減の方向が逆向き であり、 出力アンプ A M Pの出力電圧 V oの受光量依存性が逆となっている
[0091 ] 図 1 0に、 第 1モードと第 2モードで、 基準電圧 V r e f を同じ値 （= V r e f 1 ) に設定した場合の動作図を、 一点鎖線で示す。 この場合、 第 2モ ードにおいて、 出力電圧 V oは、 基準電圧 V r e f 1に初期化され、 受光量 に応じて、 出力電圧 V oは増加していく。 その結果、 第 1モードと第 2モー ドを考慮すると、 出力電圧 V oの電圧範囲は、 非常に広くなつてしまう。 こ のことは、 電源電圧 V d dが制限される回路においては、 受光量のダイナミ ックレンジが狭くなることを意味する。
[0092] これに対して、 本変形例では、 第 1モードと第 2モードとで、 出力アンプ A M Pに与える基準電圧 V r e f を切り換えることにより、 出力電圧 V oの 電圧範囲を狭く設定することができ、 受光量のダイナミックレンジを広げる ことができる。
[0093] また、 本変形例では、 出力アンプ A M Pおよび第 2スィッチトランジスタ M s w 2によって、 力ソード容量 C p dを初期化するため、 図 3に示すォー バーフロー回路 4 0のリセッ卜トランジスタを省略することも可能となる。 もっとも、 変形例に係る力ソード容量 C p dの初期化を行う場合であっても 、 オーバーフロー回路 4 0を設けてもよい。
[0094] また、 この変形例のさらなる変形として、 基準電圧を一定値に固定してお き、 第 1モードと第 2モードにおいて、 出力アンプ A M Pの入力端子が入れ 替わるように、 スィッチを設け、 反転増幅と非反転増幅を切り換えてもよい 。 この場合、 第 1モードと第 2モードにおいて、 受光量に応じた出力電圧 V oの変化する方向が同一となるため、 電圧範囲を狭くすることができる。
[0095] ある実施の形態においては、 図 9に示すシーケンスによる 1画素の検出に 際し、 時刻 t 1〜 t 2までの処理を蓄積時間を変えて複数回繰り返し、 露光 時間の異なるデータを取得してもよい。 この場合、 信号処理部 3 0は、 複数 個のデータから最適なデータを出力してもよい。
[0096] 実施の形態において、 画素回路に用いたトランジスタは、 いずれも Nチヤ ンネル M O S F E Tの場合について説明したが、 これには限定されず、 一部 のトランジスタを、 Pチャンネル M O S F E Tを用いて構成することも可能 である。 この場合、 ゲートに与える信号のハイレベル、 ローレベルを適宜反 転すればよい。
[0097] 実施の形態において、 各画素はフォ卜ダイオード P Dを備える場合につい て説明したが、 フォトトランジスタなどであってもよく、 入射光強度に応じ て流れる光電流が変化する光検出素子であればよい。
[0098] 実施の形態にもとづき、 本発明を説明したが、 実施の形態は、 本発明の原 理、 応用を示しているにすぎず、 実施の形態には、 請求の範囲に規定された 本発明の思想を離脱しない範囲において、 多くの変形例や配置の変更が可能 である。
産業上の利用可能性
[0099] 本発明は、 光デバイスに利用できる。

Claims

請求の範囲
[1 ] 複数のデータ線および走査線の交点にそれぞれ配置された画素回路を備え る光検出装置であって、
第 1モードにおいてアクティブとなり、 各画素回路の光検出素子に流れる 光電流によって容量を充放電し、 得られた電圧をソースフォロアアンプによ つて増幅して出力する第 1検出回路と、
第 2モードにおいてァクテイブとなり、 前記光検出素子に流れる光電流に よって所定の蓄積時間、 容量を充放電し、 前記容量に蓄えられた電荷を出力 する第 2検出回路と、
前記データ線ごとに設けられ、 前記第 1モードにおいて、 前記第 1検出回 路から出力される電圧を所定の増幅率で増幅し、 前記第 2モードにおいて、 前記第 2検出回路から出力される電荷を、 電圧に変換する出力アンプと、 を備え、
各画素回路に含まれる光検出素子の受光量に応じて、 前記第 1、 第 2モー ドを切り替え、 前記第 1モードにおいて、 受光量に応じて前記増幅率を制御 し、 前記第 2モードにおいて、 蓄積時間を制御することを特徴とする光検出 装置。
[2] 前記第 1、 第 2モードの切り替えならびに、 前記第 1モードにおける前記 増幅率および前記第 2モードにおける前記蓄積時間の制御を、 画素ごとの光 検出に先立って実行することを特徴とする請求項 1に記載の光検出装置。
[3] 前記受光量が、 所定のしきい値よリ低いとき前記第 1モードで、 前記所定 のしきい値よリ高いとき前記第 2モードで動作することを特徴とする請求項 1または 2に記載の光検出装置。
[4] 前記第 1モードにおいて、 前記受光量が小さくなるに従い、 前記増幅率を 高く設定することを特徴とする請求項 1から 3のいずれかに記載の光検出装 置。
[5] 前記第 2モードにおいて、 前記受光量が大きくなるに従い、 前記蓄積時間 を短く設定することを特徴とする請求項 1から 3のいずれかに記載の光検出 装置。
[6] 前記第 1、 第 2モードの切り替えならびに、 前記第 1モードにおける前記 増幅率および前記第 2モードにおける前記蓄積時間の制御を、 各画素が接続 されるデータ線の電位に応じて実行することを特徴とする請求項 1から 5の いずれかに記載の光検出装置。
[7] 前記第 1、 第 2モードの切り替えならびに、 前記増幅率および前記蓄積時 間の制御を実行するモード制御回路を、 前記データ線ごとに備え、 当該モー ド制御回路は、 前記データ線の電位に応じて、 前記第 1、 第 2モードの切り 替えならびに前記増幅率および前記蓄積時間の制御を実行することを特徴と する請求項 6に記載の光検出装置。
[8] 前記モード制御回路は、
前記データ線の電位を、 所定の第 1 しきい値電圧と比較する第 1コンパレ ータと、
前記データ線の電位を、 所定の第 2しきい値電圧と比較する第 2コンパレ ータと、
を含み、
前記第 1コンパレータの出力に応じて前記第 1、 第 2モードを切り換える とともに、 前記第 2コンパレータの出力に応じて、 前記増幅率を切り換える ことを特徴とする請求項 7に記載の光検出装置。
[9] 前記出力アンプは、
一の入力端子に所定の基準電圧が入力され、 他の入力端子に、 前記第 1検 出回路または、 前記第 2検出回路の出力信号が入力された演算増幅器を含み 画素ごとの光検出に先立って、 前記所定の基準電圧を、 前記第 2検出回路 を介して前記容量に印加することにより、 前記容量を初期化することを特徴 とする請求項 1または 2に記載の光検出装置。
[10] 前記第 1モードと第 2モードの切り替えに応じて、 前記所定の基準電圧を 切り換えることを特徴とする請求項 9に記載の光検出装置。
[1 1 ] 複数のデータ線および走査線の交点にそれぞれ配置された画素回路を備え る光検出装置であって、
各画素回路は、
光検出素子と、
前記光検出素子に流れる光電流によって容量を充放電し、 得られた電圧を ソースフォロアアンプによって増幅してデータ線に出力する第 1検出回路と 前記光検出素子に流れる光電流によつて容量を充放電し、 前記容量に蓄え られた電荷をデータ線を介して出力する第 2検出回路と、
を含み、 前記第 1検出回路がアクティブとなる第 1モードと、 前記第 2検 出回路がアクティブとなる第 2モードが切り替え可能に構成され、
本装置はさらに、
前記データ線ごとに設けられ、 前記第 1モードにおいて、 前記第 1検出回 路から出力される電圧を増幅し、 前記第 2モードにおいて、 前記第 2検出回 路から出力される電荷を、 電圧に変換する出力アンプと、
前記データ線ごとに設けられ、 接続される画素回路に含まれる光検出素子 の受光量に応じて、 前記画素回路および前記出力アンプの動作モードを切り 換えるモード制御回路と、
を備えることを特徴とする光検出装置。
[12] 前記第 1検出回路は、
前記光検出素子の一端がゲー卜端子に接続された増幅トランジスタと、 前記増幅トランジスタのソース端子と、 画素回路が接続されるデータ線の 間に設けられた第 1スィッチトランジスタと、
を含み、
前記第 2検出回路は、
前記光検出素子の一端から、 画素回路が接続されるデータ線に至る経路上 に設けられた第 2スィッチトランジスタを含み、
前記第 1スィッチトランジスタは、 前記第 1モードにおいてオンし、 前記 第 2スィッチトランジスタは、 前記第 2モードにおいてオンすることを特徴 とする請求項 1 1に記載の光検出装置。
[13] 前記出力アンプは、
第 1、 第 2入力端子を備え、 前記第 2入力端子に所定の基準電圧が印加さ れた演算増幅器と、
前記演算増幅器の前記第 1入力端子と、 前記データ線との間に直列に設け られた入力キャパシタおよび第 3スィッチトランジスタと、
オン状態において、 前記入力キャパシタおよび前記第 3スィッチトランジ スタをバイパスする第 4スィッチトランジスタと、
前記演算増幅器の出力端子と、 前記第 1入力端子との間に設けられた帰還 キャパシタと、
前記帰還キヤパシタと並列な帰還経路に設けられた第 5スィッチトランジ スタと、
を含み、
前記第 1モードにおいて、 前記第 1検出回路から出力される電圧を、 前記 入力キャパシタと前記帰還キャパシタの容量の比で定まる増幅率にて増幅し 前記第 2モードにおいて、 前記第 2検出回路から出力される電荷を、 前記 帰還キャパシタに転送して電圧に変換することを特徴とする請求項 1 1また は 1 2に記載の光検出装置。
[14] 前記帰還キャパシタは、 可変容量であって、 前記モード制御回路は、 前記 光検出素子の受光量に応じて、 帰還キャパシタの容量値を切リ換えることを 特徴とする請求項 1 3に記載の光検出装置。
[15] 前記モード制御回路は、 前記第 2モードにおいて、 前記光電流によって前 記容量を充放電する蓄積時間を、 前記光検出素子の受光量に応じて変化させ ることを特徴とする請求項 1 1または 1 2に記載の光検出装置。
[16] 前記増幅トランジスタのソース端子に接続される負荷回路は、 前記データ 線ごとに前記画素回路の外部に設けられることを特徴とする請求項 1 2に記 載の光検出装置。
[17] 前記負荷回路は、
前記データ線と、 電位の固定された端子間に設けられ、 前記第 1モードに おいてオン、 前記第 2モードにおいてオフとされるトランジスタを含むこと を特徴とする請求項 1 6に記載の光検出装置。
[18] 前記モード制御回路は、
接続されるデータ線の電位をモニタし、 当該データ線の電位に応じて、 前 記第 1、 第 2モードを切り換えることを特徴とする請求項 1 1から 1 7のい ずれかに記載の光検出装置。
[19] 前記モード制御回路は、
前記データ線の電位を、 所定のしきい値電圧と比較するコンパレータを含 み、 当該コンパレータの出力信号に応じて、 前記第 1、 第 2モードを切リ換 えることを特徴とする請求項 1 8に記載の光検出装置。
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