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WO2004047274A1 - 昇圧回路 - Google Patents

昇圧回路 Download PDF

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WO2004047274A1
WO2004047274A1 PCT/JP2003/012336 JP0312336W WO2004047274A1 WO 2004047274 A1 WO2004047274 A1 WO 2004047274A1 JP 0312336 W JP0312336 W JP 0312336W WO 2004047274 A1 WO2004047274 A1 WO 2004047274A1
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voltage
booster circuit
node
misfet
gate
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PCT/JP2003/012336
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Inventor
Takanori Yamazoe
Takeo Kanai
Original Assignee
Renesas Technology Corp.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2004553138A priority patent/JP4445395B2/ja
Priority to AU2003272895A priority patent/AU2003272895A1/en
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    • H02M3/073Charge pumps of the Schenkel-type
    • H02M3/076Charge pumps of the Schenkel-type the clock signals being boosted to a value being higher than the input voltage value

Definitions

  • the present invention relates to a semiconductor charge pump circuit that generates a voltage higher than an operation voltage or a negative voltage, and a semiconductor integrated circuit using the same.
  • FIG. 1 is a conceptual block diagram described in the IEEE literature
  • FIG. 2 is an example in which the buffer in FIG. 1 is replaced with an n-type MOS.
  • the drain and gate of the n-type MOS are short-circuited, and CLK is applied to the other side of the capacitor connected to the drain and source.
  • CLK and CLKn have a complementary relationship as shown in Figure 3.
  • Vout (Vcc-Vt) XN + Vcc (1)
  • N number of stages
  • Vcc power supply voltage
  • Vt Vt0 + 7 ( ⁇ (2 (i> f + Vsb ⁇ ⁇ 2 ⁇ ⁇ )) (2)
  • substrate effect coefficient
  • ⁇ i substrate effect coefficient
  • the maximum boosted voltage Voutjnax can be calculated by equation (3).
  • Figure 4 shows the calculated values of the power supply voltage Vcc and the boost voltage Vout. As can be seen from Fig. 4, in the Dicson charge pump, the boost voltage Vou1: _max is determined depending on the power supply voltage Vcc.
  • the charge pump circuit device separates the n-type M ⁇ S into multiple groups and gradually increases the substrate potential, thereby increasing the n-type MO S Vt due to the substrate effect. Is suppressed.
  • the source-substrate voltage Vsb of the n-type MOS rises as the voltage is boosted, so that the threshold voltage vt of the n-type MOS rises due to the effect of the substrate, and the boosted voltage rises.
  • the maximum value of is determined.
  • a high voltage of about 12V required for erasing and writing of the nonvolatile memory cannot be generated.
  • the influence of the substrate effect is suppressed by separating the n-type MOS into a plurality of groups and gradually increasing the substrate potential as disclosed in Japanese Patent Application Laid-Open No. 11-308856 “Charge pump circuit device”. Even so, there is an n-type MOS in which Vsb is not 0 V among multiple groups, and the substrate effect of all n-type MOSs cannot be eliminated.
  • the second term of equation (2) can be set to 0, but VtO of the first term remains.
  • a voltage of (power supply voltage + VtO) or more is applied to the gate of the n-type MOS through the capacitor Cg, and at the same time, the gate voltage set for the n-type MOS is The charge transfer efficiency is improved by controlling the n-type MS gate potential at the next stage.
  • Fig. 1 Configuration diagram of conventional Meson-type charge pump.
  • FIG. 1 Conventional Dicson charge pump circuit diagram.
  • Figure 3 Diagram showing clock waveform.
  • Fig. 4 Graph showing the calculated value of the Dicson charge pump boost voltage.
  • FIG. 5 is an overall circuit diagram of a charge pump circuit according to a first embodiment of the present invention.
  • FIG. 6 is a partial circuit diagram of the charge pump circuit according to the first embodiment of the present invention.
  • FIG. 7 is a circuit diagram of the charge pump circuit according to the first embodiment of the present invention in a CLK XI period.
  • FIG. 8 is a circuit diagram of the charge pump circuit according to the first embodiment of the present invention in a CLK X2 period.
  • FIG. 9 is a timing diagram of the charge pump circuit according to the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a simulation of the charge pump circuit according to the first embodiment of the present invention.
  • FIG. 13 is a circuit diagram of a negative high voltage generating charge pump according to a second embodiment of the present invention.
  • FIG. 14 Circuit diagram of the charge pump circuit according to the second embodiment of the present invention in the CLK XI period
  • FIG. 15 Circuit diagram of the charge pump circuit according to the second embodiment of the present invention during CLK X2
  • FIG. 16 is a positive high-voltage voltage generating charge pump circuit diagram showing a third embodiment of the present invention.
  • FIG. 17 is a circuit diagram of a negative high-voltage generating charge pump according to a fourth embodiment of the present invention.
  • FIG. 18 is a diagram of a charge pump circuit for generating a plus / minus high voltage, representing a fifth embodiment of the present invention.
  • FIG. 19 is a configuration diagram of a high-voltage generating charge pump circuit according to a sixth embodiment of the present invention.
  • FIG. 20 A series-type charge pump circuit according to a seventh embodiment of the present invention.
  • Figure 21 Hardware configuration of an IC card equipped with the charge pump circuit of the present invention. .
  • circuit element of the present invention is realized by, but not limited to, a well-known Si semiconductor integrated circuit.
  • a pack gate having an inward arrow indicates an n-type MOS FET.
  • a back gate having an outer arrow and a circle with a circle indicates a p-type MOSFET.
  • MOS FET Metal Oxide Sem i c on d u c t o r F i e l d E f f e c t T a n s i s t o r
  • MOS Metal Oxide Sem i c on d u c t o r
  • MOS Metal Oxide Sem i c on d u c t o r F i l d E f f e c t T a n s i s t o r
  • FIG. 5 shows an overall circuit for generating a positive high voltage, which is a form of the first embodiment of the charge pump circuit of the present invention
  • FIG. 6 shows a part of the charge pump stage extracted therefrom.
  • the charge pump circuit of the present application is a circuit in which basic pump cells including four n-type MOSs and two capacitors are connected in multiple stages in series.
  • the basic pump cell consists of a transfer MOS (TMOS) that transfers electric charges to the next stage, and a substrate control MOS that plays the role of a connection circuit that connects the TMOS substrate (also called a gel) to the drain or source of the transfer MOS.
  • TMOS transfer MOS
  • substrate control MOS that plays the role of a connection circuit that connects the TMOS substrate (also called a gel) to the drain or source of the transfer MOS.
  • the gate voltage setting M ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ S that plays the role of a connection circuit that connects the gate potential of the transfer transistor M ⁇ S to the drain, the charge capacity (C) that charges the charge transferred from the TMOS, and 2VCLK or 2VCLKn It consists of a transfer gate capacitance (Cg) that transmits the potential to the gate of the TMOS. Also, the gate of the TMOS is connected to the gate of the gate voltage setting MOS in the next stage. However, the gate of the first-stage gate voltage setting MOS is connected to the connection point between TM ⁇ S and the charge capacitor. These transfer MOS, substrate control MOS and gate voltage setting MOS all used nMOS.
  • the two-phase clock signals CLK: and CLKn have the operating voltage Vcc as the amplitude.
  • the output timing of the clock signals CLK and CLKn depends on the clock signal CLK operating. When the voltage is Vcc, CLKn is 0 V. When the clock signal CLK is 0 V, CLKn is the operating voltage Vcc, and the clock signals are in phase relationship with each other.
  • the two-phase clock signals 2VCLK: and 2VCLKn have an amplitude of 2Vcc which is twice the operating voltage. Similarly to CLK and CLKn, 2VCLK: and 2VCLKn are clock signals having mutually opposite phases.
  • the drain or source potential n1 potential is lower than Vcc, t1 turns on, and the transfer MOS T1 substrate potential n2 becomes n1 potential.
  • TMOS are connected to a lower potential of the drain or source.
  • the VtO of the transfer nMOS is usually lower than Vcc, and when the gate potential n3 of the transfer nMOS becomes 2 Vcc or more, the ⁇ 1 potential rises to Vcc without VtO loss.
  • nMOS T2 transfer nMOS T2
  • the substrate potential n5 becomes the n1 potential.
  • t6 when the nMOS gate is connected to the n3 potential is turned on, and the n6 potential, which is the T2 gate potential, becomes the n5 potential and T2 is turned off.
  • the TMOS In the odd (2N-1) stages (N is 1 or more) in the third and subsequent stages, the TMOS is turned on as in the first stage, and the connection point between the charge capacitance C (2N-1) and the TMOS is VccX ( 2 N-1). At the even 2Nth stage, the TMOS turns off, and the connection point between the charge capacitance C (2N) and the TMOS is Vcc + VccX2N.
  • the odd number (2N-1) of the third and subsequent stages (N is 1 or more) turns off the TMOS as in the first stage, and the connection point between the charge capacitance C (2 N-1) and the TMOS is Vcc + V ccX (2N-1). Also, the TMOS is turned on in the even 2Nth stage! > The connection point between the charge capacitance C (2N) and the TMOS is VccX2N.
  • FIG. 9 shows the voltage state in the circuit during the CLK XI and X2 periods.
  • the gate of the N-th stage TMOS gate voltage setting MOS is the (N-1) -th stage TMOS Although connected to the gate, the first stage TMOS gate voltage setting The gate of the MOS was connected to the n1 potential to which the charge pump capacitance C1 was connected and controlled.
  • Vout VgaXN + Vcc (4)
  • Vcc power supply voltage
  • Vga the voltage amplification
  • Vga Vcc-] V (6)
  • Vga Vga is as shown in equation (6).
  • FIG. 10 shows a simulation circuit of the substrate control type charge pump circuit of the present invention.
  • Figure 11 shows the results of 11 and Spice simulation.
  • power supply voltage Vcc 1.5V, about 18.5V
  • a high voltage of about 12V or more required for erasing and writing of non-volatile memory can be generated.
  • the VtO of the transfer NMOS is about 0.9 V, and the substrate effect coefficient ⁇ is about 0.8.
  • the double voltage CLK generation circuit is a circuit that generates 2VCLK and 2VCLKn from CLK and CLKn shown in FIGS.
  • the charge pump method was also used in this double voltage CLK generation circuit, and pMOS was used as the transfer MOS.
  • CLK Vcc
  • the transfer pMOS gate becomes 0V
  • the charge is charged to the capacitor C
  • the n2 potential becomes Vcc and the output becomes 0V.
  • the double voltage CLK S raw circuit generates a voltage of 0 V to 2 Vcc in synchronization with the input CLK.
  • FIG. 5 to 12 show a charge pump for generating a positive high voltage.
  • FIG. 13 shows a circuit for generating a negative high voltage according to a second embodiment of the present invention.
  • the circuit configuration is almost the same as in FIG. 5, but the position of the CLK phase and the gate voltage setting M0S is different.
  • the drain and source of the gate voltage setting M0S were connected to the opposite side of the connection point between the TMOS and the charge capacitor C and to the TMOS gate, but in the case of negative boost in Figure 13, Is connected to the connection point between the TMOS and the charge capacitor C and the TMOS gate.
  • CLK and 2VCLn and CLKn and 2VCLK were paired to control each pump cell.
  • each pump cell was controlled by pairing CLK and 2VCLK, and CLKn and 2VCLKn.
  • the gate of the N-th stage TMOS gate voltage setting MOS is connected to the (N-1) -th stage TMOS gate, while the gate of the first-stage TMOS gate voltage setting MOS 'is connected to CLKn. Controlled.
  • the substrate of the TMOS gate voltage setting MOS of each stage was connected to the substrate potential of the transfer MOS of each stage.
  • Vout VgaXN (7)
  • Vcc Power supply voltage Voltage amplification
  • Vga is the maximum Vcc.
  • FIGS. 5 to 15 show a charge pump circuit in which the transfer MOS, the substrate control MOS, and the gate voltage setting MOS are constituted by nMOS, but a third embodiment of the charge pump circuit of the present invention constituted by pMOS. 16 is shown in FIG. 16, and the fourth embodiment is shown in FIG.
  • Fig. 16 shows a positive step-up charge pump circuit using pMOS for TMOS, substrate control MOS, and gate voltage setting MOS. Also, by controlling each pump cell by pairing the clocks of the same phase of CLK and 2VCLK, and CLKn and 2VCLKn, electric charges are transferred from the preceding pump cell to the pump cell, and the charge is boosted more toward the subsequent stage. Also, unlike the case of the nMOS, the substrate of the transfer MOS is set to the higher potential of the drain or source of the transfer by the substrate control M ⁇ S.
  • FIG. 17 shows a negative boost charge pump circuit.
  • the position of the gate voltage setting MOS is located on the opposite side of the charge capacity. That is, CLK and 2VCLKn, and CLKn and 2VCLK opposite phase clocks are paired to control each pump cell. As a result, the charge is transferred from the pump cell to the preceding pump cell, and the negative pressure is increased toward the subsequent stage.
  • the transfer MOS substrate is set to the higher of the transfer drain or source potential by the substrate control M ⁇ S.
  • the circuit configuration is the same as in the case of n M ⁇ S.
  • the negative booster circuit 16 has the same circuit configuration as the negative booster circuit using nMOS in Figs. 14 and 15, and the pMOS using pMOS in Fig. 17 is used.
  • the negative booster circuit has the same circuit configuration as the positive booster circuit using nMOS in Figs. 5 to 8, and the same circuit configuration is used regardless of whether pMOS or nMOS is used. A boost voltage can be obtained.
  • FIG. 18 proposes a charge pump circuit according to a fifth embodiment of the present invention in which a single charge pump circuit generates a positive or negative high voltage because erase and write do not occur at the same time.
  • the basic circuit is the same as that in Fig. 5, and the basic operation is the same as that described in Figs. 7 and 8.
  • the input and output can be reversed between when a positive high voltage is generated and when a negative high voltage is generated. The feature is that it is made possible by the selection circuit and the selection signal.
  • An example is shown in Figure 19.
  • the substrate-controlled parallel charge pump in FIG. 19 is the same as in FIG. FIG. 20 shows a series-type charge pump of FIG. 19 which is the seventh embodiment of the present invention.
  • the series-type charge pump uses a transfer pMOS and turns on and off the charge capacity at the first high voltage to obtain a potential twice as high as the first high voltage.
  • a special feature is that the internal series block 1 and the internal series block 2 are alternately turned off by ⁇ N with the CLK signal of the charge pump.
  • FIG. 21 shows the hardware configuration of an IC card equipped with the booster circuit of the present invention.
  • the booster circuit of the present invention is mounted on the flash memory and the EEPROM in the IC card hardware.
  • a flash memory and an EEPROM require a high or negative voltage when writing or erasing data, so that the booster circuit of the present invention is used. It can also be used to verify that programmed and erased memory has reached an expected threshold.
  • the charge pump circuit described in the above embodiments includes an LSI circuit including an EEPROM that requires a plus or minus high voltage other than the power supply voltage, a nonvolatile memory such as a flash memory, an IC card chip, an IC card It can be applied to such as.
  • LSI circuit including an EEPROM that requires a plus or minus high voltage other than the power supply voltage, a nonvolatile memory such as a flash memory, an IC card chip, an IC card It can be applied to such as.
  • the present invention is used in a nonvolatile memory or an IC chip requiring a high voltage higher than a power supply voltage.

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Abstract

本願発明は、電源電圧以上のプラス又はマイナスの高電圧を必要とする不揮発性メモリの昇圧回路に関するものである。本願発明は、3V以下の低電源電圧においても12V程度の高電圧を発生でき、同一回路でプラス高電圧だけではなく、マイナス高電圧も発生することも可能である。また、本願発明の昇圧回路である基板制御型並列チャージポンプと直列型チャージポンプを組み合わせることにより、2種類の高電圧を効率よく発生でき、チップ面積の低減化ができることにある。

Description

明 細 書 昇圧回路 技術分野
本発明は、動作電圧より高い電圧または負電圧を発生させる半導体チャージ ポンプ回路及びこれを用いた半導体集積回路に関する。 背景技術
Flash, EEPR0Mの不揮焭性メモリの消去、 Write時には、 トンネル効果又はホ ットエレク トロン、 ホットホールを使用する為、 12 V程度の高電圧が必要とな る。 高電圧を発生させる従来のチャージポンプ方式の昇圧回路は、 文献 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.32, NO.8, AUGUST 1997 "k Dynamic An alysis of the Dicson Charge Pump〃で紹介、 解析されているような電荷を移 動させる MOSトランジスタ (以降、 「トランスファー MOS」 ) をダイォー ド接続した Dicson型チャージポンプが一般的に知られており、回路構成も非常 に簡単な為、 よく使用されている。 図 1、 図 2に Dicson型チャージポンプの構 成図を示した。図 1は上記 IEEE文献の中でも記載されている概念ブロック図で あり、 図 2は図 1のバッファを n型 MOSに置き換えた例である。 図 2では、 n型 MOSのドレインとゲートを短絡し、 ドレイン及びソースに接続された容 量のもう一方側に CLKを印加する。 CLKと CLKnは、 図 3のように相補 の関係にある。 CLKnが High"で CLKが" Low"の時、 1段、 3段の奇数段 * のドレイン電位がソース電位より高い為、奇数段の n型 MOSにドレイン電流 が流れ CI, C3の奇数容量に電荷がチャージされる。 逆に CLKが〃 High〃で CL Knが" Low"の時、 2段、 4段の偶数段のドレイン電位がソース電位より高く なり、 偶数段の n型 MO Sにドレイン電流が流れ、 奇数容量 CI, C3から偶数容 量 C2, C4電荷が移動する。
この Dicson型チャージポンプを構成している n型 MO トランジスタのし きい値電圧を Vtとすると、 出力電圧 Voutは、 Vout= (Vcc-Vt) XN+Vcc (1)
N:段数, Vcc:電源電圧 と表すことができる。 しかし、 出力側に近づくにつれ nMOSトランジスタの ドレイン、 ソース電圧が昇圧されソース基板間電圧 Vsbの上昇により、 基板効 果による NMOS トランジスタのしきい値電圧 Vtが式(2) で示されるように 上昇する。 ―
Vt=Vt0+7 (^(2(i>f+Vsb ~^2 φ ί ) (2)
VtO: Vsb=0V時の Vt, γ :基板効果係数, <i)f :サ; ストレイトフェルミ準位
さらに式 (2) から Vt=Vccとなる時の Vsbが昇圧電圧の最大電圧と言えるの で、
Vout_max(=Vsb)= ( Vcc~Vt0 + J2 f )2- 2 f (3)
y 式 (3) により昇圧最大電圧 Voutjnaxを算出できる。 図 4に電源電圧 Vccと昇 圧電圧 Voutの算出値を示した。図 4からわかるように Dicson型チャージポンプ では、電源電圧 Vccに依存して昇圧電圧 Vou1:_maxが決まろていることがわかる。
Dicson型チャージポンプの改良版も検討されている。特開平 1 1一 308 8 56 「チャージポンプ回路装置」 では、 n型 M〇Sを複数のグループに分離し て基板電位を除々に高くすることにより基板効果による n型 MO S Vtの上昇 を抑えている。
上記従来技術である Dicson型チヤージポンプは、昇圧されるにつれ n型 MO Sのソース基板間電圧 Vsbが上昇することで、 基板効果の影響により n型 MO Sのしきい値電圧 vtが上がり、昇圧電圧の最大値が決まってしまう。結果とし て、 3V以下の低電源電圧においては、 不揮発性メモリの消去、 Writeに必要な 1 2V程度の高電圧を生成することができない。
また、 特開平 1 1— 308856 「チャージポンプ回路装置」 にあるような n型 M〇 Sを複数のグループに分離して基板電位を除々に高くすることによ り基板効果の影響を抑えるようにしたとしても、 複数のグループの中で Vsb=0 Vとならない n型 MO Sがあり、 全ての n型 MOSの基板効果を無くすことは できない。
また、特開 2003— 45193 「半導体チャージポンプ回路および不揮発 性半導体記憶装置」 では、前々段のチャージ電圧を n型 MOSの基板電位とす る方式で、 各段毎に異なる電圧値が n型 MOSの基板電位に設定されるが、 V sbは少なくとも 1段分の電圧増幅値 Vga (=Vcc-Vt)となり、基板効果は発生する こととなる。
本発明は、基板効果の影響を無くしたチャージポンプ回路を提供すると共に 、効率がいい回路構成及びプラス又はマイナスの高圧電圧を発生することがで きるチャージポンプ回路を提供することを目的とする。
発明の開示
上記課題を解決する為に、電荷を転送する n型 MO Sの基板を制御する MO Sを追加することにより、 n型 MO Sであれば、 常にドレイン又はソース電位 のどちらか低い電位に基板電位を設定することで Vsb=0Vにし、 基板効果影響 を無くしたものである。
Vsb=0Vになった場合、 式 (2 ) の第 2項を 0にすることができるが、 第 1項 の VtOが残ってしまう。 この n型 MO Sの VtOを 0Vにする為に、 n型 MO Sの ゲートに (電源電圧 + VtO) 以上の電圧を容量 Cgを通して印加すると同時に、 その n型 MO Sに設定されるゲート電圧で次段の n型 M〇 Sゲート電位を制 御するようにしチャージトランスファー効率を高めたものである。
図面の籣単な説明
図 1 従来の Meson型チャージポンプ構成図。
図 2 従来の Dicson型チャージポンプ回路図。
図 3 クロック波形を表す図。
図 4 Dicson型チャージポンプ昇圧電圧計算値を示すグラフ。
図 5 本発明の第 1の実施例であるチャージポンプ回路の全体回路図。 図 6 本発明の第 1の実施例であるチャージポンプ回路の部分回路図。 図 7 本発明の第 1の実施例であるチャージポンプ回路の CLK XI期間にお ける回路説明図
図 8 本発明の第 1の実施例であるチャージポンプ回路の CLK X2期間にお ける回路説明図
図 9 本発明の第 1の実施例であるチャージポンプ回路のタイミング図 図 1 0 本発明の第 1の実施例であるチャージポンプ回路シミュレーション 回路図。
図 1 1 本努明のチャージポンプ回路シミュレーション結果を表すグラフ。 図 1 2 2倍圧 C L K発生回路
図 1 3 本発明の第 2の実施例であるマイナス高圧電圧発生チャージポンプ 回路図。
図 1 4 本発明の第 2の実施例であるチャージポンプ回路の CLK XI期間にお ける回路説明図
図 1 5 本発明の第 2の実施例であるチャージポンプ回路の CLK X2期間にお ける回路説明図
図 1 6 本発明の第 3の実施例を表すプラス高圧電圧発生チャージポンプ回 路図。
図 1 7 本発明の第 4の実施例を表すマイナス高圧電圧発生チャージポンプ 回路図。 図 1 8 本発明の第 5の実施例を表すプラスマイナス高圧電圧発生チャージ ポンプ回路図。
図 1 9 本発明の第 6の実施例を表す高圧電圧発生チャージポンプ回路構成 図。
図 2 0 本発明の第 7の実施例を表す直列型チャージポンプ回路。
図 2 1 本発明のチャージポンプ回路を搭載した I Cカードのハードウェア 構成。 .
発明を実施するための最良の形態
以下、 本願発明の実施例を図面に従って、説明する。 本願発明の回路素子に 、制限されないが周知の S i半導体集積回路によって実現される。本願の図面 中でパックゲートが内向きの矢印を持つものは n型 MOS FETを表す。また 、バックゲートが外側の矢印を持ちゲートに丸印をつけたものは p型 MOSF ETを表す。
本願明細書では MO SFET (Me t a l Ox i d e S em i c on d u c t o r F i e l d E f f e c t Tr a n s i s t o r)を省略して MOSと呼ぶこととする。 尚、本願発明は一般には MI SFETに適用できる 。
今回発明したチャージポンプ回路の第 1の実施例の形態であるプラス高電圧 を発生する全体回路を図 5に、チャージポンプ段の一部抜き出したものを図 6 に示す。本願のチャージポンプ回路は、 4個の n型 MOSと 2個の容量を含む 基本ポンプセルを直列に多段接続したものである。基本ポンプセルは、電荷を 次段に転送するトランスファー MOS (TMOS) と、 TMOSの基板 (ゥェ ルとも言う)をトランスファー MOSのドレイン又はソースに接続する接続回 路の役割を果たす基板制御 MO Sと、 トランスファ一 M〇 Sのゲート電位をド レインに接続する接続回路の役割を果たすゲート電圧設定 M〇 Sと、 TMO S から転送される電荷をチャージするチャージ容量 (C) と 2VCLK又は 2V CLKnの電位を TMOSのゲートに伝えるトランスファーゲート容量 (Cg ) から構成される。 また、 TMOSのゲートが次段のゲート電圧設定 MOSの ゲートに接続される。 但し、 1段目ゲート電圧設定 MOSのゲートは、 TM〇 Sとチャージ容量の接続点に接続される。 これら、 トランスファー MOS、 基 板制御 MO S及ぴゲート電圧設定 MO Sは、 全て n MO Sを使用した。
2相のクロック信号 CLK:、 CLKnは動作電圧 Vc cを振幅とする。 クロ ック信号 CLK、 CLKnとの出力タイミングは、 クロック信号 CLKが動作 電圧 Vc cのときは、 CLKnは 0Vであり、 クロック信号 C L Kが 0 Vのと きは、 CLKnは動作電圧 V c cであり、 互いに逆相関係のクロック信号とな つている。
また、 2相のクロック信号 2VCLK:、 2 VCLKnは動作電圧の 2倍であ る 2Vc cを振幅とする。 CLK、 CLKnと同様に、 2VCLK:、 2 VCL K nは互レヽに逆相の関係のクロック信号となっている。
以下図 7、 8を参照しながら動作説明する。
図 7の CLK XI期間においては、 CLK=0V、 2 V C L K n =2Vccとなるので トランスファー MOSであるゲート n 3電位は、 2Vcc以上となり T 1は ONし 、 Vccからチャージ容量 C 1に電荷が供給され最終的に n 1電位は Vccになる。 。 よって、 チャージ容量 C 1にチャージされる間 n 1電位は Vcc以下となるの で、 nMOSゲートが n 1電位に接続され、 ソース又はドレインが Vcc以上に なる t 2、 t 3は OFFする。また、 nM〇Sゲートが Vccに接続されており、 ドレイン又はソース電位となる n 1電位が Vcc以下の t 1は ONし、 トランス ファー MOSである T 1の基板電位 n 2は n 1電位となり、 TMOSのドレイ ン又はソースの低い電位と接続されることになる。 ここで、 トランスファー n MO Sの VtOは通常 Vcc未満であり、 トランスファー nMOSのゲート電位であ る n 3が 2Vcc以上となることにより VtOのロスなく η 1電位は Vccまで上昇す ることとなる。
2段目においては、 CLKn=Vcc、 2 VC LK=0Vとなるのでチャージ容 量 C 2にチャ^ "ジされている電荷を Q 2とすると n 4電位は (Q2/C2) + Vccとなる。 ここで、 1段目からの C 1のチャージ電荷が全て、 転送されてい たとする4と、 Vcc+ (Q 1/C1) = (Q 2/C 2) =2Vccと言えるので、 n 4電位は 3Vccとなり、 n4電位〉 n 1電位になるので nMO Sゲートが n 4電 位に接続されている t 5が ONし、 nMO Sゲートが n 1電位に接続されてい る t 4は OFFする。 t 5が〇Nすることでトランスファー nMOS T2の 基板電位 n 5は n 1電位となる。 また、 nMO Sゲートが n 3電位に接続され ている t 6は ONし、 T 2ゲート電位である n 6電位は、 n 5電位となり T 2 は OF Fする。
3段目以降の奇数 (2N-1) 段目 (Nは、 1以上) は、 1段目と同じく T MOSは ONし、 チャージ容量 C(2N- 1)と TMOSの接続点は、 VccX (2 N-1)となる。 また、 偶数 2 N段目は、 TMOSは OFFし、 チャージ容量 C (2N)と TMOSの接続点は、 Vcc + VccX 2 Nとなる。
図 8の CLK X2期間においては、 CLK=Vcc、 2 V C L K n =0Vとなるので n 1電位は XI期間でチャージ容量 C 1にチャージされ上昇した電位 Vcc+Vcc =2Vccとなる。 これにより、 n 1電位に nMOSゲートが接続された t 2、 t 3は ONし、 トランスファー nMO Sのゲート電位 n 3及び基板電位 n 2は V ccとなり、 T1は OFFする。
2段目においては、 CLKn=0V、 2 VCLK=2Vccで n 4電位は 2Vcc以下 となるので n 1電位≥n 4電位となり n 1電位が nMO Sゲートに接続され た t 4が ONし、 n 4電位が nMO Sゲートに接続された t 5が OFFする。 これにより、 トランスファー MOS T 2の基板電位 n 5は n 4電位となる。 また、 Vccとなっている n 3電位が nMO Sゲートに接続された t 6は OFF となり、 n 6電位は XI期間で Vccとなった電位に、 2 VCLK = 2Vccがたされ 3 Vccとなり T 2が ONする。 これにより、 チャージ容量 C 1から C 2に電荷が 移動し、 n 4電位は最終的に 2Vccとなる。
3段目以降の奇数 (2N—1) 段目 (Nは、 1以上) は、 1段目と同じく T MOSは OFFし、 チャージ容量 C (2 N-1)と TMOSの接続点は、 Vcc+V ccX (2N- 1)となる。 また、 偶数 2N段目は、 TMOSは ONし! > チャージ 容量 C( 2 N)と TMOSの接続点は、 VccX 2 Nとなる。
図 9に CLK XI及び X2期間における回路内の電圧状態を示した。 ここで、 N 段目の TMOSゲート電圧設定 MOSのゲートは、 (N— 1) 段目の TMOS ゲートと接続しているが、 1段目の TMOSゲート電圧設定 MOSのゲートは チャージポンプ容量 C 1が接続されている n 1電位と接続し制御した。
このチャージポンプは、 プラス電圧昇圧の場合、 1段当りの電圧増幅度を Vga とすると、 このチャージポンプから出力される電圧 Voutは、 (4) 式で表すこ とができる。
Vout = VgaXN+Vcc (4)
N:段数, Vcc:電源電圧 ここで、 電圧増幅度 Vgaは、 最大 Vccとなる。 Voutに負荷電流 IL が流れた場 合は、
Λί= (I LX t) /C (5)
C :チャージポンプ容量, t : CLKサイクル時間
(5) 式で表された 1Vの電圧降下が起きるので、
Vga=Vcc- ]V (6) Vgaは (6) 式のようになる。
ここで、 負荷電流 ILが流れた場合の電位を図 7、 図 8の各接続点で示すと、 図 7の各接続点は、 nl=n2=n5=n6=〜(Vcc- ]V)、 n3=2Vcc、 n4=3Vcc-2 )V となり、 図 8の各接続点は、 nl=2Vcc— lV、 n2=n3=Vcc、 n4=n5=2Vcc-2 lV 、 n6=3Vcc— となり、 各段のチャージ容量と TMOSとの接続点 nl、 n4 で (段数 X Z1V)の電圧低下がある。
図 1 0に、本発明の基板制御型チャージポンプ回路のシミュレーシヨン回路 36
11 と Spiceシミュレーション結果を図 11に示した。チャージポンプ段数 13段、 チャージポンプ容量 70F/段の回路構成において、負荷抵抗 (RL0AD)=100MQ、負 荷容量 (CLOAD)=100pFの条件で、電源電圧 Vcc=l.5Vで約 18.5V, 電源電圧 Vcc=l. 3Vで約 15.5Vとなり、低電源電圧においても不揮努性メモリの消去、 Writeに必 要な 12V程度以上の高電圧を生成することができる。 この Spiceシミュレーショ ン時の、 トランスファー NMOSの VtOは、 約 0.9Vであり、 基板効果係数 γは 約 0.8である。
ここで、 図 10の回路図にも示してあ 2倍圧 CLK発,生回路の動作を図 12 で説明する。 2倍圧 CLK発生回路は、 図 5〜図 8で示した CLK、 CLKnから 2VCL K、 2VCLKnを発生する回路である。 この 2倍圧 CLK発生回路においてもチヤ一 ジポンプ方式を使用し、 トランスファー MOSとして pMOSを使用した。 C LK=Vccの時、 トランスファー pMOSゲートは 0Vになり容量 Cに電荷がチ ヤージされ n 2電位は Vccになると同時に出力は 0Vになる。 次に CLK=0Vに なると、 n 2電位が 2XVccになり、 トランスファー pM〇Sゲートは n 2電 位に設定されトランスファー pMOSは OFFになる。 また出力は n 2電位が出 力され 2XVccとなる。 このように 2倍圧 CLK S生回路は、入力 CLKに同期し て 0Vから 2Vccの電圧を発生している。
図 5〜12は、 プラスの高電圧を発生させるチャージポンプであつたが、本 願発明の第 2の実施例であるマイナスの高電圧を発生させる回路を図 13に 示した。
回路構成としては、 図 5とほぼ同一であるが、 CLKの位相及ぴゲート電圧設 定 M0Sの位置が違う。 図 5のプラス昇圧の場合は、ゲ-ト電圧設定 M0Sのドレイン とソースは、 TMOSとチャージ容量 Cとの接続点の逆側と TMOSゲートに 接続されていたが、 図 13のマイナス昇圧の場合は、 TMOSとチャージ容量 Cの接続点と TMOSゲートに接続した。 また、 図 5のプラス昇圧は、 CLKと 2 VCL n, CLKnと 2VCLKがペアになって各ポンプセルを制御していたが、 図 13 のマイナス昇圧は、 CLKと 2VCLK、 CLKnと 2VCLKnがペアになって各ポンプセル を制御した。 これにより、 プラス昇圧の場合は、 電荷を次段のチャージ容量に 電荷を流すことによりプラス高電圧を得ていたが、マイナスの場合は、 電荷の 流れる向きがプラスと逆方向にすることにより、前段へ電荷を流しマイナスの 高電圧を得るようにしたものである。
また、 N段目の TMOSゲート電圧設定 MOSのゲートは、 (N—1) 段目 の TMOSゲートと接続しているが、 1段目の TMOSゲート電圧設定 MOS 'のゲートは、 CLKnと接続し制御した。 各段の TMOSゲート電圧設定 MO Sの基板は、 各段のトランスファー MOSの基板電位と接続した。
図 14、図 15を使用して動作を説明する。 図 14の CLK XI期間においては 、 CLK=0V、 2VCLK = 0Vとなり、 1段目のトランスファー MO Sのゲー ト n 3電位は、 ゲート電圧設定 MOSのゲートが CLKn=Vccに接続されて いるので、ゲート電圧設定 MOSは ONし、 n 3電位と n 1電位が接続される 。動作中においては n 1電位は、一 Vcc〜0 Vになるので、 T 1は OFFする。 また、 T 1の基板電位 n 2は、 t 2が OFF、 t lが ONとなり、 n 2電位と n 1電位は接続される。
2段目は、 C LKn=Vcc 2VCLKn=2Vccとなり、 T 2のゲート n 6 電位は、 2 VCLKにより約一 2Vccから 0V程度になる。 また、 t 6のゲート電 位である II 3は、 約一 Vccで t 6は OFFするので、 T2は ONし、 n4電位 は、 n 1電位と同じ一 Vccまでになる。 また、 n 5電位は、 CLKが Vccになつ た直後において n 4電位は、 n 1電位より約 Vcc高いので、 t 5が ONし、 n 5電位は n 1電位と同じになる。
図 15の X2期間では、 CLK=Vcc、 2 VCLK = 2Vccとなり、 n 3電位は 2 VCLKにより一 Vccから Vccとなる。 また、 t 3は CLKn=0Vにより OF Fするので、 T1は ONし、 n l電位は 0Vになる。 また、 n 2電位は、 CLK 力 ccになった直後において n 1電位は、 n 1電位より約 Vcc高いので、 t 2が ONし、 n 2電位は OVとなる。
2段目は、 CLKn=0V、 2 VCLKn=0Vとなり、 T 2のゲート n 6電位 は、 2 VCLKにより約 0Vから一 2Vcc程度になる。 また、 n4電位は、 CLK nにより一 Vccから一 2Vccとなり、 t 6のゲート電位 n 3=Vccなので、 t 6は ONし n 6電位と n 4電位が接続され、 T 2は OFFする。 また、 n 5電位は t 4が ONすることにより、 n 4電位と同じ一2Vccとなる。
ここで、 マイナス電圧昇圧の場合、 1段当りの電圧増幅度を Vgaとすると、 このチャージポンプから出力される電圧 Voutは、 (7)式で表すことができる Vout = VgaXN (7)
N:段数, Vcc:電源電圧 電圧増幅度 Vgaは、 最大 Vccとなる。
図 5〜 15は、 トランスファ一 MO S、基板制御 MO S及ぴゲート電圧設定 MOSを nMOSで構成したチャージポンプ回路であつたが、 pMOSで構成 した本発明のチャージポンプ回路の第 3の実施例を図 16に、第 4の実施例を 図 17に示した。
図 16は、 プラスの昇圧チャージポンプ回路であり、 TMOS、 基板制御 M OS及びゲート電圧設定 MOSに pMOSを使用した。 また、 CLKと 2VCLK、 C LKnと 2VCLKnの同相のクロックがペアになって各ポンプセルを制御すること で、前段ポンプセルから当該ポンプセルへと電荷が転送され、後段へいくほど プラス昇圧される。 また、 nMOSの時と違って、 トランスファー MOSの基 板は、基板制御 M〇Sにより、 トランスファーのドレイン又はソース電位の高 い方に設定されることになる。
図 17は、マイナスの昇圧チャージポンプ回路である。 図 16のプラス昇圧の 場合と違って、ゲート電圧設定 MOSの位置がチャージ容量と反対側に位置し ているのと、 CLKと 2VCLKn、 CLKnと 2VCLKの逆相のクロックがペアになって各 ポンプセルを制御している。 これにより、 当該ポンプセルから前段ポンプセル に電荷が転送され、 後段へいくほどマイナス昇圧される。 また、 図 1 6のプラ ス昇圧と同じく、 トランスファー MO Sの基板は、 基板制御 M〇Sにより、 ト ランスファーのドレイン又はソース電位の高い方に設定されることになる。 図 1 6、 図 1 7からもわかるように回路構成は n M〇Sの場合と、 同じである 。 図 1 6の p MO Sを使用したプラス昇圧回路は、 図 1 4、 図 1 5の nMO S を使用したマイナス昇圧回路と回路構成は同じであり、図 1 7の p MO Sを使 用したマイナス昇圧回路は、図 5〜図 8の nMO Sを使用したプラス昇圧回路 と回路構成は同じであり、 p MO S、 nMO Sどちらを使用しても同じ回路構 成で、 プラス及ぴマイナスの昇圧電圧を得ることができる。
不揮発性メモリの制御において、 例えば消去時にはマイナス高.電圧、 Write 時にはプラス高電圧が必要となることがある。 この場合、別個にプラス及びマ ィナスのチャージポンプ回路を作るのはチップ面積が増大し、チップ価格が高 くなつてしまう。 そこで、 消去及び Writeは、 同時に発生しないことから 1個 のチャージポンプ回路で、プラス又はマイナスの高電圧を発生させる本発明の 第 5の実施例であるチャージポンプ回路を図 1 8に提案した。基本回路として は、 図 5と同じであり、 基本動作も図 7、 8で説明したものと同じである力 プラス高電圧発生時とマイナス高電圧発生時とで、入出力を逆にすることが選 択回路及び選択信号により可能となっていることが特徴である。プラス高電圧 発生時は、 図 5〜図 8で説明した内容と同じであり、 入力が図 1 8左側で Vdd とし、 出力は図 1 8右側になる。 マイナス高電圧発生時は、 図 1 8右側が入力 0Vとし、 図 1 8左側が出力となる。 プラス及びマイナス高電圧発生共に、 電荷 の移動は図 1 8の左から右となるので、 マイナスの場合は、電荷は 0Vに流れ込 み、 前段は除々にマイナスになっていき、 マイナス高電圧が発生できる。 次に不揮努性メモリの制御においては、例えば 12V, 6V等の 2種類の高電圧が 同時に必要となってくることがある。図 5で示したチャージポンプ回路から出 力される第 1の高電圧と、この第 1の高電圧を使用して第 2の高電圧を発生さ せる回路構成である本発明の第 6の実施例を図 1 9に示す。図 1 9内の基板制 御型並列チャージポンプは、 図 5と同一である。本発明の第 7の実施例である 図 1 9の直列型チャージポンプを図 2 0に示した。 直列型チャージポンプは、 トランスファー p MO Sを使用し、チャージ容量を第 1の高電圧の電圧で O N 、 O F Fすることにより、第 1の高電圧の 2倍の電位が得られること及ぴ直列 型チャージポンプの C L K信号で、内部直列ブロック 1と内部直列プロック 2 を交互に〇N、 O F Fさせていることを特@ [としている。
図 2 1に、本発明の昇圧回路を搭載した I Cカードのハードウエア構成を示 す。 I Cカードハードウェア内のフラッシュメモリ及ぴ E E P R OMで本発明 の昇圧回路が搭載される。
また、 フラッシュメモリ及ぴ E E P R OMは、 データの書き込み、 消去時に プラス又はマイナス高電圧が必要となり、本発明の昇圧回路が使用されること となるが、読み出し時に本発明の昇圧回路を使用して、書き込み及び消去され たメモリが期待したしきい値に達しているかを確認するために使用すること もできる。
以下、上記実施例で説明したチャージポンプ回路は、電源電圧以外のプラス 又はマイナス高電圧を必要とする E E P R OM、フラッシュメモリ一代表され る不揮発性メモリ等を含む L S I回路、 I Cカードチップ、 I Cカード等に適 用可能である。 産業上の利用可能性
本願発明は、不揮発性メモリや電源電圧以上の高電圧を必要とする I Cチッ プなどで利用されるものである。

Claims

請 求 の 範 囲
1 · 基本ポンプセルを N段接続し昇圧する昇圧回路であって、
前記基本ポンプセルは、少なくとも第 1MI SFETと、 第 2MI SF ETと、 第 3MI S FETと、 第 1キャパシタとを有し、
前記第 1MI S FETのバックゲートは第 1ノードに接続し、そのソー スドレーン経路は、 第 2ノードと第 3ノードとの間に接続され、
前記第 2 M I S F E Tのバックゲートは前記第 1ノ一ドに接続し、その ソースドレーン経路は、 前記第 1ノードと前記第 2ノードとの間に接続し、 前記第 3 M I S F E Tのバックゲートは前記第 1ノードに接続し、その ソースドレーン経路は、前記第 1ノードと前記第 3ノードとの間に接続するこ とを特徴とする昇圧回路。
2. 請求項 1記載の昇圧回路であって、
前記第 1キャパシタの一端は前記第 3ノードに接続し、その他端には動 作電圧の振幅を有する第 1のクロックが入力され、
前記第 3ノードが、次段の前記基本ポンプセルの第 2ノードに接続する ことを特徴とする昇圧回路。
3. 請求項 2記載の昇圧回路であって、
前記基本ポンプセルは更に、 第 4MI SFETと、 第 2のキャパシタと を有し、
前記第 2キャパシタの一端は前記第 1MI SFETのゲートに接続し、 その他端には前記動作電圧と前記第 1 M I S F E Tの閾値電圧の和よりも大 きな電圧振幅を有し、且つ前記第 1クロックと逆相である第 2クロックが入力 され、 前記第 4 M I S F E Tのバックゲートは前記第 1ノードに接続し、その ソースドレイン経路は前記第 2ノードと前記第 1MI SFETのゲートとの 間に接続し、そのゲートは前段の前記基本ポンプセルを構成する前記第 2キヤ パシタの前記一端に接続することを特^とする昇圧回路。
4. 請求項 2記載の昇圧回路であって、
' 前期基本ポンプセノレは更に、 第 4ΜΙ SFETと、 第 2のキャパシタと を有し、
前記第 2キャパシタの一端は前記第 1 M I S F Ε Τのゲートに接続し、 その他端には前記動作電圧と前記第 1MI SFETの閾値電圧の和よりも大 きな電圧振幅を有し、且つ前記第 1クロックと同相である第 2クロックが入力 され、
前記第 4ΜΙ SFETのソースドレイン経路は、前記第 3ノードと前記 第 1MI SFETのゲートとの間に接続し、そのゲートは前段の前記基本ボン プセルを構成する前記第 2キャパシタの前記一端に接続することを特徴とす る昇圧回路。
5. 請求項 1記載の昇圧回路であって、
前記第 1、 2、 3、 4MI SFETは n型 MI SFETであって、 正側に電圧を昇圧することを特徴とする昇圧回路。
6. 請求項 1記載の昇圧回路であって、
前記第 1、 2、 3、 4MI SFETは p型の MI SFETであって、 負側に電圧を昇圧することを特徴とする昇圧回路。
7. 請求項 1に記載の昇圧回路であって、 前記第 1、 2、 3、 4MI SFETは n型の MI SFETであって、 負側に電圧を昇圧することを特徴とする昇圧回路。
8. 請求項 1に記載の昇圧回路であって、
前記第 1、 2、 3、 4MI S FETは p型の MI S FETであって、 正側に電圧を昇圧することを特徴とする昇圧回路。
9. 請求項 3に記載の昇圧回路であって、
前記動作電圧の 2倍の電圧のクロックを生成する 2倍圧ク口ック発生 回路を有し、
前記 2倍圧ク口ック発生回路が、前記第 2クロックを生成することを特 徴とする昇圧回路。
10. 請求項 3に記載の昇圧回路であって、
前記基本ポンプセルの奇数段に入力される前記第 1クロックと、その偶 数段に入力される前記第 1クロックが逆相であり、
前記基本ポンプセルの奇数段に入力される前記第 2クロックと、その偶 数段に入力される前記第 2クロックが逆相であることを特徴とする昇圧回路。
11. 基本ポンプセルを N段接続し昇圧する昇圧回路であって、
前記基本ポンプセルが、
n型であるトランスファー MI S FETと、前記トランスファー MI S FETのドレインまたはソ一スのいずれか電位の低い方と、前記トランスファ 一 M I S F E Tとバックゲートとを接続する接続回路を有することを特徴と する昇圧回路。
1 2. 請求項 1 1に記載の昇圧回路であって、
前記接続回路は、第 1基板制御 M I S F E Tと第 2基板制御 M I SFE Tとから構成され、
前記第 1、 第 2基板制御 M I SFETの一方が導通し、 前記トランスフ ァー MI S FETのドレインまたはソースのいずれか電位の低い方と、前記ト ランスファー M I S F E Tのバックゲートとを接続することを特徴とする昇 圧回路。
1 3. 基本ポンプセルを N段接続し昇圧する昇圧回路であって、
前記基本ポンプセルが、
p型である トランスファー MI SFETと、前記トランスファー MI S F ETのドレインまたはソースのいずれか電位の高い方と、前記トランスファ 一 M I S F E Tとバックゲートとを接続する接続回路を有することを特徴と する昇圧回路。
14. 請求項 13に記載の昇圧回路であって、
前記接続回路は、第 1基板制御 M I S F E Tと第 2基板制御 M I SFE Tとから構成され、
前記第 1、 第 2基板制御 M I SFETの一方が導通し、 前記トランスフ ァー MI S FETのドレインまたはソースのいずれか電位の高い方と、前記ト ランスファー MI S FETのバックグートとを接続することを特徴とする昇 圧回路。
15. 請求項 1に記載の昇圧回路であって、
正、負のいずれかに昇圧するかを選択する選択回路を有することを特徴 とする昇圧回路。
1 6 . 請求項 1 5に記載の昇圧回路であって、
前記選択回路は、
前記基本ポンプセルの初段または最終段のいずれか一方の第 2ノード を前記動作電圧に接続する回路であり、他方の第 3ノードを接地電位に接続す ることを特徴とする昇圧回路。
1 7 . 請求項 1記載の昇圧回路であって、
直列型チャージポンプを有し、
前記直列型チャージポンプが、前記昇圧回路が出力する第 1の電圧から 第 2の電圧を出力することを特徴とする昇圧回路。
1 8 . 請求項 1記載の昇圧回路により生成された電圧により、 読み出し、 書き 込み、消去の少なくともいずれか一つを行うことを特徴とする不揮発性メモリ 一。
1 9 .請求項 1 8記載の不揮発性メモリ一を有することを特徴とする I Cカー ド、。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221610B2 (en) 2004-03-18 2007-05-22 Renesas Technology Corp. Charge pump circuit for generating high voltages required in read/write/erase/standby modes in non-volatile memory device
CN102361399A (zh) * 2011-09-28 2012-02-22 福建华映显示科技有限公司 薄膜液晶显示器的电源装置
JP2019075865A (ja) * 2017-10-13 2019-05-16 ローム株式会社 チャージポンプ回路
JP2019092303A (ja) * 2017-11-15 2019-06-13 ローム株式会社 負昇圧チャージポンプ
JP2022505083A (ja) * 2018-10-16 2022-01-14 シリコン ストーリッジ テクノロージー インコーポレイテッド 不揮発性フラッシュメモリデバイスにおいて使用される改善されたチャージポンプ

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006185530A (ja) * 2004-12-28 2006-07-13 Renesas Technology Corp 不揮発性半導体メモリ装置
US7259612B2 (en) * 2005-06-28 2007-08-21 Atmel Corporation Efficient charge pump for a wide range of supply voltages
JP4805748B2 (ja) * 2006-07-28 2011-11-02 Okiセミコンダクタ株式会社 昇圧回路
US20080068068A1 (en) * 2006-09-19 2008-03-20 Sridhar Yadala Method and system for charge pumps
US8232833B2 (en) 2007-05-23 2012-07-31 Silicon Storage Technology, Inc. Charge pump systems and methods
US20090051414A1 (en) * 2007-08-20 2009-02-26 Per Olaf Pahr Dual conversion rate voltage booster apparatus and method
JP5109187B2 (ja) * 2008-05-13 2012-12-26 ルネサスエレクトロニクス株式会社 チャージポンプ
EP2178197B1 (en) * 2008-10-20 2017-07-05 Dialog Semiconductor GmbH HVPMOS switched capacitor charage pump having ideal charge transfer
KR101625935B1 (ko) * 2010-01-05 2016-05-31 삼성전자주식회사 차지 펌프 회로와 이를 포함하는 장치들
CN101867290A (zh) * 2010-06-17 2010-10-20 清华大学 低功耗电荷泵电路
US8981836B2 (en) 2010-11-30 2015-03-17 Infineon Technologies Ag Charge pumps with improved latchup characteristics
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
CN102096431B (zh) * 2010-12-27 2012-08-15 上海贝岭股份有限公司 一种cmos电压倍增电路
US8570813B2 (en) * 2011-04-01 2013-10-29 Stmicroelectronics S.R.L. Charge pump circuit using low voltage transistors
KR20120136123A (ko) * 2011-06-08 2012-12-18 에스케이하이닉스 주식회사 펌프 회로 및 반도체 장치의 전압 펌핑 방법
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
CN104867465B (zh) * 2015-05-11 2017-08-25 深圳市华星光电技术有限公司 负压信号生成电路
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) * 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9007046B2 (en) 2013-06-27 2015-04-14 Sandisk Technologies Inc. Efficient high voltage bias regulation circuit
TWI663820B (zh) * 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
CN103532375B (zh) * 2013-09-22 2015-09-30 南京芯耐特半导体有限公司 升压式电荷泵
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
EP2860865A1 (en) * 2013-10-11 2015-04-15 Dialog Semiconductor GmbH High efficiency charge pump circuit
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
JP6366433B2 (ja) 2014-09-03 2018-08-01 ルネサスエレクトロニクス株式会社 半導体装置
US9300283B1 (en) * 2015-02-18 2016-03-29 Freescale Semiconductor,Inc. Single capacitor, low leakage charge pump
CN104767383B (zh) * 2015-04-21 2017-07-14 苏州芯宽电子科技有限公司 一种低压四相位电荷泵升压电路
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches
TWI559116B (zh) * 2015-12-09 2016-11-21 Egalax Empia Technology Inc 晶片內整合時脈產生器之充電泵
CN107306082B (zh) * 2016-04-18 2020-05-22 晶门科技(深圳)有限公司 电荷泵电路
KR102704906B1 (ko) 2018-11-08 2024-09-09 삼성전자주식회사 차지 펌프 및 차지 펌프를 포함하는 메모리 장치
US11056197B2 (en) 2018-11-08 2021-07-06 Samsung Electronics Co., Ltd. Charge pump and memory device including the same
KR102714233B1 (ko) * 2019-04-05 2024-10-08 에스케이하이닉스 시스템아이씨 (우시) 씨오엘티디 불휘발성 메모리 장치의 동적 전압 공급 회로 및 이를 포함하는 불휘발성 메모리 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319063A2 (en) * 1987-11-17 1989-06-07 Koninklijke Philips Electronics N.V. Voltage multiplier circuit and rectifier element
JPH04343260A (ja) * 1991-05-20 1992-11-30 Fujitsu Ltd 整流回路
JPH0897366A (ja) * 1994-09-27 1996-04-12 Mitsubishi Electric Corp 半導体装置
US5831844A (en) * 1996-08-15 1998-11-03 Nec Corporation High voltage generating circuit able to generate positive high voltage and negative high voltage at the same time
JPH11233730A (ja) * 1998-02-17 1999-08-27 Nippon Steel Corp 整流回路及びバイアス供給回路付きmosfet
JP2000049299A (ja) * 1998-05-25 2000-02-18 Mitsubishi Electric Corp チャージポンプ回路およびそれを備える不揮発性半導体記憶装置
JP2000259784A (ja) * 1999-03-09 2000-09-22 Hitachi Ltd Icカードと半導体集積回路装置
JP2001109530A (ja) * 1999-10-05 2001-04-20 Hitachi Ltd 定電圧発生回路および不揮発性メモリ並びに半導体集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102422B1 (en) * 1994-04-20 2006-09-05 Nippon Steel Corporation Semiconductor booster circuit having cascaded MOS transistors
JP3385960B2 (ja) * 1998-03-16 2003-03-10 日本電気株式会社 負電圧チャージポンプ回路
JPH11308856A (ja) 1998-04-22 1999-11-05 Sanyo Electric Co Ltd チャージポンプ回路装置
US6147547A (en) * 1998-05-25 2000-11-14 Mitsubishi Denki Kabushiki Kaisha Charge pump circuit capable of generating positive and negative voltages and nonvolatile semiconductor memory device comprising the same
US6661682B2 (en) * 2001-02-16 2003-12-09 Imec (Interuniversitair Microelectronica Centrum) High voltage generating charge pump circuit
JP3960513B2 (ja) * 2001-08-01 2007-08-15 シャープ株式会社 半導体チャージポンプ回路および不揮発性半導体記憶装置
ITTO20020158A1 (it) * 2002-02-25 2003-08-25 St Microelectronics Srl Pompa di carica per tensioni negative.

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319063A2 (en) * 1987-11-17 1989-06-07 Koninklijke Philips Electronics N.V. Voltage multiplier circuit and rectifier element
JPH04343260A (ja) * 1991-05-20 1992-11-30 Fujitsu Ltd 整流回路
JPH0897366A (ja) * 1994-09-27 1996-04-12 Mitsubishi Electric Corp 半導体装置
US5831844A (en) * 1996-08-15 1998-11-03 Nec Corporation High voltage generating circuit able to generate positive high voltage and negative high voltage at the same time
JPH11233730A (ja) * 1998-02-17 1999-08-27 Nippon Steel Corp 整流回路及びバイアス供給回路付きmosfet
JP2000049299A (ja) * 1998-05-25 2000-02-18 Mitsubishi Electric Corp チャージポンプ回路およびそれを備える不揮発性半導体記憶装置
JP2000259784A (ja) * 1999-03-09 2000-09-22 Hitachi Ltd Icカードと半導体集積回路装置
JP2001109530A (ja) * 1999-10-05 2001-04-20 Hitachi Ltd 定電圧発生回路および不揮発性メモリ並びに半導体集積回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221610B2 (en) 2004-03-18 2007-05-22 Renesas Technology Corp. Charge pump circuit for generating high voltages required in read/write/erase/standby modes in non-volatile memory device
CN102361399A (zh) * 2011-09-28 2012-02-22 福建华映显示科技有限公司 薄膜液晶显示器的电源装置
JP2019075865A (ja) * 2017-10-13 2019-05-16 ローム株式会社 チャージポンプ回路
JP2019092303A (ja) * 2017-11-15 2019-06-13 ローム株式会社 負昇圧チャージポンプ
JP2022505083A (ja) * 2018-10-16 2022-01-14 シリコン ストーリッジ テクノロージー インコーポレイテッド 不揮発性フラッシュメモリデバイスにおいて使用される改善されたチャージポンプ
JP7407809B2 (ja) 2018-10-16 2024-01-04 シリコン ストーリッジ テクノロージー インコーポレイテッド 不揮発性フラッシュメモリデバイスにおいて使用される改善されたチャージポンプ

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US7215179B2 (en) 2007-05-08
JP4336489B2 (ja) 2009-09-30
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KR100696356B1 (ko) 2007-03-20

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