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WO2000019714A1 - Circuit system for image-in-image representation - Google Patents

Circuit system for image-in-image representation Download PDF

Info

Publication number
WO2000019714A1
WO2000019714A1 PCT/DE1999/002917 DE9902917W WO0019714A1 WO 2000019714 A1 WO2000019714 A1 WO 2000019714A1 DE 9902917 W DE9902917 W DE 9902917W WO 0019714 A1 WO0019714 A1 WO 0019714A1
Authority
WO
WIPO (PCT)
Prior art keywords
picture
stage
circuit arrangement
image
processing stage
Prior art date
Application number
PCT/DE1999/002917
Other languages
German (de)
French (fr)
Inventor
Xiaoning Nie
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of WO2000019714A1 publication Critical patent/WO2000019714A1/en

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/64—Circuits for processing colour signals
    • H—ELECTRICITY
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/431—Generation of visual interfaces for content selection or interaction; Content or additional data rendering
    • H04N21/4312—Generation of visual interfaces for content selection or interaction; Content or additional data rendering involving specific graphical features, e.g. screen layout, special fonts or colors, blinking icons, highlights or animations
    • H04N21/4316—Generation of visual interfaces for content selection or interaction; Content or additional data rendering involving specific graphical features, e.g. screen layout, special fonts or colors, blinking icons, highlights or animations for displaying supplemental content in a region of the screen, e.g. an advertisement in a separate window

Definitions

  • the circuit arrangement according to the invention is therefore essentially based on the fact that the small picture processing stage has a demultiplexer for the input connection of at least two video signal sources, and that small pictures associated with each of the at least two video signal sources can be stored, and that these small pictures from an output stage the 35 mm image processing level.
  • the principle on which the present invention is based is therefore based on the multiple use of the functional blocks (demultiplexer, decimation stage, memory device, filter device, etc.) connected in series in a single 35 mm processing stage. This means that at least the signals from two different video signal sources alternately pass through the same circuit blocks of the 35 mm signal processing stage. It is only necessary that the clock frequency for signal processing is increased accordingly. If, for example, two video signal sources are processed by the 35 mm signal processing stage, the clock frequency of the individual stages is selected to be twice as high as if only a single video signal is to be processed by the 35 mm signal processing stage.
  • the clock frequency for processing two video signal sources is selected twice as high.
  • each memory register in the memory device of the single PIP Chips added another register. This means that the storage capacity of the storage device when processing video signals from two video signal sources is to be selected twice as large as in a single-PIP device.
  • the number of necessary adder and multiplexer stages remains the same as with the single PIP.
  • each adder works at double or multiple speeds as with the single PIP.
  • Each multiplexer switches at exactly the same frequency as with the single PIP. The additional effort is therefore limited to the doubled number of memory registers.
  • the costs of an ASIC implementation in a circuit arrangement for inserting, for example, two moving images into a main image will be significantly less than the effort of two small image signal processing stages connected in parallel.
  • Fig. 2 is the block diagram of the 35mm processing stage of Fig. 1 according to the prior art.
  • Fig. 3 is a block diagram of a 35mm processing stage of FIG. 1 according to the present invention.
  • the block diagram shown in FIG. 1 of a circuit arrangement for image-m-image insertion shows a main image processing stage 20, to which a signal from a first video signal source Videol is fed on the input side, and RGB signals Rl, Gl, Bl of the main image channel at its output are tapped. These RGB signals R1, Gl and B1 are fed to an RGB processor 40, that is to say a switchover device.
  • the signal from a second video signal source V ⁇ deo2 reaches a terminal image processing stage 30, on the output side of which the RGB signals R2, G2 and B2 of the terminal image can be tapped.
  • the terminal image processing stage is synchronized via a so-called VSP (Vertical Synchronous Parent) signal.
  • VSP Very Synchronous Parent
  • the integrated circuit SDA9188-3X from Applicant can be used as an integrated circuit for the terminal image processing stage.
  • the RGB processor can be implemented, for example, by the integrated circuit TDA 9080.
  • RGB signals R1, R2, Gl, G2, Bl, B2 of an image-image signal can be tapped at the output of the RGB processor. If these RGB signals Rl, R2, Gl, G2, Bl, B2 are made available to a video output stage of a television set, a main picture with a superimposed terminal picture appears on the screen.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Studio Circuits (AREA)

Abstract

A miniature image processing stage (30) on its input side comprises a demultiplexer (31) for connecting at least two different video signal sources (Video2, Video3). In a storage unit (34) miniature images are stored which are assigned to each of the at least two video signal sources (Video2, Video3). An output stage (35) calls up the stored miniature images at the desired time.

Description

Beschreibungdescription
Schaltungsanordnung zur Bild-In-Bild-DarstellungCircuit arrangement for picture-in-picture display
Eine solche Schaltungsanordnung ist bereits aus DE 43 13 228 AI der Anmelderin bekannt. Als wesentlicher Bestandteil weist diese Anordnung einen Bild-im-Bild-Prozessor auf, der die Einblendung eines verkleinerten Bildes in ein größeres Hauptbild ermöglicht. Die Videosignalquellen für das Hauptbild und das in das Hauptbild einzublendende Kleinbild können völlig unabhängig bezüglich Fernsehnorm und Synchronisation gewählt sein. Der Bild-im-Bild-Prozessor übernimmt die Bildverkleinerung, die Zwischenspeicherung des verkleinerten Bildes in einem integriertem Bildspeicher sowie die Ausgabe der Bilddaten für dieses verkleinerte Bild über eine digital-analog-Such a circuit arrangement is already known from DE 43 13 228 AI of the applicant. As an essential component, this arrangement has a picture-in-picture processor which enables a reduced picture to be superimposed on a larger main picture. The video signal sources for the main picture and the small picture to be superimposed on the main picture can be selected completely independently with regard to television standard and synchronization. The picture-in-picture processor takes over the image reduction, the intermediate storage of the reduced image in an integrated image memory and the output of the image data for this reduced image via a digital-analog
Umsetzstufe, so dass das Bildsignal für das verkleinerte Bild am Ausgang des Bild-im-Bild-Prozessors in analoger Form vorliegt .Conversion stage so that the image signal for the reduced image is available in analog form at the output of the picture-in-picture processor.
Die Bildverarbeitungsstufe für das Hauptbild stellt Bildsignale aus einer zweiten Videosignalquelle bereit. Diese Hauptbildverarbeitungsstufe kann grundsätzlich analog oder digital aufgebaut sein. Der Aufbau und die Wirkungsweise einer solchen Hauptbildverarbeitungsstufe ist bereits hinlang- lieh bekannt. Am Ausgang dieser Bildverarbeitungsstufe sind beispielsweise analoge Bildsignale abgreifbar. Eine Umschalteinrichtung, das heißt ein sogenannter RGB-Prozessor, sorgt schließlich für ein zeitrichtiges Umschalten zwischen den Bildsignalen für das verkleinerte Bild und das Hauptbild, so dass am Bildschirm des Fernsehgerätes ein in ein Hauptbild dargestelltes Kleinbild sichtbar wird.The image processing stage for the main image provides image signals from a second video signal source. This main image processing stage can basically be constructed in analog or digital form. The structure and mode of operation of such a main image processing stage has long been known. At the output of this image processing stage, for example, analog image signals can be tapped. A switching device, that is to say a so-called RGB processor, finally ensures timely switching between the image signals for the reduced picture and the main picture, so that a small picture shown in a main picture is visible on the screen of the television set.
Integrierte Schaltkreise zur Bild-im-Bild-Einblendung sind mittlerweile hinlänglich verfugbar. Beispiele für die oben genannten Bild-im-Bild-Prozessoren sind die integriertenIntegrated circuits for picture-in-picture display are now sufficiently available. Examples of the above-mentioned picture-in-picture processors are the integrated ones
Schaltkreise SDA9188 und SDA9189 der Anmelderin. Ein Beispiel für einen RGB-Prozessor ist der integrierte Schaltkreis TDA 4685 oder TDA 9080.Circuits SDA9188 and SDA9189 from the applicant. An example the integrated circuit is TDA 4685 or TDA 9080 for an RGB processor.
Diesen bekannten Schaltungsanordnungen zur Bild-im-Bild- Einblendung ist gemeinsam, dass das einzublendende Kleinbild immer nur aus den Signalen einer einzigen Videosignalquelle stammt. Dies bedeutet, dass in das Hauptbild nur ein bewegtes Kleinbild einblendbar ist oder mehrere Standbilder, die durch Umschalten der Frequenz der einen Videosignalquelle bereitge- stellt werden.Common to these known circuit arrangements for picture-in-picture fading in is that the small picture to be faded in always comes from the signals of a single video signal source. This means that only one moving small picture can be faded into the main picture or several still pictures which are made available by switching the frequency of the one video signal source.
Um mehrere Bewegtbilder, zum Beispiel zwei bewegte Bilder, in ein Hauptbild einblenden zu können, ist es bisher lediglich möglich, zwei parallel geschaltete Kleinbildverarbeitungsstu- fen vorzusehen und diese am Ausgang dieser beiden Kleinbildverarbeitungsstufen bereitgestellten, dezimierten Videosignale für die Einblendung in das Hauptbild vorzusehen.In order to be able to fade in several moving pictures, for example two moving pictures, into one main picture, it has so far only been possible to provide two small picture processing stages connected in parallel and to provide these decimated video signals provided at the output of these two small picture processing steps for fading into the main picture.
Problematisch bei dieser Lösung ist der durch die beiden pa- rallel geschalteten Kleinbildsignalverarbeitungsstufen erforderliche hohe technische Aufwand. So sind zwischen zwei ein- gangsseitigen Demultiplexern für die beiden Videosignalquellen auch in jedem Signalzweig separate Bilddezimationsstufen und eine nachgeschaltete Speichereinrichtung erforderlich. Darüber hinaus sind aufgrund der parallelen Schaltung derThe problem with this solution is the high technical outlay required by the two parallel image signal processing stages connected in parallel. Separate image decimation stages and a downstream memory device are therefore required between two input-side demultiplexers for the two video signal sources in each signal branch. In addition, due to the parallel connection of the
Kleinbildsignalverarbeitungsstufen auch in jedem Signalzweig UV-Interpolationsstufen und nachfolgende Framing-/Blanking- Stufen erforderlich.35 mm signal processing stages also require UV interpolation stages and subsequent framing / blanking stages in each signal branch.
Die vorliegende Erfindung hat das Ziel, eine Schaltungsanordnung anzugeben, mit der mehrere bewegte Kleinbilder in ein Hauptbild einblendbar sind, wobei der erforderliche Schaltungsaufwand auf ein Minimum gegenüber den bisher bekannten Lösungen reduziert ist. Dieses Ziel wird durch eine Schaltungsanordnung zur Bild-imBild-Einblendung erreicht, wie diese im Anspruch 1 angegeben ist.The aim of the present invention is to provide a circuit arrangement with which a plurality of moving small images can be superimposed on a main image, the circuit complexity required being reduced to a minimum compared to the previously known solutions. This goal is achieved by a circuit arrangement for picture-in-picture fade-in, as specified in claim 1.
Weiterbildungen dieser Schaltungsanordnung sind Gegenstand der Unteransprüche.Developments of this circuit arrangement are the subject of the dependent claims.
Die Schaltungsanordnung nach der Erfindung beruht folglich im Wesentlichen darauf, dass die Kleinbildverarbeitungsstufe ei- nen Demultiplexer zum eingangsseitigen Anschluss von mindestens zwei Videosignalquellen aufweist, und dass in einer Speichereinrichtung zu jeder der mindestens zwei Videosignalquellen zugeordnete Kleinbilder speicherbar sind, und dass diese Kleinbilder von einer Ausgangsstufe der Kleinbildverar- beitungsstufe bereitgestellt werden.The circuit arrangement according to the invention is therefore essentially based on the fact that the small picture processing stage has a demultiplexer for the input connection of at least two video signal sources, and that small pictures associated with each of the at least two video signal sources can be stored, and that these small pictures from an output stage the 35 mm image processing level.
Das der vorliegenden Erfindung zugrundeliegende Prinzip beruht also darauf, die in einer einzigen Kleinbildverarbeitungsstufe hintereinander geschalteten Funktionsblöcke (Demultiplexer, Dezimationsstufe, Speichereinrichtung, Filtereinrichtung u.s.w.) mehrfach zu nutzen. Dies bedeutet, dass zumindest die Signale von zwei verschiedenen Videosignalquellen abwechselnd jeweils die gleichen Schaltungsblöcke der Kleinbildsignalverarbeitungsstufe durchlaufen. Es ist le- diglich notwendig, dass die Taktfrequenz zur Signalverarbeitung entsprechend erhöht wird. Werden beispielsweise zwei Videosignalquellen von der Kleinbildsignalverarbeitunsstufe verarbeitet, ist die Taktfrequenz der einzelnen Stufen doppelt so hoch gewählt, als wenn nur ein einziges Videosignal durch die Kleinbildsignalverarbeitungsstufe zu verarbeiten ist.The principle on which the present invention is based is therefore based on the multiple use of the functional blocks (demultiplexer, decimation stage, memory device, filter device, etc.) connected in series in a single 35 mm processing stage. This means that at least the signals from two different video signal sources alternately pass through the same circuit blocks of the 35 mm signal processing stage. It is only necessary that the clock frequency for signal processing is increased accordingly. If, for example, two video signal sources are processed by the 35 mm signal processing stage, the clock frequency of the individual stages is selected to be twice as high as if only a single video signal is to be processed by the 35 mm signal processing stage.
Um die gleiche Qualität also wie bei einer Single-PIP- Einblendung zu erreichen, wird die Taktfrequenz zur Verarbei- tung von zwei Videosignalquellen, die bewegte Bilder repräsentieren, doppelt so hoch gewählt. Darüber hinaus wird jedem Speicherregister in der Speichereinrichtung des Single-PIP- Chips ein weiteres Register hinzugefügt. Dies bedeutet, dass die Speicherkapazität der Speichereinrichtung bei der Verarbeitung von Videosignalen aus zwei Videosignalquellen doppelt so groß zu wählen ist, wie bei einer Single-PIP-Einrichtung. Die Anzahl der notwendigen Addier- und Multiplexerstufen bleibt dagegen wie beim Single-PIP erhalten. Allerdings arbeitet jeder Addierer mit der doppelten bzw. mehrfachen Geschwindigkeit wie beim Single-PIP. Jeder Multiplexer schaltet genau mit der gleichen Frequenz wie beim Single-PIP. Der Mehraufwand beschränkt sich also auf die verdoppelte Speicherregisteranzahl. Dadurch werden vorteilhafterweise Kosten einer ASIC-Realisierung bei einer Schaltungsanordnung zur Einblendung von beispielsweise zwei bewegten Bildern in ein Hauptbild deutlich unter dem Aufwand von zwei parallel ge- schalteten Kleinbildsignalverarbeitungsstufen sein.In order to achieve the same quality as with a single PIP overlay, the clock frequency for processing two video signal sources, which represent moving images, is selected twice as high. In addition, each memory register in the memory device of the single PIP Chips added another register. This means that the storage capacity of the storage device when processing video signals from two video signal sources is to be selected twice as large as in a single-PIP device. The number of necessary adder and multiplexer stages, however, remains the same as with the single PIP. However, each adder works at double or multiple speeds as with the single PIP. Each multiplexer switches at exactly the same frequency as with the single PIP. The additional effort is therefore limited to the doubled number of memory registers. As a result, the costs of an ASIC implementation in a circuit arrangement for inserting, for example, two moving images into a main image will be significantly less than the effort of two small image signal processing stages connected in parallel.
Die erfindungsgemäße Schaltungsanordnung ist prinzipiell auch auf eine eventuell vorhandene Farbdecodierungs-Stufe und Lu- ma-Separations-Stufe anwendbar. Zum Beispiel wird die Zahl der Multiplizierer bei zwei bleiben und der SINUS-ROM derselbe bleiben. Vorteilhafterweise kann also bei einem Zweifach- PIP auch ein integrierter Farbdecoder realisiert sein, dessen Kosten deutlich unter den Kosten zweier separater Single-PIPs liegen werden.In principle, the circuit arrangement according to the invention can also be applied to a color decoding stage and luma separation stage that may be present. For example, the number of multipliers will remain at two and the SINUS-ROM will remain the same. Advantageously, an integrated color decoder can also be implemented in a double PIP, the costs of which will be significantly lower than the costs of two separate single PIPs.
Die erfindungsgemäße Schaltungsanordnung wird nachfolgend in Zusammenhang mit mehreren Figuren näher erläutert. Es zeigen:The circuit arrangement according to the invention is explained in more detail below in connection with several figures. Show it:
Fig. 1 Das prinzipielle Blockschaltbild einer Bild-in- Bild-Verarbeitungseinrichtung,1 shows the basic block diagram of a picture-in-picture processing device,
Fig. 2 Das Blockschaltbild der Kleinbildverarbeitungsstufe von Fig. 1 gemäß dem Stand der Technik, undFig. 2 is the block diagram of the 35mm processing stage of Fig. 1 according to the prior art, and
Fig. 3 Das Blockschaltbild einer Kleinbildverarbeitungsstufe gemäß Fig. 1 nach der vorliegenden Erfindung. Das in Fig. 1 dargestellte Blockschaltbild einer Schaltungsanordnung zur Bild-m-Bild-Einblendung zeigt eine Hauptbild- verarbeitungsstufe 20, der eingangsseitig ein Signal einer ersten Videosignalquelle Videol zugeführt, und an deren Aus- gang RGB-Signale Rl, Gl, Bl des Hauptbildkanals abgreifbar sind. Diese RGB-Signale Rl, Gl und Bl werden einem RGB-Pro- zessor 40, also einer Umschalteinrichtung, zugeführt. Das Signal einer zweiten Videosignalquelle Vιdeo2 gelangt an eine Klembildverarbeitungsstufe 30, an der ausgangsseitig die RGB-Signale R2, G2 und B2 des Klembilds gnals abgreifbar sind. Synchronisiert wird die Klembildverarbeitungsstufe über ein sogenanntes VSP (Vertical Synchronous Parent) -Signal .Fig. 3 is a block diagram of a 35mm processing stage of FIG. 1 according to the present invention. The block diagram shown in FIG. 1 of a circuit arrangement for image-m-image insertion shows a main image processing stage 20, to which a signal from a first video signal source Videol is fed on the input side, and RGB signals Rl, Gl, Bl of the main image channel at its output are tapped. These RGB signals R1, Gl and B1 are fed to an RGB processor 40, that is to say a switchover device. The signal from a second video signal source Vιdeo2 reaches a terminal image processing stage 30, on the output side of which the RGB signals R2, G2 and B2 of the terminal image can be tapped. The terminal image processing stage is synchronized via a so-called VSP (Vertical Synchronous Parent) signal.
Als integrierter Schaltkreis für die Klembildverarbeitungsstufe kann beispielsweise der integrierte Schaltkreis SDA9188-3X der Anmelderm verwendet werden. Der RGB-Prozessor kann beispielsweise durch den integrierten Schaltkreis TDA 9080 realisiert sein. Am Ausgang des RGB-Prozessors sind RGB- Signale Rl, R2, Gl, G2, Bl, B2 eines Bild- -Bild-Signals ab- greifbar. Werden diese RGB-Signale Rl, R2, Gl, G2, Bl, B2 einer Videoendstufe eines Fernsehgerätes zur Verfugung gestellt, erscheint am Bildschirm ein Hauptbild mit einem eingeblendeten Klembild.For example, the integrated circuit SDA9188-3X from Applicant can be used as an integrated circuit for the terminal image processing stage. The RGB processor can be implemented, for example, by the integrated circuit TDA 9080. RGB signals R1, R2, Gl, G2, Bl, B2 of an image-image signal can be tapped at the output of the RGB processor. If these RGB signals Rl, R2, Gl, G2, Bl, B2 are made available to a video output stage of a television set, a main picture with a superimposed terminal picture appears on the screen.
In Fig. 2 ist das Blockschaltbild einer herkömmlichen Klembildverarbeitungsstufe gezeigt. Das Signal einer Videosignalquelle Vιdeo2, welches als Klembild am Bildschirm darzustellen ist, wird einem Demultiplexer 31 zugeführt, an dessen Ausgang sich die Reihenschaltung einer Filterstufe 32, einer Dezimationsstufe 33, eines Speichers 34 und einer Digital- Analog-Wandler-Stufe 35, also einer Ausgangsstufe, zugeführt wird. Der Demultiplexer 31 und die übrigen Schaltungskomponenten werden von einem Taktgenerator 60 mit der Taktfrequenz Tl zur Signalverarbeitung versorgt. Der Demultiplexer 31 sorgt daf r, dass beispielsweise die über zehn Leitungen zur Verfugung gestellten YS- und UVS-Signale abwechselnd der Fil- terstufe 32 zugeführt werden. Die am Ausgang der Filterstufe 32 angeordnete Dezimationsstufe sorgt dafür, dass das Bildsignal verkleinert wird. Die Signale für das verkleinerte Bild werden dann in der Speichereinrichtung 34 zwischengespei- chert, um schließlich der Digital-Analog-Wandler-Stufe 35 wieder zugeführt zu werden.FIG. 2 shows the block diagram of a conventional terminal image processing stage. The signal from a video signal source Vιdeo2, which is to be displayed as a terminal image on the screen, is fed to a demultiplexer 31, at the output of which the series circuit of a filter stage 32, a decimation stage 33, a memory 34 and a digital-to-analog converter stage 35, ie one Output stage, is supplied. The demultiplexer 31 and the other circuit components are supplied by a clock generator 60 with the clock frequency T1 for signal processing. The demultiplexer 31 ensures that, for example, the YS and UVS signals made available via ten lines alternately terstufe 32 are supplied. The decimation stage arranged at the output of the filter stage 32 ensures that the image signal is reduced. The signals for the reduced image are then buffered in the memory device 34 in order to finally be fed back to the digital-to-analog converter stage 35.
In Fig. 3 ist das Blockschaltbild der Kleinbildsignalverarbeitungsstufe 30 gemäß vorliegender Erfindung gezeigt. Die Reihenschaltung aus Demultiplexer 31, Filterstufe 32, Dezima- tionsstufe 33, nachgeschalteter Speichereinrichtung 34 und letztlich vorgesehener Digital-Analog-Wandler-Stufe 35 ist wiederum vorhanden. Allerdings ist der Demultiplexer 31 jetzt dafür vorgesehen, die Signale von mindestens zwei getrennten Videosignalquellen Video2, Video3 abwechselnd an die Filterstufe 32 zu schalten. Hierfür ist der Demultiplexer 31 selbstverständlich mit zumindest doppelt so vielen Eingangsklemmen wie der Demultiplexer 31 von Fig. 2 zu versehen. Des Weiteren wird der Demultiplexer 31 mit einem Taktsignal T2 eines Taktgenerators 60 umgeschaltet, die bei der Verarbeitung von zwei bewegten Kleinbildern, die von zwei getrennten Videosignalquellen Video2, Video3 stammen doppelt so hoch ist.FIG. 3 shows the block diagram of the small picture signal processing stage 30 according to the present invention. The series connection of demultiplexer 31, filter stage 32, decimation stage 33, downstream storage device 34 and ultimately provided digital-to-analog converter stage 35 is again present. However, the demultiplexer 31 is now intended to alternately switch the signals from at least two separate video signal sources Video2, Video3 to the filter stage 32. For this purpose, the demultiplexer 31 is of course to be provided with at least twice as many input terminals as the demultiplexer 31 of FIG. 2. Furthermore, the demultiplexer 31 is switched with a clock signal T2 from a clock generator 60, which is twice as high when processing two moving small images that come from two separate video signal sources Video2, Video3.
Die vom Demultiplexer 31 am Ausgang bereitgestellten Signale durchlaufen die Filterstufe 32 und die Dezimationsstufe 33, um schließlich im Speicher 34 zwischengespeichert zu werden. Damit der Speicher 34 die für die einzublendenden beiden Kleinbilder vorgesehenen Videosignale Zwischenspeichern kann, ist die Speicherkapazität dieses Speichers 34 doppelt so groß wie die Speicherkapazität des Speichers 34 von Fig. 2. Aus- gangsseitig verfügt die Schaltungsanordnung von Fig. 3 wieder über einen D/A-Wandler 35. The signals provided by the demultiplexer 31 at the output pass through the filter stage 32 and the decimation stage 33 in order finally to be temporarily stored in the memory 34. So that the memory 34 can temporarily store the video signals provided for the two small images to be faded in, the memory capacity of this memory 34 is twice as large as the memory capacity of the memory 34 from FIG. 2. On the output side, the circuit arrangement from FIG. 3 again has a D / A converter 35.

Claims

Patentansprüche claims
1. Schaltungsanordnung zur Bild-In-Bild-Darstellung, bei welcher in eine Hauptbildverarbeitungsstufe (20) ein Hauptbild und in einer Kleinbildverarbeitungsstufe (30) ein dezimiertes, in das Hauptbild einzublendende Kleinbild erzeugbar und jeweils einem RGB-Prozessor (40), welcher das Bild-In-Bild- Signal ausgangsseitig bereitstellt, zuführbar ist, d a d u r c h g e k e n n z e i c h n e t, dass die Klein- bildverarbeitungsstufe (30) einen Demultiplexer (31) zum ein- gangsseitigen Anschluss von mindestens zwei Videosignalquellen (Video2, Video3) aufweist, und dass in einer Speichereinrichtung (34) zu jeder der mindestens zwei Videosignalquellen (Video2, Video3) zugeordnete Kleinbilder speicherbar sind, und dass diese Kleinbilder von einer Ausgangsstufe (35) der Kleinbildverarbeitungsstufe (30) aus der Speichereinrichtung (34) abrufbar sind.1. Circuit arrangement for picture-in-picture display, in which in a main image processing stage (20) a main image and in a small image processing stage (30) a decimated small image to be superimposed on the main image can be generated and in each case an RGB processor (40), which Provides picture-in-picture signal on the output side, can be supplied, characterized in that the small picture processing stage (30) has a demultiplexer (31) for the connection of at least two video signal sources (Video2, Video3) on the input side, and that in a memory device ( 34) small images assigned to each of the at least two video signal sources (Video2, Video3) can be stored, and that these small images can be called up from the storage device (34) by an output stage (35) of the small image processing stage (30).
2. Schaltungsanordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, dass der Demultiplexer (31) in Reihe zu einer Filterstufe (32), einer Bild- dezimationsstufe (33) und der Speichereinrichtung (34) geschaltet ist.2. Circuit arrangement according to claim 1, so that the demultiplexer (31) is connected in series with a filter stage (32), an image decimation stage (33) and the memory device (34).
3. Schaltungsanordnung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, dass der Demultiplexer (31) vor die Filterstufe (32) geschaltet ist.3. Circuit arrangement according to claim 2, so that the demultiplexer (31) is connected upstream of the filter stage (32).
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, dass ein Taktgenerator (60) vorgesehen ist, welcher im Vergleich zu einer Single-Pip-Einrichtung dem Demultiplexer (31) eine doppelt hohe Taktfrequenz (T2) bereitstellt.4. Circuit arrangement according to one of claims 1 to 3, d a d u r c h g e k e n n z e i c h n e t that a clock generator (60) is provided, which provides the demultiplexer (31) a double high clock frequency (T2) compared to a single pip device.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, d a du r c h g e k e n n z e i c h n e t, dass die in das Hauptbild eingeblendeten Kleinbilder der der Kleinbildverar- beitungsstufe (30) zuführbaren Videosignalquellen (Video2, Video3) bewegte Bilder bereitstellen.5. Circuit arrangement according to one of claims 1 to 4, since you rchgek characterized in that the small images superimposed in the main image of the small image processing. Processing stage (30) feedable video signal sources (Video2, Video3) provide moving images.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, dass die an die Kleinbildverarbeitungsstufe (30) anschließbaren Videosignalquellen (Video2, Video3) von separaten Tunern bereitgestellt sind.6. Circuit arrangement according to one of claims 1 to 5, so that the video signal sources (Video2, Video3) which can be connected to the 35 mm image processing stage (30) are provided by separate tuners.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, dass die Kleinbildverarbeitungsstufe (30) als integrierter Schaltkreis ausgebildet ist.7. Circuit arrangement according to one of claims 1 to 6, d a d u r c h g e k e n n z e i c h n e t that the 35 mm image processing stage (30) is designed as an integrated circuit.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass die der Kleinbildverarbeitungsstufe (30) zuführbaren Videosignalquellen (Video2, Video3) Y-U-V-Signalkomponenten im 4:2:2 oder 4 : 1 : 1-Format sind. 8. Circuit arrangement according to one of claims 1 to 7, so that the video signal sources (Video2, Video3) that can be fed to the 35 mm processing stage (30) are Y-U-V signal components in 4: 2: 2 or 4: 1: 1 format.
PCT/DE1999/002917 1998-09-30 1999-09-14 Circuit system for image-in-image representation WO2000019714A1 (en)

Applications Claiming Priority (2)

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DE19844940.2 1998-09-30
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