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WO1999049517A1 - Speicherzellenanordnung und verfahren zu ihrer herstellung - Google Patents

Speicherzellenanordnung und verfahren zu ihrer herstellung Download PDF

Info

Publication number
WO1999049517A1
WO1999049517A1 PCT/DE1999/000735 DE9900735W WO9949517A1 WO 1999049517 A1 WO1999049517 A1 WO 1999049517A1 DE 9900735 W DE9900735 W DE 9900735W WO 9949517 A1 WO9949517 A1 WO 9949517A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory cell
bit lines
dielectric layer
cell arrangement
semiconductor substrate
Prior art date
Application number
PCT/DE1999/000735
Other languages
English (en)
French (fr)
Inventor
Hans Reisinger
Paul-Werner Von Basse
Josef Willer
Franz Hofmann
Wolfgang Krautschneider
Barbara Hasler
Original Assignee
Siemens Aktiengesellschaft
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Aktiengesellschaft filed Critical Siemens Aktiengesellschaft
Publication of WO1999049517A1 publication Critical patent/WO1999049517A1/de

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the invention relates to a memory cell arrangement in which a plurality of memory cell rows are arranged in or on a semiconductor substrate, in which adjacent memory cell rows are insulated by an isolation trench, in which adjacent memory cell rows each contain at least one bit line, and in which the bit lines of two adjacent memory cell rows face one another .
  • the invention further relates to a method for producing this memory cell arrangement.
  • Memory cells are used in wide areas of technology.
  • the memory cells can be both read-only memories, which are referred to as ROM (Read Only Memory), and programmable memories, which are referred to as PROM (Programmable ROM).
  • ROM Read Only Memory
  • PROM Programmable ROM
  • Memory cell arrangements on semiconductor substrates are distinguished by the fact that they allow random access to the information stored in them. They contain a large number of transistors. During the read operation, the presence or absence of a current flow through the transistor is assigned the logic states 1 or 0. The storage of the information is usually effected by using MOS transistors whose channel regions have a doping corresponding to the desired blocking property.
  • a generic memory cell arrangement is shown in US Pat. No. 5,306,941.
  • bit lines are arranged in the edge region of memory cell webs, the bit lines of adjacent memory cell webs facing one another.
  • the bit lines are there [each separated by an isolation trench filled with an insulating material.
  • This document also discloses a method for producing a memory cell arrangement in which memory cell webs are formed by etching isolation trenches in a semiconductor substrate. After etching the isolation trench, a dopant diffuses, bit lines being formed by the diffusion.
  • This generic memory cell arrangement is only suitable for structure sizes of at least 0.5 ⁇ m and only for a ROM read-only memory. Electrical programming is not possible here.
  • the object of the invention is to overcome the disadvantages of the prior art in an electrically programmable memory cell arrangement.
  • a memory cell arrangement is to be created which has structure sizes smaller than 0.5 ⁇ m.
  • isolation trench penetrates deeper into the semiconductor substrate than the bit lines and that at least one gate dielectric is provided which contains a material with charge carrier bonding sites.
  • the invention therefore provides for the memory cell arrangement to be designed in such a way that it contains isolation trenches which penetrate deep into the semiconductor substrate and thus enable effective isolation of opposing bit lines.
  • the bit lines preferably comprise doped regions which adjoin the flanks of the isolation trench.
  • One embodiment of the invention relates to a memory cell arrangement with local lines and bit lines.
  • This memory cell arrangement is characterized in that several bit lines are brought together on a node via common selection lines. Further embodiments of the invention will correspond to the requirements ⁇ chen forth.
  • FIG. 1 shows a cross section through a semiconductor substrate after a first etching process
  • FIG. 2 shows the semiconductor substrate shown in FIG. 1 after implantation of a dopant
  • FIG. 3 shows the semiconductor substrate shown in FIG. 2 after a further etching step
  • FIG. 4 shows the semiconductor substrate after filling the isolation trench with an insulating material, application of a dielectric multiple layer and growth of a further semiconductor material
  • FIG. 5 shows a section from the upper region of the semiconductor substrate in a cross section perpendicular to the cross section shown in FIG. 4 after structuring of the semiconductor material and the deposition of a further insulating material
  • FIG. 6 shows a detail from the upper region of the semiconductor substrate in the cross section shown in FIG. 5 after anisotropic etching has been carried out to form spacers
  • FIG. 7 shows a detail from the upper region of the semiconductor substrate shown in FIG. 6 4 cross section after a further etching process
  • FIG. 8 shows a detail from the upper region of the semiconductor substrate in the cross section shown in FIG. 7 after the growth of a dielectric
  • FIG. 9 shows a detail from the upper area of the semiconductor substrate in the cross section shown in FIG. 8 after application and partial etching away of an electrode layer
  • FIG. 10 shows a top view of the finished memory cell arrangement
  • FIG. 11 shows the electrical circuit diagram of a detail from the cell field
  • Figure 12 is a plan view of the memory cell arrangement showing the connections for the bit lines.
  • a mask becomes on a semiconductor substrate 10 made of, for example, p-doped monocrystalline silicon with a basic dopant concentration of preferably 1 x 10 ** 5 cm “J to 1 x 10 lf cm " ", for example 2 x 10 15 cm “ 3 15 applied.
  • the mask 15 can, for example, consist of silicon oxide formed by a TEOS (S ⁇ (OC_H 5 ) process. In a TEOS process, tetraethylorthosilicate S ⁇ (OC ⁇ H 4 at a temperature of approximately 700 degrees Celsius and a pressure in the range of 40 Pa m silicon oxide S ⁇ O converted.
  • an etching process is carried out, for example in several stages with a first etching step with a gas mixture of CF 4 and 0 ⁇ or CHF 3 and 0 ⁇ and a second etching step with a HBr-containing gas, so that the semiconductor substrate 10 m Form isolation trench 20.
  • F is the minimum structure size that can be produced, preferably in the range from 0.1 ⁇ m to 0.5 ⁇ m.
  • a suitable dopant is then implanted so that the side walls 40 of the webs 30 and the bottom 50 of the isolation trench 20 are heavily doped.
  • n ⁇ doping for example, phosphorus or arsenic is implanted at an implantation energy which is preferably of the order of 80 keV and with a dose in the range of 5 ⁇ 10 lj cm ′′ ′′ .
  • the concentration of the dopant m in the walls 40 and m in the base 50 is approximately 10 " 1 cm " 3 .
  • a further etching process then takes place to improve the insulation between the individual webs 30.
  • the isolation trenches 20 are etched deeper and the doped bottom 50 of the isolation trenches 20 are removed.
  • This process forms bit lines 60 which are spatially separated from one another and whose mutual isolation is ensured by the isolation trenches 20 penetrating the substrate as far as possible. While the bit lines have a height of approximately 200 n, there is an area 65 of the semiconductor substrate 10 below them, which is approximately as high as the minimally producible structure size F. This makes the effective path for a possible current path through the semiconductor substrate 10 1 enlarged.
  • the width of the bit lines 60 is approximately 50 nm.
  • the typical threshold voltage of such memory cells ⁇ arrangement amounts to approximately 0, 6 V.
  • the resistance of the bit lines 60 can be reduced significantly, preferably by a factor of 10 or more, by means of a silicidation process, not shown.
  • the bit lines 60 are converted at least on the surface m into a suitable silicide, ie into a metal-silicon compound.
  • a suitable silicide ie into a metal-silicon compound.
  • Siliconization is a selective silicide formation. It is preferably carried out in that the silicide-forming metal is sputtered on everything before the further etching process and then brought to a silicide reaction with the silicon base.
  • the isolation trenches 20 are filled with an insulating material, for example with SiO 2 formed in a TEOS process. This can be done by converting tetraethyl orthosilicate Si (OC, H 5 ) 4 at a temperature of approximately 700 degrees Celsius and a pressure in the range of 40 Pa m silicon oxide Si 2 .
  • a suitable dielectric layer is then applied to the webs 30 and the isolation trenches 20.
  • Layer can preferably be formed by a multiple layer. It is particularly useful if the dielectric 7
  • the first dielectric layer 90 is, for example, by tempering a m O ⁇ m atmosphere containing a desired layer thickness is formed.
  • the silicon of the webs is converted into 30 m of silicon oxide SiO.
  • This layer can then be structured by anisotropic etching, for example using CHFj.
  • the second dielectric layer 100 is preferably applied by a CVD (Chemical Vapor Deposition) process, in particular an LPCVD (Low Pressure CVD) process.
  • CVD Chemical Vapor Deposition
  • LPCVD Low Pressure CVD
  • the upper dielectric layer 110 is then produced according to one of the known layer production methods, for example thermal oxidation.
  • a semiconductor layer 120 preferably made of highly doped polycrystalline silicon, is grown on the upper dielectric layer 110.
  • a suitable doping of the polycrystalline silicon is preferably at least 10 C cm “J , doping from 10 21 cm “ 3 being particularly suitable.
  • the semiconductor layer 120 is n + -doped by diffusion or implantation of phosphorus or arsenic.
  • An implantation can take place, for example, with an energy of 80 keV and a dose of 1 ⁇ 10 16 cm 2. This state of the semiconductor substrate is shown in FIG.
  • a resist mask is then applied to the semiconductor layer 120. This is followed by an etching process, for example in several stages with a first etching step using a gas mixture from CF 4 and 0_ or CHF 3 and 0_ and a second etching step with a HBr-containing gas. As a result, isolation trenches 130 and the semiconductor layer 120 are etched. The remaining material of the semiconductor layer 120 creates webs 140 between the isolation trenches 130, which serve as word lines in the finished memory cell arrangement. The isolation trenches 130 run transversely to the isolation trenches 20. The webs 140 run transversely to the bit lines 60.
  • an insulation layer 150 is deposited on the webs 140 and the isolation trench 130 using a suitable method which is as conformable as possible in a layer thickness of 20 nm to 50 nm. It is particularly expedient to form the insulation layer 150 using a TEOS method. This can be done by converting tetraethyl orthosilicate Si (OC_H 5 ) 4 at a temperature of approximately 700 ⁇ C and a pressure in the range of 40 Pa m silicon oxide SiO.
  • the section of the semiconductor substrate in which the dielectric layers 90, 100 and 110 and the webs 140 are located is shown in FIG. 5.
  • an etching process wherein the nit ⁇ d Vietnamese second dielectric layer 100 is removed by the application of a suitable agent, such as phosphoric acid having a concentration in the range of 0 80 °, and a temperature around 150 C C.
  • a suitable agent such as phosphoric acid having a concentration in the range of 0 80 °, and a temperature around 150 C C.
  • the multi-stage etching process stops on the oxide-containing first dielectric layer 90.
  • the thin first dielectric layer 90 is deposited in the area of the insulation onsgraben 130 removed by a further etching process, for example with a solution containing hydrofluoric acid (HF dip). This state of the semiconductor substrate is shown in FIG. 7.
  • the additional dielectric layer is in turn formed as a multi-layer comprising a lower dielectric layer 180, a middle dielectric layer 190 and an upper dielectric layer 200.
  • the dielectric layer 170 preferably consists of a lower dielectric layer 180 made of silicon oxide SiO 2, which is formed, for example, by an annealing process in a desired layer thickness.
  • silicon of an oxygen-containing atmosphere is converted at a temperature of approximately 800 to 900 cm silicon oxide SiO.
  • the mean dielek ⁇ tric layer 190 is preferably formed by a nitride layer which has been produced by an LPCVD method at approximately 700 L C.
  • the uppermost dielectric layer 200 preferably consists of the same material as the lower dielectric layer 180, that is to say again preferably of SiO.
  • the thickness of the lower dielectric layer 180 is, for example, 3 nm
  • the thickness of the middle dielectric layer 190 is approximately 7 to 8 nm
  • the thickness of the upper dielectric layer 200 is 4 nm.
  • Such a sequence of the thicknesses of the layers is particularly expedient to capture Store loads for as long as possible. This state of the semiconductor substrate is shown in FIG. 8.
  • the electrode layer 210 is then formed over the entire surface.
  • the electrode layer 210 consists, for example, of a doped semiconductor material, preferably n-doped low-poly silicon, metal silicide and / or a metal,
  • the semiconductor material of the electrode layer 210 can also be p-doped. 1 0
  • the electrode layer 210 is formed to a thickness sufficient to fill the isolation trenches 130 between the webs 140 forming the word line.
  • the electrode layer 210 is therefore deposited in a thickness of approximately 0.2 ⁇ m to 0.6 ⁇ m, preferably 0.4 ⁇ m.
  • the electrode layer 210 is then structured.
  • the structuring of the electrode layer 210 takes place in a multi-step process.
  • parts of the electrode layer 210 located above the webs 140 are removed by a planarization process, for example a CMP (chemical mechanical planarization) step.
  • the middle dielectric layer 190 acts as a stop layer.
  • FIG. 10 A view of the finished memory cell arrangement is shown in FIG. 10. In this illustration, the arrangement of the bit lines 60 and of first word lines WL 1, which are formed by the webs 140, and second word lines WL 2, which are formed by the strip-like structured electrode layer, are visible.
  • one of the two bit lines 60 lying on a web 30 is connected to a contact 220 in the upper region of the cell array.
  • the respective other bit line 60 of the web 30 is connected to the lower edge of the cell array in a manner not shown. 1 1
  • MOS transistors which are adjacent along a bit line 60 and are formed by two adjacent bit lines 60 and the word line WL1, WL2 arranged therebetween are each separated from one another by the spacers 160.
  • the memory cell arrangement therefore has a space requirement of 2F *** per memory cell.
  • a further reduction in the space requirement per memory cell to 1F ⁇ can be achieved in that the mask 15 is produced with the aid of a spacer technique.
  • a SiO layer is deposited and structured using photolithographic process steps.
  • the flanks of the structures formed are provided with silicon oxide spacers and the spaces between adjacent structures are filled with silicon oxide, for example by depositing and planing a layer.
  • mask 15 is completed by selectively etching out the silicon nitride spacers.
  • FIG. 11 shows the electrical circuit diagram of a section from the cell field.
  • bit lines 60, 60 and word lines WL 1 and WL 2 can be seen here.
  • the voltages that are required to describe the cell 230 are shown by way of example.
  • Cell 230 is written to by tunneling electrical charge.
  • the gate voltage 0 is present at the other cells. Cells already described with a source and drain voltage of typically 10 V each and a gate voltage of 0 V are not erased.
  • bit lines 2 are arranged on the sides of a web.
  • the bit lines 2 are each separated from one another by an insulating trench.
  • Word lines WL run at right angles to this.
  • a selection switch is provided, which has selection lines ALO, All, AI2 and AI3.
  • each corresponding bit line 2 is connected to a line 4.
  • the line 4 is designed as a series connection of transistors Ml, M2 with different threshold voltage.
  • the selection lines A10, All, AI2 and AI3 run across the lines 4. At the intersection between one of the lines 4 and one of the selection lines A10, All, A12, AI3, one of the transistors M1, M2 is arranged.
  • the associated selection line A10, All, A12, AI3 forms its gate electrode.
  • Four lines 4 are combined in one contact K.
  • Memory transistors MO Other transistors M1 and M2 have a higher or lower threshold voltage.
  • n and p dopings can be interchanged.

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Erfindung betrifft eine Speicherzellenanordnung, bei der mehrere Speicherzellenzeilen in oder auf einem Halbleitersubstrat angeordnet sind, bei der benachbarte Speicherzellenzeilen durch einen Isolationsgraben (20) isoliert sind, bei der benachbarte Speicherzellenzeilen jeweils wenigstens eine Bitleitung enthalten, und wobei die Bitleitungen zweier benachbarter Speicherzellenzeilen einander zugewandt sind. Diese Speicherzellenanordnung wird erfindungsgemäß so ausgestaltet, daß der Isolationsgraben (20) tiefer in das Halbleitersubstrat eindringt als die Bitleitungen (60). Die Erfindung betrifft ferner ein Verfahren zur Herstellung einer Speicherzellenanordnung, bei dem in ein Halbleitersubstrat Isolationsgräben (20) geätzt werden, so daß sich zwischen den Isolationsgräben (20) Stege (30) herausbilden, und bei dem anschließend Bitleitungen (60) erzeugt werden. Dieses Verfahren wird erfindungsgemäß so durchgeführt, daß nach dem Erzeugen der Bitleitungen (60) ein weiterer Ätzschritt erfolgt, durch den die Isolationsgräben (20) tiefer in das Halbleitersubstrat eindringen.

Description

1 Beschreibung
Speicherzellenanordnung und Verfahren zu ihrer Herstellung
Die Erfindung betrifft eine Speicherzellenanordnung, bei der mehrere Speicherzellenzeilen in oder auf einem Halbleitersubstrat angeordnet sind, bei der benachbarte Speicherzellenzeilen durch einen Isolationsgraben isoliert sind, bei der benachbarte Speicherzellenzeilen jeweils wenigstens eine Bit- leitung enthalten, und wobei die Bitleitungen zweier benachbarter Speicherzellenzeilen einander zugewandt sind.
Die Erfindung betrifft ferner ein Verfahren zur Herstellung dieser Speicherzellenanordnung.
Speicherzellen werden in weiten Technologiegebieten eingesetzt. Bei den Speicherzellen kann es sich sowohl um Festwertspeicher handeln, die als ROM (Read Only Memory) bezeichnet werden, als auch um programmierbare Speicher, die als PROM (Programmable ROM) bezeichnet werden.
Speicherzellenanordnungen auf Halbleitersubstraten zeichnen sich dadurch aus, daß sie einen wahlfreien Zugriff auf die in ihnen gespeicherte Information erlauben. Sie enthalten eine Vielzahl von Transistoren. Beim Lesevorgang werden dem Vorhandensein oder dem NichtVorhandensein eines Stromflusses durch den Transistor die logischen Zustände 1 oder 0 zugeordnet. Üblicherweise wird die Speicherung der Information dadurch bewirkt, daß MOS-Transistoren eingesetzt werden, deren Kanalgebiete eine der gewünschten Sperreigenschaft entsprechende Dotierung aufweisen.
Eine gattungsgemäße Speicherzellenanordnung ist in der US-PS 5 306 941 dargestellt. Bei dieser Speicherzellenanordnung sind im Randbereich von Speicherzellenstegen Bitleitungen angeordnet, wobei die Bitleitungen benachbarter Speicherzellenstege einander zugewandt sind. Die Bitleitungen sind dabei [jeweils durch einen mit einem isolierenden Material gefüllten Isolationsgraben voneinander getrennt. Dieses Dokument offenbart ferner ein Verfahren zur Herstellung einer Speicherzellenanordnung, bei dem Speicherzellenstege dadurch gebildet werden, daß m ein Halbleitersubstrat Isolationsgraben geatzt werden. Nach dem Atzen der Isolationsgraben erfolgt eine Diffusion eines Dotierstoffs, wobei durch die Diffusion Bitleitungen gebildet werden. Diese gattungsgemaße Speicherzellenanordnung eignet sich nur für Strukturgroßen von mindestens 0,5 μm und lediglich für einen ROM-Festwertspeicher . Eine elektrische Programmierung ist hierbei nicht möglich.
Der Erfindung liegt die Aufgabe zugrunde, m einer elektrisch programmierbaren Speicherzellenanordnung die Nachteile des Standes der Technik zu überwinden. Insbesondere soll eine Speicherzellenanordnung geschaffen werden, die kleinere Strukturgroßen als 0,5 μm aufweist.
Diese Aufgabe wird bei einer gattungsgemaßen Vorrichtung da- durch gelost, daß der Isolationsgräben tiefer m das Halbleitersubstrat eindringt als die Bitleitungen und daß mindestens ein Gatedielektrikum, das ein Material mit Ladungstrager- Hafstellen enthalt, vorgesehen ist.
Die Erfindung sieht also vor, die Speicherzellenanordnung so zu gestalten, daß sie Isolationsgräben enthalt, die tief m das Halbleitersubstrat eindringen und so eine wirksame Isolation von einander gegenüberliegenden Bitleitungen ermöglichen. Vorzugsweise umfassen die Bitleitungen dotierte Gebie- te, die an Flanken der Isolationsgraben angrenzen.
Eine Ausgestaltung der Erfindung betrifft eine Speicherzellenanordnung mit ortleitungen und Bitleitungen. Diese Speicherzellenanordnung zeichnet sich dadurch aus, daß mehrere Bitleitungen über gemeinsame Auswahlleitungen auf einem Knoten zusammengeführt sind. Weitere Ausgestaltungen der Erfindung gehen aus den Ansprü¬ chen hervor.
Weitere Vorteile, Besonderheiten und zweckmäßige Weiterbil- düngen der Erfindung ergeben sich aus der nachfolgenden Darstellung bevorzugter Ausfuhrungsbeispiele anhand der Zeichnungen.
Von den Zeichnungen zeigt
Figur 1 einen Querschnitt durch ein Halbleitersubstrat nach einem ersten Atzvorgang,
Figur 2 das m Figur 1 dargestellte Halbleitersubstrat nach Implantation eines Dotierstoffs,
Figur 3 das m Figur 2 dargestellte Halbleitersubstrat nach einem weiteren Atzschritt,
Figur 4 das Halbleitersubstrat nach Befullen der Isolationsgraben mit einem isolierenden Material, Auftragen einer dielektrischen Mehrfachschicht und Aufwachsen eines weiteren Halbleitermaterials,
Figur 5 einen Ausschnitt aus dem oberen Bereich des Halb- leitersubstrats m einem Querschnitt senkrecht zu dem m Figur 4 dargestellten Querschnitt nach einer Strukturierung des Halbleitermaterials und dem Abscheiden eines weiteren isolierenden Materials,
Figur 6 einen Ausschnitt aus dem oberen Bereich des Halb- leitersubstrats m dem in Figur 5 dargestellten Querschnitt nach Durchfuhrung einer anisotropen Atzung zur Bildung von Abstandsstucken,
Figur 7 einen Ausschnitt aus dem oberen Bereich des Halb- leitersubstrats m dem m Figur 6 dargestellten 4 Querschnitt nach einem weiteren Atzvorgang,
Figur 8 einen Ausschnitt aus dem oberen Bereich des Halb- leitersubstrats m dem m Figur 7 dargestellten Querschnitt nach Aufwachsen einer dielektrischen
Schicht,
Figur 9 einen Ausschnitt aus dem oberen Bereich des Halb- leitersubstrats m dem m Figur 8 dargestellten Querschnitt nach Aufbringen und teilweisem Wegatzen einer Elektrodenschicht,
Figur 10 eine Aufsicht auf die fertige Speicherzellenanordnung,
Figur 11 das elektrische Schaltbild eines Ausschnitts aus dem Zellenfeld,
Figur 12 eine Aufsicht auf die Speicherzellenanordnung mit Darstellung der Anschlüsse für die Bitleitungen.
Auf ein Halbleitersubstrat 10 aus zum Beispiel p-dotiertem monokristallinen Silizium mit einer Grunddotierstoffkonzen- tration von vorzugsweise 1 x 10**5 cm"J bis 1 x 10lf cm"", bei- spielsweise 2 x 1015 cm"3 wird eine Maske 15 aufgetragen. Die Maske 15 kann beispielsweise aus nach einem TEOS (Sι(OC_H5) - Verfahren gebildeten Siliziumoxid bestehen. Bei einem TEOS- Verfahren wird Tetraethylorthosilikat Sι(OC^H 4 bei einer Temperatur von ungefähr 700 Grad Celsius und einem Druck im Bereich von 40 Pa m Siliziumoxid SιO umgewandelt.
Nach dem Auftragen der Maske 15 wird ein Atzprozeß, beispielsweise mehrstufig mit einem ersten Atzschritt mit einem Gasgemisch aus CF4 und 0^ oder CHF3 und 0^ und einem zweiten Atzschritt mit einem HBr-haltigen Gas durchgeführt, so daß sich m dem Halbleitersubstrat 10 Isolationsgraben 20 bilden. Zwischen den Isolationsgräben 20 befinden sich Stege 30, wo- bei der Abstand der Mitten benachbarter Stege 30 2F betragt. Hierbei ist F die minimal herstellbare Strukturgroße, vorzugsweise im Bereich von 0,1 μm bis 0,5 μm. Dieser Bearbei- tungszustand des Halbleitersubstrats ist m Figur 1 darge- stellt.
Anschließend erfolgt eine Implantation eines geeigneten Dotierstoffs, so daß die Seitenwande 40 der Stege 30 und die Boden 50 der Isolationsgraben 20 hochdotiert sind. Zur Erzeu- gung einer nτ-Dotιerung wird beispielsweise Phosphor oder Arsen bei einer Implantationsenergie, die vorzugsweise m der Größenordnung von 80 keV liegt, und mit einer Dosis im Bereich um 5 x 10lj cm''' implantiert. Nach dieser Implantation betragt die Konzentration des Dotierstoffs m den Wanden 40 und m den Boden 50 ungefähr 10"1 cm"3. Dieser Bearbeitungszu- stand des Halbleitersubstrats ist m Figur 2 dargestellt.
Zur Verbesserung der Isolation zwischen den einzelnen Stegen 30 erfolgt anschließend ein weiterer Atzprozeß. Hierdurch werden die Isolationsgräben 20 tiefer geatzt und die dotierten Boden 50 der Isolationsgraben 20 entfernt. Durch diesen Prozeß bilden sich raumlich voneinander getrennte Bitleitungen 60, deren gegenseitige Isolation dadurch sichergestellt wird, daß die Isolationsgraben 20 möglichst weit m das Sub- strat eindringen. Wahrend die Bitleitungen eine Hohe von ungefähr 200 n aufweisen, befindet sich unterhalb von ihnen ein Bereich 65 des Halbleitersubstrats 10, der ungefähr so hoch ist wie die minimal herstellbare Strukturgroße F. Hierdurch wird für einen möglichen Strompfad durch das Halblei- tersubstrat 10 die wirksame Weglange 1 vergrößert.
Die Breite der Bitleitungen 60 betragt ungefähr 50 nm. Bei einer Querschnittsflache von 200 10"H m x 50 10" m = 1 x 10" nr ergibt sich ein Widerstand der Bitleitungen m der Großen- Ordnung von wenigen 100 kΩ j e mm Lange der Bitleitung, wobei ein typischer Wert 500 kΩ/mm betragt. Hierdurch sind Zellenfelder von etwa 1 mm Kantenlange realisierbar. Die typische Einsatzspannung einer derartigen Speicherzellen¬ anordnung betragt ungefähr 0, 6 V.
Durch einen nicht dargestellten Silizidierungsprozeß kann der Widerstand der Bitleitungen 60 wesentlich, vorzugsweise um einen Faktor 10 oder mehr, gesenkt werden. Bei einem derartigen Silizidierungsprozeß werden die Bitleitungen 60 mindestens an der Oberflache m ein geeignetes Silizid, d.h. in eine Metall-Siliziumverbmdung umgewandelt. In dem vorliegenden Fall ist es besonders zweckmäßig, Silizide wie MoSi , WSι_, TaSι_, TiSi , PtSi, Pd_Sι durch Silizierung herzustellen. Bei einer Silizierung handelt es sich um eine selektive Silizidbildung. Sie erfolgt vorzugsweise dadurch, daß vor dem weiteren Atzprozeß das silizidbildende Metall allem aufge- sputtert wird und anschließend mit der Siliziumunterlage zu einer Silizidreaktion gebracht wird. Nach dem Aufbringen des silizidbildenden Metalls erfolgt eine Temperung bei Temperaturen im Bereich von 600 bis 1000 UC, wodurch es zur Bildung des Metallsilizids kommt. Nach dem weiteren Atzprozeß entste¬ hen dann die Metallsilizid enthaltenden Bitleitungen 60.
Anschließend wird die Maske 15 entfernt. Nach dem Entfernen der Maske 15 werden die Isolationsgraben 20 mit einem lsolie- renden Material, beispielsweise mit in einem TEOS-Verfahren gebildeten SiO^ gefüllt. Dies kann dadurch erfolgen, daß Te- traethylorthosilikat Sι(OC,H5)4 bei einer Temperatur von ungefähr 700 Grad Celsius und einem Druck im Bereich von 40 Pa m Siliziumoxid Sι02 umgewandelt wird.
Nach dem Füllen der Isolationsgräben 20 mit dem Isolationsma- terial 70 erfolgt ein Planaπsierungsvorgang, vorzugsweise ein Prozeß des chemisch-mechanischen Planaπsierens . Danach wird eine geeignete dielektrische Schicht auf die Stege 30 und die Isolationsgraben 20 aufgebracht. Die dielektrische
Schicht kann vorzugsweise durch eine Mehrfachschicht gebildet werden. Besonders zweckmäßig ist es, wenn die dielektrische 7
Schicht aus einer Dreifachschicht aus einer ersten dielektrischen Schicht 90 aus Siliziumoxid SιO_ mit einer Dicke von ungefähr 3 nm, einer zweiten dielektrischen Schicht 100 aus Siliziumnitrid mit einer Dicke von ungefähr 7 bis 8 nm und einer oberen Siliziumoxidschicht 110 mit einer Dicke von etwa 4 nm gebildet wird.
Die erste dielektrische Schicht 90 wird zum Beispiel durch eine Temperung m einer O^-haltigen Atmosphäre m einer ge- wünschten Schichtdicke gebildet. Hierbei wird das Silizium der Stege 30 m Siliziumoxid SiO umgewandelt. Anschließend kann diese Schicht durch anisotropes Atzen beispielsweise mit CHFj strukturiert werden.
Die zweite dielektrische Schicht 100 wird vorzugsweise nach einem CVD (Chemical Vapour Deposition) -Verfahren, insbesondere einem LPCVD (Low Pressure CVD) -Verfahren, aufgebracht.
Anschließend wird die obere dielektrische Schicht 110 nach einem der bekannten Schichterzeugungsverfahren, zum Beispiel einer thermischen Oxidation, erzeugt.
Auf die obere dielektrische Schicht 110 wird eine Halbleiter- schicht 120, vorzugsweise aus hochdotiertem polykristallmen Silizium aufgewachsen. Eine geeignete Dotierung des polykristallmen Siliziums betragt vorzugsweise wenigstens 10 C cm"J, wobei Dotierungen ab 1021 cm"3 besonders geeignet sind.
Beispielsweise ist die Halbleiterschicht 120 durch eine Dif- fusion oder Implantation von Phosphor oder Arsen n+-dotιert. Eine Implantation kann beispielsweise mit einer Energie von 80 keV und einer Dosis von 1 x 1016 cm"2 erfolgen. Dieser Zustand des Halbleitersubstrats ist m Figur 4 dargestellt.
Anschließend wird eine Lackmaske auf die Halbleiterschicht 120 aufgetragen. Danach folgt ein Atzprozeß, beispielsweise mehrstufig mit einem ersten Atzschritt mit einem Gasgemisch aus CF4 und 0_ oder CHF3 und 0_ und einem zweiten Atzschritt mit einem HBr-haltigen Gas. Hierdurch werden Isolationsgraben 130 die Halbleiterschicht 120 geatzt. Zwischen den Isolationsgraben 130 entstehen durch das übriggebliebene Material der Halbleiterschicht 120 Stege 140, die in der fertiggestellten Speicherzellenanordnung als Wortleitungen dienen. Die Isolationsgräben 130 verlaufen quer zu den Isolationsgräben 20. Die Stege 140 verlaufen quer zu den Bitleitungen 60.
Anschließend wird auf die Stege 140 und die Isolationsgraben 130 eine Isolationsschicht 150 nach einem geeigneten, möglichst konformen Verfahren m einer Schichtdicke von 20 nm bis 50 nm abgeschieden. Es ist besonders zweckmäßig, die Isolationsschicht 150 nach einem TEOS-Verfahren zu bilden. Dies kann dadurch erfolgen, daß Tetraethylorthosilikat Sι(OC_H5)4 bei einer Temperatur von ungefähr 700 υC und einem Druck im Bereich von 40 Pa m Siliziumoxid SiO umgewandelt wird.
Der Ausschnitt des Halbleitersubstrats, m dem sich die die- lektrischen Schichten 90, 100 und 110 sowie die Stege 140 befinden, ist Figur 5 dargestellt.
Anschließend erfolgt eine anisotrope Atzung der Isolations- schicht 150, wobei der Atzabtrag dieses Atzvorganges der Dik- ke der Halbleiterschicht 150 auf ebenen Gebieten entspricht. An den Seltenwanden der Stege 150 bleiben daher Abstandsstuk- ke 160 stehen, die auch als TEOS-Spacer bezeichnet werden. Dieser Zustand des Halbleitersubstrats ist m Figur 6 dargestellt.
Anschließend erfolgt ein Atzprozeß, wobei die nitπdhaltige zweite dielektrische Schicht 100 durch die Anwendung eines geeigneten Mittels, beispielsweise von Phosphorsaure mit einer Konzentration im Bereich von 80 °0 und einer Temperatur um 150CC entfernt wird. Der mehrstufige Atzprozeß stoppt auf der oxidhaltigen ersten dielektrischen Schicht 90. Die d nne erste dielektrische Schicht 90 wird m dem Bereich der Isolati- onsgraben 130 durch einen weiteren Atzvorgang, beispielsweise mit einer flußsaurehaltigen Losung (HF-dip) , entfernt. Dieser Zustand des Halbleitersubstrats ist Figur 7 dargestellt.
Anschließend wird eine neue Dreifachschicht aufgewachsen. Die zusätzliche dielektrische Schicht ist wiederum als eine Mehr- fachschicht aus einer unteren dielektrischen Schicht 180, einer mittleren dielektrischen Schicht 190 und einer oberen dielektrischen Schicht 200 ausgebildet. Vorzugsweise besteht die dielektrische Schicht 170 aus einer unteren dielektrischen Schicht 180 aus Siliziumoxid SιO_, das zum Beispiel einem Temperverfahren m einer gewünschten Schichtdicke gebildet wird. Hierbei wird im Oberflachenbereich der Stege 140 und des Halbleitermaterials 120 Silizium einer sauerstoff- haltigen Atmosphäre bei einer Temperatur von ungefähr 800 bis 900 C m Siliziumoxid SιO_ umgewandelt. Die mittlere dielek¬ trische Schicht 190 wird vorzugsweise durch eine Nitridschicht, die durch ein LPCVD-Verfahren bei ungefähr 700 LC erzeugt wurde, gebildet. Die oberste dielektrische Schicht 200 besteht vorzugsweise aus dem gleichen Material wie die untere dielektrische Schicht 180, also wiederum bevorzugt aus SiO . Die Dicke der unteren dielektrischen Schicht 180 betragt im Endzustand beispielsweise 3 nm, die Dicke der mittleren dielektrischen Schicht 190 ungefähr 7 bis 8 nm und die Dicke der oberen dielektrischen Schicht 200 4 nm. Eine derartige Abfolge der Dicken der Schichten ist besonders zweckmäßig, um eingefangene Ladungen möglichst lange zu speichern. Dieser Zustand des Halbleitersubstrats ist m Figur 8 dargestellt.
Anschließend wird ganzflachig eine Elektrodenschicht 210 gebildet. Die Elektrodenschicht 210 besteht beispielsweise aus einem dotierten Halbleitermaterial, bevorzugt n-dotiertem po- lykπstallmen Silizium, Metallsilizid und/oder einem Metall,
Das Halbleitermaterial der Elektrodenschicht 210 kann -jedoch auch p-dotiert sein. 1 0
Die Elektrodenschicht 210 wird m einer Dicke gebildet, die ausreicht, die Isolationsgräben 130 zwischen den die Wortleitung bildenden Stegen 140 zu füllen. Die Elektrodenschicht 210 wird deshalb m einer Dicke von ungefähr 0,2 μm bis 0,6 μm, bevorzugt 0,4 μm abgeschieden.
Anschließend wird die Elektrodenschicht 210 strukturiert. Die Strukturierung der Elektrodenschicht 210 erfolgt einem mehrschrittigen Verfahren. Zunächst werden oberhalb der Stege 140 befindliche Teile der Elektrodenschicht 210 durch einen Planarisierungsprozeß, beispielsweise einen CMP (chemischmechanisches Planarisieren) - Schritt entfernt. Hierbei wirkt die mittlere dielektrische Schicht 190 als Stoppschicht.
Anschließend wird oberhalb der Stege die zusatzliche dielektrische Schicht durch das Entfernen ihrer Teilschichten 180, 190 und 200 entfernt. Danach erfolgt e weiteres Ruckatzen oder e Prozeß des chemisch-mechanischen Planarisierens (CMP) (Figur 9) . Von der Elektrodenschicht 210 verbleiben dabei zwischen benachbarten Stegen 140 angeordnete streifenfor- mige Strukturen, die m der fertigen Speicherzellenanordnung als Wortleitungen verwendet werden.
Eine Aufsicht auf die fertige Speicherzellenanordnung ist m Figur 10 dargestellt. Bei dieser Darstellung ist die Anordnung der Bitleitungen 60 sowie von ersten Wortleitungen WL 1, die durch die Stege 140 gebildet werden, und zweiten Wortleitungen WL 2, die durch die streifenformig strukturierte Elek- trodenschicht gebildet werden, sichtbar.
Hierbei ist zu erkennen, daß von den beiden an einem Steg 30 anliegenden Bitleitungen 60 jeweils eine Bitleitung 60' im oberen Bereich des Zellenfeldes mit einem Kontakt 220 verbun- den ist. Die "jeweils andere Bitleitung 60 des Steges 30 ist auf eine nicht dargestellte Weise mit dem unteren Rand des Zellenfeldes verbunden. 1 1
Entlang einer Bitleitung 60 benachbarte MOS-Transistoren, die durch zwei benachbarte Bitleitungen 60 und die dazwischen angeordnete Wortleitung WL1, WL2 gebildet werden, sind dabei jeweils durch die Abstandsstucke 160 voneinander getrennt.
Die Speicherzellenanordnung weist daher einen Platzbedarf pro Speicherzelle von 2F*** auf.
Eine weitere Reduzierung des Platzbedarfs pro Speicherzelle auf 1F~ ist dadurch erzielbar, daß die Maske 15 mit Hilfe einer Spacertechnik hergestellt wird. Dazu wird beispielsweise eine SιO_-Schιcht abgeschieden und mit Hilfe photolithogra- phischer Prozeßschritte strukturiert. Die Flanken der αabei gebildeten Strukturen werden mit Siliziummtridspacern verse- hen und die Zwischenräume zwischen benachbarten Strukturen, zum Beispiel durch Abscheiden und Planaπsieren einer Schicht, mit Siliziumoxid aufgefüllt. Die Maske 15 wird m dieser Variante durch selektives Herausatzen der Siliziumm- tridspacer fertiggestellt.
In Figur 11 ist das elektrische Schaltbild eines Ausschnitts aus dem Zellenfeld dargestellt.
Hierbei ist die Verschaltung zwischen den Bitleitungen 60, 60 und den Wortleitungen WL 1 und WL 2 erkennbar.
Zur Verdeutlichung der Funktionsweise der elektrischen Schaltung sind beispielhaft jene Spannungen dargestellt, die erforderlich sind, um die Zelle 230 zu beschreiben.
Em Beschreiben der Zelle 230 erfolgt durch das Tunneln von elektrischer Ladung. An den anderen Zellen liegt die Gatespannung 0 an. Bereits beschriebene Zellen mit einer Source- und Drainspannung von jeweils typischerweise 10 V und einer Gatespannung von 0 V werden nicht geloscht.
Bei der m Figur 12 dargestellten Aufsicht auf das Zellenfeld 12 ist em besonders platzsparender Anschluß der Bitleitungen dargestellt. Hierbei sind Bitleitungen 2 an den Seiten eines Steges angeordnet. Die Bitleitungen 2 sind jeweils durch einen isolierenden Graben voneinander getrennt. Quer dazu ver- laufen Wortleitungen WL.
Der Bereich, dem sich die Wortleitungen WL mit den Bitleitungen 2 treffen, entspricht dem Speicherzellenfeld der Spei¬ cherzellenanordnung. Außerhalb dieses Speicherzeilenfeldes ist em Auswahlschalter vorgesehen, der Auswahlleitungen ALO, All, AI2 und AI3 aufweist.
Jeweils die zweite Bitleitung BLO, BL1, BL2 und BL3 eines Steges wird auf der anderen Seite eines an ihr liegenden Gra- bens an das Zellenfeld angeschlossen. Dazu wird jede entsprechende Bitleitung 2 mit einer Leitung 4 verbunden. Die Leitung 4 ist jeweils als Serienschaltung von Transistoren Ml, M2 mit unterschiedlicher SchwellSpannung ausgestaltet. Die Auswahlleitungen A10, All, AI2 und AI3 verlaufen quer zu den Leitungen 4. Am Kreuzungspunkt zwischen einer der Leitungen 4 und einer der Auswahlleitungen A10, All, A12, AI3 ist jeweils einer der Transistoren Ml, M2 angeordnet. Die zugehörige Aus- wahlleitung A10, All, A12, AI3 bildet dessen Gateelektrode. Jeweils vier Leitungen 4 werden m einem Kontakt K zusammen- gefaßt. Durch entsprechende Ansteuerung der Auswahlleitungen A10, All, A12, AI3 wird jeweils genau eine der Bitleitungen BIO, Bll, B12, B13 mit dem Kontakt K leitend verbunden. Hierdurch wird der für den Anschluß der Bitleitungen erforderliche Platzbedarf reduziert.
Eine Informationsspeicherung erfolgt m Speichertransistoren MO. Weitere Transistoren Ml beziehungsweise M2 weisen eine höhere, beziehungsweise kleinere Schwellspannung auf.
Die Erfindung ist nicht auf die beschriebenen Ausfuhrungsbeispiele beschrankt. Insbesondere können die n- und p- Dotierungen vertauscht sein.

Claims

13 Patentansprüche
1. Speicherzellenanordnung, bei der mehrere Speicherzeilenzellen m oder auf einem Halbleitersubstrat (10) angeordnet sind, bei der benachbarte Speicherzellenzeilen durch einen Isolationsgraben (20) isoliert sind, bei der benachbarte Speicherzellenzeilen jeweils wenigstens eine Bitleitung enthalten, und - wobei die Bitleitungen zweier benachbarter
Speicherzellenzeilen einander zugewandt sind, d a d u r c h g e k e n n z e i c h n e t, daß der Isolationsgraben (20) tiefer m das Halbleitersubstrat (10) eindringt als die Bitleitungen (60), daß sie we- nigstens em Gatedielektrikum enthalt, und daß das Gatedielektrikum em Material mit Ladungstrager-Haftstellen enthalt.
2. Speicherzellenanordnung, nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß der Isolationsgräben (20) 0,1 μm bis 0,5 μm tiefer m das Halbleitersubstrat (10) eindringt als die Bitleitungen (60).
3. Speicherzellenanordnung, nach einem der Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Bitleitungen (60) eine Hohe von 0,1 μm bis 0,3 μm aufweisen.
4. Speicherzellenanordnung, nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß das Gatedielektrikum wenigstens eine aus mehreren dielektrischen Schichten gebildete dielektrische Mehrfachschicht enthalt, wobei wenigstens eine dielektrische Schicht im Vergleich zu einer anderen einen erhöhten Ladungstrageremfangs- querschnitt aufweist.
5. Speicherzellenanordnung, nach Anspruch 4, 14 d a d u r c h g e k e n n z e i c h n e t, daß die dielektrische Mehrfachschicht aus einer unteren die¬ lektrischen Schicht (180) , einer mittleren dielektrischen Schicht (190) und einer oberen dielektrischen Schicht (200) besteht.
6. Speicherzellenanordnung, nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der oberen dielektrischen Schicht (110, 200) ungefähr das 1,1-fache bis 2-fache der Dicke der unteren dielektrischen Schicht (90, 180) betragt.
7. Speicherzellenanordnung, nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der oberen dielektrischen Schicht (110, 200) ungefähr das 1,3-fache der Dicke der unteren dielektrischen Schicht (90, 180) betragt.
8. Speicherzellenanordnung, nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß die Dicke der unteren dielektrischen Schicht (90, 180) ungefähr 3 nm betragt, die Dicke der mittleren dielektrischen Schicht (100, 190) ungefähr 7 nm betragt, und daß die Dicke der oberen dielektrischen Schicht (110, 200) ungefähr 4 nm betragt.
9. Speicherzellenanordnung nach einem der Ansprüche 1 bis 8 mit Wortleitungen und Bitleitungen, d a d u r c h g e k e n n z e i c h n e t, daß mehrere Bitleitungen (60) über gemeinsame Auswahlleitungen auf einem Knoten zusammengeführt sind.
10. Verfahren zur Herstellung einer Speicherzellenanordnung, bei dem m em Halbleitersubstrat (10) Isolationsgräben (20) geatzt werden, so daß sich zwischen den Isolationsgraben (20) Stege (30) herausbilden, und bei dem anschließend Bitleitungen (60) erzeugt werden, 15 d a d u r c h g e k e n n z e i c h n e t, daß nach dem Erzeugen der Bitleitungen (60) ein weiterer Ätzschritt erfolgt, durch den die Isolationsgräben (20) tiefer in das Halbleitersubstrat (10) eindringen.
11. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t, daß die Bitleitungen (60) durch die Implantation von Ionen (35) erzeugt werden.
12. Verfahren nach einem der Ansprüche 10 oder 11, d a d u r c h g e k e n n z e i c h n e t, daß die Bitleitungen (60) in eine Metallverbindung umgewandelt werden.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß die Bitleitungen (60) in eine Metall-Siliziumverbindung umgewandelt werden.
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