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TWI822641B - 光感測裝置 - Google Patents

光感測裝置 Download PDF

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TWI822641B
TWI822641B TW112117656A TW112117656A TWI822641B TW I822641 B TWI822641 B TW I822641B TW 112117656 A TW112117656 A TW 112117656A TW 112117656 A TW112117656 A TW 112117656A TW I822641 B TWI822641 B TW I822641B
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switching transistor
pixel unit
floating diffusion
signal
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Inventor
龍風 朝倉
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日商索尼半導體解決方案公司
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Abstract

本揭示具備進行FD相加之第1、第2像素部。第1像素部具有：第1開關電晶體，其之一源極/汲極電極連接於FD；及重設電晶體，其連接於第1開關電晶體之另一源極/汲極電極與電源節點間。第2像素部具有：第2開關電晶體，其之一源極/汲極電極連接於FD；第3開關電晶體，其將一源極/汲極電極連接於第2開關電晶體之另一源極/汲極電極；及電容元件，其連接於第3開關電晶體之另一源極/汲極電極與基準電位節點間。且，第1開關電晶體及第2開關電晶體之各另一源極/汲極電極電性連接。

Description

光感測裝置
本揭示係關於一種攝像裝置及電子機器。
搭載攝像裝置之相機等電子機器中，尋求對應以攝像裝置之所有像素之全畫角讀出像素信號之靜畫模式、及以小於HD(High Definition：高畫質)/4K之畫角讀出像素信號之動畫模式之兩種模式。
動畫模式中，進行像素信號間之跳行讀出或相加讀出等，但僅跳行讀出之情形時，由於空間解像度或對比感度降低，故較跳行讀出，更期望進行於複數個像素間將像素信號相加並讀出之相加讀出。作為相加讀出之方式之一，有於像素之浮動擴散區FD(Floating Diffusion)間進行相加之FD相加方式(例如，參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2015-103958號公報
[發明所欲解決之問題]
上述專利文獻1記載之先前技術為經由用以切換轉換效率(將電荷轉換成電壓之效率)之開關選擇性連接2個像素之FD節點間的構成。因此，於該先前技術中，開關為非導通狀態時，由於用以使2個像素之FD節點間短路之配線之寄生電容未作為多餘電容附著於FD節點，故靜畫模式中轉換效率未降低。然而，該先前技術中，有於低轉換效率之狀態下僅可進行依據FD相加之相加讀出之問題點。
因此，本揭示之目的在於，提供一種於低轉換效率之狀態以外之狀態下亦可進行依據FD相加之相加讀出的攝像裝置、及具有該攝像裝置之電子機器。 [解決問題之技術手段]
為達成上述目的之本揭示之攝像裝置具備： 第1像素部及第2像素部，其具有將自受光部傳送之電荷轉換成電壓之浮動擴散區，且藉由於像素間電性連接浮動擴散區而選擇性進行將像素信號相加的像素相加； 第1像素部具有：第1開關電晶體，其之一源極/汲極電極連接於浮動擴散區；及重設電晶體，其連接於第1開關電晶體之另一源極/汲極電極與電源節點間； 第2像素部具有：第2開關電晶體，其之一源極/汲極電極連接於浮動擴散區；第3開關電晶體，其將一源極/汲極電極連接於第2開關電晶體之另一源極/汲極電極；及電容元件，其連接於第3開關電晶體之另一源極/汲極電極與基準電位節點間；且 將第1開關電晶體及第2開關電晶體之各另一源極/汲極電極電性連接。 又，用以達成上述目的之本揭示之電子機器具有上述構成之攝像裝置。
以下，使用圖式對用以實施本揭示之技術之形態(以下記載為「實施形態」)詳細地進行說明。本揭示之技術並非限定於實施形態者。於以下之說明中，對同一要件或具有同一功能之要件標註同一符號，省略重複之說明。另，說明按照以下之順序進行。 1.關於本揭示之攝像裝置及電子機器全體之說明 2.本揭示之攝像裝置 2-1.CMOS影像感測器之構成例 2-2.像素之電路構成例 2-3.類比-數位轉換部之構成例 2-4.晶片構造 2-4-1.平置型之晶片構造(所謂之平置構造) 2-4-2.積層型之晶片構造(所謂之積層構造) 2-5.關於像素信號之相加讀出 2-5-1.邏輯相加方式 2-5-2.AD相加方式 2-5-3.SF相加方式 2-5-5.FD相加方式 2-5-6.各相加方式之消耗電力及線性相關之比較 2-5-7.關於SF相加方式之線性問題 2-5-8.關於FD相加方式之輸入換算之電路雜訊電子數之惡化 3.本揭示之實施形態 3-1.實施例1(第1、第2像素部分別包含單一像素之例) 3-2.實施例2(第1、第2像素部分別包含複數個像素，且於複數個像素間共用FD之例) 4.變化例 5.應用例 6.本揭示之電子機器(攝像裝置之例) 7.本揭示可採取之構成
＜關於本揭示之攝像裝置及電子機器全體之說明＞ 本揭示之攝像裝置及電子機器中，可設為於第1像素部或第2像素部，無像素相加之情形，第1開關電晶體或第2開關電晶體為非導通狀態時，關於浮動擴散區之轉換效率，實現高轉換效率的構成。
包含上述之較佳構成之本揭示之攝像裝置及電子機器中，可設為第1像素部及第2像素部於無像素相加之情形，第1開關電晶體及第2開關電晶體分別為非導通狀態時，關於浮動擴散區之轉換效率，實現高轉換效率的構成。又，可設為第1像素部及第2像素部於無像素相加之情形，第1開關電晶體、第2開關電晶體及第3開關電晶體皆為導通狀態時，關於浮動擴散區之轉換效率，實現低轉換效率的構成。
又，包含上述之較佳構成之本揭示之攝像裝置及電子機器中，可設為第1像素部及第2像素部於第1開關電晶體及第2開關電晶體皆為導通狀態時，進行像素相加，且關於浮動擴散區之轉換效率，實現中轉換效率的構成。再者，可設為第1像素部及第2像素部於第3開關電晶體為導通狀態時，關於浮動擴散區之轉換效率，實現低轉換效率的構成。
又，包含上述之較佳構成之本揭示之攝像裝置及電子機器中，可設為將電容元件分割配置於第1像素部及第2像素部之各像素的構成。再者，可設為由金屬配線間之耦合電容實現電容元件的構成。
又，包含上述之較佳構成之本揭示之攝像裝置及電子機器中，可設為第1像素部及第2像素部分別包含複數個像素，且於複數個像素間共用浮動擴散區之構成。又，可設為第1像素部及第2像素部於同色之像素間進行像素相加之構成。
又，包含上述之較佳構成之本揭示之攝像裝置及電子機器中，可設為第1像素部之構成元件及第2像素部之構成元件為關於第1像素部與第2像素部間之中心線確保對稱性之像素佈局的構成。又，可設為第1像素部及第2像素部之各浮動擴散區配置於較第1像素部及第2像素部之各中心部更靠近第1像素部與第2像素部間之中心線之位置的構成。
又，包含上述之較佳構成之本揭示之攝像裝置及電子機器中，可設為第1像素部及第2像素部具有背面照射型之像素構造的構成。
＜本揭示之攝像裝置＞ 對適用本揭示之技術之攝像裝置(即，本揭示之攝像裝置)之基本構成進行說明。此處，作為攝像裝置，列舉X-Y位址方式之攝像裝置之一種即CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)影像感測器為例進行說明。CMOS影像感測器為應用或部分使用CMOS製程而製作之影像感測器。
[CMOS影像感測器之構成例] 圖1係顯示本揭示之攝像裝置之一例即CMOS影像感測器之基本構成之概略的方塊圖。
本例之CMOS影像感測器1為具有像素陣列部11及該像素陣列部11之周邊電路部的構成。像素陣列部11將包含受光部(光電轉換部)之像素2沿列方向及行方向即矩陣狀二維配置。此處，列方向指像素列之像素2之排列方向(所謂之水平方向)，行方向指像素行之像素2之排列方向(所謂之垂直方向)。像素2藉由進行光電轉換產生與接收到之光量相應之光電荷並蓄積。
像素陣列部11之周邊電路部例如由列選擇部12、恆定電流源部13、類比-數位轉換部14、水平傳送掃描部15、信號處理部16及時序控制部17等構成。
像素陣列部11中，對於矩陣狀之像素排列，對每一像素列沿列方向配線有像素控制線31 1～31 m(以下有總稱記載為「像素控制線31」之情形)。又，對每一像素行沿行方向配線有垂直信號線32 1～32 n(以下有總稱記載為「垂直信號線32」之情形)。像素控制線31傳送用以進行自像素2讀出信號時之驅動之驅動信號。圖1中，對像素控制線31圖示1條配線，但並非限定於1條者。像素控制線31之一端與對應於列選擇部12之各列之輸出端連接。
以下，對像素陣列部11之周邊電路部之各電路部分即列選擇部12、恆定電流源部13、類比-數位轉換部14、水平傳送掃描部15、信號處理部16及時序控制部17進行說明。
列選擇部12由移位暫存器或位址解碼器等構成，於選擇像素陣列部11之各像素2時，控制像素列之掃描或像素列之位址。該列選擇部12省略圖示其之具體構成，但一般為具有讀出掃描系統與掃出掃描系統之2個掃描系統的構成。
讀出掃描系統為自像素2讀出像素信號，以列單位依序選擇掃描像素陣列部11之像素2。自像素2讀出之像素信號為類比信號。掃出掃描系統對由讀出掃描系統進行讀出掃描之讀出列，較該讀出掃描提早快門速度之時間量進行掃出掃描。
藉由該掃出掃描系統之掃出掃描，自讀出列之像素2之光電轉換部掃出無用之電荷，藉此將該光電轉換部重設。且，藉由該掃出掃描系統之無用電荷之掃出(重設)，進行所謂之電子快門動作。此處，電子快門動作指捨棄光電轉換部之光電荷，重新開始曝光(開始蓄積光電荷)之動作。
恆定電流源部13具備按像素行連接於垂直信號線32 1～32 n之各者之例如包含MOS電晶體之複數個電流源I，且對由列選擇部12選擇掃描之像素列之各像素2通過垂直信號線32 1～32 n之各者供給偏壓電流。
類比-數位轉換部14包含對應於像素陣列部11之像素行設置之例如按像素行設置之複數個類比-數位轉換器之集合。類比-數位轉換部14為按像素行將通過垂直信號線32 1～32 n之各者輸出之類比像素信號轉換成N位元之數位信號的行並列型類比-數位轉換部。
作為行並列類比-數位轉換部14中之類比-數位轉換器，例如可使用參照信號比較型之類比-數位轉換器之一例即單坡型類比-數位轉換器。然而，作為類比-數位轉換器，並非限定於單坡型類比-數位轉換器者，亦可使用逐次比較型類比-數位轉換器或ΔΣ調變型(Delta-Sigma調變型)類比-數位轉換器等。
水平傳送掃描部15由移位暫存器或位址解碼器等構成，且於讀出像素陣列部11之各像素2之信號時，控制像素行之掃描或像素行之位址。於該水平傳送掃描部15之控制下，由類比-數位轉換部14轉換成數位信號之像素信號以像素行單位被讀出至2N位元寬度之水平傳送線18。
信號處理部16對通過水平傳送線18供給之數位像素信號進行特定之信號處理，產生二維之圖像資料。例如，信號處理部16進行縱線缺陷、點缺陷之修正或信號之箝位、或並列-串列轉換、壓縮、編碼、相加、平均及間歇動作等數位信號處理。信號處理部16將產生之圖像資料作為本CMOS影像感測器1之輸出信號輸出至後段裝置。
時序控制部17產生各種時序信號、時脈信號及控制信號等，並基於該等產生之信號進行列選擇部12、恆定電流源部13、類比-數位轉換部14、水平傳送掃描部15及信號處理部16等之驅動控制。
[像素之電路構成例] 圖2係顯示像素2之電路構成之一例之電路圖。像素2具有例如光電二極體21作為受光部即光電轉換部。像素2為除光電二極體21以外還具有傳送電晶體22、重設電晶體23、放大電晶體24及選擇電晶體25之像素構成。
作為傳送電晶體22、重設電晶體23、放大電晶體24及選擇電晶體25之4種電晶體，使用例如N通道之MOS型場效電晶體(Field effect transistor：FET)。藉由僅以N通道電晶體構成像素2，可謀求面積效率或步驟削減視點之最佳化。然而，此處例示之4種電晶體22～25之導電型之組合僅為一例，并非限定於該等組合者。
對該像素2，作為上述之像素控制線31，對同一像素列之各像素2共用地配線複數條控制線。該等複數條控制線以像素列單位連接於與列選擇部12之各像素列對應之輸出端。列選擇部12對複數條控制線適當輸出傳送信號TRG、重設信號RST及選擇信號SEL。
光電二極體21之陽極電極連接於低電位側電源(例如地面)，將接收到之光，光電轉換成與其光量相應之電荷量之光電荷(此處為電子)並蓄積該光電荷。光電二極體21之陰極電極經由傳送電晶體22與放大電晶體24之閘極電極電性連接。此處，放大電晶體24之閘極電極電性相連之區域為浮動擴散區(Floating Diffusion/雜質擴散區)FD。浮動擴散區FD為將電荷轉換成電壓之電荷電壓轉換部。
對傳送電晶體22之閘極電極，自列選擇部12賦予高位準(例如V DD位準)有效之傳送信號TRG。傳送電晶體22響應傳送信號TRG而成為導通狀態，藉此，光電二極體21中進行光電轉換，並將蓄積於該光電二極體21之光電荷傳送至浮動擴散區FD。
重設電晶體23連接於高電位側電源電壓V DD與浮動擴散區FD間。對重設電晶體23之閘極電極，自列選擇部12賦予高位準有效之重設信號RST。重設電晶體23響應重設信號RST成為導通狀態，將浮動擴散區FD之電荷捨棄至電壓V DD之節點，藉此，將浮動擴散區FD重設。
放大電晶體24之閘極電極連接於浮動擴散區FD，汲極電極連接於高電位側電源電壓V DD之節點。放大電晶體24為讀出藉由光電二極體21中之光電轉換獲得之信號之源極隨耦器之輸入部。即，放大電晶體24之源極電極經由選擇電晶體25連接於垂直信號線32。且，放大電晶體24與連接於垂直信號線32之一端之電流源I構成將浮動擴散區FD之電壓轉換成垂直信號線32之電位的源極隨耦器。
選擇電晶體25之汲極電極連接於放大電晶體24之源極電極，源極電極連接於垂直信號線32。對選擇電晶體25之閘極電極，自列選擇部12賦予高位準有效之選擇信號SEL。選擇電晶體25響應選擇信號SEL成為導通狀態，藉此，將像素2設為選擇狀態並將自放大電晶體24輸出之信號傳遞至垂直信號線32。
另，關於選擇電晶體25，亦可採用連接於高電位側電源電壓V DD之節點與放大電晶體24之汲極電極間的電路構成。又，本例中，作為像素2之像素電路，列舉包含傳送電晶體22、重設電晶體23、放大電晶體24及選擇電晶體25之即包含4種電晶體(Tr)之4Tr構成，但並非限定於此者。例如，亦可為省略選擇電晶體25，而使放大電晶體24具備選擇電晶體25之功能之3Tr構成，又可視需要為增加電晶體之數量之5Tr以上之構成。
[類比-數位轉換部之構成例] 接著，對行並列類比-數位轉換部14之構成例進行說明。圖3係顯示行並列類比-數位轉換部14之構成之一例的方塊圖。本揭示之CMOS影像感測器1中之類比-數位轉換部14包含對應於垂直信號線32 1～32 n之各者設置之複數個單坡型類比-數位轉換器之集合。此處，列舉第n行之單坡型類比-數位轉換器140為例進行說明。
單坡型類比-數位轉換器140為具有比較器141、計數器電路142及鎖存電路143之電路構成。單坡型類比-數位轉換器140中，使用隨著時間經過，電壓值線形變化之所謂之RAMP波形(斜坡波形)之參照信號。斜坡波形之參照信號以參照信號產生部19產生。關於參照信號產生部19，例如可使用DAC(數位-類比轉換)電路構成。
比較器141以自像素2讀出之類比像素信號為比較輸入，且以參照信號產生部19中產生之斜坡波形之參照信號為基準輸入，比較兩信號。且，比較器141例如於參照信號大於像素信號時，輸出變為第1狀態(例如高位準)，於參照信號為像素信號以下時，輸出變為第2狀態(例如低位準)。藉此，比較器141將與像素信號之信號位準相應之具體而言為具有與信號位準之大小對應之脈衝寬度的脈衝信號作為比較結果輸出。
對於計數器電路142，於開始對比較器141供給參照信號之時序之相同時序，自時序控制部17賦予時脈信號CLK。且，計數器電路142與時脈信號CLK同步進行計數動作，藉此，計測比較器141之輸出脈衝之脈衝寬度之期間，即比較動作開始至比較動作結束之期間。該計數器電路142之計數結果(計數值)為將類比像素信號數位化後之數位值。
鎖存電路143保持(鎖存)計數器電路142之計數結果即數位值。又，鎖存電路143進行藉由取得信號位準之像素信號所對應之D相計數值、與重設位準之像素信號所對應之P相計數值之差量，去除雜訊之處理的一例即CDS(Correlated Double Sampling；相關雙重取樣)。且，於水平傳送掃描部15之驅動下，將鎖存之數位值輸出至水平傳送線18。
如上所述，包含單坡型類比-數位轉換器140之集合之行並列類比-數位轉換部14中，可根據直至參照信號產生部19中產生之線形變化之類比值之參照信號、與自像素2輸出之類比像素信號之大小關係變化為止之時間資訊，獲得數位值。另，上述例中，例示有對像素行以一一對應之關係配置類比-數位轉換器140而成之類比-數位轉換部14，亦可設為以複數個像素行為單位配置類比-數位轉換器140而成之類比-數位轉換部14。
[晶片構造] 作為上述構成之CMOS影像感測器1之晶片(半導體積體電路)構造，可例示平置型之晶片構造及積層型之晶片構造。於以下，對平置型之晶片構造及積層型之晶片構造具體地進行說明。
·平置型之晶片構造 圖4係顯示CMOS影像感測器1之平置型之晶片構造之概略的俯視圖。如圖4所示，平置型之晶片構造即所謂之平置構造為於與矩陣狀配置像素2而成之像素陣列部11相同之半導體基板41上，形成像素陣列部11之周邊電路部分的構造。具體而言，於與像素陣列部11相同之半導體基板41上形成列選擇部12、恆定電流源部13、類比-數位轉換部14、水平傳送掃描部15、信號處理部16及時序控制部17等。
·積層型之晶片構造 圖5係顯示CMOS影像感測器1之積層型之晶片構造之概略的分解立體圖。如圖5所示，積層型之晶片構造即所謂之積層構造為積層第1半導體基板42及第2半導體基板(所謂之邏輯晶片)43中之至少2片半導體基板的構造。第1半導體基板42為所謂之像素晶片，第2半導體基板43為所謂之邏輯晶片。
該積層構造中，像素陣列部11形成於第1層之第1半導體基板42。又，列選擇部12、恆定電流源部13、類比-數位轉換部14、水平傳送掃描部15、信號處理部16及時序控制部17等電路部分形成於第2層之第2半導體基板43。且，第1層之第1半導體基板42與第2層之第2半導體基板43通過凸塊、通孔(VIA)、Cu-Cu連接等之連接部44電性連接。
根據該積層構造之CMOS影像感測器1，由於以盡可能形成像素陣列部11之大小(面積)者作為第1半導體基板42而完成，故可縮小第1層之第1半導體基板42之尺寸(面積)乃至晶片全體之尺寸。再者，由於可對第1層之第1半導體基板42適用適於製作像素2之製程，且可對第2層之第2半導體基板43適用適於製作電路部分之製程，故亦有製造CMOS影像感測器1時，可謀求製程之最佳化之優點。尤其，於製作電路部分時，可適用先進之製程。
另，此處，已例示由第1半導體基板42與第2半導體基板43積層而成之2層構造之積層構造，但作為積層構造，並非限定於2層構造者，亦可為3層以上之構造。且，於3層以上之積層構造之情形時，關於列選擇部12、恆定電流源部13、類比-數位轉換部14、水平傳送掃描部15、信號處理部16及時序控制部17等之電路部分，可分散形成於第2層以後之半導體基板。
[關於像素信號之相加讀出] 搭載上述之CMOS影像感測器1所代表之攝像裝置之相機等電子機器中，尋求對應靜畫模式及動畫模式之兩種模式。靜畫模式中，進行所有像素讀出。動畫模式中，進行像素信號之跳行讀出或相加讀出等，但基於空間解析度或對比感度之點，可以說較跳行讀出，更期望為相加讀出。
相加讀出方式中有於類比-數位轉換部14之後段進行相加之邏輯相加方式、於類比-數位轉換部14中進行相加之AD(類比-數位)相加方式、於垂直信號線32上進行相加之SF(源極隨耦)相加方式、及於像素2之浮動擴散區FD間進行相加之FD相加方式。
於以下，對邏輯相加方式、AD相加方式、SF相加方式、及FD相加方式之各相加讀出之概略進行說明。此處，列舉於第1行之像素行中上下相鄰之像素1與像素2間進行像素信號之相加的像素相加為例進行說明。 ·邏輯相加方式 於圖6顯示邏輯相加方式之相加讀出之概略相關之說明圖。垂直信號線32 1、32 2之各輸出端連接於類比-數位轉換器(ADC)140 1、140 2之各輸入端。
像素1之像素信號通過垂直信號線32 1供給至類比-數位轉換器140 1，且被轉換成數位信號。像素2之像素信號通過垂直信號線32 2供給至類比-數位轉換器140 2，且被轉換成數位信號。且，類比-數位轉換器140 1、140 2之後段之邏輯電路30中，進行由類比-數位轉換器140 1、140 2轉換成數位信號之像素1、2之各像素信號之相加處理。
·AD相加方式 於圖7顯示AD相加方式之相加讀出之概略相關之說明圖。垂直信號線32 1、32 2之各輸出端連接於開關SW 1、SW 2之各一端。開關SW 1、SW 2之各另一端與地面間，連接有取樣保持電容SH 1、SH 2。又，於開關SW 1、SW 2之各另一端間連接有開關SW 3。
且，通過垂直信號線32 1、32 2讀出之像素1、2之各像素信號取樣保持於取樣保持電容SH 1、SH 2後供給至類比-數位轉換器140 1，並於該類比-數位轉換器140 1中進行相加，進行類比-數位轉換處理。
·SF相加方式 於圖8顯示SF相加方式之相加讀出之概略相關之說明圖。如上所述，各像素之放大電晶體24與連接於垂直信號線32(32 1～32 2)之一端之電流源I構成源極隨耦器。且，像素1、2之各像素信號皆被讀出至同一垂直信號線32 1，並於該源極隨耦器中進行相加處理。
·FD相加方式 於圖9顯示FD相加方式之相加讀出之概略之說明圖。於像素1、2之各浮動擴散區FD間，連接有選擇性連接該等FD節點間之開關電晶體26。且，藉由使開關電晶體26變為導通狀態，對像素1、2之各像素信號，於像素1、2之各浮動擴散區FD間進行相加處理。
此處，使用圖10對邏輯相加方式、AD相加方式、SF相加方式、及FD相加方式之消耗電力及相加後之信號之線性進行說明。圖10記載之數值為連接於垂直信號線32之一端之電流源I、及類比-數位轉換器140之消耗電流之相對值。
邏輯相加方式及AD相加方式之情形時，通過2條垂直信號線32 1、32 2讀出像素1、2之各像素信號，且，邏輯相加方式之情形時，使用2個類比-數位轉換器140 1、140 2進行相加處理。因此，進行通過1條垂直信號線32 1讀出像素1、2之各像素信號之SF相加方式及FD相加方式之消耗電力小於邏輯相加方式及AD相加方式。
SF相加方式中，在相加後之信號之線性之點存在問題。使用圖11對該SF相加方式之線性之問題進行說明。
當輸入至2個像素之放大電晶體24之像素信號V 1、V 2之電位差較小時(區域a)，相加後之信號V O可追隨像素信號V 1、V 2之平均值。然而，當像素信號V 1、V 2之電位差變大時(區域b)，相加後之信號V O被削波至像素信號V 1、V 2之電位之較高者，而無法理想地追隨像素信號V 1、V 2之平均值。
FD相加方式之情形，未產生如SF相加方式時之線性。因此，關於消耗電力及相加後之信號之線性，可以說邏輯相加方式、AD相加方式、SF相加方式、及FD相加方式中之FD相加方式作為相加讀出之方式最為優異。
然而，實現FD相加時，如圖12所示，若僅設置選擇性連接2個像素之FD節點間(FD 1-FD 2)之配線L 1、L 2或開關電晶體26，則致使多餘之寄生電容附著於FD節點。附著於FD節點之多餘之寄生電容為配線L 1、L 2之寄生電容c 11、c 12、開關電晶體26之閘極電極與汲極/源極區域之耦合電容c 21、c 22、及汲極/源極區域之擴散電容c 31、c 32等。
且，於FD相加方式之情形，若多餘之寄生電容附著於FD節點，則於開關電晶體26為非導通狀態下，不進行像素相加之靜畫模式之轉換效率與開關電晶體26為導通狀態下進行像素相加之情形相比降低，導致輸入換算之電路雜訊電子數惡化。此處，「轉換效率」意指浮動擴散區域FD中將電荷轉換成電壓之效率。該轉換效率由浮動擴散區FD之電容(亦包含寄生電容)決定。
附帶一提，專利文獻1記載之先前技術中，構成為經由用以切換轉換效率之開關選擇性連接2個像素FD節點間，於該開關為非導通狀態時，用以使2個像素之FD節點間短路之配線之寄生電容未作為多餘之電容附著於FD節點。因此，於該先前技術中，靜畫模式中轉換效率未降低，但僅可於低轉換效率之狀態下進行依據FD相加之像素相加。
＜本揭示之實施形態＞ 本揭示之實施形態構成為，為了可於低轉換效率之狀態以外之狀態下亦進行依據FD相加之相加讀出(像素相加)，於無依據FD相加之像素相加之讀出模式(靜畫模式)、及有像素相加之讀出模式(動畫模式)之任一者之情形時，皆可切換複數檔轉換效率。具體而言，可將無像素相加之讀出模式之轉換效率切換為低/中/高之3檔。藉此，根據ISO感度，雜訊特性/最大電荷量Q s之最佳設定之自由度提高。又，於有像素相加之讀出模式中，由於除低轉換效率外，亦可實現中轉換效率，故可謀求高ISO感度設定中之雜訊特性之提高。如此，可謀求浮動擴散區FD之轉換效率之多檔切換之功能、及像素間之FD相加功能之並存。
以下，對於低轉換效率狀態以外之狀態下亦可進行依據FD相加之相加讀出(像素相加)之本實施形態之具體實施例進行說明。
[實施例1] 實施例1為進行依據FD相加之像素相加之實施形態之像素電路之基本形，且為第1、第2像素部分別包含單一像素之例。於圖13顯示實施例1之像素電路之電路構成。此處，列舉某像素行中上下相鄰之第1像素部20A與第2像素部20B間選擇性進行像素相加之情形為例進行說明。實施例1中，第1像素部20A包含單一之像素1，第2像素部20B包含單一之像素2。
像素1及像素2皆具有受光部之一例即光電二極體21、傳送電晶體22、浮動擴散區FD(FD 1/FD 2)、放大電晶體24、及選擇電晶體25。
像素1除上述電路元件外，具有第1開關電晶體26 1、重設電晶體23、及電容元件C 1。第1開關電晶體26 1之一源極/汲極電極連接於浮動擴散區FD 1。重設電晶體23連接於第1開關電晶體26 1之另一源極/汲極電極與電源電壓V DD之電源節點間。此處，將第1開關電晶體26 1之另一源極/汲極電極與重設電晶體23之一源極/汲極電極之共用連接節點設為節點FD s。
像素2除上述電路元件外，亦具有第2開關電晶體26 2、第3開關電晶體27及電容元件C 2。第2開關電晶體26 2之一源極/汲極電極連接於浮動擴散區FD 2。第3開關電晶體27之一源極/汲極電極連接於第2開關電晶體26 2之另一源極/汲極電極。此處，將第2開關電晶體26 2之另一源極/汲極電極與第3開關電晶體27之一源極/汲極電極之共用連接節點設為節點FD s。
電容元件C 1、C 2分割配置於像素1及像素2。具體而言，配置於像素1之電容元件C 1之一端經由配線L b連接於第3開關電晶體27之另一源極/汲極電極，另一端連接於基準電位節點即GND節點。將電容元件C 1之一端與配線L b之共用連接節點設為節點FD b。配置於像素2之電容元件C 2之一端連接於第3開關電晶體27之另一源極/汲極電極，另一端連接於GND節點。將電容元件C 2之一端與第3開關電晶體27之另一源極/汲極電極之共用連接節點設為節點FD b。
像素1及像素2中，第2開關電晶體26 1之另一源極/汲極電極、第2開關電晶體26 2之另一源極/汲極電極之各連接節點即節點FD s間藉由配線L s電性連接。又，電容元件C 1、C 2之各一端之連接節點即節點FD b間藉由配線L b電性連接。
上述構成之實施例1之像素電路中，對於無像素相加之讀出模式(靜畫模式)之轉換效率，可進行低/中/高之3檔之切換。
具體而言，像素1/像素2中，讀出像素信號時，第1開關電晶體26 1/第2開關電晶體26 2為非導通狀態。藉此，浮動擴散區FD 1、FD 2之各轉換效率由FD 1節點及FD 2節點之各電容決定，且為高轉換效率。
像素1/像素2中，讀出像素信號時，第1開關電晶體26 1/第2開關電晶體26 2皆為導通狀態。藉此，對FD 1節點及FD 2節點之各電容，附加第1、第2開關電晶體26 1、26 2之各閘極電容、及連接像素1、2之節點FD s之配線L s之寄生電容。其結果，浮動擴散區FD 1、FD 2之各轉換效率為中轉換效率。
像素1/像素2中，讀出像素信號時，第1開關電晶體26 1/第2開關電晶體26 2/第3開關電晶體27皆為導通狀態。藉此，對FD 1節點及FD 2節點之各電容，除第1、第2開關電晶體26 1、26 2之各閘極電容、及配線L s之寄生電容外，亦附加電容元件C 1、C 2之各電容及連接節點FD b之配線L b之寄生電容。其結果，浮動擴散區FD 1、FD 2之各轉換效率為低轉換效率。
又，對於有像素相加之讀出模式(動畫模式)之轉換效率，可切換低/中之2檔。
具體而言，於相加讀出時，藉由使第1開關電晶體26 1及第2開關電晶體26 2皆為導通狀態，而由FD 1節點及FD 2節點之各電容、第1、第2開關電晶體26 1、26 2之各閘極電容及配線L s之寄生電容決定轉換效率，且為中轉換效率。
又，相加讀出時，藉由使第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27皆為導通狀態，而由FD 1節點及FD 2節點之各電容、第1、第2開關電晶體26 1、26 2之各閘極電容、配線L s之寄生電容及配線L b之寄生電容決定轉換效率，且為低轉換效率。
接著，對實施例1之像素電路中之無像素相加之靜畫模式時、及有像素相加之動畫模式時之電路動作進行說明。
(無像素相加之靜畫模式) (1)高轉換效率之情形 圖14係用以說明無像素相加之靜畫模式時之高轉換效率時之動作的時序圖。圖14之時序圖中，顯示水平同步信號XHS、重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2、第3開關信號FDG及傳送信號TRG 1、TRG 2之時序關係。後述之各時序圖中亦同樣。
·像素1之讀出 像素1之像素信號之讀出中，於時刻t 11，重設信號RST及第1開關信號FDL 1自低位準轉移至高位準，藉此，重設電晶體23及第1開關電晶體26 1為導通狀態。藉此，進行像素1之浮動擴散區FD 1之重設。於該情形時，關於第2開關信號FDL 2之位準為任意。
接著，於時刻t 12，第1開關信號FDL 1自高位準轉移至低位準後，於時刻t 13，傳送信號TRG 1自低位準轉移至高位準，藉此，像素1之傳送電晶體22為導通狀態，進行像素1中之像素信號之讀出。且，於時刻t 14，傳送信號TRG 1自高位準轉移至低位準後，於時刻t 15，重設信號RST自高位準轉移至低位準。
·像素2之讀出 像素2之像素信號之讀出中，於時刻t 11，重設信號RST及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23及第2開關電晶體26 2為導通狀態。藉此，進行像素2之浮動擴散區FD 2之重設。於該情形時，關於第1開關信號FDL 1之位準為任意。
接著，於時刻t 12，第2開關信號FDL 2自高位準轉移至低位準後，於時刻t 13，傳送信號TRG 2自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行像素2中之像素信號之讀出。且，於時刻t 14，傳送信號TRG 2自高位準轉移至低位準後，於時刻t 15，重設信號RST自高位準轉移至低位準。
(2)中轉換效率之情形 圖15係用以說明無像素相加之靜畫模式時之中轉換效率時之動作的時序圖。
·像素1之讀出 像素1之像素信號之讀出中，於時刻t 21，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行像素1之浮動擴散區FD 1及像素2之浮動擴散區FD 2之重設。
接著，於時刻t 22，重設信號RST自高位準轉移至低位準後，於時刻t 23，傳送信號TRG 1自低位準轉移至高位準，藉此，像素1之傳送電晶體22為導通狀態，進行像素1中之像素信號之讀出。且，於時刻t 24，傳送信號TRG 1自高位準轉移至低位準後，於時刻t 25，第1開關信號FDL 1及第2開關信號FDL 2自高位準轉移至低位準。
·像素2之讀出 像素2之像素信號之讀出中，於時刻t 21，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行像素1之浮動擴散區FD 1及像素2之浮動擴散區FD 2之重設。
接著，於時刻t 22，重設信號RST自高位準轉移至低位準後，於時刻t 23，傳送信號TRG 2自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行像素2中之像素信號之讀出。且，於時刻t 24，傳送信號TRG 2自高位準轉移至低位準後，於時刻t 25，第1開關信號FDL 1及第2開關信號FDL 2自高位準轉移至低位準。
(3)低轉換效率之情形 圖16係用以說明無像素相加之靜畫模式時之低轉換效率時之動作的時序圖。
·像素1之讀出 像素1之像素信號之讀出中，於時刻t 31，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。藉此，進行像素1之浮動擴散區FD 1及像素2之浮動擴散區FD 2之重設，且於節點FD s連接有電容元件C 1、C 2。
接著，於時刻t 32，重設信號RST自高位準轉移至低位準後，於時刻t 33，傳送信號TRG 1自低位準轉移至高位準，藉此，像素1之傳送電晶體22為導通狀態，進行像素1中之像素信號之讀出。且，於時刻t 34，傳送信號TRG 1自高位準轉移至低位準後，於時刻t 35，第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自高位準轉移至低位準。
·像素2之讀出 像素2之像素信號之讀出中，於時刻t 31，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。藉此，進行像素1之浮動擴散區FD 1及像素2之浮動擴散區FD 2之重設，且於節點FD s連接有電容元件C 1、C 2。
接著，於時刻t 32，重設信號RST自高位準轉移至低位準後，於時刻t 33，傳送信號TRG 2自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行像素2中之像素信號之讀出。且，於時刻t 34，傳送信號TRG 2自高位準轉移至低位準後，於時刻t 35，第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自高位準轉移至低位準。
(有像素相加之動畫模式) 接著，對有像素相加之動畫模式時之電路動作進行說明。有像素相加之動畫模式中，進行中轉換效率之相加讀出及低轉換效率之相加讀出。
·中轉換效率之相加讀出 圖17A係用以說明中轉換效率之相加讀出時之動作之時序圖。
於時刻t 41，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行像素1之浮動擴散區FD 1及像素2之浮動擴散區FD 2之重設。
接著，於時刻t 42，重設信號RST自高位準轉移至低位準後，於時刻t 43，像素1之傳送信號TRG 1及像素2之傳送信號TRG 2皆自低位準轉移至高位準，藉此，像素1及像素2之傳送電晶體22皆為導通狀態。藉此，於像素1及像素2間進行像素信號之相加讀出。且，於時刻t 44，傳送信號TRG 1、TRG 2自高位準轉移至低位準後，於時刻t 45，第1開關信號FDL 1及第2開關信號FDL 2自高位準轉移至低位準。
·低轉換效率之相加讀出 圖17B係用以說明低轉換效率之相加讀出時之動作之時序圖。
於時刻t 41，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。藉此，進行像素1之浮動擴散區FD 1及像素2之浮動擴散區FD 2之重設，且於節點FD s連接有電容元件C 1、C 2。
接著，於時刻t 42，重設信號RST自高位準轉移至低位準後，於時刻t 43，像素1之傳送信號TRG 1及像素2之傳送信號TRG 2皆自低位準轉移至高位準，藉此，像素1及像素2之傳送電晶體22皆為導通狀態。藉此，於像素1及像素2間進行像素信號之相加讀出。且，於時刻t 44，傳送信號TRG 1、TRG 2自高位準轉移至低位準後，於時刻t 45，第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自高位準轉移至低位準。
(像素電路之佈局) 於圖18顯示實施例1之像素電路之佈局圖(俯視圖)，於圖19顯示沿著圖18之X-X線之箭視剖視圖。圖18中，為易於理解，對各電晶體之閘極電極附註斜線而圖示。
第1像素部20A即像素1之構成元件、與第2像素部20B即像素2之構成元件為關於像素1與像素2間之中心線O確保對稱性的像素佈局。具體而言，關於像素1之構成元件，自中心線O側起，依序配置第1開關電晶體26 1、浮動擴散區FD 1、放大電晶體24、選擇電晶體25、重設電晶體23。關於像素2之構成元件，自中心線O側起，依序配置第2開關電晶體26 2、浮動擴散區FD 1、放大電晶體24、選擇電晶體25、第3開關電晶體27。
上述像素1及像素2之佈局中，浮動擴散區FD 1及浮動擴散區FD 2配置於較像素1及像素2之中心部更靠近中心線O之位置。藉此，浮動擴散區FD 1與浮動擴散區FD 2為較近之配置關係。根據該配置關係，可縮短像素1及像素2之各節點FD b之配線L s，可減小該配線L s之寄生電容，因此，可提高像素相加時之中轉換效率。
關於決定低轉換效率之像素1之電容元件C 1及像素2之電容元件C 2，可作為像素1及像素2共用之一個電容元件而構成。但，分割配置於像素1及像素2可提高像素佈局之對稱性，確保像素特性之均一性，故而較佳。
如圖19所示，關於像素1之電容元件C 1及像素2之電容元件C 2，可以金屬配線M 11與金屬配線M 12之耦合電容實現。但並非限定於依據金屬配線M 11、M 12間之耦合電容而實現者，亦可以例如使用氧化膜之電容元件實現。
然而，關於第1像素部20A及第2像素部20B像素構造，可採用將配有配線層之側之基板面設為正面(表面)時，提取自其相反側之背面側照射之光之背面照射型之像素構造，又可設為提取自正面側照射之光之正面照射型之像素構造。
正面照射型像素構造之情形時，關於構成電容元件C 1及電容元件C 2之金屬配線M 11、M 12，重要的是以不超出至光電二極體21(PD 1、PD 2)之區域之方式配置。金屬配線M 11、M 12超出至光電二極體21之區域之情形時，會造成光電二極體21之開口面積減少。
相對於此，背面照射型之像素構造之情形時，由於為自配有配線層之側之相反側提取光之構造，故關於金屬配線M 11、M 12之配置，無如正面照射型像素構造時之制約。藉此，背面照射型之像素構造之情形時，由於可將構成電容元件C 1、C 2之金屬配線M 11、M 12擴大配置至光電二極體21之區域，故可實現更大之電容值之電容元件C 1、C 2。
[實施例2] 實施例2為第1、第2像素部分別包含複數個像素，且於複數個像素間共用浮動擴散區FD之例。於圖20顯示實施例2之像素電路之電路構成。此處，例示第1、第2像素部20A、20B分別包含2個像素，且於2個像素之光電二極體(PD)21間共用浮動擴散區FD的電路構成。
不共用FD之實施例1之像素電路中，於各個光電二極體21(PD 1/PD 2)，專用地分配有重設電晶體23/第3開關電晶體27、放大電晶體24、選擇電晶體25及第1開關電晶體26 1/第2開關電晶體26 2之組。因此，像素之開口面積減小。
相對於此，共用FD之實施例2之像素電路中，於2個像素之光電二極體(PD 11、PD 12/PD 21、PD 2)間共用浮動擴散區FD及其以後之電路元件，藉此，可謀求提高各個像素之開口率。浮動擴散區FD以後之電路元件於第1像素部20A中為重設電晶體23、放大電晶體24、選擇電晶體25及第1開關電晶體26 1，於第2像素部20B中為第3開關電晶體27、放大電晶體24、選擇電晶體25及第2開關電晶體26 2。
對於共用FD之實施例2之像素電路，亦可適用實施例1之像素電路之技術。藉此，與實施例1之像素電路之情形同樣，可對無像素相加之模式(靜畫模式)之轉換效率切換低/中/高之3檔，且於有像素相加之動畫模式中，可進行中轉換效率之相加讀出及低轉換效率之相加讀出。
此處，對共用FD之實施例2之像素電路中之像素相加進行說明。圖21所示之拜耳像素排列(彩色濾光片之排列)中，縱向2個像素呈共用浮動擴散區FD之組(圖中，以虛線包圍之像素組)。具體而言，紅色像素R與綠色像素Gb及綠色像素Gr與藍色像素B分別為共用浮動擴散區FD之組。
靜畫模式中，讀出由組內之各個像素之光電二極體(PD)21光電轉換之電荷，動畫模式中，於相鄰之同色縱向2個像素間進行像素信號之相加。具體而言，將像素R 1與像素R 2、像素Gb 1與像素Gb 2、像素Gr 1與像素Gr 2及像素B 1與像素B 2相加。
於圖21以一點鏈線包圍且圖示有同色之像素相加之單位電路。與圖20之像素電路對應時，包含光電二極體PD 11之像素1相當於像素R 1，包含光電二極體PD 12之像素2相當於像素Gb 1，包含光電二極體PD 21之像素3相當於像素R 2，包含光電二極體PD 22之像素4相當於像素Gb 2。
接著，對實施例2之像素電路中之無像素相加之靜畫模式時、及有像素相加之動畫模式時之電路動作進行說明。實施例2之像素電路中，將第1像素部20A之2個像素設為像素1及像素2，將第2像素部20B之2個像素設為像素3及像素4。
(無像素相加之靜畫模式) (1)高轉換效率之情形 圖22係用以說明無像素相加之靜畫模式時之高轉換效率時之動作的時序圖。圖22之時序圖中，顯示水平同步信號XHS、重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2、第3開關信號FDG及傳送信號TRG 11、TRG 12、TRG 21、TRG 22之時序關係。後述之各時序圖中亦同樣。
·像素1之讀出 像素1之讀出中，於時刻t 5 1，重設信號RST及第1開關信號FDL 1自低位準轉移至高位準，藉此，重設電晶體23及第1開關電晶體26 1為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1之重設。於該情形時，關於第2開關信號FDL 2之位準為任意。
接著，於時刻t 5 2，第1開關信號FDL 1自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 1 1自低位準轉移至高位準，藉此，像素1之傳送電晶體22為導通狀態，進行由光電二極體PD 11光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 1 1自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素2之讀出 像素2之讀出中，於時刻t 5 1，重設信號RST及第1開關信號FDL 1自低位準轉移至高位準，藉此，重設電晶體23及第1開關電晶體26 1為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1之重設。於該情形時，關於第2開關信號FDL 2之位準為任意。
接著，於時刻t 5 2，第2開關信號FDL 2自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 1 2自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 12光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 1 2自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素3之讀出 像素3之讀出中，於時刻t 5 1，重設信號RST及第2開關信號FDL 1自低位準轉移至高位準，藉此，重設電晶體23及第2開關電晶體26 2為導通狀態。藉此，進行第2像素部20B之像素共用之浮動擴散區FD 2之重設。於該情形時，關於第1開關信號FDL 1之位準為任意。
接著，於時刻t 5 2，第2開關信號FDL 2自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 21自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 21光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 1 2自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素4之讀出 像素4之讀出中，於時刻t 5 1，重設信號RST及第2開關信號FDL 1自低位準轉移至高位準，藉此，重設電晶體23及第2開關電晶體26 2為導通狀態。藉此，進行第2像素部20B之像素共用之浮動擴散區FD 2之重設。於該情形時，關於第1開關信號FDL 1之位準為任意。
接著，於時刻t 5 2，第2開關信號FDL 2自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 22自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 22光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 2 2自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
(2)中轉換效率之情形 圖23係用以說明無像素相加之靜畫模式時之高轉換效率之情形之動作的時序圖。
·像素1之讀出 像素1之讀出中，於時刻t 5 1，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 1 1自低位準轉移至高位準，藉此，像素1之傳送電晶體22為導通狀態，進行由光電二極體PD 11光電轉換之電荷之讀出。且，於時刻t 54，傳送信號TRG 11自高位準轉移至低位準後，於時刻t 55，重設信號RST自高位準轉移至低位準。
·像素2之讀出 像素2之讀出中，於時刻t 5 1，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 12自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 1 2光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 12自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素3之讀出 像素3之讀出中，於時刻t 51，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 21自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 21光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 21自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素4之讀出 像素4之讀出中，於時刻t 51，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 22自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 22光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 2 2自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
(3)低轉換效率之情形 圖24係用以說明無像素相加之靜畫模式時之低轉換效率之情形之動作的時序圖。
·像素1之讀出 像素1之讀出中，於時刻t 5 1，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。
藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。再者，於節點FD s，連接像素1之電容元件C 11、像素2之電容元件C 12、像素3之電容元件C 21及像素4之電容元件C 22。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 1 1自低位準轉移至高位準，藉此，像素1之傳送電晶體22為導通狀態，進行由光電二極體PD 11光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 1 1自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素2之讀出 像素2之讀出中，於時刻t 5 1，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。
藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。再者，於節點FD s，連接像素1之電容元件C 11、像素2之電容元件C 12、像素3之電容元件C 21及像素4之電容元件C 22。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 1 2自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 1 2光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 1 2自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素3之讀出 像素3之讀出中，於時刻t 51，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。
藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。再者，於節點FD s，連接像素1之電容元件C 11、像素2之電容元件C 12、像素3之電容元件C 21及像素4之電容元件C 22。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 21自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 21光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 21自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
·像素4之讀出 像素4之讀出中，於時刻t 51，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。
藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。再者，於節點FD s，連接像素1之電容元件C 11、像素2之電容元件C 12、像素3之電容元件C 21及像素4之電容元件C 22。
接著，於時刻t 5 2，重設信號RST自高位準轉移至低位準後，於時刻t 5 3，傳送信號TRG 22自低位準轉移至高位準，藉此，像素2之傳送電晶體22為導通狀態，進行由光電二極體PD 22光電轉換之電荷之讀出。且，於時刻t 5 4，傳送信號TRG 2 2自高位準轉移至低位準後，於時刻t 5 5，重設信號RST自高位準轉移至低位準。
如上所述，實施例2之像素電路中，與實施例1之像素電路之情形同樣，於無像素相加之讀出模式(靜畫模式)中，對於像素共用之浮動擴散區FD 1、FD 2之轉換效率，進行高/中/低之3檔之切換。
(有像素相加之動畫模式) 接著，對有像素相加之動畫模式時之電路動作進行說明。有像素相加之動畫模式中，進行中轉換效率之像素1及像素3之相加、及像素2及像素4之相加讀出以及低轉換效率之像素1及像素3之相加及像素2及像素4之相加讀出。
有像素相加之動畫模式中，像素1及像素3之相加讀出為光電二極體PD 11及光電二極體PD 21之各電荷之相加讀出，像素2及像素4之相加讀出為光電二極體PD 12及光電二極體PD 22之各電荷之相加讀出。
·中轉換效率之像素1及像素3之相加讀出 圖25A係用以說明中轉換效率之像素1及像素3之相加讀出時之動作的時序圖。
於時刻t 61，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。
接著，於時刻t 62，重設信號RST自高位準轉移至低位準後，於時刻t 63，像素1之傳送信號TRG 11及像素3之傳送信號TRG 21皆自低位準轉移至高位準，藉此，像素1之傳送電晶體22及像素3之傳送電晶體22皆為導通狀態。藉此，於像素1之光電二極體PD 11與像素3之光電二極體PD 21間進行電荷之相加讀出。即，圖21中，於同色之像素R 1與像素R 2間進行像素信號之相加讀出。且，於時刻t 64傳送信號TRG 11、TRG 21自高位準轉移至低位準後，於時刻t 65，第1開關信號FDL 1及第2開關信號FDL 2自高位準轉移至低位準。
·中轉換效率之像素2及像素4之相加讀出 圖25B係用以說明中轉換效率之像素2及像素4之相加讀出時之動作的時序圖。
於時刻t 61，重設信號RST、第1開關信號FDL 1及第2開關信號FDL 2自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1及第2開關電晶體26 2為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。
接著，於時刻t 62，重設信號RST自高位準轉移至低位準後，於時刻t 63，像素2之傳送信號TRG 1 2及像素4之傳送信號TRG 2 2皆自低位準轉移至高位準，藉此，像素1之傳送電晶體22及像素3之傳送電晶體22皆為導通狀態。藉此，於像素2之光電二極體PD 1 2與像素4之光電二極體PD 2 2間進行電荷之相加讀出。即，圖21中，於同色之像素Gb 1與像素Gb 2間進行像素信號之相加讀出。且，於時刻t 64，傳送信號TRG 11、TRG 21自高位準轉移至低位準後，於時刻t 65，第1開關信號FDL 1及第2開關信號FDL 2自高位準轉移至低位準。
·低轉換效率之像素1及像素3之相加讀出 圖26A係用以說明低轉換效率之像素1及像素3之相加讀出時之動作的時序圖。
於時刻t 61，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。再者，於節點FD s，連接像素1之電容元件C 11、像素2之電容元件C 12、像素3之電容元件C 21及像素4之電容元件C 22。
接著，於時刻t 62，重設信號RST自高位準轉移至低位準後，於時刻t 63，像素1之傳送信號TRG 11及像素3之傳送信號TRG 21皆自低位準轉移至高位準，藉此，像素1之傳送電晶體22及像素3之傳送電晶體22皆為導通狀態。藉此，於像素1之光電二極體PD 11與像素3之光電二極體PD 21間，即同色之像素R 1與像素R 2間進行像素信號之相加讀出。且，於時刻t 64，傳送信號TRG 11、TRG 21自高位準轉移至低位準後，於時刻t 65，第1開關信號FDL 1及第2開關信號FDL 2自高位準轉移至低位準。
·低轉換效率之像素2及像素4之相加讀出 圖26B係用以說明低轉換效率之像素2及像素4之相加讀出時之動作的時序圖。
於時刻t 61，重設信號RST、第1開關信號FDL 1、第2開關信號FDL 2及第3開關信號FDG自低位準轉移至高位準，藉此，重設電晶體23、第1開關電晶體26 1、第2開關電晶體26 2及第3開關電晶體27為導通狀態。藉此，進行第1像素部20A之像素共用之浮動擴散區FD 1及第2像素部20B之像素共用之浮動擴散區FD 2之重設。再者，於節點FD s，連接像素1之電容元件C 11、像素2之電容元件C 12、像素3之電容元件C 21及像素4之電容元件C 22。
接著，於時刻t 62，重設信號RST自高位準轉移至低位準後，於時刻t 63，像素2之傳送信號TRG 1 2及像素4之傳送信號TRG 2 2皆自低位準轉移至高位準，藉此，像素2之傳送電晶體22及像素4之傳送電晶體22皆為導通狀態。藉此，於像素2之光電二極體PD 12與像素4之光電二極體PD 2 2間，即同色之像素Gb 1與像素Gb 2間進行像素信號之相加讀出。且，於時刻t 64傳送信號TRG 1 2、TRG 2 2自高位準轉移至低位準後，於時刻t 65，第1開關信號FDL 1及第2開關信號FDL 2自高位準轉移至低位準。
如上所述，於實施例2之像素電路中，亦與實施例1之像素電路之情形同樣，於有像素相加之讀出模式(動畫模式)中，對像素共用之浮動擴散區FD 1、FD 2之轉換效率，進行中/低之2檔之切換。
(像素電路之佈局) 於圖27顯示實施例2之像素電路之佈局圖(俯視圖)，於圖28顯示沿著圖27之Y-Y線之箭視剖視圖。圖27中，將沿著Y-Y線之自上往下之方向稱為「第1方向」，又，為易於理解，對各電晶體之閘極電極附註斜線而圖示。
第1像素部20A即像素1及像素2之構成元件、與第2像素部20B即像素3及像素4之構成元件為關於第1像素部20A與第2像素部20B間之中心線O確保對稱性之像素佈局。
關於決定低轉換效率之第1像素部20A之電容元件C 11、C 12及第2像素部20B之電容元件C 21、C 22，可作為第1像素部20A及第2像素部20B共用之一個電容元件而構成。但，分割配置於像素1、像素2、像素3及像素4可提高像素佈局之對稱性，確保像素特性之均一性，故而較佳。
如圖27所示，關於像素1之電容元件C 11、像素2之電容元件C 12、像素3之電容元件C 21及像素4之電容元件C 22，可以金屬配線M 11與金屬配線M 12之耦合電容實現。但並非限定於金屬配線M 11、M 12間之耦合電容之實現者，亦可以例如使用氧化膜之電容元件實現。
又，藉由與實施例1之像素電路之情形同樣之理由，對於第1像素部20A及第2像素部20B之像素構造，關於金屬配線M 11、M 12之配置，較佳設為無如正面照射型之像素構造時之制約之背面照射型之像素構造。藉此，由於將構成電容元件C 11、C 12、C 21、C 22之金屬配線M 11、M 12擴大配置至光電二極體21之區域，故可實現更大電容值之電容元件C 11、C 12、C 21、C 22。
＜變化例＞ 以上，已對本揭示之技術，基於較佳之實施形態進行說明，但本揭示之技術並非限定於該實施形態者。上述實施形態中說明之攝像裝置之構成、構造為例示，可適當變更。
例如，上述實施形態中，已列舉適用於矩陣狀配置像素2而成之CMOS影像感測器之情形為例進行說明，但本揭示之技術並非限定於對CMOS影像感測器之適用者。即，本揭示之技術可適用於矩陣狀二維配置像素2而成之X-Y位址方式之攝像裝置之全體。
＜應用例＞ 以上說明之本實施形態之攝像裝置例如可如圖29所示，用於感測可見光、紅外光、紫外光、X射線等光之各種裝置。以下列舉關於各種裝置之具體例。
·數位相機、或附相機功能之行動機器等拍攝供鑒賞用之圖像之裝置 ·為了自動停止等安全駕駛、或辨識駕駛者之狀態等而拍攝汽車之前方或後方、周圍、車內等之車載用感測器、監視行駛車輛或道路之監視相機、進行車輛間等之測距之測距感測器等供交通用的裝置 ·為了拍攝使用者之手勢並進行依循該手勢之機器操作而供電視、或冰箱、空調等家電用之裝置 ·內視鏡、或利用紅外光之受光進行血管拍攝之裝置等供醫療或保健用之裝置 ·預防犯罪用之監視相機、或人物認證用之相機等供保全用之裝置 ·拍攝皮膚之皮膚檢測器、或拍攝頭皮之顯微鏡等供美容用之裝置 ·面向運動用途等之運動相機或穿戴式相機等供運動用之裝置 ·用於監視農田或作物之狀態之相機等供農業用之裝置
＜適用例＞ 本揭示之技術可適用於各種製品。更具體而言，可適用於數位靜態相機或攝像機等攝像系統或行動電話等具有攝像功能之行動終端裝置、或將攝像裝置用於圖像讀取部之轉印機等電子機器。於以下，對適用於數位靜態相機或攝像機等攝像系統之情形進行說明。
[攝像系統] 圖30係顯示電子機器之一例即攝像系統之構成之方塊圖。如圖30所示，本例之攝像系統100具有包含透鏡群等之攝像光學系統101、攝像部102、DSP(Digital Signal Processor：數位信號處理器)電路103、訊框記憶體104、顯示裝置105、記錄裝置106、操作系統107及電源系統108等。且，構成為DSP電路103、訊框記憶體104、顯示裝置105、記錄裝置106、操作系統107及電源系統108經由匯流排線109相互連接。
攝像光學系統101提取來自被攝體之入射光(像光)並成像於攝像部102之攝像面上。攝像部102以像素單位將藉由光學系統101成像於攝像面上之入射光之光量轉換成電氣信號並作為像素信號輸出。DSP電路103進行一般之相機信號處理，例如白平衡處理、去馬賽克處理、灰階修正處理等。
訊框記憶體104用於DSP電路103之信號處理過程中適當資料之儲存。顯示裝置105包含液晶顯示裝置或有機EL(electro luminescence：電致發光)顯示裝置等面板型顯示裝置，且顯示以攝像部102拍攝到之動畫或靜畫。記錄裝置106將以攝像部102拍攝到之動畫或靜畫記錄於可搬運型半導體記憶體、或光碟、HDD(Hard Disk Drive：硬碟驅動器)等記錄媒體。
操作系統107在使用者之操作下，就本攝像系統100具備之各種功能發出操作指令。電源系統108對DSP電路103、訊框記憶體104、顯示裝置105、記錄裝置106及操作系統107等供給對象，適當供給成為該等之動作電源之各種電源。
上述構成之攝像系統100中，可使用上述之實施形態之攝像裝置作為攝像部102。且，藉由將該攝像裝置用作攝像部102，於低轉換效率之狀態以外之狀態下，亦可進行FD相加之相加讀出。
＜本揭示可採取之構成＞ 另，本揭示亦可採取如下之構成。
《A.攝像裝置》 [A-1]一種攝像裝置，其具備： 第1像素部及第2像素部，其具有將自受光部傳送之電荷轉換成電壓之浮動擴散區，且藉由於像素間電性連接浮動擴散區而選擇性進行將像素信號相加的像素相加； 第1像素部具有：第1開關電晶體，其之一源極/汲極電極連接於浮動擴散區；及重設電晶體，其連接於第1開關電晶體之另一源極/汲極電極與電源節點間； 第2像素部具有：第2開關電晶體，其之一源極/汲極電極連接於浮動擴散區；第3開關電晶體，其將一源極/汲極電極連接於第2開關電晶體之另一源極/汲極電極；及電容元件，其連接於第3開關電晶體之另一源極/汲極電極與基準電位節點間；且 第1開關電晶體及第2開關電晶體之各另一源極/汲極電極電性連接。 [A-2]如上述[A-1]記載之攝像裝置，其中 第1像素部或第2像素部於無像素相加之情形，當第1開關電晶體或第2開關電晶體為非導通狀態時，關於浮動擴散區之轉換效率，實現高轉換效率。 [A-3]如上述[A-1]記載之攝像裝置，其中 第1像素部及第2像素部於無像素相加之情形，當第1開關電晶體及第2開關電晶體皆為非導通狀態時，關於浮動擴散區之轉換效率，實現中轉換效率。 [A-4]如上述[A-1]記載之攝像裝置，其中 第1像素部及第2像素部於無像素相加之情形，當第1開關電晶體、第2開關電晶體及第3開關電晶體皆為導通狀態時，關於浮動擴散區之轉換效率，實現低轉換效率。 [A-5]如上述[A-1]記載之攝像裝置，其中 第1像素部及第2像素部於第1開關電晶體及第2開關電晶體皆為導通狀態時，進行像素相加，且關於浮動擴散區之轉換效率，實現中轉換效率。 [A-6]如上述[A-1]記載之攝像裝置，其中 第1像素部及第2像素部於第1開關電晶體、第2開關電晶體及第3開關電晶體皆為導通狀態時，進行像素相加，且關於浮動擴散區之轉換效率，實現低轉換效率。 [A-7]如上述[A-1]至上述[A-6]中任一項記載之攝像裝置，其中 電容元件分割配置於第1像素部及第2像素部之各像素。 [A-8]如上述[A-7]記載之攝像裝置，其中 電容元件由金屬配線間之耦合電容實現。 [A-9]如上述[A-1]至上述[A-8]中任一項記載之攝像裝置，其中 第1像素部及第2像素部分別包含複數個像素，且 於複數個像素間共用浮動擴散區。 [A-10]如上述[A-9]記載之攝像裝置，其中 第1像素部及第2像素部於同色之像素間進行像素相加。 [A-11]如上述[A-1]至上述[A-10]中任一項記載之攝像裝置，其中 第1像素部之構成元件及第2像素部之構成元件為關於第1像素部與第2像素部間之中心線確保對稱性的像素佈局。 [A-12]如上述[A-11]記載之攝像裝置，其中 第1像素部及第2像素部之各浮動擴散區配置於較第1像素部及第2像素部之各中心部更靠近第1像素部與第2像素部間之中心線的位置。 [A-13]如上述[A-1]至上述[A-12]中任一項記載之攝像裝置，其中 第1像素部及第2像素部具有背面照射型之像素構造。
《B.電子機器》 [B-1]一種電子機器，其具有攝像裝置，且該攝像裝置具備： 第1像素部及第2像素部，其具有將自受光部傳送之電荷轉換成電壓之浮動擴散區，且藉由於像素間電性連接浮動擴散區而選擇性進行將像素信號相加的像素相加； 第1像素部具有：第1開關電晶體，其之一源極/汲極電極連接於浮動擴散區；及重設電晶體，其連接於第1開關電晶體之另一源極/汲極電極與電源節點間； 第2像素部具有：第2開關電晶體，其之一源極/汲極電極連接於浮動擴散區；第3開關電晶體，其將一源極/汲極電極連接於第2開關電晶體之另一源極/汲極電極；及電容元件，其連接於第3開關電晶體之另一源極/汲極電極與基準電位節點間；且 第1開關電晶體及第2開關電晶體之各另一源極/汲極電極電性連接。 [B-2]如上述[B-1]記載之電子機器，其中 第1像素部或第2像素部於無像素相加之情形，當第1開關電晶體或第2開關電晶體為非導通狀態時，關於浮動擴散區之轉換效率，實現高轉換效率。 [B-3]如上述[B-1]記載之電子機器，其中 第1像素部及第2像素部於無像素相加之情形，當第1開關電晶體及第2開關電晶體皆為非導通狀態時，關於浮動擴散區之轉換效率，實現中轉換效率。 [B-4]如上述[B-1]記載之電子機器，其中 第1像素部及第2像素部於無像素相加之情形，於無像素相加之情形，當第1開關電晶體、第2開關電晶體及第3開關電晶體皆為導通狀態時，關於浮動擴散區之轉換效率，實現低轉換效率。 [B-5]如上述[B-1]記載之電子機器，其中 第1像素部及第2像素部於第1開關電晶體及第2開關電晶體皆為導通狀態時，進行像素相加，且關於浮動擴散區之轉換效率，實現中轉換效率。 [B-6]如上述[B-1]記載之電子機器，其中 第1像素部及第2像素部於第1開關電晶體、第2開關電晶體及第3開關電晶體皆為導通狀態時，進行像素相加，且關於浮動擴散區之轉換效率，實現低轉換效率。 [B-7]如上述[B-1]至上述[B-6]中任一項記載之電子機器，其中 電容元件分割配置於第1像素部及第2像素部之各像素。 [B-8]如上述[B-7]記載之電子機器，其中 電容元件由金屬配線間之耦合電容實現。 [B-9]如上述[B-1]至上述[B-8]中任一項記載之電子機器，其中 第1像素部及第2像素部分別包含複數個像素，且 於複數個像素間共用浮動擴散區。 [B-10]如上述[B-9]記載之電子機器，其中 第1像素部及第2像素部於同色之像素間進行像素相加。 [B-11]如上述[B-1]至上述[B-10]中任一項記載之電子機器，其中 第1像素部之構成元件及第2像素部之構成元件為關於第1像素部與第2像素部間之中心線確保對稱性的像素佈局。 [B-12]如上述[B-11]記載之電子機器，其中 第1像素部及第2像素部之各浮動擴散區配置於較第1像素部及第2像素部之各中心部更靠近第1像素部與第2像素部間之中心線的位置。 [B-13]如上述[B-1]至上述[B-12]中任一項記載之電子機器，其中 第1像素部及第2像素部具有背面照射型之像素構造。
1:CMOS影像感測器 2:像素 11:像素陣列部 12:列選擇部 13:恆定電流源部 14:類比-數位轉換部 15:水平傳送掃描部 16:信號處理部 17:時序控制部 18:水平傳送線 19:參照信號產生部 20A:第1像素部 20B:第2像素部 21:光電二極體(光電轉換部) 22:傳送電晶體 23:重設電晶體 24:放大電晶體 25:選擇電晶體 26:開關電晶體 26 1:第1開關電晶體 26 2:第2開關電晶體 27:第3開關電晶體 30:邏輯電路 31(31 1～31 m):像素控制線 32(32 1~32 n):垂直信號線 41:半導體基板 42:第1半導體基板 43:第2半導體基板 44:連接部 100:攝像系統 101:攝像光學系統 102:攝像部 103:DSP電路 104:訊框記憶體 105:顯示裝置 106:記錄裝置 107:操作系統 108:電源系統 109:匯流排線 140:單坡型類比-數位轉換器 140 1:類比-數位轉換器 140 2:類比-數位轉換器 141:比較器 142:計數器電路 143:鎖存電路 B:藍色像素 B 1:像素 B 2:像素 C 1:電容元件 C 2:電容元件 c 11:寄生電容 C 11:電容元件 c 12:寄生電容 C 12:電容元件 c 21:耦合電容 C 21:電容元件 c 22:耦合電容 C 22:電容元件 c 31:擴散電容 c 32:擴散電容 CLK:時脈信號 FD:浮動擴散區 FD 1:浮動擴散區 FD 2:浮動擴散區 FD b:節點 FDG:第3開關信號 FDL 1:第1開關信號 FDL 2:第2開關信號 FD s:節點 Gb:綠色像素 Gb 1:像素 Gb 2:像素 Gr:綠色像素 Gr 1:像素 Gr 2:像素 I:電流源 L 1:配線 L 2:配線 L b:配線 L s:配線 M 11:金屬配線 M 12:金屬配線 O:中心線 PD 1:光電二極體 PD 2:光電二極體 PD 11:光電二極體 PD 12:光電二極體 PD 21:光電二極體 PD 22:光電二極體 Q s:最大電荷量 R:紅色像素 R 1:像素 R 2:像素 RST:重設信號 SEL:選擇信號 SW 1:開關 SW 2:開關 SW 3:開關 SH 1:取樣保持電容 SH 2:取樣保持電容 t 11～t 15:時刻 t 21～t 25:時刻 t 31～t 35:時刻 t 41～t 45:時刻 t 51～t 55:時刻 t 61～t 65:時刻 TRG:傳送信號 TRG 1:傳送信號 TRG 2:傳送信號 TRG 11:傳送信號 TRG 12:傳送信號 TRG 21:傳送信號 TRG 22:傳送信號 V 1:像素信號 V 2:像素信號 V O:信號 V DD:電壓 X-X:線 XHS:顯示水平同步信號 Y-Y:線
圖1係顯示本揭示之攝像裝置之一例即CMOS影像感測器之基本構成之概略的方塊圖。 圖2係顯示像素之電路構成之一例之電路圖。 圖3係顯示搭載於CMOS影像感測器之行並列類比-數位轉換部之構成之一例的方塊圖。 圖4係顯示平置型之晶片構造之概略的俯視圖。 圖5係顯示積層型之晶片構造之概略的分解立體圖。 圖6係邏輯相加方式之相加讀出之概略相關之說明圖。 圖7係AD(類比-數位)相加方式之相加讀出之概略相關之說明圖。 圖8係SF(源極隨耦)相加方式之相加讀出之概略相關之說明圖。 圖9係FD(浮動擴散)相加方式之相加讀出之概略相關之說明圖。 圖10係對邏輯相加方式、AD相加方式、SF相加方式及FD相加方式之消耗電力、及相加後之信號之線性進行比較並說明的圖。 圖11係對SF相加方式之線性問題進行說明之圖。 圖12係對FD相加方式之輸入換算之電路雜訊電子數之惡化進行說明的圖。 圖13係顯示實施例1之像素電路之電路構成之電路圖。 圖14係用以說明無像素相加之靜畫模式時之高轉換效率(即請求項中「第1轉換效率」之一實施型態)之情形之動作的時序圖。 圖15係用以說明無像素相加之靜畫模式時之中轉換效率(即請求項中「第2轉換效率」之一實施型態)之情形之動作的時序圖。 圖16係用以說明無像素相加之靜畫模式時之低轉換效率(即請求項中「第3轉換效率」之一實施型態)之情形之動作的時序圖。 圖17A係用以說明中轉換效率之相加讀出時之動作之時序圖，圖17B係用以說明低轉換效率之相加讀出時之動作之時序圖。 圖18係顯示實施例1之像素電路之佈局之俯視圖。 圖19係沿著圖18之X-X線之箭視剖視圖。 圖20係顯示實施例2之像素電路之電路構成之電路圖。 圖21係對拜耳像素排列中之像素相加進行說明之圖。 圖22係用以說明無像素相加之靜畫模式時之高轉換效率之情形之動作的時序圖。 圖23係用以說明無像素相加之靜畫模式時之中轉換效率之情形之動作的時序圖。 圖24係用以說明無像素相加之靜畫模式時之低轉換效率之情形之動作的時序圖。 圖25A係用以說明中轉換效率之像素1及像素3之相加讀出時之動作之時序圖，圖25B係用以說明中轉換效率之像素2及像素4之相加讀出時之動作之時序圖。 圖26A係用以說明低轉換效率之像素1及像素3之相加讀出時之動作之時序圖，圖26B係用以說明低轉換效率之像素2及像素4之相加讀出時之動作之時序圖。 圖27係顯示實施例2之像素電路之佈局之俯視圖。 圖28係沿著圖27之Y-Y線之箭視剖視圖。 圖29係顯示本揭示之技術之適用例之圖。 圖30係顯示本揭示之電子機器之一例即攝像系統之構成之概略的方塊圖。
20A:第1像素部 20B:第2像素部 21:光電二極體(光電轉換部) 22:傳送電晶體 23:重設電晶體 24:放大電晶體 25:選擇電晶體 26 1:第1開關電晶體 26 2:第2開關電晶體 27:第3開關電晶體 32 1:垂直信號線 32 2:垂直信號線 C 1:電容元件 C 2:電容元件 FD 1:浮動擴散區 FD 2:浮動擴散區 FD b:節點 FDG:第3開關信號 FDL 1:第1開關信號 FDL 2:第2開關信號 FD s:節點 L b:配線 L s:配線 RST:重設信號 TRG 1:傳送信號 TRG 2:傳送信號 V DD:電壓

Claims (14)

  1. 一種成像裝置，其包括一第一像素單元及一第二像素單元，該第一像素單元及該第二像素單元之各者包含一浮動擴散區，該浮動擴散區將自一光接收單元所傳送之電荷轉換成電壓，且經組態以藉由電性連接在像素間之該等浮動擴散區而選擇性執行加入像素信號之像素加法，其中 該第一像素單元包含：一第一開關電晶體，該第一開關電晶體之一源極/汲極電極連接至一浮動擴散區；及一重設電晶體，其連接於該第一開關電晶體之另一源極/汲極電極與一電源節點之間， 該第二像素單元包含：一第二開關電晶體，該第二開關電晶體之一源極/汲極電極連接至一浮動擴散區；一第三開關電晶體，該第三開關電晶體之一源極/汲極電極連接至該第二開關電晶體之另一源極/汲極電極；及一電容元件，其連接於該第三開關電晶體之另一源極/汲極電極與一參考電位節點之間，及 該第一開關電晶體及該第二開關電晶體之各另一源極/汲極電極彼此電性連接。
  2. 如請求項1之成像裝置，其中 在不執行該像素加法之一情形下，當該第一開關電晶體或該第二開關電晶體係在一非導通狀態時，該第一像素單元或該第二像素單元實現用於該浮動擴散區之轉換效率之高轉換效率。
  3. 如請求項1之成像裝置，其中 在不執行該像素加法之一情形下，當該第一開關電晶體及該第二開關電晶體均在一非導通狀態時，該第一像素單元及該第二像素單元實現用於該浮動擴散區之轉換效率之中轉換(intermediate conversion)效率。
  4. 如請求項1之成像裝置，其中 在不執行該像素加法之一情形下，當該第一開關電晶體、該第二開關電晶體及該第三開關電晶體皆在一導通狀態時，該第一像素單元及該第二像素單元實現用於該浮動擴散區之轉換效率之低轉換效率。
  5. 如請求項1之成像裝置，其中 當該第一開關電晶體及該第二開關電晶體均在一導通狀態時，該第一像素單元及該第二像素單元執行該像素加法且實現用於該浮動擴散區之轉換效率之中轉換效率。
  6. 如請求項1之成像裝置，其中 當該第一開關電晶體、該第二開關電晶體及該第三開關電晶體皆在一導通狀態時，該第一像素單元及該第二像素單元執行該像素加法且實現用於該浮動擴散區之轉換效率之低轉換效率。
  7. 如請求項1之成像裝置，其中 置放該電容元件以使該電容元件被分割為該第一像素單元及該第二像素單元之各別像素。
  8. 如請求項7之成像裝置，其中 藉由耦合金屬線之間之電容實現該電容元件。
  9. 如請求項1之成像裝置，其中 該第一像素單元及該第二像素單元之各者係由複數個像素構成，及藉由該複數個像素共用一浮動擴散區。
  10. 如請求項9之成像裝置，其中 該第一像素單元及該第二像素單元在具有一同色之像素中執行該像素加法。
  11. 如請求項1之成像裝置，其中 該第一像素單元之構成元件及該第二像素單元之構成元件具有一像素佈局，該像素佈局確保關於該第一像素單元與該第二像素單元之間的中心線之對稱性。
  12. 如請求項11之成像裝置，其中 該第一像素單元及該第二像素單元之各浮動擴散區係各別地置放於較該第一像素單元與該第二像素單元之各中心更靠近該第一像素單元與該第二像素單元之間的該中心線之一位置處。
  13. 如請求項1之成像裝置，其中 該第一像素單元及該第二像素單元之各者具有一背面照射型之像素結構。
  14. 一種電子器件，其具備一成像裝置，該成像裝置包括一第一像素單元及一第二像素單元，該第一像素單元及該第二像素單元之各者包含一浮動擴散區，該浮動擴散區將自一光接收單元所傳送之電荷轉換成電壓，且經組態以藉由電性連接在像素間之該等浮動擴散區而選擇性執行加入像素信號之像素加法，其中 該第一像素單元包含：一第一開關電晶體，該第一開關電晶體之一源極/汲極電極連接至一浮動擴散區；及一重設電晶體，其連接於該第一開關電晶體之另一源極/汲極電極與一電源節點之間， 該第二像素單元包含：一第二開關電晶體，該第二開關電晶體之一源極/汲極電極連接至一浮動擴散區；一第三開關電晶體，該第三開關電晶體之一源極/汲極電極連接至該第二開關電晶體之另一源極/汲極電極；及一電容元件，其連接於該第三開關電晶體之另一源極/汲極電極與一參考電位節點之間，及 該第一開關電晶體及該第二開關電晶體之各另一源極/汲極電極彼此電性連接。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112022004142T5 (de) * 2021-08-26 2024-07-11 Sony Semiconductor Solutions Corporation Bildgebungsvorrichtung und elektronisches gerät
CN117837166A (zh) * 2021-10-15 2024-04-05 索尼半导体解决方案公司 固态成像元件、成像装置和固态成像元件的控制方法
WO2023195265A1 (ja) * 2022-04-08 2023-10-12 ソニーセミコンダクタソリューションズ株式会社 センサデバイス

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201351986A (zh) * 2012-05-14 2013-12-16 Sony Corp 攝像裝置及攝像方法、電子機器及程式
WO2018190363A1 (ja) * 2017-04-12 2018-10-18 ブリルニクスジャパン株式会社 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7075049B2 (en) * 2003-06-11 2006-07-11 Micron Technology, Inc. Dual conversion gain imagers
US7821560B2 (en) * 2005-04-07 2010-10-26 Tohoku Universityu Optical sensor, solid-state imaging device, and operating method of solid-state imaging device
US7924333B2 (en) * 2007-08-17 2011-04-12 Aptina Imaging Corporation Method and apparatus providing shared pixel straight gate architecture
JP5885403B2 (ja) * 2011-06-08 2016-03-15 キヤノン株式会社 撮像装置
JP5915031B2 (ja) * 2011-08-31 2016-05-11 ソニー株式会社 撮像装置および撮像方法、並びに電子機器
US9093351B2 (en) * 2012-03-21 2015-07-28 Canon Kabushiki Kaisha Solid-state imaging apparatus
FR3005205A1 (fr) * 2013-04-26 2014-10-31 St Microelectronics Grenoble 2 Capteur d'image a gain de conversion multiple
KR102211899B1 (ko) * 2013-11-18 2021-02-03 가부시키가이샤 니콘 고체 촬상 소자 및 촬상 장치
JP2015103958A (ja) 2013-11-25 2015-06-04 ルネサスエレクトロニクス株式会社 撮像装置
US11152405B2 (en) * 2016-05-24 2021-10-19 Sony Corporation Solid-state image pickup device and image pickup apparatus
WO2018105474A1 (ja) * 2016-12-08 2018-06-14 パナソニックＩｐマネジメント株式会社 固体撮像装置および撮像装置
US10727268B1 (en) * 2019-01-25 2020-07-28 Smartsens Technology (Cayman) Co., Ltd CMOS image sensor with compact pixel layout

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201351986A (zh) * 2012-05-14 2013-12-16 Sony Corp 攝像裝置及攝像方法、電子機器及程式
WO2018190363A1 (ja) * 2017-04-12 2018-10-18 ブリルニクスジャパン株式会社 固体撮像装置、固体撮像装置の駆動方法、および電子機器

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