TWI858731B - 電壓調節器 - Google Patents

Abstract

一種用以提供一調節後電壓給包含有複數個延遲元件之一雙倍資料率實體介面的電壓調節器包含有：一放大器，用以在一第一輸入端接收一電壓，並產生一輸出電壓；一第一電晶體，耦接於一供應電壓以及放大器的一第二輸入端；一第二電晶體，並聯於第一電晶體以供因應一第一致能訊號來產生一第一電流；一負載，耦接於第一電晶體與第二電晶體，以供產生調節後電壓；以及一負載電容，並聯於負載。第一致能訊號係藉由將一閘致能訊號輸入至對應於該複數個延遲元件中的一延遲元件的一延遲電路而產生。

Description

電壓調節器

本發明係有關於用於雙倍資料讀取實體介面(physical interface,PHY)的電壓調節，且尤指一種可以防止於調節後電壓提供至雙倍資料讀取實體介面的期間發生電壓下降的一電壓調節器。

雙倍資料率(double data rate,DDR)電路在一時脈訊號的上升緣(rising edge)與下降緣(falling edge)傳送資料，如此一來，與一單一資料率電路相比，雙倍資料率電路可提供兩倍的頻寬而無需增加時脈頻率。

請參照第1圖，第1圖為傳統的雙倍資料率實體介面電路100的不同讀取路徑的示意圖，雙倍資料率實體介面電路100包含有一資料選通(data strobe,DQS)路徑以及多個資料讀取路徑DQ0、DQ1、...、DQN，資料選通路徑包含有接收器(receiver,Rx)103(為簡潔起見，在第1圖中標記為“Rx”)，並且接收器103係用以接收差動時脈訊號DQSP與DQSN並將時脈訊號輸入至一及閘(AND gate)105，當一閘致能訊號Gate_enable被輸入至及閘105時，時脈訊號被輸出至數位控制延遲線(digitally controlled delay line,DCDL)電路107(為簡潔起見，在第1圖中標記為“DCDL”)，接著由於雙倍資料率實體介面電路100為一雙倍資料率電路，因此數位控制延遲線電路107輸出延遲後的時脈訊號至工作週期校正器(duty cycle corrector,DCC)109(為簡潔起見，在第1圖中標記為“DCC”)以確保 時脈訊號至工作週期校正器109的工作週期係50%，工作週期校正後的時脈訊號被傳送至緩衝器111，並且緩衝後的時脈訊號可供應至所有的資料讀取路徑DQ0、DQ1、...、DQN，為簡潔起見，第1圖僅繪示資料讀取路徑DQ0與DQ1的架構，本領域具通常知識者應能理解其餘資料讀取路徑的架構與資料讀取路徑DQ0與DQ1的架構相似/相同。

如第1圖所示，資料讀取路徑DQ0包含有決策回授等化(decision feedback equalization,DFE)接收器123(為簡潔起見，在第1圖中標記為“DFE Rx”)，其中決策回授等化接收器123接收攜帶有取樣資料的訊號DQ，並被一參考電壓VREF所偏置(bias)。緩衝器111所輸出的緩衝後時脈訊號被輸入至位元偏斜(bit skew)電路125，其中位元偏斜電路125係一延遲元件，其可藉由一期望時序餘裕(desired timing margin)來延遲訊號並校正不同資料所導致的內在偏斜。位元偏斜電路125將校正後的時脈訊號輸出至決策回授等化接收器123以在適當的時序取樣訊號DQ，資料讀取路徑DQ1中的決策回授等化接收器133與位元偏斜電路135可以類似方式來操作，為簡潔起見，在此不再重複詳細描述。

上述雙倍資料率實體介面電路100中的所有元件皆需要一調節後的電源供應，其中該調節後的電源供應需包含有位於某個範圍內的一電壓，該電壓通常係藉由一電壓調節器來產生，而最簡形式的電壓調節器包含有一放大器，該放大器具有耦接至一金氧半場效電晶體(以下簡稱為電晶體)的一輸出，並且該電晶體耦接於一供應電壓與一負載之間。以下敘述以N型電晶體作為該電晶體來作為範例，但本發明不以此為限，在某些實施例中，P型電晶體亦可作為該電晶體。負回授迴路將感測後電壓(亦即在該電晶體的汲極所產生的訊號)傳送回該放大器的反相輸入端，而該放大器的非反相輸入端接收一參考電壓(例 如一能隙(bandgap)電壓)，此外，一電容可並聯於負載來穩定該供應電壓。

為了供應足夠大的調節後電壓至雙倍資料率實體介面電路100，電容負載也需很大，該放大器會不斷地調整其輸出來使得該感測後電壓等於該能隙電壓，亦即，即使負載電流發生變化，該調節後電壓會保持在一固定值。然而，當負載電流發生較大變化時，可能會導致該調節後電壓發生變化，雙倍資料率實體介面電路100的一讀取要求(尤其是當該讀取要求橫跨多於一個的資料讀取路徑)會導致此電壓下降，而該放大器會要求某個時間量來校正負載電流的變化，亦即放大器暫態響應。

此外，雖然可操作資料讀取路徑中的位元偏斜電路來減少傳送後之時脈訊號的任一偏斜，但在時脈訊號與資料訊號(亦即讀取資料)之間仍會不匹配，在此情況中，讀取突發(read burst)會導致該調節後之電壓的更大電壓下降，其會減少讀取餘裕並使得資料不準確。

本發明的目的在於藉由提供利用交錯(staggered)電流源的一電壓調節器來解決先前技術中遇到的問題，其中交錯電流源係根據致能(enable)訊號來產生電流，以及致能訊號係根據雙倍資料率實體介面電路中的延遲元件而產生。本發明亦提供了一輔助電壓調節器，其產生一偏壓來對交錯電流源進行偏置操作，其中偏置電流係根據跟隨(track with)雙倍資料率實體介面電路之一延遲元件的製程、電壓與溫度(process,voltage,and temperature,PVT)變化而改變的一參考電流而產生，並跟隨輸入至雙倍資料率實體介面電路之一時脈訊號的頻率變化而改變。

根據本發明一實施例，提供了一種電壓調節器，該電壓調節器用以提供一調節後電壓給一雙倍資料率實體介面，該雙倍資料率實體介面包含有一時脈路徑以及複數個資料讀取路徑，該時脈路徑包含有複數個延遲元件以供分別接收一時脈訊號並產生一延遲後時脈訊號，該複數個資料讀取路徑的每一個資料讀取路徑包含有一位元偏斜電路，該電壓調節器包含有一放大器、一第一電晶體、至少一第二電晶體、一負載以及一負載電容。放大器用以在一第一輸入端接收一能隙電壓，並產生一輸出電壓。第一電晶體具有耦接於輸出電壓的一第一端、耦接於一供應電壓的一第二端以及耦接於放大器之一第二輸入端的一第三端。至少一第二電晶體用以因應一第一致能訊號來產生一第一電流，其中至少一第二電晶體並聯於第一電晶體並具有耦接於一偏壓的一第一端、耦接於供應電壓的一第二端、以及耦接於至少一第二電晶體之第二端與一電源供應的一第一開關，以及第一開關因應第一致能訊號而關閉。負載耦接於第一電晶體的第三端以及第二電晶體的一三端，並且用以產生調節後電壓。負載電容並聯於負載，並且耦接於地。此外，第一致能訊號係藉由將一閘致能訊號輸入至一第一延遲電路而產生，以及第一延遲電路對應於複數個延遲元件的第一延遲元件。

由於輔助電壓調節器所產生的電壓可跟隨製程、電壓與溫度變化以及頻率變化而改變，因此交錯電流源的大小亦可跟隨製程、電壓與溫度變化以及頻率變化而改變，其可改善雙倍資料率實體介面電路之資料訊號與時脈訊號之間的時序餘裕。

100:雙倍資料率實體介面電路

103:接收器

105:及閘

107:數位控制延遲線電路

109:工作週期校正器

111:緩衝器

123,133:決策回授等化接收器

125,135,254:位元偏斜電路

DQS:資料選通路徑

DQ1~DQN:資料讀取路徑

DQSP,DQSN:差動時脈訊號

Gate_enable:閘致能訊號

DQ:訊號

VREF:參考電壓

200,300:主電壓調節器

220,252,320,352:放大器

230,330:交錯電流源

240:負載

VCC:供應電壓

C_LOAD,C_LOAD1:負載電容

VREG:調節後電壓

EN1,EN2,EN3:致能訊號

BIAS:偏置後電壓

I1,I2,I3:電流

250,350:輔助調節器

I_REF:參考電流

VREG_AUX:輔助調節後電壓

CLK:時脈訊號

第1圖為雙倍資料率實體介面電路中時脈路徑與資料讀取路徑的示意圖。

第2A圖為依據本發明第一實施例之主電壓調節器的示意圖。

第2B圖為用來與第2A圖所示之主電壓調節器結合的輔助調節器的示意圖。

第3A圖為依據本發明第二實施例之主電壓調節器的示意圖。

第3B圖為用來與第3A圖所示之主電壓調節器結合的輔助調節器的示意圖。

第4A圖為用來產生以供第2A圖與第3A圖所示之電壓調節器使用的致能訊號的延遲元件的示意圖。

第4B圖為第2A圖與第3A圖所示之致能訊號的時序圖。

請參照第2A圖，第2A圖為依據本發明第一實施例之主電壓調節器200的示意圖，如第2A圖所示，主電壓調節器200包含有放大器220，其中放大器220的非反相輸入端接收一能隙電壓，而放大器220的反相輸入端接收作為一負回授迴路之輸出的一感測後電壓。放大器220對該兩個輸入進行比較並調整一輸出電壓來使得位於反相輸入端的電壓等於位於非反相輸入端的電壓，該輸出電壓被輸入至一電晶體的閘極，其中該電晶體具有耦接於一供應電壓VCC的一汲極以及耦接於負載240的一源極，並產生調節後電壓VREG，其被供應至一雙倍資料率實體介面電路(例如第1圖所示之雙倍資料率實體介面電路100)中的電路元件。為了穩定調節後電壓VREG，一負載電容C_LOAD並聯於負載240。

除了主電晶體，主電壓調節器200另包含有複數個交錯(staggered)電流源230，交錯電流源230係藉由複數個並聯於供應電壓VCC與放大器220的反相輸入端之間的複數個電晶體而產生，其中每一個電晶體係藉由位於其閘極的一 偏壓來偏置，並具有耦接於藉由一致能訊號EN來開啟的一開關的汲極，使得交錯電流源I1、I2以及I3分別藉由致能訊號EN1、EN2以及EN3來產生。

請參照回第1圖，尤其是，第1圖的資料選通路徑。當需要進行一讀取要求時，時脈訊號會透過資料選通路徑而自接收器103被傳送至及閘105，其中該時脈訊號會被延遲直到接收到閘致能訊號Gate_enable，延遲後的時脈訊號會透過兩個或更多的延遲元件(亦即數位控制延遲線電路107以及工作週期校正器109)而被傳送，每一個延遲電路需要一調節後的電源供應，交錯電流源230係根據接收到時脈訊號之資料選通路徑中三個延遲元件的時序而被致能，使得所需的調節後電壓可在每一個各自的延遲元件需要時供應至該延遲元件，如此一來，可以最小化雙倍資料率實體介面電路100之讀取要求所造成的任一電壓下降。

如第2A圖所示，每一個交錯電流源包含有一電晶體，其中該電晶體之閘極接收一偏置後電壓BIAS，偏置後電壓BIAS係藉由一輔助調節器來產生，並且該輔助調節器可產生跟隨製程、電壓與溫度(process,voltage,and temperature,PVT)變化以及頻率變化而改變的一參考電流。請參照第2B圖，第2B圖為用來與第2A圖所示之主電壓調節器結合的輔助調節器250的示意圖，如第2B圖所示，輔助調節器250包含有放大器252，放大器252的非反相輸入端接收一能隙電壓，而放大器252的反相輸入端接收負回授迴路所產生的一輔助調節後電壓VREG_AUX其中該能隙電壓與供應至主電壓調節器200之放大器220的能隙電壓相同。放大器252的負載係位元偏斜電路254，其接收一時脈訊號CLK，負載電容C_LOAD1並聯於位元偏斜電路254，並且負載電容C_LOAD1可以是與主電壓調節器200之負載電容C_LOAD不同的負載，取決於其各自的電流需求之間的差異。

如上所述，主電壓調節器200的交錯電流源230被設計以跟隨雙倍資料率實體介面電路100中延遲元件的時序，並且包含有被偏壓BIAS所偏置的多個電晶體，其中偏壓BIAS係根據位元偏斜電路254所要求的一參考電流I_REF來藉由輔助調節器250而產生。應注意的是，位元偏斜電路254被設計而與資料讀取路徑DQ0中的位元偏斜電路125以及資料讀取路徑DQ1中的位元偏斜電路135相同，並且位元偏斜電路254亦接收同樣供應至資料選通路徑的時脈訊號CLK。由於時脈訊號CLK的頻率為已知(與雙倍資料率實體介面電路100之讀取時脈的頻率相同)，因此參考電流I_REF可跟隨一特定頻率，此外，由於被用來產生輔助調節後電壓VREG_AUX的能隙電壓亦被用來產生主電壓調節器200的調節後電壓VREG，因此放大器252的負回授迴路代表輔助調節後電壓VREG_AUX可以被跟隨。由於雙倍資料率實體介面電路100中的位元偏斜電路與輔助調節器250中的位元偏斜電路相同，因此製程變化亦可以被跟隨，此外，雙倍資料率實體介面電路100中的位元偏斜電路彼此之間的位置相當接近，其代表不會有顯著的溫度變化，如此一來，供應至交錯電流源230之電晶體的偏壓BIAS會隨著雙倍資料率實體介面電路100中的頻率變化以及製程、電壓與溫度變化而跟著變化，其確保主電壓調節器200所產生的調節後電壓VREG可以更明顯地匹配於雙倍資料率實體介面電路100的真實電壓需求。

上述電壓調節器以及輔助調節器利用了N型電晶體；然而，亦可透過利用了P型電晶體的一電路來實現相同目的，請參照第3A圖與第3B圖，第3A圖為依據本發明第二實施例之主電壓調節器300的示意圖，第3B圖為用來與第3A圖所示之主電壓調節器300結合的輔助調節器350的示意圖，在該些示意圖中利用了P型電晶體，因此交錯電流源330包含有並聯於供應電壓VCC與放大器320的 非反相輸入端之間的複數個P型電晶體，並且主電壓調節器300之放大器320的反相輸入端與非反相輸入端以及輔助調節器350之放大器352的反相輸入端與非反相輸入端相對於第2A圖與第2B圖來說是顛倒的，此外，電晶體的汲極與源極相對於第2A圖與第2B圖來說也是顛倒的，本領域具通常知識者應能得知第3A圖與第3B圖中之電路的操作與第2A圖與第2B圖中之電路的操作相同，並且第3A圖與第3B圖中之電路的其它元件與第2A圖與第2B圖中之電路的對應元件相同，為簡潔起見，在此不再重複詳細描述該些電路的操作。

如上所述，交錯電流源230與交錯電流源330皆被設計以追隨(follow)接收到時脈訊號CLK之雙倍資料率實體介面電路100內資料選通路徑的延遲元件的時序，並被各自的致能訊號EN1、EN1以及EN3所致能。請參照第4A圖、第4B圖、第2A圖與第3A圖，第4A圖與第4B圖繪示了該些致能訊號的產生以及該些致能訊號如何為一典型的雙倍資料率系統模擬讀取資料訊號路徑中的延遲，第4A圖繪示了三個串聯的延遲元件，其中第一延遲元件(為簡潔起見，在第4A圖中標記為“延遲1”)接收輸入至雙倍資料率實體介面電路100之及閘105的閘致能訊號Gate_enable，延遲閘致能訊號Gate_enable來產生第一致能訊號EN1，並將第一致能訊號EN1輸出至第二延遲元件(為簡潔起見，在第4A圖中標記為“延遲2”)。第二延遲元件延遲第一致能訊號EN1以產生第二致能訊號EN2，並且將第二致能訊號EN2輸出至第三延遲元件(為簡潔起見，在第4A圖中標記為“延遲3”)。第三延遲元件延遲第二致能訊號EN2以產生第三致能訊號EN3。

上述延遲元件被設計以模擬雙倍資料率實體介面電路100的資料選通路徑中的延遲元件，其中第一延遲元件模擬資料選通讀取路徑中的及閘，第二延遲元件模擬資料選通讀取路徑中的數位控制延遲線，以及第三延遲元件模 擬資料選通讀取路徑中的工作週期校正器。如此一來，可在同一時間分別致能交錯電流源以使得資料選通路徑中相對應的延遲元件接收時脈訊號CLK，並因此供應至雙倍資料率實體介面電路100的調節後電壓VREG可與其中的元件需求相匹配。

第4B圖繪示了四個致能訊號的時序，其中在閘致能訊號Gate_enable的位準為高時其時間長度等於雙倍資料率實體介面電路100的讀取突發長度。由於該些致能訊號之產生的順序，閘致能訊號Gate_enable的位準轉變為低時致能訊號EN1、EN2與EN3的位準仍為高，其導致後續致能訊號EN1、EN2與EN3的位準依序地轉變為低。

當調節後電壓VREG供應至雙倍資料率實體介面電路100時，初始的調節後電壓VREG僅根據第一電晶體而產生，並且閘致能訊號Gate_enable被輸入至第一延遲元件，第一延遲元件藉由延遲閘致能訊號Gate_enable來輸出第一致能訊號EN1，其中第一致能訊號EN1開啟第一開關以產生電流I1，使得供應至雙倍資料率實體介面電路100的電流係第一電晶體之輸出與第二電晶體之輸出的組合。第一致能訊號EN1接著被輸入至第二延遲元件以產生第二致能訊號EN2，其中第二致能訊號EN2開啟第二開關以產生電流I2，使得供應至雙倍資料率實體介面電路100的電流係第一電晶體之輸出、第二電晶體之輸出與第三電晶體之輸出的組合。第二致能訊號EN2接著被輸入至第三延遲元件以產生第三致能訊號EN3，其中第三致能訊號EN3開啟第三開關以產生電流I3，使得供應至雙倍資料率實體介面電路100的電流係第一電晶體之輸出、第二電晶體之輸出、第三電晶體之輸出與第四電晶體之輸出的組合。

當雙倍資料率實體介面電路100中每一個延遲元件具有略為不同的電流需求時，交錯電流源中的電流I1、電流I2與電流I3為不同值：I1=a * IREF；I2=b * IREF；I3=c * IREF。

為了決定上述a、b與c的值，可對資料選通讀取路徑執行製程、電壓與溫度模擬，並且可依此來縮放電晶體的大小。

該些致能訊號的延遲可能無法精確地與雙倍資料率實體介面電路100中時脈傳送路徑的真實延遲相匹配，但兩者之間的差異可以被忽略。主電壓調節器200與主電壓調節器300皆為晶片上(on-chip)元件，其在雙倍資料率實體介面電路100的讀取發生時進一步地減少電壓下降量。

本發明的電路為雙倍資料率電路產生調節後電壓，其可在讀取發生時防止電壓下降，因此改善了讀取餘裕以及讀取資料的精準度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

200:主電壓調節器

220:放大器

230:交錯電流源

240:負載

VCC:供應電壓

C_LOAD:負載電容

VREG:調節後電壓

EN1,EN2,EN3:致能訊號

BIAS:偏置後電壓

I1,I2,I3:電流

Claims (7)

1. 一種電壓調節器，用以提供一調節後電壓給一雙倍資料率實體介面，該雙倍資料率實體介面包含有一時脈路徑以及複數個資料讀取路徑，該時脈路徑包含有複數個延遲元件以供分別接收一時脈訊號並產生一延遲後時脈訊號，該複數個資料讀取路徑的每一個資料讀取路徑包含有一位元偏斜電路，該電壓調節器包含有：一放大器，用以在一第一輸入端接收一能隙電壓，並產生一輸出電壓；一第一電晶體，具有耦接於該輸出電壓的一第一端、耦接於一供應電壓的一第二端以及耦接於該放大器之一第二輸入端的一第三端；至少一第二電晶體，用以因應一第一致能訊號來產生一第一電流，其中該至少一第二電晶體並聯於該第一電晶體並具有耦接於一偏壓的一第一端、耦接於該供應電壓的一第二端、以及耦接於該至少一第二電晶體之該第二端與一電源供應的一第一開關，以及該第一開關因應該第一致能訊號而關閉；一負載，耦接於該第一電晶體的該第三端以及該第二電晶體的一第三端，並且用以產生該調節後電壓；以及一負載電容，並聯於該負載，並且耦接於地；其中該第一致能訊號係藉由將一閘致能訊號輸入至一第一延遲電路而產生，以及該第一延遲電路對應於該複數個延遲元件的一第一延遲元件。
2. 如申請專利範圍第1項所述之電壓調節器，另包含有：一第三電晶體，用以因應一第二致能訊號來產生一第二電流，其中該第三電晶體並聯於該第二電晶體並具有耦接於該偏壓的一第一端、耦接於該供應電壓的一第二端以及耦接於該第三電晶體的該第二端與該電源 供應之間的一第二開關，以及該第二開關因應該第二致能訊號而關閉；以及一第四電晶體，用以因應一第三致能訊號來產生一第三電流，其中該第四電晶體並聯於該第三電晶體並具有耦接於該偏壓的一第一端、耦接於該供應電壓的一第二端以及耦接於該第四電晶體的該第二端與該電源供應之間的一第三開關，以及該第三開關因應該第三致能訊號而關閉；其中該第二致能訊號係藉由將該第一致能訊號輸入至一第二延遲電路而產生，該第二延遲電路對應於該複數個延遲元件的一第二延遲元件，該第三致能訊號係藉由將該第二致能訊號輸入至一第三延遲電路而產生，以及該第三延遲電路對應於該複數個延遲元件的一第三延遲元件。
3. 如申請專利範圍第2項所述之電壓調節器，其中該第一延遲元件係該雙倍資料率實體介面的一邏輯電路，該第二延遲元件係該雙倍資料率實體介面的一數位控制延遲線電路，以及該第三延遲元件係該雙倍資料率實體介面的一工作週期校正器。
4. 如申請專利範圍第2項所述之電壓調節器，其中該偏壓係藉由一輔助電壓調節器來產生，以及該輔助電壓調節器包含有：一放大器，用以在一第一輸入端接收該能隙電壓，在一第二輸入端接收一回授電壓，並產生該偏壓；一第五電晶體，具有耦接於該偏壓的一第一端、耦接於該電源供應的一第二端以及用以輸出一參考電流的一第三端，其中該第三端係耦接於該放大器的該第二輸入端；一位元偏斜電路，耦接於該第五電晶體的該第三端，其中該位元偏斜電路 對應於該雙倍資料率實體介面之複數個位元偏斜電路的一位元偏斜電路，並且用以接收與輸入至該雙倍資料率實體介面之時脈訊號相同的一時脈訊號；以及一負載電容，並聯於該位元偏斜電路，並且耦接於地；其中該參考電流跟隨該位元偏斜電路中的製程、電壓與溫度變化而改變，並且跟隨該時脈訊號中的頻率變化而改變。
5. 如申請專利範圍第4項所述之電壓調節器，其中該第一電流、該第二電流以及該第三電流皆為該參考電流的倍數。
6. 如申請專利範圍第5項所述之電壓調節器，其中該第一電流的大小、該第二電流的大小以及該第三電流的大小係藉由為該雙倍資料率實體介面進行該複數個資料讀取路徑的一模擬而決定。
7. 如申請專利範圍第1項所述之電壓調節器，其中該電壓調節器係一晶片上電壓調節器。

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