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TWI852748B - 影像感測器積體晶片結構與其形成方法 - Google Patents

影像感測器積體晶片結構與其形成方法 Download PDF

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TWI852748B
TWI852748B TW112132514A TW112132514A TWI852748B TW I852748 B TWI852748 B TW I852748B TW 112132514 A TW112132514 A TW 112132514A TW 112132514 A TW112132514 A TW 112132514A TW I852748 B TWI852748 B TW I852748B
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integrated chip
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鍾積賢
王子睿
蕭家棋
王銓中
楊敦年
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台灣積體電路製造股份有限公司
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Abstract

本揭露是有關於一種影像感測器積體晶片結構。影像感測 器積體晶片結構包括：一或多個邏輯裝置，設置於第一基底內且耦合至位於第一基底上的第一內連線結構。多個畫素支援裝置沿著第二基底的第一側設置且耦合至位於第二基底上的第二內連線結構。第一基底接合至第二基底。多個影像感測元件在第三基底內設置於多個畫素區中，畫素區分別包括所述多個影像感測元件中的二或更多個影像感測元件。多個傳輸閘極及第三內連線結構設置於第三基底的第一側上。第三內連線結構包括限定於第二基底的第一側與第三基底的第一側之間的多個內連線配線及多個內連線通孔。

Description

影像感測器積體晶片結構與其形成方法
本發明實施例是有關於一種影像感測器積體晶片結構與其形成方法。
具有影像感測器的積體電路(integrated circuit，IC)廣泛用於現代電子裝置中。近年來，互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)開始得到廣泛使用，進而在很大程度上取代了電荷耦合裝置(charge-coupled device，CCD)影像感測器。與CCD影像感測器相比，CIS因功耗低、尺寸小、資料處理快、資料直接輸出及製造成本低而日益受到青睞。
本發明實施例提供一種影像感測器積體晶片結構，包括：一或多個邏輯裝置，設置於第一基底內且耦合至位於所述第一基底上的第一內連線結構；多個畫素支援裝置，沿著第二基底的第一 側設置且耦合至位於所述第二基底上的第二內連線結構，所述第一基底接合至所述第二基底；多個影像感測元件，在第三基底內設置於多個畫素區中，所述多個畫素區分別包括所述多個影像感測元件中的二或更多個影像感測元件；多個傳輸閘極，設置於所述第三基底的第一側上；以及第三內連線結構，設置於所述第三基底的所述第一側上且包括限定於所述第二基底的所述第一側與所述第三基底的所述第一側之間的多個內連線配線及多個內連線通孔。
本發明實施例提供一種影像感測器積體晶片結構，包括：一或多個電晶體裝置，設置於第一基底上且耦合至第一內連線結構，所述第一內連線結構包括位於第一層間介電結構內的多個第一內連線；附加電晶體，設置於第二基底上且耦合至第二內連線結構，所述第二內連線結構包括設置於第二層間介電結構內的多個第二內連線；隔離結構，設置於第三基底內且包繞於包括多個影像感測器區的畫素區周圍，所述多個影像感測器區分別包括影像感測元件及傳輸閘極；以及第三內連線結構，設置於所述第三基底上且包括設置於第三層間介電結構內的多個第三內連線；其中所述第二基底沿著接合介面接合至所述第三基底，所述接合介面包括所述多個第二內連線與所述多個第三內連線之間的一或多個介面以及所述第二層間介電結構與所述第三層間介電結構之間的一或多個介面。
本發明實施例提供一種形成影像感測器積體晶片結構的方法，包括：將第一基底的第一側接合至第二基底的第二側，使 得在所述第一基底與所述第二基底之間存在第一內連線結構；在所述第二基底的背對所述第一基底的第一側上形成多個畫素支援裝置；在所述第二基底的所述第一側上形成第二內連線結構；在第三基底中形成多個影像感測元件；在所述第三基底的第一側上形成傳輸閘極；在所述第三基底的所述第一側上形成包括多個內連線配線及多個內連線通孔的第三內連線結構；以及將所述第三基底的所述第一側接合至所述第二基底的所述第一側。
100、902:影像感測器積體晶片結構
102a:第一積體晶片層級/積體晶片層級
102b:第二積體晶片層級/積體晶片層級
102c:第三積體晶片層級/積體晶片層級
104a:第一基底
104b:第二基底
104c:第三基底
106:邏輯裝置
108a:第一內連線結構
108b:第二內連線結構
108c:第三內連線結構
109a:第一層間介電(ILD)結構
109b:第二ILD結構
109c:第三ILD結構
110a:第一多個內連線
110b:第二多個內連線
110c:第三多個內連線
112、112a、112b:畫素支援裝置
113:基底穿孔(TSV)
114、114a、114b:傳輸閘極
115a:導電接觸件
115b:內連線配線
115c:內連線通孔
116:影像感測元件
116a:第一影像感測元件/影像感測元件
116b:第二影像感測元件/影像感測元件
118、118a、118b、118c、118d:畫素區
120:彩色濾光片
122:微透鏡
200、326、804:方塊圖
202:浮置擴散區
204:重設電晶體
206:源極隨耦器電晶體
208:列選擇電晶體
210:畫素內裝置
212:電磁輻射
300、402、800、802、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000、2100、2200、2300、2400、2500、2600、2700、2800、2900、3000、3100、3200:剖視圖
302:隔離結構
303、303a、303b:附加隔離區
304a、304b、304c、304d:影像感測器區
306:附加內連線結構
308:附加ILD結構
310:附加內連線
312、400、404、500、514、600、602、700、702、704、706:俯視圖
314:第一方向
316:第二方向
318:第一開口
319:寬度
320:經摻雜阱區
322:第二開口
324:附加俯視圖
501a:第一列/列
501b:第二列/列
501c:第三列/列
501d:第四列/列
502:列解碼器
504:重設驅動器
506:選擇驅動器
508:行放大器及/或電容器
510:行解碼器
512:類比至數位轉換器
900:相機系統
904:相機殼體
906:模組透鏡
908:入射輻射
910:物體
912:對焦元件
1602、2402:第一厚度
1604、2404:第二厚度
2002:第一刀片
2004、2804:周邊部分
2006、2806:中心部分
2008:凹陷上表面
2502:溝渠
2504:附加溝渠
2802:第二刀片
2902、2904:積體晶片晶粒
2906:劃切條帶
2908:切割道
3300:方法
3302、3304、3306、3308、3310、3312、3314、3316、3318、3320、3322、3324、3326、3328:動作
A-A':橫截面線/線
S F :訊號
T=t 1 :第一時間週期
T=t 2 :第二時間週期
T=t 3 :第三時間週期
T=t 4 :第四時間週期
VDD:電壓源
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出所揭露的影像感測器積體晶片結構的一些實施例的剖視圖，所揭露的影像感測器積體晶片結構包括單獨的多個積體晶片層級(integrated chip tier)，單獨的多個積體晶片層級包括影像感測元件及畫素支援裝置。
圖2示出所揭露的影像感測器積體晶片結構的一些實施例的方塊圖，所揭露的影像感測器積體晶片結構包括單獨的多個積體晶片層級，單獨的多個積體晶片層級包括影像感測元件及畫素支援裝置。
圖3A至圖3D示出包括水平雙影像感測元件配置(horizontal dual-image sensing element configuration)的所揭露的影像感測器積體晶片結構的一些實施例。
圖4A至圖4C示出包括水平雙影像感測元件配置的所揭露的影像感測器積體晶片結構的一些附加實施例。
圖5A至圖5B示出包括水平雙影像感測元件配置的所揭露的影像感測器積體晶片結構的一些附加實施例。
圖6A至圖6B示出包括垂直雙影像感測元件配置(vertical dual-image sensing element configuration)的所揭露的影像感測器積體晶片結構的一些附加實施例。
圖7A至圖7D示出包括不對稱雙影像感測元件配置(asymmetric dual-image sensing element configuration)的所揭露的影像感測器積體晶片結構的一些附加實施例。
圖8A至圖8C示出所揭露的影像感測器積體晶片結構的一些附加實施例，所揭露的影像感測器積體晶片結構包括具有藉由內連線結構共享的浮置擴散區的雙影像感測元件配置。
圖9示出包括所揭露的影像感測器積體晶片結構的相機系統的一些附加實施例。
圖10至圖32示出形成積體晶片結構的方法的一些實施例，積體晶片結構包括單獨的多個積體晶片層級，所述單獨的多個積體晶片層級包括影像感測元件及畫素支援裝置。
圖33示出形成積體晶片結構的方法的一些實施例的流程圖，積體晶片結構包括單獨的多個積體晶片層級，所述單獨的多個積 體晶片層級包括影像感測元件及畫素支援裝置。
以下揭露提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡單及清晰的目的，而非自身表示所論述的各種實施例及/或配置之間的關係。
為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
影像感測器積體晶片結構(例如，互補金屬氧化物半導體感測器(CIS))通常包括以多個列及多個行佈置成陣列的多個 光二極體(photodiode)。為了達成自動對焦功能，影像感測器積體晶片結構可包括被配置成各別包括一對光二極體的多個雙光二極體畫素區(dual-photodiode pixel region)。舉例而言，可在光二極體陣列之上設置微透鏡陣列，使得陣列中的相應微透鏡覆蓋包括一對光二極體的畫素區。在操作期間，凸模組透鏡(convex module lens)可被配置成將入射輻射朝向影像感測器積體晶片對焦。若入射輻射是對焦的，則輻射將在所述一對光二極體之間均勻分佈。然而，若入射輻射失焦，則所述一對光二極體中的一者將接收較另一者多的輻射。因此，電荷量可獨立於所述一對光二極體被讀取並用於改變凸模組透鏡的焦點(例如，位置)。
多年來，半導體行業已使畫素區的尺寸減小。減小畫素區的尺寸使得能夠增大影像感測器積體晶片結構中的畫素區的數目，藉此增大影像感測器積體晶片結構的解析度。然而，隨著畫素區的尺寸減小，出現了許多問題。舉例而言，畫素區中的相應畫素區的全阱容量(full well capacity，FWC)減小。較小的FWC意指光二極體將更快變得飽和(例如，不再能夠偵測到附加光)且對應的輸出訊號將不再有效，因此影響影像感測器積體晶片的效能(例如，在明亮的光條件下)。對於雙光二極體畫素區，減小畫素區的尺寸可尤其對裝置效能不利。此乃因一旦雙光二極體畫素區內的光二極體變得飽和，自此光二極體讀取的電荷量便不再準確。因此，除了光二極體在明亮的光條件下提供較差的效能之外，凸模組透鏡的焦點亦可受到影響，進而導致影像感測器積體晶片結構的 效能進一步劣化。
本揭露是有關於一種影像感測器積體晶片結構，所述影像感測器積體晶片結構具有設置於與畫素支援裝置(例如，重設電晶體、源極隨耦器電晶體、列選擇電晶體等)不同的基底上的影像感測元件(例如，光二極體)。舉例而言，在一些實施例中，所揭露的影像感測器積體晶片可包括多維積體晶片結構，所述多維積體晶片結構包括堆疊至第二基底上的第一基底。第一基底包括佈置於包括二或更多個畫素的畫素區中的多個傳輸閘極及多個影像感測元件。第二基底包括多個畫素支援裝置。第一內連線結構位於第一基底上且第二內連線結構位於第二基底上。所述多個畫素支援裝置借助於第一內連線結構及第二內連線結構電性耦合至所述多個影像感測元件。藉由將影像感測元件設置於與所述多個畫素支援裝置分開的基底上，畫素區能夠保持相對大的尺寸(例如，由於第一基底上的空間未用於畫素支援裝置)，藉此提高影像感測器積體晶片結構的效能(例如，FWC)。此外，利用第一內連線結構及第二內連線結構將影像感測元件耦合至畫素支援裝置會達成可容許不同畫素配置的設計自由度，藉此進一步提高影像感測器積體晶片結構的效能。
圖1示出所揭露的影像感測器積體晶片結構100的一些實施例的剖視圖，所揭露的影像感測器積體晶片結構100包括單獨的多個積體晶片層級(tier)，單獨的多個積體晶片層級包括影像感測元件及畫素支援裝置。
影像感測器積體晶片結構100包括在多維積體晶片結構(例如，三維(three-dimensional，3D)積體晶片結構)中彼此堆疊的多個積體晶片層級102a至102c。在一些實施例中，所述多個積體晶片層級(integrated chip tier)102a至102c包括第一積體晶片層級102a、第二積體晶片層級102b及第三積體晶片層級102c。
第一積體晶片層級102a包括設置於第一基底104a的前側上及/或第一基底104a內的多個邏輯裝置(logic device)106。在各種實施例中，所述多個邏輯裝置106可包括平面場效電晶體(field-effect transistor，FET)、鰭場效電晶體(fin field-effect transistor，FinFET)、全環繞閘極(gate all around，GAA)FET(例如奈米片材)及/或類似裝置。在第一基底104a的前側上設置有第一內連線結構108a。第一內連線結構108a包括設置於第一層間介電(inter-level dielectric，ILD)結構109a內的第一多個內連線110a。第一多個內連線110a電性耦合至所述多個邏輯裝置106。
第二積體晶片層級102b包括設置於第二基底104b的前側上及/或第二基底104b內的多個畫素支援裝置(pixel support device)112。在一些實施例中，所述多個畫素支援裝置112可包括重設電晶體(reset transistor)、源極隨耦器電晶體(source-follower transistor)及列選擇電晶體(row-select transistor)。在一些附加實施例中，所述多個畫素支援裝置112可更包括一或多個電晶體，所述一或多個電晶體被配置成作為類比至數位轉換器(analog to digital converter)、放大器(amplifier)、多工器 (multiplexor)及/或類似裝置進行操作。在各種實施例中，所述多個畫素支援裝置112可包括平面FET、FinFET、全環繞閘極(GAA)電晶體、奈米片材電晶體或類似裝置。在第二基底104b的前側上設置有第二內連線結構108b。第二內連線結構108b包括設置於第二ILD結構109b內的第二多個內連線110b。在一些實施例中，第二多個內連線110b的尺寸(例如，寬度及/或高度)可隨著距第二基底104b的距離增大而單調地(monotonically)增大。第二多個內連線110b電性耦合至所述多個畫素支援裝置112。第二多個內連線110b借助於基底穿孔(through-substrate-via，TSV)113進一步電性耦合至第一多個內連線110a。
第三積體晶片層級102c包括設置於第三基底104c內的多個影像感測元件116。所述多個影像感測元件116設置於多個畫素區118a至118b內。在一些實施例中，所述多個畫素區118a至118b分別包括被配置成將電磁輻射轉換成電性訊號的二或更多個影像感測元件116。舉例而言，在一些實施例中，所述多個畫素區118a至118b可分別包括以雙影像感測元件配置進行佈置的兩個影像感測元件(例如，兩個光二極體)。在所述多個畫素區118a至118b中的每一者內具有兩個影像感測元件使得影像感測器積體晶片結構100能夠具有自動對焦功能。在各種實施例中，所述多個影像感測元件116可包括光二極體、光電晶體或類似裝置。
在第三基底104c的前側上設置有多個傳輸閘極114。在第三基底104c的前側上亦設置有第三內連線結構108c。第三內連 線結構108c包括設置於第三ILD結構109c內的第三多個內連線110c。第三內連線結構108c沿著包括一或多個導電介面及一或多個介電介面的接合介面而接合至第二內連線結構108b。第三多個內連線110c電性耦合至所述多個傳輸閘極114及所述多個畫素支援裝置112。第三多個內連線110c包括多個導電接觸件(conductive contact)115a、多個內連線配線(interconnect wire)115b及/或多個內連線通孔(interconnect via)115c。內連線配線115b被配置成提供水平路由，而導電接觸件115a及內連線通孔115c被配置成提供內連線配線115b中在垂直方向上相鄰的內連線配線之間的電性連接。在一些實施例中，第三多個內連線110c的尺寸(例如，寬度及/或高度)可隨著距第三基底104c的距離增大而單調地增大(使得具有最大尺寸的內連線藉由附加的內連線層而與第二基底104b及第三基底104c二者分隔開)。
在第三基底104c的背側上設置有多個彩色濾光片(color filter)120，且在彩色濾光片120上佈置有多個微透鏡(micro lens)122。所述多個微透鏡122分別直接在所述多個畫素區118a至118b中的一者內上覆於影像感測元件上。舉例而言，在一些實施例中，所述多個微透鏡122分別直接上覆於所述多個影像感測元件116中的兩者上。
藉由將所述多個畫素支援裝置112(例如，重設電晶體、源極隨耦器電晶體、列選擇電晶體等)設置於與多個影像感測元件116分開的基底上，所述多個影像感測元件116可具有相對大的尺 寸。所述多個影像感測元件116的相對大的尺寸藉由增大所述多個畫素區118a至118b的全阱容量(FWC)(例如，在畫素未飽和或畫素能夠儲存更多電荷的條件下可儲存於各別畫素內的電荷量)來提高影像感測器積體晶片結構100的效能。此外，利用第二內連線結構108b及第三內連線結構108c將影像感測元件116耦合至畫素支援裝置112會達成可容許不同畫素配置的設計自由度，藉此進一步提高影像感測器積體晶片結構100的效能。
圖2示出所揭露的影像感測器積體晶片結構的一些實施例的方塊圖200，所揭露的影像感測器積體晶片結構包括單獨的多個積體晶片層級，單獨的多個積體晶片層級包括影像感測元件及畫素支援裝置。
如方塊圖200中所示，第一積體晶片層級102a包括一或多個邏輯裝置106(例如，電晶體裝置)。所述一或多個邏輯裝置106可被配置成實行例如影像處理、類比資料處理(例如，雜訊降低、資料取樣等)或類似操作等操作。
第二積體晶片層級102b包括多個畫素支援裝置112。在一些實施例中，所述多個畫素支援裝置112包括重設電晶體204、源極隨耦器電晶體206及列選擇電晶體208。重設電晶體204包括耦合至浮置擴散區202的源極。源極隨耦器電晶體206包括耦合至浮置擴散區202的閘極。列選擇電晶體208耦合至源極隨耦器電晶體206的汲極。在一些實施例中，第二積體晶片層級102b可更包括耦合至所述多個畫素支援裝置112的一或多個畫素內裝置 (in-pixel device)210(例如，包括多個行放大器(column amplifier)及/或多個電容器508、多個行解碼器(column decoder)510、多個類比至數位轉換器512及/或多個類似裝置)。所述一或多個畫素內裝置210進一步耦合至設置於第三積體晶片層級102c內的所述一或多個邏輯裝置106。
第三積體晶片層級102c包括多個影像感測元件116(例如，光偵測器)及多個傳輸閘極114。所述多個傳輸閘極114被配置成選擇性地自所述多個影像感測元件116向設置於第三積體晶片層級102c內的浮置擴散區202提供電荷。浮置擴散區202進一步耦合至位於第二積體晶片層級102b中的所述多個畫素支援裝置112。
在操作期間，撞擊所述多個影像感測元件116的電磁輻射212(例如，光子)產生電荷載子，電荷載子被收集於所述多個影像感測元件116中。當所述多個傳輸閘極114被接通時，由於所述多個影像感測元件116與浮置擴散區202之間存在電位差，因此所述多個影像感測元件116中的電荷載子被轉移至浮置擴散區202。電荷被源極隨耦器電晶體206轉換成電壓訊號且列選擇電晶體208被用於進行定址。在電荷轉移之前，藉由將重設電晶體204接通而將浮置擴散區202設定為預定低電荷狀態，此使得浮置擴散區202中的電子流入至電壓源(VDD)中。
圖3A至圖3D示出包括水平雙光二極體結構的所揭露的影像感測器積體晶片結構的一些實施例。
圖3A示出包括水平雙影像感測元件配置的影像感測器積體晶片結構的一些實施例的剖視圖300。
如剖視圖300中所示，影像感測器積體晶片結構包括第一積體晶片層級102a、堆疊至第一積體晶片層級102a上的第二積體晶片層級102b、以及堆疊至第二積體晶片層級102b上的第三積體晶片層級102c。在一些實施例中，第一積體晶片層級102a借助於包括介電介面及金屬介面(例如，相鄰介電質之間的介面及相鄰金屬之間的介面)二者的第一接合介面而接合至第二積體晶片層級102b。在一些實施例中，第二積體晶片層級102b借助於包括介電介面及金屬介面二者的第二接合介面而接合至第三積體晶片層級102c。
第一積體晶片層級102a包括設置於第一基底104a上及/或第一基底104a內的多個邏輯裝置106。在第一基底104a上可設置有第一內連線結構108a。
第二積體晶片層級102b包括設置於第二基底104b上及/或第二基底104b內的多個畫素支援裝置。所述多個畫素支援裝置包括重設電晶體204、源極隨耦器電晶體206及列選擇電晶體208。在第二基底104b的前側上設置有第二內連線結構108b。在一些實施例中，在第二基底104b的背側上設置有附加內連線結構(additional interconnect structure)306。附加內連線結構306環繞多個附加內連線310。在此種實施例中，第一內連線結構108a沿著第一接合介面耦合至附加內連線結構306。
第三積體晶片層級102c包括設置於第三基底104c內的多個影像感測元件116及沿著第三基底104c的前側佈置的多個傳輸閘極114。所述多個傳輸閘極114被配置成將電荷自所述多個影像感測元件116選擇性地轉移至佈置於第三基底104c內的浮置擴散區(floating diffusion)202。
所述多個影像感測元件116佈置於多個畫素區118a至118b內。沿著所述多個畫素區118a至118b的相對的側佈置有隔離結構(isolation structure)302。隔離結構302可包括設置於由第三基底104c的側壁形成的一或多個溝渠內的一或多種介電材料。在一些實施例中，隔離結構302可包括背側深溝渠隔離(back-side deep trench isolation，BS-DTI)結構，背側深溝渠隔離結構包括設置於延伸至第三基底104c的背側中的一或多個溝渠內的一或多種介電材料。在一些實施例中，隔離結構302可完全延伸穿過第三基底104c。藉由利用包括一或多種介電材料的隔離結構302而非利用植入隔離區，可進一步提高所揭露的影像感測器積體晶片結構的全阱容量(FWC)，此乃因隔離結構302可在較植入隔離區小的尺寸之上提供高度的電性隔離。
在一些實施例中，在第三基底104c內在浮置擴散區202之上可設置有一或多個附加隔離區303。在一些此種實施例中，所述多個畫素區118a至118b可分別包括藉由所述一或多個附加隔離區303彼此分隔開的多個影像感測器區304a至304b。所述多個影像感測器區304a至304b分別包括所述多個傳輸閘極114中的 一者及所述多個影像感測元件116中的一者。所述一或多個附加隔離區303局部地延伸穿過第三基底104c，以在所述多個影像感測器區304a至304b中的相鄰影像感測器區之間提供電性隔離，同時仍容許在所述多個影像感測器區304a至304b中的相鄰影像感測器區之間共享浮置擴散區202。
在第三基底104c上設置有第三內連線結構108c。所述多個傳輸閘極114借助於第二內連線結構108b及第三內連線結構108c耦合至重設電晶體204及源極隨耦器電晶體206。第三內連線結構108c包括多個導電接觸件115a、多個內連線配線115b及多個內連線通孔115c。導電接觸件115a被配置成將內連線配線115b耦合至所述多個傳輸閘極114及浮置擴散區202。內連線配線115b可在側向上延伸超過導電接觸件115a及/或內連線通孔115c的一或多個最外部側壁。
在所述多個畫素區118a至118b之上設置有多個微透鏡122。在一些實施例中，所述多個微透鏡122可分別設置於所述多個影像感測器區304a至304b中的兩個之上。
圖3B示出圖3A所示所揭露的影像感測器積體晶片結構的俯視圖312的一些實施例。
如俯視圖312中所示，所述多個畫素區118a至118d以列及行的形式佈置於第三基底104c中。列在第一方向314上延伸且行在與第一方向314垂直的第二方向316上延伸。隔離結構302沿著所述多個畫素區118a至118d的相對的側佈置。在一些實施 例中，隔離結構302沿著第一方向314及第二方向316環繞所述多個畫素區118a至118d。在一些實施例中，當在俯視圖觀察時，隔離結構302連續地包繞於所述多個畫素區118a至118d中的相應畫素區的多個側周圍。在一些實施例中，隔離結構302可在閉合且完整的迴路中包繞於所述多個畫素區118a至118d中的二或更多者周圍。
在一些實施例中，隔離結構302包括彼此面對的側壁，以形成在所述多個影像感測器區304a至304d中的相鄰影像感測器區之間延伸的第一開口318。在此種實施例中，第三基底104c的前側自第一影像感測元件116a的正上方連續地延伸至第二影像感測元件116b的正上方。在一些實施例中，第一開口318的寬度319可介於近似1微米(μm)與近似10微米之間(介於近似2微米與近似7微米之間、或者其他類似的值)的範圍內。
在一些實施例中，在隔離結構302中在第一開口318內設置有經摻雜阱區(doped well region)320。在一些實施例中，經摻雜阱區320可包括拾取區(pick up region)(例如，被配置成提供通往第三基底104c的接地連接的p+拾取區)，所述拾取區在畫素區內提供電荷且提供漫出(overflow)路徑，漫出路徑被配置成減輕畫素區的高光溢出(blooming)。藉由將經摻雜阱區320設置於隔離結構302中的第一開口318內，影像感測元件116a至116b的尺寸可更大，藉此進一步增加影像感測器積體晶片結構的FWC。
在一些實施例中，隔離結構302可更包括在所述多個影 像感測器區304a至304d中的相鄰影像感測器區之間延伸的第二開口322。在一些實施例中，第二開口322位於四個鄰近影像感測器區304a至304d的隅角處。在一些實施例中，在第二開口322內佈置有浮置擴散區202。在此種實施例中，鄰近影像感測器區304a至304d可共享浮置擴散區202(例如，使得多個影像感測器區共享單個浮置擴散區)。藉由使浮置擴散區202設置於隔離結構302中的第二開口322內，影像感測元件116a至116b的尺寸可更大，藉此進一步增加影像感測器積體晶片結構的FWC。此外，藉由在鄰近影像感測器區304a至304d之間共享浮置擴散區202，浮置擴散區202的電容可減小(例如，由於在浮置擴散區202與環繞的基底之間僅存在一個接面而非多個接面對浮置擴散區電容有貢獻)，藉此降低雜訊並增大影像感測器積體晶片結構的增益。
圖3C示出圖3A(示出內連線)所示所揭露的影像感測器積體晶片結構的附加俯視圖324的一些實施例。在一些實施例中，圖3A是沿著圖3C所示橫截面線A-A'截取的。
如附加俯視圖324中所示，第三內連線結構包括導電接觸件115a、內連線配線115b及內連線通孔115c。導電接觸件115a被配置成將內連線配線115b耦合至所述多個傳輸閘極114及浮置擴散區202。內連線配線115b可在側向上延伸超過導電接觸件115a及/或內連線通孔115c的一或多個最外部側壁。所述多個微透鏡122設置於所述多個畫素區118a至118d之上。
圖3D示出圖3A至圖3C中所示的影像感測器積體晶片 結構的一些實施例的方塊圖326。
圖4A示出包括水平雙影像感測元件配置的所揭露的影像感測器積體晶片結構的一些附加實施例的俯視圖400。
如俯視圖400中所示，在第三基底104c中以多個列及多個行的形式佈置有多個畫素區118a至118d。所述多個畫素區118a至118d分別包括多個傳輸閘極114及多個影像感測元件116。在第三基底104c內佈置有隔離結構302且隔離結構302可在閉合且完整的迴路中包繞於所述多個畫素區118a至118d中的二或更多者周圍。隔離結構302包括在相鄰影像感測器區304a與304b之間延伸的第一開口318。在隔離結構302中的第一開口318內設置有經摻雜阱區320。在一些實施例中，隔離結構302可作為另外一種選擇及/或附加地包括在所述多個影像感測器區304a至304d中的相鄰影像感測器區之間延伸的第二開口322。在隔離結構302中的第二開口322內設置有浮置擴散區202。
圖4B示出沿著圖4A所示線A-A'截取的影像感測器積體晶片結構的一些實施例的剖視圖402。
如剖視圖402中所示，隔離結構302包括設置於連續地延伸穿過第三基底104c的一或多個溝渠內的一或多種介電材料。隔離結構302包括沿著浮置擴散區202的相對的側以及在經摻雜阱區320的相對的側上佈置的側壁。在一些實施例中，隔離結構302的側壁藉由第三基底104c的具有較小摻雜濃度的區(例如，固有地摻雜或未經摻雜)而與浮置擴散區202及經摻雜阱區320 分隔開。
在浮置擴散區202及經摻雜阱區320之上佈置有一或多個附加隔離區303a。所述一或多個附加隔離區303a包括設置於連續地延伸穿過第三基底104c的一部分而非全部的一或多個附加溝渠內的一或多種介電材料。換言之，所述一或多個附加隔離區303a具有較第三基底104c的厚度小的高度。
圖4C示出沿著圖4A所示線A-A'截取的影像感測器積體晶片結構的一些替代實施例的剖視圖404。
如剖視圖404中所示，在浮置擴散區202及經摻雜阱區320之上佈置有一或多個附加隔離區303b。所述一或多個附加隔離區303b包括在隔離結構302的側壁之間佈置於第三基底104c中的植入隔離區。所述一或多個附加隔離區303b延伸穿過第三基底104c的一部分而非全部。
應瞭解，使用第三內連線結構來將位於第三基底上的傳輸閘極及/或浮置擴散區連接至位於第二基底上的畫素支援裝置使得在所揭露的影像感測器積體晶片結構的佈局中具有廣泛的設計自由度。設計自由度可容許在不同時間及/或以不同次序讀取畫素區內的影像感測器(例如，當使用滾動式快門方案時)。在不同時間及/或以不同次序讀取畫素區內的影像感測器可修改影像感測器的效能。圖5A至圖7D示出具有不同實例性佈局的所揭露的影像感測器積體晶片結構的一些實施例。
圖5A示出所揭露的影像感測器積體晶片結構的一些實 施例的俯視圖500，所揭露的影像感測器積體晶片結構包括以水平雙影像感測元件配置進行設置的影像感測元件陣列。
如俯視圖500中所示，所揭露的影像感測器積體晶片結構包括多個畫素區118，所述多個畫素區118包括多個傳輸閘極114及多個影像感測元件116。所述多個畫素區118分別包括一對影像感測元件116a至116b(例如，光二極體)及一對傳輸閘極114a至114b。所述多個畫素區118內的所述多個影像感測元件116被佈置成沿著第一方向314延伸的列501a至501b及沿著第二方向316延伸的行。在所述多個畫素區118中的相應畫素區內，所述一對影像感測元件116a至116b沿著第一方向314(例如「水平」方向)彼此靠近地佈置，第一方向314沿著在相鄰列之前被讀出的列的方向伸展。在一些實施例中，彩色濾光片及/或微透鏡122可覆蓋所述多個畫素區118中的相應畫素區。
所述多個畫素區118中的相應畫素區內的所述一對影像感測元件116a至116b耦合至設置於多維積體晶片裝置的第二積體晶片層級102b內的畫素支援電路系統。畫素支援電路系統可包括列解碼器(row decoder)502、畫素支援裝置112a至112b、重設驅動器(reset driver)504、選擇驅動器(select driver)506、行放大器及/或電容器508、行解碼器510(例如，多工器)、類比至數位轉換器512及/或類似裝置。
使用多個內連線(此使得能夠逐列讀取所述多個影像感測元件116)將列解碼器502耦合至所述多個傳輸閘極114。舉例 而言，第一列501a內的所述多個影像感測元件116是在第二列501b中的所述多個影像感測元件116之前被讀取。使用多個內連線來使得能夠逐列讀取所述多個影像感測元件116容許在讀取同一列期間讀取畫素區內的所述一對影像感測元件中的兩者。在一些實施例中，使得能夠逐列讀取所述多個影像感測元件116的多個內連線容許被經摻雜阱區320分隔開的所述一對傳輸閘極一個接一個地被立即啟用。
圖5B示出圖5A所示所揭露的影像感測器積體晶片結構的讀取序列的一些實施例的俯視圖514。如俯視圖514中所示，逐列讀取所述多個影像感測元件116的陣列，在此期間，在第一時間週期T=t 1 (此先於在第二時間週期T=t 2 期間啟用第二列501b內的所述多個傳輸閘極114)期間啟用第一列501a內的所述多個傳輸閘極114。藉由逐列讀取所述多個影像感測元件116，在第一時間週期T=t 1 (此先於在第二時間週期T=t 2 期間啟用不同的第二畫素區內的一對傳輸閘極的兩者)期間(例如，在讀取列期間)啟用第一畫素區內的一對傳輸閘極中的兩者。容許第一畫素區內的一對傳輸閘極中的兩者在對列進行讀取期間被啟用讀取使得第一畫素區內的影像感測元件的讀出時間實質上相同。
圖6A示出所揭露的影像感測器積體晶片結構的一些實施例的俯視圖600，所揭露的影像感測器積體晶片結構包括以垂直雙影像感測元件配置進行設置的影像感測元件陣列。
如俯視圖600中所示，所揭露的影像感測器積體晶片結 構包括多個畫素區118，所述多個畫素區118包括多個傳輸閘極114及多個影像感測元件116。所述多個畫素區118分別包括沿著第二方向316(例如，「垂直」方向)彼此靠近地佈置的一對傳輸閘極114a至114b及一對影像感測元件116a至116b，第二方向316與在相鄰列之前被讀出的列的方向垂直地伸展。所述多個畫素區118內的所述多個影像感測元件116被佈置成沿著第一方向314延伸的列501a至501d及沿著第二方向316延伸的行。
所述多個畫素區118中的相應畫素區內的所述一對影像感測元件116耦合至設置於多維積體晶片裝置的第二積體晶片層級102b內的畫素支援電路系統。畫素支援電路系統包括使用多個內連線(使得能夠逐列讀取影像感測元件116)耦合至所述多個傳輸閘極114的列解碼器502。使用多個內連線來使得能夠逐列讀取影像感測元件116容許在讀取第一列501a期間讀取畫素區內的所述一對影像感測元件中的第一個影像感測元件，而在讀取第二列501b期間讀取畫素區內的所述一對影像感測元件中的第二個影像感測元件。
圖6B示出所揭露的影像感測器積體晶片結構的一些實施例的俯視圖602，所揭露的影像感測器積體晶片結構包括以垂直雙影像感測元件配置進行設置的影像感測元件陣列。
圖6B示出圖6A所示所揭露的影像感測器積體晶片結構的讀取序列的一些實施例的俯視圖602。如俯視圖602中所示，逐列讀取影像感測元件陣列，在此期間，在第一時間週期T=t 1 期 間啟用第一列501a內的所述多個傳輸閘極114，在第一時間週期T=t 1 之後的第二時間週期T=t 2 期間啟用第二列501b內的所述多個傳輸閘極114，在第二時間週期T=t 2 之後的第三時間週期T=t 3 期間啟用第三列501c內的所述多個傳輸閘極114，且在第三時間週期T=t 3 之後的第四時間週期T=t 4 期間啟用第四列501d內的所述多個傳輸閘極114。藉由逐列讀取所述多個影像感測元件116，在第一時間週期T=t 1 期間(例如，在讀取第一列期間)啟用畫素區內的一對傳輸閘極中的第一個傳輸閘極，且此先於第二時間週期T=t 2 期間(例如，在讀取第二列期間)啟用畫素區內的所述一對傳輸閘極中的第二個傳輸閘極。
圖7A至圖7D示出所揭露的影像感測器積體晶片結構的一些實施例的俯視圖的各種實施例，所揭露的影像感測器積體晶片結構包括以不對稱雙影像感測元件配置進行設置的影像感測元件陣列。
圖7A示出所揭露的影像感測器積體晶片結構的一些實施例的俯視圖700，所揭露的影像感測器積體晶片結構包括以不對稱垂直雙影像感測元件配置進行設置的影像感測元件陣列。
如俯視圖700中所示，影像感測器積體晶片結構包括多個畫素區118，所述多個畫素區118包括多個傳輸閘極114及多個影像感測元件116。在一些實施例中，所述多個傳輸閘極114中的一或多者可包括垂直傳輸閘極。在所述多個畫素區118中的相應畫素區內，一對影像感測元件116a至116b沿著第一方向314(例 如「水平」方向)彼此靠近地佈置，第一方向314與在相鄰列之前被讀出的列的方向平行。所述一對影像感測元件116a至116b沿著平行於第一方向314的第二方向316彼此在側向上偏置開，使得所述一對影像感測元件116a至116b以大約平分經摻雜阱區320的垂直線及水平線呈不對稱。
使所述一對影像感測元件116a至116b以大約平分經摻雜阱區320的垂直線及水平線呈不對稱容許所述多個傳輸閘極114及/或耦合至所述多個傳輸閘極114的內連線配線之間存在更大空間。在傳輸閘極114及/或耦合至所述多個傳輸閘極114的內連線配線之間具有更大的空間會減小所述多個傳輸閘極114及/或內連線配線之間的寄生電容。此亦為路由提供更多的空間，藉此提供更大的設計自由度。
圖7B示出所揭露的影像感測器積體晶片結構的一些附加實施例的俯視圖702，所揭露的影像感測器積體晶片結構包括以垂直雙影像感測元件配置進行設置的影像感測元件陣列。
如俯視圖702中所示，在所述多個畫素區118中的相應畫素區內，一對影像感測元件116a至116b沿著第一方向314(例如，「水平」方向)彼此靠近地佈置，所述第一方向314與在相鄰列之前被讀出的列的方向平行。所述一對影像感測元件116a至116b沿著平行於第一方向314的第二方向316彼此在側向上偏置開，使得所述一對影像感測元件116a至116b以大約平分經摻雜阱區320的垂直線及水平線呈不對稱。
圖7C示出所揭露的影像感測器積體晶片結構的一些實施例的俯視圖704，所揭露的影像感測器積體晶片結構包括以水平雙影像感測元件配置進行設置的影像感測元件陣列。
如俯視圖704中所示，在所述多個畫素區118中的相應畫素區內，一對影像感測元件116a至116b沿著第二方向316(例如「垂直」方向)彼此靠近地佈置，第二方向316與在相鄰列之前被讀出的列的方向垂直地伸展。所述一對影像感測元件116a至116b沿著與被讀出的列的方向平行的第一方向314彼此在側向上偏置開。
圖7D示出所揭露的影像感測器積體晶片結構的一些附加實施例的俯視圖706，所揭露的影像感測器積體晶片結構包括以垂直雙影像感測元件配置進行設置的影像感測元件陣列。
如俯視圖706中所示，在所述多個畫素區118中的相應畫素區內，所述一對影像感測元件116a至116b沿著第二方向316(例如「垂直」方向)彼此靠近地佈置，第二方向316與在相鄰列之前被讀出的列的方向垂直地伸展。所述一對影像感測元件116a至116b沿著與被讀出的列的方向平行的第一方向314彼此在側向上偏置開。
圖8A示出所揭露的影像感測器積體晶片結構的一些附加實施例的剖視圖800，所揭露的影像感測器積體晶片結構包括以垂直雙影像感測元件配置進行設置的影像感測元件陣列。
如剖視圖800中所示，陣列包括設置於多個畫素區118 的多個影像感測器區304a至304b內的多個影像感測元件116。隔離結構302以閉合路徑包繞於所述多個畫素區118中的相應畫素區周圍。在所述多個畫素區118中的相應畫素區內，所述多個影像感測元件116沿著第二方向316(例如，「垂直」方向)彼此靠近地佈置，第二方向316與在相鄰列之前被讀出的列的方向垂直地伸展。在所述多個影像感測器區304a至304b中的相應區內，傳輸閘極114被配置成選擇性地控制電荷載子自影像感測元件116至浮置擴散區202的流動。隔離結構302在所述多個畫素區118中的相鄰畫素區內直接位於浮置擴散區202之間。
在第三基底104c上設置有第三內連線結構108c。第三內連線結構108c被配置成借助於第三內連線結構108c將所述多個畫素區118中的相鄰畫素區內的浮置擴散區202耦合於一起且耦合至位於單獨基底上的重設電晶體及源極隨耦器電晶體。
圖8B示出所揭露的影像感測器積體晶片結構的一些附加實施例的剖視圖802，所揭露的影像感測器積體晶片結構包括以垂直雙影像感測元件配置進行設置的影像感測元件陣列。
如剖視圖802中所示，在所述多個畫素區118中的相應畫素區內，所述多個影像感測元件116沿著第一方向314(例如，「水平」方向)彼此靠近地佈置，第一方向314與在相鄰列之前被讀出的列的方向平行。
圖8C示出圖8A或圖8B中所示的影像感測器積體晶片結構的一些實施例的方塊圖804。
圖9示出包括所揭露的影像感測器積體晶片結構的相機系統900的一些附加實施例。
相機系統900包括設置於相機殼體904內的影像感測器積體晶片結構902。影像感測器積體晶片結構902包括多維積體晶片結構(例如，如圖1至圖8B中所示)。多維積體晶片結構包括以下基底：具有佈置於包括二或更多個畫素的畫素區中的多個傳輸閘極及多個影像感測元件的基底；以及具有多個畫素支援電晶體的基底。所述多個畫素支援電晶體借助於內連線結構而電性耦合至所述多個影像感測元件。
沿著相機殼體904的頂部佈置有模組透鏡906。模組透鏡906被配置成接收來自物體910的入射輻射908(例如，可見光、紅外輻射、近紅外輻射(near infrared-radiation，NIR)或類似輻射)且將入射輻射908對焦至影像感測器積體晶片結構902上。
在一些實施例中，在相機殼體904內可設置有對焦元件912。對焦元件912可被配置成基於自影像感測器積體晶片結構902接收的訊號S F 來對模組透鏡906的焦點進行調整。在一些實施例中，對焦元件912可包括致動器，致動器被配置成因應於自影像感測器積體晶片結構902接收的訊號S F 而改變模組透鏡906的位置及/或影像感測器積體晶片結構902的位置。
應瞭解，將所揭露的影像感測器積體晶片結構整合於相機系統900內並非意在進行限制，而是所揭露的影像感測器積體可在廣泛的不同裝置及/或應用中實施。舉例而言，在各種實施例 中，所揭露的影像感測器積體晶片結構可整合於智慧型電話應用、汽車應用、NIR應用、具有全域快門方案的應用及/或類似應用中。
圖10至圖32示出與形成積體晶片結構的方法的一些實施例對應的剖視圖1000至3200，積體晶片結構包括單獨的多個積體晶片層級，所述單獨的多個積體晶片層級包括多個影像感測元件及多個畫素支援裝置。儘管針對一種方法闡述了圖10至圖32，但應瞭解，方法中揭露的結構並不限於所述方法，而是可作為獨立於所述方法的結構而單獨存在。
如圖10的剖視圖1000中所示，提供第一基底104a。在各種實施例中，第一基底104a可為任何類型的半導體本體(例如，矽、SiGe等)(例如半導體晶圓及/或位於晶圓上的一或多個晶粒)、以及與其相關聯的任何其他類型的半導體層及/或磊晶層。
如圖11的剖視圖1100中所示，在第一基底104a上及/或第一基底104a內形成多個邏輯裝置106。在一些實施例中，所述多個邏輯裝置106可包括藉由在第一基底104a之上沉積閘極介電膜及閘極電極膜而形成的電晶體。隨後對閘極介電膜及閘極電極膜進行圖案化以形成閘極介電質及閘極電極。隨後可對第一基底104a進行植入以在第一基底104a內且在閘極電極的相對的側上形成多個源極/汲極區。
如剖視圖1200中所示，在第一基底104a的第一側(例如，前側)上形成第一內連線結構108a。第一內連線結構108a包括形成於包括一或多個ILD層在內的第一ILD結構109a內的第 一多個內連線110a。在一些實施例中，可使用鑲嵌製程(例如，單鑲嵌製程及/或雙鑲嵌製程)來形成第一內連線結構108a。舉例而言，藉由以下方法來實行鑲嵌製程：在第一基底104a的第一側之上形成ILD層；對ILD層進行蝕刻以形成介層窗孔及/或溝渠；以及使用導電材料對介層窗孔及/或溝渠進行填充；以及實行平坦化製程(例如，化學機械平坦化製程)以自ILD層之上移除多餘的導電材料。在一些實施例中，可藉由沉積技術(例如，物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強型CVD(plasma-enhanced CVD，PECVD)、原子層沉積(atomic layer deposition，ALD)等)來沉積ILD層且可使用沉積製程及/或鍍覆製程(例如電鍍、無電鍍覆等)來形成導電材料。在各種實施例中，導電材料可包括鎢、銅、鋁或類似材料。
如圖13的剖視圖1300中所示，提供第二基底104b。在各種實施例中，第二基底104b可為任何類型的半導體本體(例如，矽、SiGe等)(例如半導體晶圓及/或位於晶圓上的一或多個晶粒)、以及與其相關聯的任何其他類型的半導體層及/或磊晶層。
如圖14的剖視圖1400中所示，在第二基底104b的第二側(例如，背側)上形成附加內連線結構306。附加內連線結構306包括形成於附加ILD結構308內的多個附加內連線310。在一些實施例中，可使用鑲嵌製程(例如，單鑲嵌製程及/或雙鑲嵌製程)來形成附加內連線結構306。
如圖15的剖視圖1500中所示，將第二基底104b接合至第一基底104a。在一些實施例中，可將第二基底104b接合至第一基底104a，使得在第一基底104a與第二基底104b之間存在第一內連線結構108a及附加內連線結構306。在各種實施例中，可借助於形成接合介面(包括介電介面及金屬介面)的接合製程而將第二基底104b接合至第一基底104a。
如圖16的剖視圖1600中所示，減小第二基底104b的厚度。在一些實施例中，可藉由以下方法來減小第二基底104b的厚度：對第二基底104b實行第一磨製製程，以將第二基底104b的厚度自第一厚度1602減小至較第一厚度1602小的第二厚度1604。在一些實施例中，第一厚度1602可介於近似595微米與近似950微米之間、介於約700微米與800微米之間、或者其他合適的值的第一範圍內。在一些實施例中，第二厚度1604可介於近似50微米與近似250微米之間、介於近似100微米與近似200微米之間、或者其他合適的值的第二範圍內。
如圖17的剖視圖1700中所示，形成延伸穿過第二基底104b的多個基底穿孔(TSV)113。藉由以下方法來形成所述多個TSV 113：實行第一蝕刻製程，以選擇性地蝕刻穿過第二基底104b及/或附加內連線結構306以形成一或多個TSV開口。在第二基底104b的側壁上以及所述一或多個TSV開口內形成介電質。可實行第二蝕刻製程以暴露出附加內連線310中的一或多者。隨後在TSV開口內形成導電材料，接著進行平坦化製程(例如，化學機械平坦 化(chemical mechanical planarization，CMP)製程)。
如圖18的剖視圖1800中所示，在第二基底104b上及/或第二基底104b內形成多個畫素支援裝置112。在一些實施例中，所述多個畫素支援裝置112可包括重設電晶體204、源極隨耦器電晶體206及/或列選擇電晶體208。在一些實施例中，可藉由在第二基底104b之上沉積閘極介電膜及閘極電極膜來形成所述多個畫素支援裝置112。隨後對閘極介電膜及閘極電極膜進行圖案化以形成閘極介電質及閘極電極。隨後可對第二基底104b進行植入以在第二基底104b內且在閘極電極的相對的側上形成多個源極/汲極區。
如圖19的剖視圖1900中所示，在第二基底104b的第一側(例如，前側)上形成第二內連線結構108b。第二內連線結構108b包括在包括一或多個ILD層在內的第二ILD結構109b內形成的第二多個內連線110b。在一些實施例中，可使用鑲嵌製程(例如，單鑲嵌製程及/或雙鑲嵌製程)來形成第二內連線結構108b。
如圖20的剖視圖2000中所示，對第一基底104a及第二基底104b實行第一邊緣修整剖切。第一邊緣修整剖切移除第一基底104a及第二基底104b的環繞第一基底104a及第二基底104b的中心部分2006的周邊部分2004。在一些實施例中，第一邊緣修整剖切在第一基底104a內形成凹陷上表面2008。在一些實施例中，可藉由使第一刀片2002沿著閉合迴路與第二基底104b接觸 來實行第一邊緣修整剖切。第一刀片2002具有接合至具有圓形橫截面的芯體的研磨元件(例如，金剛石顆粒)。當研磨元件與第二基底104b接觸時，芯體經配置成圍繞第一軸線旋轉。
如圖21的剖視圖2100中所示，在第三基底104c內在所述多個畫素區118a至118d內形成多個影像感測元件116。在一些實施例中，所述多個影像感測元件116可包括藉由將一或多種摻雜劑物質植入至第三基底104c的第一側(例如，前側)上而形成的光二極體。舉例而言，可藉由以下方法來形成所述多個影像感測元件116：選擇性地實行第一植入製程(例如，根據第一罩幕層)以形成具有第一摻雜類型(例如，n型)的第一區；以及隨後實行第二植入製程以形成第二區，第二區鄰接第一區且具有與第一摻雜類型不同的第二摻雜類型(例如，p型)。
在一些實施例中，亦可在第三基底104c內形成浮置擴散區202。可藉由根據第二罩幕層選擇性地將一或多種摻雜劑植入至第三基底104c中來形成浮置擴散區202。在一些實施例中，可使用第一植入製程或第二植入製程中的一者來形成浮置擴散區202。
如圖22的剖視圖2200中所示，沿著第三基底104c的第一側且在所述多個畫素區118a至118d內形成多個傳輸閘極114。在一些實施例中，可藉由在第三基底104c的第一側上沉積閘極介電膜及閘極電極膜來形成所述多個傳輸閘極114。隨後對閘極介電膜及閘極電極膜進行圖案化以形成閘極介電層及閘極電極。可在 閘極電極的外側壁上形成多個側壁間隔件。在一些實施例中，可藉由以下方法來形成側壁間隔件：在第三基底104c的第一側上沉積間隔件層(例如，氮化物、氧化物等)；以及選擇性地對間隔件層進行蝕刻以形成側壁間隔件。
如圖23的剖視圖2300中所示，在第三基底104c的第一側上形成第三內連線結構108c。第三內連線結構108c包括形成於包括一或多個ILD層在內的第三ILD結構109c內的第三多個內連線110c。第三多個內連線110c包括導電接觸件115a、內連線配線115b及/或內連線通孔115c。在一些實施例中，可使用鑲嵌製程(例如，單鑲嵌製程及/或雙鑲嵌製程)來形成第三內連線結構108c。
如圖24的剖視圖2400中所示，減小第三基底104c的厚度。在一些實施例中，可藉由以下方法來減小第三基底104c的厚度：對第三基底104c實行第二磨製製程，以將第三基底104c的厚度自第一厚度2402減小至較第一厚度2402小的第二厚度2404。對第三基底104c進行減薄容許輻射更容易地傳遞至所述多個影像感測元件116。在各種實施例中，可藉由對第三基底104c的第二側進行蝕刻及/或機械磨製來對第三基底104c進行減薄。
如圖25的剖視圖2500中所示，在第三基底104c的第二側(例如，背側)內形成一或多個溝渠2502。所述一或多個溝渠2502沿著所述多個畫素區118a至118d的相對的側自第三基底104c的第二側垂直地延伸至第三基底104c內。在一些實施例中， 可藉由利用第一蝕刻製程選擇性地對第三基底104c的第二側進行蝕刻來形成所述一或多個溝渠2502。在一些實施例中，可藉由根據第三罩幕層將第三基底104c的第二側暴露於一或多種第三蝕刻劑而選擇性地對第三基底104c的第二側進行蝕刻。在一些實施例中，第三罩幕層可包括光阻、硬罩幕或類似裝置。在一些實施例中，所述一或多種第三蝕刻劑可包括乾式蝕刻劑。在一些實施例中，乾式蝕刻劑可具有包含氧(O2)、氮(N2)、氫(H2)、氬(Ar)及/或氟物質(例如，CF4、CHF3、C4F8等)中的一或多者的蝕刻化學物質。
在一些附加實施例中，可藉由使用第二蝕刻製程選擇性地對第三基底104c的第二側進行蝕刻來形成所述一或多個附加溝渠2504。在一些實施例中，可藉由根據第四罩幕層將第三基底104c的第二側暴露於一或多種第四蝕刻劑而選擇性地對第三基底104c的第二側進行蝕刻。所述一或多個附加溝渠2504可延伸至第三基底104c中較所述一或多個溝渠2502淺的深度。在其他附加實施例(未示出)中，可實行隔離植入製程以在第三基底104c內形成隔離植入區。
如圖26的剖視圖2600中所示，在溝渠2502內形成一或多種介電材料，以在所述多個畫素區118a至118d的相對的側上形成隔離結構302。在一些實施例中，所述一或多種介電材料可被形成為對第三基底104c限定的所述一或多個溝渠2502的內表面進行加襯且進一步覆蓋第三基底104c的第二側。在一些此種實 施例中，在形成所述一或多種介電材料之後，可實行平坦化製程(例如，化學機械平坦化(CMP)製程)以自第三基底104c的第二側移除所述一或多種介電材料。在一些實施例中，可藉由氣相沉積製程(例如，化學氣相沉積(CVD)製程、電漿增強型CVD製程或類似製程)來形成所述一或多種介電材料。在其他實施例中，可借助於原子層沉積(ALD)製程來形成所述一或多種介電材料。亦可在所述一或多個附加溝渠2504內形成所述一或多種介電材料，以形成一或多個附加隔離區303。
如圖27的剖視圖2700中所示，將第二基底104b接合至第三基底104c。在各種實施例中，可借助於形成接合介面(包括介電介面及金屬介面)的接合製程而將第二基底104b接合至第三基底104c。
如圖28的剖視圖2800中所示，在第三基底104c的環繞第三基底104c的中心部分2806的周邊部分2804中實行第二邊緣修整剖切。第二邊緣修整剖切移除第三基底104c的周邊部分2804。在一些實施例中，可藉由使第二刀片2802沿著閉合迴路與第三基底104c接觸來實行第二邊緣修整剖切。
如圖29的剖視圖2900中所示，對半導體結構進行單體化以形成多個積體晶片晶粒2902至2904。在一些實施例中，可藉由將半導體結構安裝至一片劃切條帶2906的黏性表面上的劃切製程來對半導體結構進行單體化。接著，晶圓切鋸以沿著切割道2908切穿晶圓，以將晶圓劃分成所述多個積體晶片晶粒2902至2904。
如圖30的剖視圖3000中所示，自所述劃切條帶(圖29所示2906)的片段上移除所述多個積體晶片晶粒(圖29所示2902至2904)中的一個積體晶片晶粒。
如圖31的剖視圖3100中所示，在第三基底104c之上形成多個彩色濾光片120。在一些實施例中，藉由在第三基底104c上沉積(例如，經由CVD、PVD、ALD、濺鍍、旋轉塗佈製程等)濾光材料來形成所述多個彩色濾光片120。濾光材料是一種容許具有特定波長範圍的輻射(例如光)透射同時阻擋特定範圍之外的波長的光的材料。隨後，在一些實施例中，可對所述多個彩色濾光片120實行平坦化製程(例如，CMP)以對所述多個彩色濾光片120的上表面進行平坦化。
如圖32的剖視圖3200中所示，在所述多個彩色濾光片120之上形成多個微透鏡122。在一些實施例中，可藉由在所述多個彩色濾光片120上沉積(例如，經由CVD、PVD、ALD、濺鍍、旋轉塗佈製程等)微透鏡材料來形成所述多個微透鏡122。在微透鏡材料上方對具有彎曲上表面的微透鏡模板(未示出)進行圖案化。在一些實施例中，微透鏡模板可包含光阻材料，所述光阻材料使用分佈式曝光光劑量進行曝光(例如，對於負型光阻，在曲率的底部處曝光較多的光且在曲率的頂部處曝光較少的光)、顯影、以及烘焙以形成圓形形狀。然後，藉由根據微透鏡模板選擇性地對微透鏡材料進行蝕刻來形成所述多個微透鏡122。
圖33示出形成積體晶片結構的方法的一些實施例的流 程圖，積體晶片結構包括單獨的多個積體晶片層級，單獨的多個積體晶片層級包括多個影像感測元件及多個畫素支援裝置。
儘管方法3300在本文中被示出及闡述為一系列動作或事件，但應瞭解，此些動作或事件的示出次序不應被解釋為具有限制性意義。舉例而言，一些動作可能以不同的次序發生及/或與除本文中示出及/或闡述的動作或事件之外的其他動作或事件同時發生。另外，在實施本文說明的一或多個態樣或實施例時可能並不需要所有所示出的動作。此外，本文中所繪示的動作中的一或多個動作可在一或多個單獨的動作及/或階段中施行。
在動作3302處，在第一基底的前側上形成一或多個邏輯裝置。圖11示出與動作3302對應的一些實施例的剖視圖1100。
在動作3304處，在第一基底的前側上形成第一內連線結構。圖12示出與動作3304對應的一些實施例的剖視圖1300。
在動作3306處，在第二基底的背側上形成附加內連線結構。圖14示出與動作3306對應的一些實施例的剖視圖1400。
在動作3308處，將第一基底的前側接合至第二基底的背側。圖15示出與動作3308對應的一些實施例的剖視圖1500。
在動作3310處，形成延伸穿過第二基底的基底穿孔(TSV)。圖17示出與動作3310對應的一些實施例的剖視圖1700。
在動作3312處，在第二基底的前側上形成多個畫素支援裝置。圖18示出與動作3312對應的一些實施例的剖視圖1800。
在動作3314處，在第二基底的前側上形成第二內連線 結構。圖19示出與動作3314對應的一些實施例的剖視圖1900。
在動作3316處，在第三基底內形成多個影像感測元件。圖21示出與動作3316對應的一些實施例的剖視圖2100。
在動作3318處，在第三基底的前側上形成傳輸閘極。圖22示出與動作3318對應的一些實施例的剖視圖2200。
在動作3320處，在第三基底的前側上形成第三內連線結構。第三內連線結構包括多個內連線配線及多個內連線通孔。圖23示出與動作3320對應的一些實施例的剖視圖2300。
在動作3322處，沿著第三基底的背側形成隔離結構。圖25至圖26示出與動作3318對應的一些實施例的剖視圖2500至2600。
在動作3324處，將第三基底的前側接合至第二基底的前側。圖27示出與動作3324對應的一些實施例的剖視圖2700。
在動作3326處，在第三基底的背側上形成多個彩色濾光片。圖31示出與動作3326對應的一些實施例的剖視圖3100。
在動作3328處，在彩色濾光片上形成多個微透鏡。圖32示出與動作3328對應的一些實施例的剖視圖3200。
因此，本揭露是有關於一種影像感測器積體晶片結構，所述影像感測器積體晶片結構具有設置於與畫素支援電晶體(例如，重設電晶體、源極隨耦器電晶體、列選擇電晶體等)不同的基底上的影像感測元件(例如，光二極體)。
在一些實施例中，本揭露是有關於一種影像感測器積體 晶片結構。所述影像感測器積體晶片結構包括：一或多個邏輯裝置，設置於第一基底內且耦合至位於所述第一基底上的第一內連線結構；多個畫素支援裝置，沿著第二基底的第一側設置且耦合至位於所述第二基底上的第二內連線結構，所述第一基底接合至所述第二基底；多個影像感測元件，在第三基底內設置於多個畫素區中，所述多個畫素區分別包括所述多個影像感測元件中的二或更多個影像感測元件；多個傳輸閘極，設置於所述第三基底的第一側上；以及第三內連線結構，設置於所述第三基底的所述第一側上且包括限定於所述第二基底的所述第一側與所述第三基底的所述第一側之間的多個內連線配線及多個內連線通孔。在一些實施例中，所述第二內連線結構沿著包括一或多個金屬介面及一或多個介電介面的介面而接合至所述第三內連線結構。在一些實施例中，所述影像感測器積體晶片結構更包括：隔離結構，包括在所述第三基底中設置於溝渠內的介電材料，所述隔離結構環繞所述多個畫素區且在側向上將相鄰的多個影像感測器區分隔開，所述相鄰的多個影像感測器區分別包括所述多個傳輸閘極中的一個傳輸閘極及所述多個影像感測元件中的一個影像感測元件；以及一或多個浮置擴散區，設置於所述第三基底內且以可操作方式耦合至位於所述相鄰的多個影像感測器區內各別的所述傳輸閘極。在一些實施例中，所述第三內連線結構被配置成透過所述第二內連線結構將所述一或多個浮置擴散區連接至所述多個畫素支援裝置。在一些實施例中，從剖視圖來看，所述隔離結構在垂直方向上延伸穿過所述 第三基底；且從俯視圖來看，所述隔離結構連續地包繞於所述多個影像感測元件中的相應的多個影像感測元件的多個側周圍。在一些實施例中，所述第三基底的所述第一側包括以下表面：所述表面自所述多個影像感測元件中的第一影像感測元件之上穿過所述隔離結構中的開口連續地延伸至所述多個影像感測元件中的第二影像感測元件之上。在一些實施例中，所述影像感測器積體晶片結構更包括佈置於所述開口內的第一經摻雜阱區。在一些實施例中，所述一或多個浮置擴散區是在所述相鄰的多個影像感測器區之間共享的單個浮置擴散區。在一些實施例中，所述影像感測器積體晶片結構更包括：一或多個附加隔離區，在所述一或多個浮置擴散區下方設置於所述第三基底內，所述一或多個附加隔離區具有較所述第三基底的厚度小的高度。在一些實施例中，所述第三內連線結構包括與所述第一內連線通孔接觸的第一內連線配線，第一內連線配線在側向上延伸超過第一內連線通孔的一或多個最外部側壁。
在其他實施例中，本揭露是有關於一種影像感測器積體晶片結構。所述影像感測器積體晶片結構包括：一或多個電晶體裝置，設置於第一基底上且耦合至第一內連線結構，所述第一內連線結構包括位於第一層間介電(ILD)結構內的多個第一內連線；附加電晶體，設置於第二基底上且耦合至第二內連線結構，所述第二內連線結構具有設置於第二ILD結構內的多個第二內連線；隔離結構，設置於第三基底內且包繞於包括多個影像感測器區的畫素區周圍，所述多個影像感測器區分別具有影像感測元件及傳輸閘 極；以及第三內連線結構，設置於所述第三基底上且具有設置於第三ILD結構內的多個第三內連線；且所述第二基底沿著接合介面接合至所述第三基底，接合介面包括所述多個第二內連線與所述多個第三內連線之間的一或多個介面以及所述第二ILD結構與所述第三ILD結構之間的一或多個介面。在一些實施例中，所述影像感測器積體晶片結構更包括：浮置擴散區，電性耦合至所述多個影像感測器區內各自的所述傳輸閘極，所述多個第三內連線電性耦合至所述浮置擴散區；且所述隔離結構在所述多個影像感測器區中的相鄰的多個影像感測器區之間延伸且包括彼此面對的多個側壁，以形成在所述多個影像感測器區中的所述相鄰的多個影像感測器區之間延伸的開口，所述浮置擴散區佈置於形成所述開口的所述多個側壁之間。在一些實施例中，所述多個影像感測器區佈置成陣列，陣列具有在第一方向上延伸的多個列及在與第一方向垂直的第二方向上延伸的多個行，所述隔離結構將所述多個影像感測器區中的鄰近的多個影像感測器區分隔成所述多個列及所述多個行。在一些實施例中，所述影像感測器積體晶片結構更包括：浮置擴散區，電性耦合至所述多個影像感測器區內各自的所述傳輸閘極，所述多個第三內連線電性耦合至所述浮置擴散區；且開口延伸穿過所述隔離結構，所述開口位於所述多個影像感測器區中的四個影像感測器區的隅角處且所述浮置擴散區位於所述開口內。在一些實施例中，所述影像感測器積體晶片結構更包括：列選擇電晶體，設置於所述第二基底上；以及源極隨耦器電晶體，設置於所 述第二基底上，所述第二內連線結構將所述重設電晶體電性耦合至所述列選擇電晶體及所述源極隨耦器電晶體。
在又一些其他實施例中，本揭露是有關於一種形成影像感測器積體晶片結構的方法。所述方法包括：將第一基底的第一側接合至第二基底的第二側，使得在所述第一基底與所述第二基底之間存在第一內連線結構；在所述第二基底的背對所述第一基底的第一側上形成多個畫素支援裝置；在所述第二基底的所述第一側上形成第二內連線結構；在第三基底中形成多個影像感測元件；在所述第三基底的第一側上形成傳輸閘極；在所述第三基底的所述第一側上形成包括多個內連線配線及多個內連線通孔的第三內連線結構；以及將所述第三基底的所述第一側接合至所述第二基底的所述第一側。在一些實施例中，所述方法更包括：形成延伸穿過所述第二基底的基底穿孔(TSV)，TSV被配置成將所述第一內連線結構電性耦合至所述第二內連線結構。在一些實施例中，所述方法更包括：形成在垂直方向上完全延伸穿過所述第三基底的隔離結構，所述隔離結構被配置成在側向上位於所述多個影像感測元件中的相鄰的多個影像感測元件之間。在一些實施例中，所述第三基底的所述第一側包括以下表面：所述表面自所述多個影像感測元件中的第一影像感測元件之上穿過隔離結構中的開口連續地延伸至所述多個影像感測元件中的第二影像感測元件之上。在一些實施例中，所述方法更包括：形成第一經摻雜阱區，所述第一經摻雜阱區沿著所述第三基底的所述第一側佈置於所述開口內。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:影像感測器積體晶片結構
102a:第一積體晶片層級/積體晶片層級
102b:第二積體晶片層級/積體晶片層級
102c:第三積體晶片層級/積體晶片層級
104a:第一基底
104b:第二基底
104c:第三基底
106:邏輯裝置
108a:第一內連線結構
108b:第二內連線結構
108c:第三內連線結構
109a:第一層間介電(ILD)結構
109b:第二ILD結構
109c:第三ILD結構
110a:第一多個內連線
110b:第二多個內連線
110c:第三多個內連線
112:畫素支援裝置
113:基底穿孔(TSV)
114:傳輸閘極
115a:導電接觸件
115b:內連線配線
115c:內連線通孔
116:影像感測元件
118a、118b:畫素區
120:彩色濾光片
122:微透鏡

Claims (10)

  1. 一種影像感測器積體晶片結構，包括：一或多個邏輯裝置，設置於第一基底內且耦合至位於所述第一基底上的第一內連線結構；多個畫素支援裝置，沿著第二基底的第一側設置且耦合至位於所述第二基底上的第二內連線結構，所述第一基底接合至所述第二基底；多個影像感測元件，在第三基底內設置於多個畫素區中，所述多個畫素區分別包括所述多個影像感測元件中的二或更多個影像感測元件；多個傳輸閘極，設置於所述第三基底的第一側上；以及第三內連線結構，設置於所述第三基底的所述第一側上且包括限定於所述第二基底的所述第一側與所述第三基底的所述第一側之間的多個內連線配線及多個內連線通孔。
  2. 如請求項1所述的影像感測器積體晶片結構，其中所述第二內連線結構沿著包括一或多個金屬介面及一或多個介電介面的介面而接合至所述第三內連線結構。
  3. 如請求項1所述的影像感測器積體晶片結構，更包括：隔離結構，包括在所述第三基底中設置於溝渠內的介電材料，所述隔離結構環繞所述多個畫素區且在側向上將相鄰的多個影像感測器區分隔開，所述相鄰的多個影像感測器區分別包括所述多 個傳輸閘極中的一個傳輸閘極及所述多個影像感測元件中的一個影像感測元件；以及一或多個浮置擴散區，設置於所述第三基底內且以可操作方式耦合至位於所述相鄰的多個影像感測器區內各別的所述傳輸閘極。
  4. 如請求項3所述的影像感測器積體晶片結構，其中所述第三內連線結構被配置成透過所述第二內連線結構將所述一或多個浮置擴散區連接至所述多個畫素支援裝置。
  5. 一種影像感測器積體晶片結構，包括：一或多個電晶體裝置，設置於第一基底上且耦合至第一內連線結構，所述第一內連線結構包括位於第一層間介電結構內的多個第一內連線；附加電晶體，設置於第二基底上且耦合至第二內連線結構，所述第二內連線結構包括設置於第二層間介電結構內的多個第二內連線；隔離結構，設置於第三基底內且包繞於包括多個影像感測器區的畫素區周圍，所述多個影像感測器區分別包括影像感測元件及傳輸閘極；以及第三內連線結構，設置於所述第三基底上且包括設置於第三層間介電結構內的多個第三內連線；其中所述第二基底沿著接合介面接合至所述第三基底，所述接合介面包括所述多個第二內連線與所述多個第三內連線之間的 一或多個介面以及所述第二層間介電結構與所述第三層間介電結構之間的一或多個介面。
  6. 如請求項5所述的影像感測器積體晶片結構，更包括：浮置擴散區，電性耦合至所述多個影像感測器區內各自的所述傳輸閘極，所述多個第三內連線電性耦合至所述浮置擴散區；且其中所述隔離結構在所述多個影像感測器區中的相鄰的多個影像感測器區之間延伸且包括彼此面對的多個側壁，以形成在所述多個影像感測器區中的所述相鄰的多個影像感測器區之間延伸的開口，所述浮置擴散區佈置於形成所述開口的所述多個側壁之間。
  7. 如請求項5所述的影像感測器積體晶片結構，更包括：浮置擴散區，電性耦合至所述多個影像感測器區內各自的所述傳輸閘極，所述多個第三內連線電性耦合至所述浮置擴散區；且其中開口延伸穿過所述隔離結構，所述開口位於所述多個影像感測器區中的四個影像感測器區的隅角處且所述浮置擴散區位於所述開口內。
  8. 一種形成影像感測器積體晶片結構的方法，包括：將第一基底的第一側接合至第二基底的第二側，使得在所述第一基底與所述第二基底之間存在第一內連線結構；在所述第二基底的背對所述第一基底的第一側上形成多個畫 素支援裝置；在所述第二基底的所述第一側上形成第二內連線結構；在第三基底中形成多個影像感測元件；在所述第三基底的第一側上形成傳輸閘極；在所述第三基底的所述第一側上形成包括多個內連線配線及多個內連線通孔的第三內連線結構；以及將所述第三基底的所述第一側接合至所述第二基底的所述第一側。
  9. 如請求項8所述的方法，更包括：形成延伸穿過所述第二基底的基底穿孔，所述基底穿孔被配置成將所述第一內連線結構電性耦合至所述第二內連線結構。
  10. 如請求項8所述的方法，更包括：形成在垂直方向上完全延伸穿過所述第三基底的隔離結構，其中所述隔離結構被配置成在側向上位於所述多個影像感測元件中的相鄰的多個影像感測元件之間。
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