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TWI849096B - GaN基板晶圓及GaN基板晶圓的製造方法 - Google Patents

GaN基板晶圓及GaN基板晶圓的製造方法 Download PDF

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TWI849096B
TWI849096B TW109110411A TW109110411A TWI849096B TW I849096 B TWI849096 B TW I849096B TW 109110411 A TW109110411 A TW 109110411A TW 109110411 A TW109110411 A TW 109110411A TW I849096 B TWI849096 B TW I849096B
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Inventor
磯憲司
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日商三菱化學股份有限公司
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Abstract

本發明提供一種GaN基板晶圓及其製造方法，該晶圓可理想地使用於製造元件結構設置於具有由摻雜而增加之載子濃度的GaN基板上的氮化物半導體元件，並具有經過改善的生產性。經過（0001）配向的GaN晶圓，具有以夾住再成長界面的方式設於N極性側的第一區域與設於Ga極性側的第二區域，該第二區域的最小厚度在20 μm以上300 μm以下，該第二區域包含施體雜質總濃度高於該第一區域的區域。第二區域之中，將從該GaN基板晶圓之Ga極性側的主面距離特定長度以內的區域定義為主摻雜區域，亦可以至少在該主摻雜區域中使施體雜質總濃度為1×1018 atoms/cm3 以上的方式對該第二區域進行摻雜。

Description

GaN基板晶圓及GaN基板晶圓的製造方法
本發明主要是關於GaN基板晶圓與其製造方法。GaN基板晶圓，係GaN(氮化鎵)所構成之基板晶圓。基板晶圓，主要係在半導體元件之製造製程中作為基板使用的晶圓。
現在商業上生產的InGaN系的雷射二極體(LD)中所使用之基板，係具有較高載子濃度的GaN基板。最近，使用該GaN基板的縱型GaN功率元件的研究開發興盛。
藉由HVPE(Hydride Vapor Phase Epitaxy)使GaN厚膜在藍寶石晶圓上成長時，若在該GaN厚膜的下部設置雜質濃度低的區域，上部設置雜質濃度高的區域，在從該藍寶石晶圓將該GaN厚膜剝離時，可得到背面側具有雜質濃度低之區域、表面側具有雜質濃度高之區域的GaN基板晶圓(專利文獻1、專利文獻2)。
[先行技術文獻]
[專利文獻]
[專利文獻1]日本特開2007-70154號公報
[專利文獻2]日本特開2007-251178號公報
專利文獻1或專利文獻2所揭示之方法，製造在背面側具有雜質濃度低之區域、表面側具有雜質濃度高之區域的GaN基板晶圓時，每製作1片GaN基板晶圓即必須藉由HVPE使GaN厚膜在1片藍寶石晶圓上成長。因此，專利文獻1或專利文獻2揭示的方法其製造效率並不算高。
本案發明人發現，在預先製造低雜質濃度的GaN晶圓後，以特定的厚度使高雜質濃度的GaN層在其上成長，則可效率良好地生產僅在表面側具有雜質濃度經提高之區域的GaN基板晶圓。
本發明係根據這樣的發想而完成，其實施型態包含以下內容。
〔1〕一種GaN基板晶圓，其係經過(0001)配向的GaN基板晶圓，具有以夾住再成長界面的方式設於N極性側的第一區域與設於Ga極性側的第二區域，該第二區域的最小厚度在20μm以上300μm以下，該第二區域包含施體雜質總濃度高於該第一區域的區域。
〔2〕如上述〔1〕之GaN基板晶圓，其中施體雜質總濃度高於該第一區域的區域，其至少一部分的載子濃度為1×1018cm-3以上。
〔3〕如上述〔1〕或〔2〕之GaN基板晶圓，其中該GaN基板晶圓滿足選自以下(1)~(3)的任一條件。
(1)具有50mm以上55mm以下的直徑與250μm以上450μm以下的厚度。
(2)具有100mm以上105mm以下的直徑與350μm以上750μm以下的厚度。
(3)具有150mm以上155mm以下的直徑與450μm以上800μm以下的厚度。
〔4〕如上述〔1〕至〔3〕中任一項之GaN基板晶圓，其中該第二區域具有施體雜質總濃度為1×1018atoms/cm3以上的主摻雜區域。
〔5〕如上述〔4〕之GaN基板晶圓，其中該第二區域中，從Ga極性側的主面開始特定長度以內的區域為該主摻雜區域，且該特定長度為1μm以上。
〔6〕如上述〔5〕之GaN基板晶圓，其中該第二區域的最小厚度在該特定長度的1.2倍以下。
〔7〕如上述〔4〕至〔6〕中任一項之GaN基板晶圓，其中該主摻雜區域中，施體雜質總濃度沿著c軸方向的變動為中央值±25%的範圍內。
〔8〕如上述〔1〕至〔7〕中任一項之GaN基板晶圓，其中該第二區域中所含有之最高濃度的雜質為Si或Ge。
〔9〕如上述〔4〕至〔7〕中任一項之GaN基板晶圓，其中該主摻雜區域中所含有之最高濃度的雜質為Si或Ge。
〔10〕如上述〔4〕至〔9〕中任一項之GaN基板晶圓，其中該主摻雜區域中，除了Si以外的施體雜質的總濃度為Si濃度的10%以下。
〔11〕如上述〔4〕至〔10〕中任一項之GaN基板晶圓，其中該主摻雜區域中，Ge濃度為1×1018atoms/cm3以上，且Si濃度為4×1017atoms/cm3以上。
〔12〕如上述〔1〕至〔11〕中任一項之GaN基板晶圓，其中該第一區域及第二區域的至少任一者的雜質濃度滿足選自下述(a)~(c)的一個以上的條件
(a)Si濃度為5×1016atoms/cm3以上
(b)O濃度為3×1016atoms/cm3以下
(c)H濃度為1×1017atoms/cm3以下。
〔13〕如上述〔1〕至〔12〕中任一項之GaN基板晶圓，其中該第一區域中，Si濃度小於1×1018atoms/cm3。
〔14〕如上述〔1〕至〔13〕中任一項之GaN基板晶圓，其中該再成長界面為粗糙面。
〔15〕如上述〔1〕至〔14〕中任一項之GaN基板晶圓，其中Ga極性側的主面中的差排密度為該再成長界面的附近中的該第一區域之差排密度的0.5倍以上且小於2倍。
〔16〕如上述〔1〕至〔15〕中任一項之GaN基板晶圓，其中Ga極性側的主面為平坦面。
〔17〕一種磊晶晶圓，具有如上述〔1〕至〔16〕中任一項之GaN基板晶圓、及在該GaN基板晶圓的Ga極性面上磊晶成長而成的氮化物半導體層。
〔18〕一種磊晶晶圓的製造方法，具有：準備如上述〔1〕至〔16〕中任一項之GaN基板晶圓的步驟、及在該GaN基板晶圓的Ga極性面上使氮化物半導體層成長而得到磊晶晶圓的步驟。
〔19〕一種半導體元件的製造方法，具有：準備如上述〔1〕至〔16〕中任一項之GaN基板晶圓的步驟、在該GaN基板晶圓的Ga極性面上使氮化物半導體層成長而得到磊晶晶圓的步驟、及去除該GaN基板晶圓之該第一區域的至少一部分的步驟。
〔20〕一種GaN基板晶圓的製造方法，具有：藉由HVPE使經過(0001)配向的第二GaN厚膜在基板上成長後，藉由將該第二GaN厚膜切片而得到第二c面GaN晶圓的第二步驟；及 該第二c面GaN晶圓上，藉由HVPE使經過(0001)配向的厚度500μm以下的GaN膜成長的第三步驟；而且該GaN膜，具有施體雜質的總濃度高於該第二c面GaN晶圓的區域。
〔21〕一種GaN基板晶圓製造方法，用以製造具有以夾住再成長界面的方式設於N極性側的第一區域與設於Ga極性側之第二區域的GaN基板晶圓，該方法具有：(i)第一步驟，藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第一GaN厚膜在晶種晶圓上成長後，從該第一GaN厚膜得到至少1片的第一c面GaN晶圓；(ii)第二步驟，藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第二GaN厚膜在該第一c面GaN晶圓上成長後，從該第二GaN厚膜切片而得到第二c面GaN晶圓；(iii)第三步驟，藉由HVPE使經過(0001)配向的厚度500μm以下的GaN膜在該第二c面GaN晶圓上成長；且該GaN膜，具有施體雜質的總濃度高於該第二c面GaN晶圓的區域。
〔22〕如上述〔20〕或〔21〕之GaN基板晶圓的製造方法，其中施體雜質的總濃度高於該第二c面GaN晶圓的區域，其至少一部分的載子濃度為1×1018cm-3以上。
〔23〕如上述〔20〕至〔22〕中任一項之GaN基板晶圓的製造方法，其中該GaN基板晶圓滿足選自以下(1)~(3)的任一條件。
(1)具有50mm以上55mm以下的直徑與250μm以上450μm以下的厚度。
(2)具有100mm以上105mm以下的直徑與350μm以上750μm以下的厚度。
(3)具有150mm以上155mm以下的直徑與450μm以上800μm以下的厚度。
〔24〕如上述〔20〕至〔23〕中任一項之GaN基板晶圓的製造方法，其中該GaN膜具有從該GaN膜之頂面開始於c軸方向之區域長度為1μm以上且區域內的施體雜質的總濃度為1×1018atoms/cm3以上的特定摻雜區域。
〔25〕如上述〔24〕之GaN基板晶圓的製造方法，其中該特定摻雜區域的c軸方向之區域長度為20μm以上。
〔26〕如上述〔24〕或〔25〕之GaN基板晶圓的製造方法，其中該特定摻雜區域內，沿著c軸方向的施體雜質的總濃度的變動為中央值±25%以內。
〔27〕如上述〔24〕至〔26〕中任一項之GaN基板晶圓的製造方法，其中該GaN膜，在該特定摻雜區域與該第二c面GaN晶圓之間，具有厚度50μm以下的介隔區域。
〔28〕如上述〔24〕至〔27〕中任一項之GaN基板晶圓的製造方法，其中該特定摻雜區域所含有之最高濃度的雜質為Si或Ge。
〔29〕如上述〔24〕至〔28〕中任一項之GaN基板晶圓的製造方法，其中該特定摻雜區域中，除了Si以外之施體雜質的總濃度為Si濃度的10%以下。
〔30〕如上述〔24〕至〔29〕中任一項之GaN基板晶圓的製造方法，其中該特定摻雜區域中，Ge濃度為1×1018atoms/cm3以上，且Si濃度為4×1017atoms/cm3以上。
〔31〕如上述〔20〕至〔30〕中任一項之GaN基板晶圓的製造方法，其在該第三步驟之後具有將該GaN膜薄化的薄化步驟。
〔32〕如上述〔31〕之GaN基板晶圓的製造方法，其中該薄化步驟的前後，該GaN膜的厚度差在200μm以下。
〔33〕如上述〔20〕至〔32〕中任一項之GaN基板晶圓的製造方法，其中該GaN基板晶圓與該第二c面GaN晶圓的偏向不同。
〔34〕如上述〔20〕至〔33〕中任一項之GaN基板晶圓的製造方法，其中在該第二步驟與該第三步驟之間，具有將該第二步驟所得之該第二c面GaN晶圓的Ga極性面平坦化的平坦化步驟、進一步藉由蝕刻而粗糙化的粗糙化步驟。
〔35〕如上述〔31〕至〔34〕中任一項之GaN基板晶圓的製造方法，其中在該薄化中，不進行切片加工而將該GaN膜薄化。
根據本發明，可提供具有高載子濃度且高性能的GaN基板晶圓。又，根據本發明，可提供效率良好地製造具有高載子濃度之GaN基板晶圓的方法。因此可較佳地用於製造在具有高載子濃度的GaN基板上設置元件結構的氮化物半導體元件。
1:晶種晶圓
2:第一GaN厚膜
3:第一c面GaN晶圓
4:第二GaN厚膜
5:第二c面GaN晶圓
6:GaN膜
6a:特定摻雜區域
6b:介隔區域
10:HVPE裝置
11:反應器
12:鎵儲槽
13:載台
14:第一加熱器
15:第二加熱器
100:GaN基板晶圓
101:N極性面
102:Ga極性面
103:再成長界面
110:第一區域
120:第二區域
120a:主摻雜區域
200:磊晶膜
210:n型氮化物半導體層
220:p型氮化物半導體層
L:特定長度
t5i:初始厚度度
t5f:最終厚度
t6f:最終厚度
t6g:成長厚
P1:氨導入管
P2:氯化氫導入管
P3:氯化鎵導入管
P4:摻雜物導入管
PE:排氣管
Z1:第二區域
Z2:第二區域
圖1係顯示實施型態之GaN基板晶圓的立體圖。
圖2係顯示實施型態之GaN基板晶圓的剖面圖。
圖3係顯示實施型態之GaN基板晶圓的剖面圖。
圖4係用以說明使用實施型態之GaN基板晶圓的氮化物半導體元件之製造步驟的步驟剖面圖。
圖5係用以說明實施型態之GaN基板晶圓製造方法的步驟剖面圖。
圖6係用以說明實施型態之GaN基板晶圓製造方法的步驟剖面圖。
圖7係用以說明實施型態之GaN基板晶圓製造方法的步驟剖面圖。
圖8係顯示HVPE裝置之基本構成的示意圖。
圖9係顯示實施例所製作之GaN基板晶圓的載子濃度的圖。
以下詳細說明本發明的實施的形態。以下記載的構成要件之說明係本發明之實施型態的一例(代表例)，本發明只要不超出其主旨，則並不特定於此等內容。
本發明中以「X~Y」(X、Y為任意的數字)表現的情況，若無特別記載，則為「X以上Y以下」之意，並且包含「較佳為大於X」及「較佳為小於Y」的意思。
1.GaN基板晶圓
本發明的一實施型態係關於GaN基板晶圓。
實施型態之GaN基板晶圓，係經過(0001)配向的GaN晶圓，其係由以夾住再成長界面的方式設於N極性側的第一區域與設於Ga極性側的第二區域所構成。該第二區域，最小厚度在20μm以上300μm以下。該第二區域包含施體雜質的總濃度高於該第一區域的區域。另外，本說明書中，「雜質」係指GaN基板所含有的Ga元素及N元素以外的成分。
該區域的至少一部分中的載子濃度可為1×1018cm-3以上，進一步可為2×1018cm-3以上，進一步可為3×1018cm-3以上，進一步可為4×1018cm-3以上，進一步可為6×1018cm-3以上，進一步可為8×1018cm-3以上。另外，本說明書中提及載子濃度時，若未特別說明，則意指在室溫的載子濃度。
經過(0001)配向的GaN晶圓，係指具有(0001)結晶面、亦即與c面平行或大致平行之主面(大面積面)的GaN晶圓，亦稱為c面GaN晶圓。
圖1及圖2係顯示實施型態之GaN基板晶圓的一例。圖1為立體圖，圖2為剖面圖。
圖1及圖2所示的GaN基板晶圓100，係僅由GaN結晶所構成的自立基板晶圓，其2個主面中的一邊為N極性面101，另一邊為Ga極性面102。
N極性面101與Ga極性面102互相平行。
GaN基板晶圓100為(0001)配向，Ga極性面102從(0001)結晶面傾斜的角度在10度以下(包含0度)。該傾斜亦可為0.2度以上。又，該傾斜的角度較佳為5度以下，更佳為2.5度以下。該傾斜的角度亦可為1.5度以下，亦可為1度以下。
GaN基板晶圓100的直徑通常為45mm以上、95mm以上或亦可為145mm以上。典型而言為50~55mm(約2英吋)，100~105mm(約4英吋)，150~155mm(約6英吋)等。
GaN基板晶圓100之厚度的較佳範圍因應直徑而有所變化。
GaN基板晶圓100的直徑約2英吋時，厚度較佳為250μm以上，更佳為300μm以上，再佳為350μm以上，又，較佳為450μm以下，更佳為400μm以下。
GaN基板晶圓100的直徑約4英吋時，厚度較佳為350μm以上，更佳為400μm以上，又，較佳為750μm以下，更佳為650μm以下，再佳為600μm以下。
GaN基板晶圓100的直徑約6英吋時，厚度較佳為450μm以上，更佳為550μm以上，又，較佳為800μm以下，更佳為700μm以下。
如上所述，GaN基板晶圓100一般為圓盤狀，但在變形例中，主面的形狀亦可為正方形、長方形、六角形、八角形、橢圓形等，亦可為不規則形。 這種變形例的情況，該直徑亦可改寫為「在主面上通過重心之直線中最短的長度」。
GaN基板晶圓100的N極性面101為「背面」，亦可進行鏡面加工，亦可進行粗糙面或消光加工。
GaN基板晶圓100的Ga極性面102為「表面」，GaN基板晶圓100在用於製造氮化物半導體元件時，通常係在Ga極性面102上使氮化物半導體層磊晶成長。
Ga極性面102亦可為結晶成長完成後之狀態(as-grown)的表面，但較佳為經過研磨、CMP(Chemical Mechanical Polishing)、蝕刻等加工而平坦化的表面(平坦面)。由原子力顯微鏡(AFM)所測量之Ga極性面102的均方根(RMS)粗糙度，在測量範圍2μm×2μm中，較佳為小於5nm，更佳為小於2nm，再佳為小於1nm，亦可小於0.5nm。Ga極性面102亦可為由切削所形成的面，但較佳為未經切削僅實施研磨、CMP、蝕刻等平坦化的面。
GaN基板晶圓100，其2個主面之間具有再成長界面103，以夾住再成長界面103的方式，在N極性側具有第一區域110，在Ga極性側具有第二區域120。「再成長界面」，係指GaN結晶在任意基板上成長時所產生的交界面，其存在例如可藉由對於GaN基板晶圓的剖面進行掃描電子顯微鏡陰極發光觀察或螢光顯微鏡觀察來確認。
再成長界面103，較佳係與Ga極性面102平行，但非必要。再成長界面103從Ga極性面102傾斜時，通常第二區域120的厚度在傾斜方向的一端為最小，另一端為最大。第二區域120的該一端中的厚度與該另一端的厚度之差值較佳係不超過200μm。
使用了GaN基板晶圓100的氮化物半導體元件的製造過程中，預計最終要去除第一區域110。亦即，使用GaN基板晶圓100所製造的氮化物半導體元件晶片中，預計並不包含由第一區域110而來的部分。若為這種使用型態，則對於成為第一區域110的GaN結晶之電特性並無特別的要求事項。
成為第一區域110的GaN結晶，通常係藉由HVPE使其成長，因此關於其雜質濃度，滿足選自以下(a)~(c)中一個以上的條件。本說明書中HVPE，係指混合氣相成長法(Hydride Vapor Phase Epitaxy)。
(a)Si濃度為5×1016atoms/cm3以上
(b)O濃度為3×1016atoms/cm3以下
(c)H濃度為1×1017atoms/cm3以下
成為第一區域110的GaN結晶並未蓄意摻雜，因此其Si濃度較佳為小於1×1018atoms/cm3。
藉由HVPE成長，未蓄意摻雜的GaN中，Si濃度可為5×1017atoms/cm3以下，O濃度可為2×1017atoms/cm3以下，H濃度可為5×1016atoms/cm3以下，Si、O及H以外的各雜質的濃度可為5×1015atoms/cm3以下。另外「蓄意摻雜」，係指在使GaN結晶成長的過程中，添加對象元素以作為原料。
第二區域120通常係藉由HVPE而成長於第一區域110之上。第一區域110與第二區域120之間存在再成長界面103，是因為使第一區域110成長的步驟與使第二區域120成長的步驟並未連續。
第二區域120的最小厚度至少為20μm，較佳為40μm以上，更佳為50μm以上，亦可為100μm以上。其理由是因為在使用了GaN基板晶圓100的氮化物半導體元件晶片的製造過程中，從基板晶圓100去除第一區域110後，剩餘的第二區域 120可發揮作為支撐該半導體元件晶片結構之基板的功能。最小厚度係指在厚度最小之處的厚度。
第二區域120的最小厚度之上限為300μm。
Ga極性面102與再成長界面103平行而與第二區域120的厚度一樣時，第二區域120的厚度在所有的地方皆視為最小厚度。
第二區域120中，從GaN基板晶圓100的Ga極性面102距離特定長度L以內的區域定義為主摻雜區域120a。第二區域120中，係以至少在主摻雜區域120a中施體雜質總濃度成為1×1018atoms/cm3以上的方式進行摻雜。施體雜質的總濃度，係將所有種類之施體雜質的濃度相加而得到的濃度。
特定長度L通常至少為1μm，可為5μm以上、10μm以上、20μm以上、25μm以上、50μm以上、75μm以上、100μm以上、150μm以上、200μm以上等。
主摻雜區域120a的至少一部分中，施體雜質的總濃度較佳為2×1018atoms/cm3以上，更佳為3×1018atoms/cm3以上，亦可為4×1018atoms/cm3以上、6×1018atoms/cm3以上、8×1018atoms/cm3以上等。
主摻雜區域120a的至少一部分、較佳為整體，載子濃度高於第一區域110。
較佳的實施型態中，使用了GaN基板晶圓100的半導體元件晶片的製造過程中，係以下述方式決定特定長度L：即使在從GaN基板晶圓100除了第一區域110以外亦去除第二區域120的一部分而使主摻雜區域120a露出時，僅由主摻雜區域120a所構成之GaN基板仍可支撐該半導體元件晶片的結構。此實施型態中，特定長度L至少為20μm，較佳為40μm以上，更佳為50μm以上，亦可為100μm以上。
該較佳的實施型態中，第二區域120的最小厚度t120較佳在特定長度L的1.2倍以下。
該較佳的實施型態中，期望在主摻雜區域120a內，載子濃度沿著c軸方向的變動小。因此，主摻雜區域120a內，施體雜質總濃度沿著c軸方向的變動較佳為中央值±25%以內，更佳為±20%以內，再佳為±15%以內，再更佳為±10%以內。
為了避免過剩摻雜導致結晶品質明顯降低，包含主摻雜區域120a在內，第二區域120中的施體雜質的總濃度可為5×1019atoms/cm3以下，進一步可為2×1019atoms/cm3以下。
為了提高載子濃度而添加於第二區域120中的摻雜物為施體雜質的理由，係因為GaN中施體一般呈現比受體更高的活化率。活化率，係指經過摻雜的GaN之中載子濃度相對於摻雜物濃度的比例。
第二區域120可包含的施體雜質，具有Si(矽)、Ge(鍺)等14族元素與O(氧)、S(硫)等16族元素。
第二區域120或主摻雜區域120a中所含有之最高濃度的施體雜質，較佳為Si或Ge，主要是因為以下2個理由。
第一，Si與Ge係與O並列為呈現高活化率的施體雜質。
第二，為了得到以高濃度摻雜有O的GaN而需要進行刻面成長(facet growth)，相對於此，以高濃度摻雜有Si或Ge的GaN可由c面成長而得。
刻面成長係以使成長表面具有大量凹孔的方式使經過(0001)配向的GaN膜成長的技法。作為對照，以使成長表面平坦的方式使該GaN膜成長的則為c面成長。
線差排具有聚集在凹孔底部的性質，因此在以刻面成長形成第二區域120的情況，Ga極性面102中的線差排密度的均勻性降低。然而，氮化物半導體元件的製造者偏好線差排密度之均勻性高的GaN基板晶圓。
以刻面成長形成第二區域120，從基板晶圓100之生產性的觀點而言亦不利。這是因為經過刻面成長的GaN膜，相較於經過c面成長的GaN膜，為了使表面平坦化而需要更多的加工時間。
一例中，主摻雜區域120a中，使Si以外的施體雜質的總濃度在Si濃度的10%以下，進一步可為5%以下，進一步可為1%以下，藉此可藉由調整Si濃度來控制該區域中的載子濃度。
作為較佳的態樣，在主摻雜區域120a中摻雜Ge並使其濃度為1×1018atoms/cm3以上時，該區域中的Si濃度較佳為4×1017atoms/cm3以上。
第二區域120通常係藉由HVPE成長，因此關於其雜質濃度，滿足選自以下(a’)~(c’)的一個以上的條件。另外，第二區域120的條件，亦可與上述第一區域110的條件各自獨立，亦即彼此可為相同的條件，亦可為不同的條件。
(a’)Si濃度為5×1016atoms/cm3以上
(b’)O濃度為3×1016atoms/cm3以下
(c’)H濃度為1×1017atoms/cm3以下
一例中，如圖3所示，第一區域110與第二區域120之間的再成長界面103亦可為粗糙面。例如，在使第二區域120成長之前，藉由蝕刻將第一區域110的表面粗糙面化時，再成長界面103可成為粗糙面。將與再成長界面103垂直地從第一區域110朝向第二區域120的方向作為高度方向，將該再成長界面中最高點 與最低點之間的高低差作為該再成長界面的粗糙度r時，該粗糙度r可為例如0.3μm以上12μm以下。
GaN基板晶圓100的Ga極性面102中的差排密度，可為再成長界面103附近的第一區域110之差排密度的0.5倍以上且小於2倍、2倍以上且小於5倍或是5倍以上且小於10倍。作為使Ga極性面102的差排密度在上述範圍內的方法，可舉出使再成長界面103為粗糙面的方法。「再成長界面103附近」，意指從再成長界面103往N極性面101側距離1μm的區域。再成長界面103為粗糙面的情況，係以該再成長界面中的最高點作為基準。
此外，圖1~3中雖未顯示，但GaN基板晶圓100的邊緣亦可進行倒角。又，基板晶圓100上可因應需求實施表示結晶方位的定向(orientation)、切邊(flat)或缺口(notch)、用以輕易識別表面與背面的指標(index)、切邊等各種的標記。
使用GaN基板晶圓100所製造的半導體元件，基本上為氮化物半導體元件。氮化物半導體元件，係指以氮化物半導體形成元件結構之主要部份的半導體元件。
氮化物半導體，亦稱為氮化物系III-V族化合物半導體、III族氮化物系化合物半導體、GaN系半導體等，除了包含GaN以外，亦包含以其他周期表第13族元素(B、Al、In等)將GaN之鎵的一部分或全部取代而成的化合物。
可使用GaN基板晶圓100製造的氮化物半導體元件的種類並無限定，作為一例，可列舉：雷射二極體(LD)、發光二極體(LED)等的發光元件、及整流器、雙極電晶體、場效電晶體、高電子移動率電晶體(HEMT)等的電子元件。
使用GaN基板晶圓100製造氮化物半導體元件時，如圖4(a)所示，在準備了GaN基板晶圓100之後，在其Ga極性面102上，如圖4(b)所示，例如以有機金屬氣相成長法(MOVPE)使至少包含n型氮化物半導體層210與p型氮化物半導體層220的磊晶膜200成長，藉此形成磊晶晶圓。
在實施了包含蝕刻加工、離子注入、電極形成、保護膜形成等的半導體製程後，磊晶晶圓被切割而成為氮化物半導體元件晶片，但在切割之前為了將磊晶晶圓薄化，通常如圖4(c)所示，以研削、蝕刻等的方法去除GaN基板晶圓100的第一區域110。
此薄化加工，亦可以在磊晶晶圓的外周部殘留環狀之厚壁部的方式進行。亦即，可僅在磊晶晶圓之外周部以外的部分，去除GaN基板晶圓100的第一區域110。
圖4(c)中，以使主摻雜區域120a在薄化後的磊晶晶圓的N極性面側露出的方式，亦從GaN基板晶圓100部分地去除第二區域120，僅剩下主摻雜區域120a。亦可在已露出的主摻雜區域120a表面形成電極後，再切割磊晶晶圓。
2.GaN基板晶圓的製造方法
接著說明本發明之另一實施型態的GaN基板晶圓的製造方法。以下記載之製造方法，係製造上述本發明之一實施型態的GaN基板晶圓的較佳形態之一。又，由以下記載之GaN基板晶圓的製造方法所得之GaN基板晶圓的較佳態樣，可列舉上述GaN基板晶圓。
實施型態的該GaN基板晶圓100，較佳可使用以下說明的方法製造。此方法係用於製造以夾住再成長界面的方式具有N極性側與Ga極性側的GaN基板晶圓，其具有下述步驟。
(ii’)藉由HVPE在基板上使經過(0001)配向的第二GaN厚膜成長後，將該第二GaN厚膜切片而得到第二c面GaN晶圓的第二步驟；(iii’)在該第二c面GaN晶圓上，藉由HVPE使經過(0001)配向的厚度500μm以下的GaN膜成長的第三步驟；該GaN膜上設有施體雜質總濃度高於該第二c面GaN晶圓的區域。
再者，較佳為以下步驟，其中加入第一步驟以作為製造上述第二步驟中之基板的步驟。因此下述的第一步驟為選擇性者。
(i)藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第一GaN厚膜在晶種晶圓上成長，同時對於該第一GaN厚膜加工而至少得到1片第一c面GaN晶圓的第一步驟。
(ii)在第一步驟所得到的第一c面GaN晶圓上，藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第二GaN厚膜成長，並且從該第二GaN厚膜將第二c面GaN晶圓切片的第二步驟。
(iii)在第二步驟所得到的第二c面GaN晶圓上，藉由HVPE使經過(0001)配向的厚度500μm以下的GaN膜成長而得到積層結構體的第三步驟。其中，該GaN膜的至少一部分，係以施體雜質的總濃度高於第二c面GaN晶圓的方式進行摻雜。
本說明書中「晶圓上」與「晶圓的表面上」同義。
以下，更詳細說明上述的第一步驟至第三步驟。
第一步驟中，準備圖5(a)所示的晶種晶圓1之後，如圖5(b)所示，藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第一GaN厚膜2成長於 其上。再者，如圖5(c)所示，藉由將第一GaN厚膜2加工，至少得到1片第一c面GaN晶圓3。
晶種晶圓1的一例為c面藍寶石晶圓，較佳亦可為主面上設有剝離層者。例如，在c面藍寶石晶圓上以MOVPE隔著低溫緩衝層使厚度數百nm的GaN層成長，再於該GaN層上以真空蒸鍍形成厚度數十nm的Ti(鈦)層後，在80%的H2(氫氣)與20%的NH3(氨)的混合氣體中，例如以1060℃退火30分鐘，藉此可形成附剝離層的c面藍寶石晶圓。
晶種晶圓1亦可為以其他步驟所製造的c面GaN晶圓。
第一GaN厚膜2係成長為「藉由將該第一GaN厚膜2加工而能夠僅製作至少1片自立之c面GaN晶圓」的厚度。較佳的例子中，使第一GaN厚膜2成長為數mm以上的厚度，再從其中至少切出2片第一c面GaN晶圓3。
圖6(a)係顯示第一步驟中所製作之第一c面GaN晶圓3之一片的剖面圖。然而，第一c面GaN晶圓3，並不限於第一步驟所得者。
第二步驟中，如圖6(b)所示，在第一c面GaN晶圓3的Ga極性面上，藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第二GaN厚膜4成長，接著，如圖6(c)所示，從該第二GaN厚膜4將第二c面GaN晶圓5切片。第二GaN厚膜4係成長為「藉由將該第二GaN厚膜4加工而能夠僅製作至少1片第二c面GaN晶圓5」的厚度。較佳的例子中，使第二GaN厚膜4成長為數mm以上的厚度，再從其中切出至少2片第二c面GaN晶圓5。
第二c面GaN晶圓5，如圖7(a)中顯示剖面圖，具有互相平行的N極性面及Ga極性面以作為主面。
製造實施型態的該GaN基板晶圓100的情況，在第二步驟中從第二GaN厚膜4切出第二c面GaN晶圓5時，較佳係使第二c面GaN晶圓5中的Ga極性面從(0001)結晶面傾斜的角度(偏角，offcut angle)及傾斜方向(偏向，offcut oreintation)與GaN基板晶圓100應具有的偏角及偏向相同，但非必要。
GaN基板晶圓100應具有的偏向，因應使用GaN基板晶圓100的半導體元件之製造者的要求而有各式各樣，而相應地準備具有各種偏向的第二c面GaN晶圓5，會導致GaN基板晶圓100的生產效率降低。根據第二c面GaN晶圓5的偏向，後續的第三步驟中藉由HVPE在第二c面GaN晶圓5上使GaN膜6成長時的最佳條件亦有所變化而必須注意。
第二c面GaN晶圓5的初始厚度t5i，亦可比用於製造氮化物半導體元件的GaN基板晶圓一般所具有的厚度更薄。這是因為，與必須承受由大量步驟所構成之半導體製程的GaN基板晶圓不同，第二c面GaN晶圓5只要在到後續的第三步驟為止不破損即可。
例如，第二c面GaN晶圓5的直徑約2英吋時，其初始厚度t5i較佳為300μm以下、250μm以下，進一步可為200μm以下。
藉由使第二c面GaN晶圓5的初始厚度t5i變小，可增加能夠從第二GaN厚膜4切片所得到的第二c面GaN晶圓5的片數。
第三步驟中，如圖7(b)所示，藉由HVPE在第二c面GaN晶圓5的Ga極性面上使經過(0001)配向的厚度500μm以下的GaN膜6成長而得到積層結構體。此時，第二c面GaN晶圓5與GaN膜6之間形成再成長界面。
通常，第二c面GaN晶圓5的Ga極性面，在使GaN膜6成長之前，適當使用研削、研磨、CMP等的技法而加工至平坦(平坦化步驟)。
一例中，亦可在使第二c面GaN晶圓5的Ga極性面平坦化後，進一步以蝕刻加工為粗糙面(粗糙化步驟)，之後再使GaN膜6成長。
第二c面GaN晶圓5的差排密度在106cm-2前半以下時，即使將該Ga極性面粗糙化，在其上成長的GaN膜6的差排密度亦未明顯減少。GaN膜6的差排密度反而在與第二c面GaN晶圓5相同程度以上，具體而言，成為第二c面GaN晶圓5的Ga極性面中的差排密度的0.5倍以上且小於2倍，或是比其更高的值。
使第二c面GaN晶圓5的Ga極性面粗糙化時的優點，係由GaN膜6的成長所形成之積層結構體不易破裂，裂縫發生頻率下降至未使該Ga極性面粗糙化時的10分之1。
若將HCl(氯化氫)用於蝕刻氣體，則無需蝕刻遮罩即可將GaN的Ga極性面粗糙化。用於GaN膜6之成長的HVPE裝置中若設置蝕刻用的HCl供給管線，則可在該HVPE裝置的反應器內，於GaN膜6的成長開始之前，將第二c面GaN晶圓5的Ga極性面粗糙化。
將HCl用於蝕刻氣體時的較佳蝕刻條件如下。
HCl分壓為例如0.002~0.05atm。
H2分壓為例如0.2~0.8atm。
NH3分壓為例如0.01~0.05atm。藉由通入NH3，可更均勻地將GaN的Ga極性面粗糙化。
蝕刻溫度為例如900~1050℃。
蝕刻時間為例如1~60分鐘。
在將蝕刻後的第二c面GaN晶圓的Ga極性面的粗糙度定義為最高點與最低點之間的高低差時，該粗糙度可為例如0.3~12μm。
使用HCl的蝕刻中，在將蝕刻時間以外的條件固定時，具有第二c面GaN晶圓的Ga極性面的粗糙度隨著蝕刻時間而變大的傾向。
奇妙的是，在以使Ga極性面的粗糙度為0.6~12μm的方式以HCl進行蝕刻時，於其上成長的GaN膜6的差排密度變高至第二c面GaN晶圓5的數倍、最大到10倍左右。因此，若亦考慮製造效率，較佳係以避免Ga極性面之粗糙度超過0.5μm的方式來決定將HCl用於蝕刻氣體時的蝕刻時間。
例如，在以HCl分壓0.01~0.02atm，H2分壓0.05~0.08atm，NH3分壓0.01~0.03atm，溫度970~1000℃這樣的條件蝕刻第二c面GaN晶圓5的Ga極性面時，較佳的蝕刻時間為5分鐘以下。
一例中，亦可在以光微影技法形成經過圖案化的蝕刻遮罩後，再藉由乾式蝕刻使第二c面GaN晶圓5的Ga極性面成為粗糙面。點狀圖案與網狀圖案為蝕刻遮罩之理想圖案的典型例子。乾式蝕刻，亦可為將Cl2(氯氣)或含氯化合物用於蝕刻氣體的RIE(反應性離子蝕刻)。
GaN膜6中，可以施體雜質總濃度高於第二c面GaN晶圓5的方式來設置進行摻雜的部分。該部分的至少一部分中的載子濃度可為1×1018cm-3以上，進一步可為2×1018cm-3以上，進一步可為3×1018cm-3以上，進一步可為4×1018cm-3以上，進一步可為6×1018cm-3以上，進一步可為8×1018cm-3以上。所使用的施體雜質較佳為Si及Ge。
理想的例子中，亦可在GaN膜6中設置特定的摻雜區域6a。特定摻雜區域6a，較佳係上端(〔0001〕側之一端)為GaN膜6的頂面，c軸方向的區域長度在1μm以上，且區域內施體雜質的總濃度為1×1018atoms/cm3以上的區域。換言之，此 區域長度係指施體雜質的總濃度為1×1018atoms/cm3以上之區域的厚度(厚度方向的高度)。
特定摻雜區域6a中，c軸方向的區域長度可為5μm以上、10μm以上、20μm以上、25μm以上、50μm以上、75μm以上、100μm以上、150μm以上、200μm以上等。
特定摻雜區域6a中的施體雜質總濃度較佳為2×1018atoms/cm3以上，更佳為3×1018atoms/cm3以上，亦可為4×1018atoms/cm3以上、6×1018atoms/cm3以上、8×1018atoms/cm3以上等。
特定摻雜區域6a的至少一部分、較佳為整體之中，載子濃度高於第二c面GaN晶圓5。
較佳的實施型態中，可使設於GaN膜6的特定摻雜區域6a其在c軸方向上的區域長度在20μm以上、50μm以上、100μm以上等，而能夠在欲製造的GaN基板晶圓的Ga極性側設置厚度為20μm以上、50μm以上、100μm以上等具有充分載子濃度的區域。
該較佳的實施型態中，期望在特定摻雜區域6a內，載子濃度未沿著c軸方向變動。因此，在特定摻雜區域6a內，施體雜質的總濃度沿著c軸方向的變動較佳為中央值±25%以內，更佳為±20%以內，再佳為±15%以內，再更佳為±10%以內。
GaN膜6中，在特定摻雜區域6a與第二c面GaN晶圓5之間可具有介隔區域6b。介隔區域6b關於摻雜並未受到任何限制。例如，介隔區域6b可為僅一部分蓄意摻雜。此處，介隔區域相當於GaN膜6中非特定摻雜區域6a的區域。亦即介隔區域的施體雜質的總濃度小於1×1018atoms/cm3。
一例中，亦可在介隔區域6b的至少一部分中添加與特定摻雜區域6a所添加之摻雜物相同種類的摻雜物，再者，於介隔區域6b中，該摻雜物的濃度亦可隨著越靠近特定摻雜區域6a而連續或階段性增加。
介隔區域6b的厚度，只要以避免特定摻雜區域6a與介隔區域6b合計的GaN膜6之厚度超過500μm的方式設定即可，較佳為50μm以下，更佳為40μm以下，再佳為20μm以下，亦可為10μm以下。
一例中，特定摻雜區域6a中，使Si以外的施體雜質的總濃度為Si濃度的10%以下，進一步可為5%以下，進一步可為1%以下，藉此可藉由調整Si濃度來控制該區域中的載子濃度。
特定摻雜區域6a摻雜Ge且其濃度為1×1018atoms/cm3以上時，該區域中的Si濃度較佳為4×1017atoms/cm3以上。
為了避免過剩摻雜導致結晶品質明顯降低，GaN膜6中的施體雜質總濃度的最大值可為5×1019atoms/cm3以下，進一步可為2×1019atoms/cm3以下，進一步可為1×1019atoms/cm3以下。
製造實施型態的該GaN基板晶圓100的情況，考慮到該GaN基板晶圓的第二區域120的設計厚度，GaN膜6的成長厚度t6g係設定於20μm到500μm之間。
GaN膜6的成長厚度t6g，雖亦可與欲製造之GaN基板晶圓中的第二區域120的設計厚度相同，但較佳係大於該設計厚度。這是因為藉此可在後續的薄化步驟中進行GaN膜6表面的平坦化加工。此情況中，GaN膜6的成長厚度t6g，較佳係比該第二區域120的設計厚度大50μm以上，更佳為大100μm以上，又，較佳係不 超過該設計厚度200μm以上。換言之，薄化步驟前後，GaN膜6的厚度差較佳係在200μm以下。
GaN膜6的成長厚度t6g比第二區域120的設計厚度大50μm以上時，後續薄化步驟中GaN膜6的厚度可減少50μm以上。換言之，薄化步驟前後，GaN膜6的厚度差在50μm以上。
因為成長厚度t6g未超過500μm，GaN膜6可以較短時間形成，因此無須擔心作為副產物的NH4Cl(氯化銨)堵塞HVPE裝置的排氣系統，而能夠一次在大量的第二c面GaN晶圓5上使GaN膜6成長。因此第三步驟中的產量變得極高。
再者，形成GaN膜6所需的時間短，而對於HVPE反應器的洗淨與維護相關成本的縮減有所貢獻。這是因為，若1次成長步驟所需的時間短，則可延緩HVPE反應器的劣化，進而延長其使用壽命。
第三步驟之後，視需求如圖7(c)所示進行將第三步驟所得之積層結構體薄化的薄化步驟。
圖7(c)中，第二c面GaN晶圓5的厚度從初始厚度度t5i減少至最終厚度t5f的同時，GaN膜6的厚度從成長厚度t6g減少至最終厚度t6f，但亦可在薄化步驟中僅對於第二c面GaN晶圓5與GaN膜6的任一者加工。
在製造實施型態之該GaN基板晶圓100的情況，薄化步驟中，第二c面GaN晶圓5與GaN膜6的厚度，分別減少至與該GaN基板晶圓中的第一區域110及第二區域120的設計厚度一致。
薄化步驟中，第二c面GaN晶圓5及/或GaN膜6的加工所使用的技法，可從研削、研磨(lapping)、CMP、乾式蝕刻、濕式蝕刻等適當選擇。
欲製造之GaN基板晶圓100的偏向與第二c面GaN晶圓5的偏向相同時，可使用欲進行加工之積層結構體的N極性面、亦即第二c面GaN晶圓5的背面作為面方位的基準。
欲製造之GaN基板晶圓100的偏向與第二c面GaN晶圓5不同時，亦即偏角與偏向的至少任一者不同時，以X光繞射裝置確認欲加工之積層結構體的結晶方位。
藉由使用以上說明的製造方法，可以良好的產率生產實施型態之GaN基板晶圓100。
其理由是因為不存在藉由HVPE使經過蓄意摻雜的GaN厚膜成長至mm等級之厚度的步驟以及將以前述方式成長之GaN厚膜進行切片加工的步驟。
第一步驟及第二步驟中，雖亦可藉由HVPE使GaN厚膜成長為mm等級的厚度，但在此等步驟中成長的第一GaN厚膜2及第二GaN厚膜4並未蓄意摻雜，因此在成長中不易發生形貌異常及裂縫，而且切片中破裂的頻率低。
另一方面，第三步驟中成長的GaN膜6雖經過蓄意摻雜，但GaN膜6的成長厚度僅在500μm以下，因此成長中不易發生形貌異常及裂縫。而且GaN膜6無須切片加工。亦即，上述薄化步驟中不需要實施切片加工。尤其是在第三步驟中形成的GaN膜6較佳係不進行切片加工而經過薄化步驟。
再者，根據以上說明之製造方法，可縮小GaN基板晶圓100之主面中的偏角不均。
理由係在未蓄意摻雜的第一c面GaN晶圓3上，未蓄意摻雜而同質磊晶成長的第二GaN厚膜4之翹曲極小，因此，從該第二GaN厚膜4切片而成的第二c面GaN 晶圓5中，偏角不均變得極小。第三步驟中，在第二c面GaN晶圓5上積層GaN膜6所導致的翹曲變化小，這是因為GaN膜6的成長厚度小至500μm以下。
以下參照圖8說明以上述方法製造GaN基板晶圓100時，於第一步驟~第三步驟中使用的HVPE裝置。
圖8所示的HVPE裝置10，具備熱壁式反應器11、配置於該反應器內的鎵儲槽12及載台13、配置於該反應器外部的第一加熱器14及第二加熱器15。第一加熱器14及第二加熱器15分別環狀地圍住反應器11。
反應器11為石英管腔室。反應器11內，具有主要由第一加熱器14加熱的第一區域Z1與主要由第二加熱器15加熱的第二區域Z2。排氣管PE與第二區域Z2側的反應器端連接。
配置於第一區域Z1的鎵儲槽12，係具有氣體入口與氣體出口的石英容器。
配置於第二區域Z2的載台13，例如係以石墨形成。使載台13旋轉的機構可任意設置。
HVPE裝置10中，為了使GaN成長，載台13上設置晶種後，以第一加熱器14及第二加熱器15將反應器11內加熱，同時將經過載子氣體稀釋的NH3(氨)通入氨導入管P1而供給至第二區域Z2，又，經載子氣體稀釋的HCl(氯化氫)通入氯化氫導入管P2而供給至鎵儲槽12。此HCl與鎵儲槽12之中的金屬鎵反應，產生的GaCl(氯化鎵)通過氯化鎵導入管P3而被運送至第二區域Z2。
第二區域Z2中，NH3與GaCl反應，產生的GaN在放置於載台13上的晶種上進行結晶化。
對於成長之GaN進行摻雜時，將經載子氣體稀釋的摻雜氣體通入摻雜物導入管P4而導入反應器11內的第二區域Z2。
氨導入管P1、氯化氫導入管P2、氯化鎵導入管P3及摻雜物導入管P4，配置於反應器11內的部分係由石英所形成。
稀釋NH3、HCl及摻雜氣體的載子氣體較佳係分別使用H2(氫氣)、N2(氮氣)或H2與N2的混合氣體。
使用HVPE裝置10使GaN成長時的較佳條件如下。
鎵儲槽的溫度為例如500~1000℃，較佳為700℃以上，又，較佳為900℃以下。
載台溫度為例如900~1100℃，較佳為930℃以上，更佳為950℃以上，又，較佳為1050℃以下，更佳為1020℃以下。
反應器內的NH3分壓與GaCl分壓的比、即V/III比為例如1~20，較佳為2以上，更佳為3以上，又，較佳為10以下。
V/III比太大或太小皆會成為GaN之成長表面的形貌變差的原因。成長表面的形貌變差會成為結晶品質降低的原因。
特定種類的雜質，摻入GaN結晶的效率與成長表面的結晶方位高度相依。在以成長表面之形貌不佳的條件進行成長的GaN結晶的內部，該雜質的濃度均勻性降低。這是因為形貌不佳的成長表面，存在各種方位的刻面(facet)。
摻入GaN結晶的效率因成長表面之結晶方位而不同的雜質，其典型的例子為O(氧)，但本案發明人等發現Ge(鍺)亦具有相同的傾向。如後所述，第三步驟中對於GaN膜6進行Ge摻雜時，較佳係不要過度降低載子氣體中的H2莫耳比，此亦與上述傾向有關。
另外，使用太低的V/III比，會導致成長之GaN結晶的氮空孔濃度增加。氮空孔對於GaN結晶或使用其之GaN基板、或是在該GaN基板上形成之氮 化物半導體元件的影響目前尚未明確，但因為是點欠陷，因此認為應盡可能降低濃度。
GaN的成長速率，可將反應器內的NH3分壓與GaCl分壓的乘積作為參數而進行控制。該速率為例如20~200μm/h，特別是在第三步驟中使GaN膜6成長時，較佳為120μm/h以下，更佳為100μm/h以下，再佳為80μm/h以下。因為太高的成長速率會導致成長之GaN的表面形貌變差。
第三步驟中對於GaN膜6進行蓄意摻雜時，為了防止成長表面的形貌變差，摻雜氣體的供給速率，較佳係從供給開始花費數分鐘至數十分鐘緩慢增加至既定值。
從相同理由來看，較佳係在使GaN膜6成長至少數μm的時間點開始供給摻雜氣體。
用於Si摻雜的摻雜氣體，較佳可使用SiH4(矽烷)、SiH3Cl(單氯矽烷)、SiH2Cl2(二氯矽烷)、SiHCl3(三氯矽烷)或SiCl4(四氯矽烷)。
用以摻雜Ge的摻雜氣體，較佳可使用GeH4(鍺烷)、GeH3Cl(一氯鍺烷)、GeH2Cl2(二氯鍺烷)、GeHCl3(三氯鍺烷)或GeCl4(四氯鍺烷)。
載子氣體中的H2的莫耳比會影響成長之GaN的雜質濃度。此處所指的載子氣體中的H2的莫耳比，係根據從反應器外供給至反應器內以作為載子氣體的各種氣體的流量而算出。
在從以HVPE在藍寶石基板上成長的GaN結晶裁切出來的c面GaN晶圓的Ga極性面上，使用相同的V/III比、以約略相同的成長速率，藉由HVPE使摻雜了Si或Ge的GaN成長，針對其雜質濃度根據載子氣體中的H2的莫耳比如何變化進行調查，結果顯示於下述表1。
Figure 109110411-A0305-02-0031-1
從表1可知，在載子氣體僅為N2時，摻雜Si之GaN的O濃度在Si濃度的10%以下。Si以外的施體實質上僅為O，因此其相當於Si以外的施體總濃度為Si濃度的10%以下。若提升載子氣體中的H2的莫耳比，則摻雜Si之GaN的O濃度進一步變低，該莫耳比為0.7時，小於Si濃度的1%。
另一方面，摻雜Ge之GaN中，載子氣體中的H2的莫耳比為0(零)時，相較於該莫耳比為0.7時，Ge濃度高至10倍以上，又，Ge濃度相對於Si濃度的比亦更高。因此，乍看之下載子氣體中的H2的莫耳比低者似乎較佳。
然而，本案發明人等確認，載子氣體中的H2的莫耳比為0時與為0.7時，前者O濃度亦高出一個位數，由此可知，使用前者的條件時，GaN的成長表面形貌不佳，Ge濃度高者也是因為這個原因。載子氣體中的H2的莫耳比太低的條件中，成長為Ge濃度之均勻性低的GaN結晶。
因此，在使摻雜有Ge的GaN成長時，較佳係使載子氣體中的H2的莫耳比為0.3~0.7左右，如此成長的摻雜有Ge的GaN中，Ge濃度為1×1018atoms/cm3以上時，Si濃度為4×1017atoms/cm3以上。
以Si與Ge的任一者進行摻雜時，若提高載子氣體中的H2的莫耳比，則藉由HVPE成長之GaN的O濃度具有降低的傾向，其可為2×1016atoms/cm3以下，進一步可為1×1016atoms/cm3以下。這是因為成長中的表面形貌有所改善。
使用HVPE裝置10進行成長的GaN，即使在未蓄意摻雜時，亦會以能夠由SIMS檢測出的濃度含有O及Si。Si源為反應器及反應器內的配管中所使用的石英(SiO2)，O源則是該石英與侵入或殘留於反應器內之水分的任一者或兩者。
包含圖8中圖示所省略之零件，配置於反應器11內的零件，除了石英與碳以外，亦可使用由SiC(碳化矽)、SiNx(氮化矽)、BN(氮化硼)、氧化鋁、W(鎢)、Mo(鉬)等所形成者。如此，使用HVPE裝置10而成長的GaN中，Si、O及H以外的各雜質之濃度，只要未蓄意摻雜，則為5×1015atoms/cm3以下。
[實施例]
以下顯示實施例，更具體說明本發明。然而，本發明不限於此等的實施例，只要在不脫離本發明之技術思想的範圍內，可進行各種應用。
〔實施例〕
<製作第二c面GaN晶圓(第二步驟)>
首先在HVPE裝置的載台上設置GaN晶種。作為GaN晶種，係使用藉由MOCVD(有機金屬化學氣相成長法)所製作之藍寶石上的GaN樣本基板，以c面側作為成長面。
接著，一邊以使N2、H2及NH3各分壓為0.67atm、0.31atm及0.02atm的方式將該等氣體供給至反應器內，一邊藉由設於反應器外側的加熱器將反應器內加熱。
載台溫度到達1000℃後，將載台溫度保持於定值，使GaN成長。鎵儲槽的溫度設定為900℃。成長時供給至反應器內的載子氣體中，69莫耳%為H2、剩餘為N2。
以使GaCl及NH3的各分壓為7.9×10-3atm及0.024atm的方式將該等氣體供給至反應器內，使不含施體雜質的第二GaN厚膜成長至約2.5mm的厚度。從厚度與成長時間算出之第二GaN厚膜的成長速率約為40μm/h。
接著，將該GaN厚膜與c面平行地進行切片而得到晶圓後，對於該晶圓的Ga極性面實施由研削所進行之平坦化與後續的CMP加工。由蝕刻去除該晶圓的N極性面側的切片損傷。再者，藉由裁切晶圓，製作厚度350μm的不含施體雜質之第二c面GaN晶圓。
另外，只要藉由使成長時間變長而使第二GaN厚膜的厚度變厚，則可得到2片以上的第二c面GaN晶圓。
<製作GaN基板晶圓(第三步驟)>
以該第二c面GaN晶圓作為晶種，以c面側作為成長面而設置於HVPE裝置的載台上。
接著，一邊以使N2、H2及NH3的各分壓為0.25atm、0.73atm及0.02atm的方式將該等氣體供給至反應器內，一邊藉由設於反應器外側的加熱器將反應器內加熱。
載台溫度到達1000℃後，將載台溫度保持於定值，使GaN成長。鎵儲槽的溫度設為900℃。成長時供給至反應器內的載子氣體，係73莫耳%為H2，剩餘為N2。
成長剛開始後的1分鐘，以使HCl及NH3的各分壓為1.7×10-2atm及0.024atm的方式將該等氣體供給至反應器內以進行粗糙面化，而不蓄意供給摻雜氣體。
粗糙面化之後60分鐘，以使GaCl及NH3的各分壓為7.9×10-3atm及0.024atm的方式將該等氣體供給至反應器內，不蓄意供給摻雜氣體。
成長開始61分鐘後，開始對反應器內供給SiH2Cl2。花費5分鐘逐漸增加SiH2Cl2的供給速率。
SiH2Cl2的供給速率到達既定值後，以使GaCl、NH3及SiH2Cl2的各分壓為7.9×10-3atm、0.024atm及1.9×10-8atm的方式將該等氣體供給至反應器內，使摻雜了Si作為施體雜質的GaN膜成長至約0.4mm的厚度。GaN膜的面未切片，藉由研磨進行加工，得到直徑約60mm的Si摻雜GaN基板晶圓。
由厚度與成長時間所算出的摻雜有Si之GaN膜的成長速率約為40μm/h。
藉由上述製造方法所得之GaN基板晶圓，係具有再成長界面且N極性側具有第一區域、Ga極性側具有第二區域的雙層基板，Ga極性側、即GaN膜的載子濃度為4.0×1018cm-3。如圖9所示，Ga極性側整個面中載子濃度為1.0×1018cm-3以上，若將端部除外，則穩定為約4.0×1018cm-3。又，未見裂縫產生及表面粗糙。
〔參考例〕
在上述實施例中，使摻雜有Si的GaN膜的成長時間延長約6倍，使GaN膜的厚度為約2.5mm。所得之GaN基板晶圓(2層基板)中，確認產生異常成長部。此處所指的異常成長部，係在基板平面的幾個部分中，分散地發現SiNx所引起的深坑。
以上雖以具體實施型態說明本發明，但各實施型態僅提出作為例子，並未限定本發明的範圍。本說明書所記載之各實施型態，只要在不脫離發明主旨的範圍內，可進行各種變形，且在可實施的範圍內，可與由其他實施型態說明的特徵組合。
100:GaN基板晶圓
101:N極性面
102:Ga極性面
103:再成長界面
110:第一區域
120:第二區域
120a:主摻雜區域
L:特定長度

Claims (35)

  1. 一種GaN基板晶圓，其係經過(0001)配向的GaN基板晶圓，具有以夾住再成長界面的方式設於N極性側的第一區域與設於Ga極性側的第二區域，該第二區域的最小厚度在20μm以上300μm以下，該第二區域包含施體雜質總濃度高於該第一區域的區域；其中該再成長界面為粗糙面。
  2. 如請求項1之GaN基板晶圓，其中施體雜質總濃度高於該第一區域的區域，其至少一部分的載子濃度為1×1018cm-3以上。
  3. 如請求項1或2之GaN基板晶圓，其中該GaN基板晶圓滿足選自以下(1)~(3)的任一條件：(1)具有50mm以上55mm以下的直徑與250μm以上450μm以下的厚度；(2)具有100mm以上105mm以下的直徑與350μm以上750μm以下的厚度；(3)具有150mm以上155mm以下的直徑與450μm以上800μm以下的厚度。
  4. 如請求項1或2之GaN基板晶圓，其中該第二區域具有施體雜質總濃度為1×1018atoms/cm3以上的主摻雜區域。
  5. 如請求項4之GaN基板晶圓，其中該第二區域中，從Ga極性側的主面開始距離特定長度以內的區域為該主摻雜區域，且該特定長度為1μm以上。
  6. 如請求項5之GaN基板晶圓，其中該第二區域的最小厚度在該特定長度的1.2倍以下。
  7. 如請求項4之GaN基板晶圓，其中該主摻雜區域中，施體雜質總濃度沿著c軸方向的變動為中央值±25%的範圍內。
  8. 如請求項1或2之GaN基板晶圓，其中該第二區域中所含有之最高濃度的雜質為Si或Ge。
  9. 如請求項4之GaN基板晶圓，其中該主摻雜區域中所含有之最高濃度的雜質為Si或Ge。
  10. 如請求項4之GaN基板晶圓，其中該主摻雜區域中，除了Si以外的施體雜質的總濃度為Si濃度的10%以下。
  11. 如請求項4之GaN基板晶圓，其中該主摻雜區域中，Ge濃度為1×1018atoms/cm3以上，且Si濃度為4×1017atoms/cm3以上。
  12. 如請求項1或2之GaN基板晶圓，其中該第一區域及第二區域的至少任一者的雜質濃度滿足選自下述(a)~(c)的一個以上的條件：(a)Si濃度為5×1016atoms/cm3以上(b)O濃度為3×1016atoms/cm3以下(c)H濃度為1×1017atoms/cm3以下。
  13. 如請求項1或2之GaN基板晶圓，其中該第一區域中，Si濃度小於1×1018atoms/cm3。
  14. 如請求項1或2之GaN基板晶圓，其中該再成長界面的粗糙度為0.3μm以上12μm以下。
  15. 如請求項1或2之GaN基板晶圓，其中Ga極性側的主面中的差排密度為該再成長界面附近的該第一區域之差排密度的0.5倍以上且小於2倍。
  16. 如請求項1或2之GaN基板晶圓，其中Ga極性側的主面為平坦面。
  17. 一種磊晶晶圓，具有如申請專利範圍第1至16項中任一項之GaN基板晶圓、及在該GaN基板晶圓的Ga極性面上磊晶成長而成的氮化物半導體層。
  18. 一種磊晶晶圓的製造方法，具有：準備如申請專利範圍第1至16項中任一項之GaN基板晶圓的步驟、及在該GaN基板晶圓的Ga極性面上使氮化物半導體層成長而得到磊晶晶圓的步驟。
  19. 一種半導體元件的製造方法，具有：準備如申請專利範圍第1至16項中任一項之GaN基板晶圓的步驟、在該GaN基板晶圓的Ga極性面上使氮化物半導體層成長而得到磊晶晶圓的步驟、及去除該GaN基板晶圓之該第一區域的至少一部分的步驟。
  20. 一種GaN基板晶圓的製造方法，具有：第二步驟，藉由HVPE使經過(0001)配向的第二GaN厚膜在基板上成長後，藉由將該第二GaN厚膜切片而得到第二c面GaN晶圓；及第三步驟，在該第二c面GaN晶圓上，藉由HVPE使經過(0001)配向的厚度500μm以下的GaN膜成長；而且該GaN膜，具有施體雜質總濃度高於該第二c面GaN晶圓的區域；其中在該第三步驟中，載台溫度為1100℃以下。
  21. 一種GaN基板晶圓製造方法，用以製造具有以夾住再成長界面的方式設於N極性側的第一區域與設於Ga極性側之第二區域的GaN基板晶圓，該方法具有： (i)第一步驟，藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第一GaN厚膜在晶種晶圓上成長後，從該第一GaN厚膜至少得到1片第一c面GaN晶圓；(ii)第二步驟，藉由HVPE使由未蓄意摻雜之GaN所構成且經過(0001)配向的第二GaN厚膜在該第一c面GaN晶圓上成長後，從該第二GaN厚膜切片而得到第二c面GaN晶圓；及(iii)第三步驟，藉由HVPE使經過(0001)配向的厚度500μm以下的GaN膜在該第二c面GaN晶圓上成長；且該GaN膜，具有施體雜質總濃度高於該第二c面GaN晶圓的區域。
  22. 如請求項20或21之GaN基板晶圓的製造方法，其中施體雜質總濃度高於該第二c面GaN晶圓的區域，其至少一部分的載子濃度為1×1018cm-3以上。
  23. 如請求項20或21之GaN基板晶圓的製造方法，其中該GaN基板晶圓滿足選自以下(1)~(3)的任一條件：(1)具有50mm以上55mm以下的直徑與250μm以上450μm以下的厚度；(2)具有100mm以上105mm以下的直徑與350μm以上750μm以下的厚度；(3)具有150mm以上155mm以下的直徑與450μm以上800μm以下的厚度。
  24. 如請求項20或21之GaN基板晶圓的製造方法，其中該GaN膜具有從該GaN膜之頂面開始於c軸方向之區域長度為1μm以上，且區域內的施體雜質總濃度為1×1018atoms/cm3以上的特定摻雜區域。
  25. 如請求項24之GaN基板晶圓的製造方法，其中該特定摻雜區域的c軸方向之區域長度為20μm以上。
  26. 如請求項24之GaN基板晶圓的製造方法，其中該特定摻雜區域內，施體雜質總濃度沿著c軸方向的變動為中央值±25%以內。
  27. 如請求項24之GaN基板晶圓的製造方法，其中該GaN膜，在該特定摻雜區域與該第二c面GaN晶圓之間，具有厚度為50μm以下的介隔區域。
  28. 如請求項24之GaN基板晶圓的製造方法，其中該特定摻雜區域所含有之最高濃度的雜質為Si或Ge。
  29. 如請求項24之GaN基板晶圓的製造方法，其中該特定摻雜區域中，除了Si以外之施體雜質的總濃度為Si濃度的10%以下。
  30. 如請求項24之GaN基板晶圓的製造方法，其中該特定摻雜區域中，Ge濃度為1×1018atoms/cm3以上，且Si濃度為4×1017atoms/cm3以上。
  31. 如請求項20或21之GaN基板晶圓的製造方法，其在該第三步驟之後具有將該GaN膜薄化的薄化步驟。
  32. 如請求項31之GaN基板晶圓的製造方法，其中在該薄化步驟前後，該GaN膜的厚度差在200μm以下。
  33. 如請求項20或21之GaN基板晶圓的製造方法，其中該GaN基板晶圓與該第二c面GaN晶圓的偏向(offcut orientation)不同。
  34. 如請求項20或21之GaN基板晶圓的製造方法，其中在該第二步驟與該第三步驟之間，具有將該第二步驟所得之該第二c面GaN晶圓的Ga極性面平坦化的平坦化步驟、進一步藉由蝕刻而粗糙化的粗糙化步驟。
  35. 如請求項31之GaN基板晶圓的製造方法，其中在該薄化中，不進行切片加工而將該GaN膜薄化。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202343539A (zh) * 2022-04-27 2023-11-01 日商三菱化學股份有限公司 n型氮化鎵(GaN)基板及n型氮化鎵(GaN)結晶

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200949026A (en) * 2008-01-16 2009-12-01 Sumitomo Electric Industries Method for growing group iii nitride crystal
JP2015214441A (ja) * 2014-05-09 2015-12-03 古河機械金属株式会社 自立基板の製造方法および自立基板
US20160020284A1 (en) * 2014-07-21 2016-01-21 Soraa, Inc. Reusable nitride wafer, method of making, and use thereof
TW201900951A (zh) * 2017-03-17 2019-01-01 日商古河機械金屬股份有限公司 Iii族氮化物半導體基板
JP2019004047A (ja) * 2017-06-15 2019-01-10 株式会社サイオクス 窒化物半導体積層物、半導体装置、窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349338A (ja) * 1998-09-30 2000-12-15 Nec Corp ＧａＮ結晶膜、ＩＩＩ族元素窒化物半導体ウェーハ及びその製造方法
JP4442093B2 (ja) * 2002-12-24 2010-03-31 日亜化学工業株式会社 窒化物半導体積層用基板の製造方法
CN100453712C (zh) * 2003-08-28 2009-01-21 日立电线株式会社 Ⅲ-ⅴ族氮化物系半导体衬底及其制造方法
US7256483B2 (en) * 2004-10-28 2007-08-14 Philips Lumileds Lighting Company, Llc Package-integrated thin film LED
JP4529846B2 (ja) 2005-09-06 2010-08-25 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造方法
KR100714629B1 (ko) 2006-03-17 2007-05-07 삼성전기주식회사 질화물 반도체 단결정 기판, 그 제조방법 및 이를 이용한수직구조 질화물 발광소자 제조방법
JP4714192B2 (ja) * 2007-07-27 2011-06-29 住友電気工業株式会社 窒化ガリウム結晶の成長方法、窒化ガリウム結晶基板、エピウエハの製造方法およびエピウエハ
US7727874B2 (en) * 2007-09-14 2010-06-01 Kyma Technologies, Inc. Non-polar and semi-polar GaN substrates, devices, and methods for making them
KR20110049843A (ko) * 2008-08-01 2011-05-12 일루미텍스, 인크. 광자 터널링 발광 다이오드 및 방법
JP5381581B2 (ja) * 2009-09-30 2014-01-08 住友電気工業株式会社 窒化ガリウム基板
JP2013155085A (ja) * 2012-01-30 2013-08-15 Jx Nippon Mining & Metals Corp 窒化ガリウム系化合物半導体層の製造方法、発光デバイスの製造方法
KR20140029024A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 매립 게이트형 무접합 반도체 소자와 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자의 제조 방법
JP2014072397A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
US8669168B1 (en) * 2013-01-09 2014-03-11 The United States Of America, As Represented By The Secretary Of The Navy Method for reducing the concentration of oxygen, carbon, and silicon impurities on nitrogen-polar surfaces of gallium nitride
US20150368832A1 (en) * 2013-02-08 2015-12-24 Disco Corporation GaN SUBSTRATE, AND METHOD FOR MANUFACTURING GaN SUBSTRATE
JP2017024927A (ja) * 2015-07-17 2017-02-02 古河機械金属株式会社 Ｉｉｉ族窒化物半導体基板の製造方法
WO2018039236A1 (en) * 2016-08-22 2018-03-01 The Regents Of The University Of California Semiconductor heterostructure with reduced unintentional calcium impurity incorporation
US10461216B2 (en) * 2016-09-23 2019-10-29 Wright State University Gallium nitride cross-gap light emitters based on unipolar-doped tunneling structures
US10177247B2 (en) * 2017-01-20 2019-01-08 Qorvo Us, Inc. Continuous crystalline gallium nitride (GaN) PN structure with no internal regrowth interfaces
US10283358B2 (en) * 2017-05-18 2019-05-07 Hrl Laboratories, Llc Lateral GaN PN junction diode enabled by sidewall regrowth

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200949026A (en) * 2008-01-16 2009-12-01 Sumitomo Electric Industries Method for growing group iii nitride crystal
JP2015214441A (ja) * 2014-05-09 2015-12-03 古河機械金属株式会社 自立基板の製造方法および自立基板
US20160020284A1 (en) * 2014-07-21 2016-01-21 Soraa, Inc. Reusable nitride wafer, method of making, and use thereof
TW201900951A (zh) * 2017-03-17 2019-01-01 日商古河機械金屬股份有限公司 Iii族氮化物半導體基板
JP2019004047A (ja) * 2017-06-15 2019-01-10 株式会社サイオクス 窒化物半導体積層物、半導体装置、窒化物半導体積層物の製造方法、窒化物半導体自立基板の製造方法および半導体装置の製造方法

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