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TWI727656B - 時脈資料回復電路、記憶體儲存裝置及訊號調整方法 - Google Patents

時脈資料回復電路、記憶體儲存裝置及訊號調整方法 Download PDF

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TWI727656B
TWI727656B TW109104441A TW109104441A TWI727656B TW I727656 B TWI727656 B TW I727656B TW 109104441 A TW109104441 A TW 109104441A TW 109104441 A TW109104441 A TW 109104441A TW I727656 B TWI727656 B TW I727656B
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circuit
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吳仁鉅
林柏境
廖宇強
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群聯電子股份有限公司
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Abstract

一種時脈資料回復電路、記憶體儲存裝置及訊號調整方法。所述方法包括：偵測第一訊號與時脈訊號之間的相位差；根據所述相位差與第一時脈頻率產生投票訊號；根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出，其中所述第一時脈頻率不同於所述第二時脈頻率；以及根據依序輸出的所述多個調整訊號產生所述時脈訊號。

Description

時脈資料回復電路、記憶體儲存裝置及訊號調整方法
本發明是有關於一種訊號調整技術，且特別是有關於一種時脈資料回復電路、記憶體儲存裝置及訊號調整方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，記憶體儲存裝置都內建有時脈資料回復(Clock and Data Recovery, CDR)電路，以對資料訊號與時脈訊號進行校正。隨著資料訊號的傳輸頻率不斷上升，時脈資料回復電路的時脈校正效率與抖動抑制也更加重要。在某些情況下，當資料訊號與時脈訊號的相位差或頻率差的差距較大時，可能會因為相位或頻率的瞬間調整量太大，而導致時脈資料回復電路的抖動容忍(jitter tolerance)下降。
本發明提供一種時脈資料回復電路、記憶體儲存裝置及訊號調整方法，可提升時脈資料回復電路的抖動容忍。
本發明的範例實施例提供一種時脈資料回復電路，其包括相位偵測器、投票電路、數位迴路濾波器及相位內插器。所述相位偵測器用以偵測第一訊號與時脈訊號之間的相位差。所述投票電路耦接至所述相位偵測器並用以根據所述相位差與第一時脈頻率產生投票訊號。所述數位迴路濾波器耦接至所述投票電路並用以根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出，其中所述第一時脈頻率不同於所述第二時脈頻率。所述相位內插器耦接至所述相位偵測器與所述數位迴路濾波器並用以根據依序輸出的所述多個調整訊號產生所述時脈訊號。
在本發明的一範例實施例中，所述數位迴路濾波器包括累加電路與分割電路。所述累加電路耦接至所述投票電路。所述分割電路耦接至所述累加電路。所述累加電路用以根據所述投票訊號與所述第一時脈頻率決定第一調整碼。所述分割電路用以將所述第一調整碼分割為多個第二調整碼並根據所述多個第二調整碼產生所述多個調整訊號。
在本發明的一範例實施例中，所述數位迴路濾波器更包括多工器。所述多工器耦接至所述分割電路與所述相位內插器並用以根據所述第二時脈頻率將所述多個調整訊號依序輸出至所述相位內插器。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及時脈資料回復電路。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述時脈資料回復電路設置於所述連接介面單元、所述可複寫式非揮發性記憶體模組與所述記憶體控制電路單元的至少其中之一中。所述時脈資料回復電路用以偵測第一訊號與時脈訊號之間的相位差。所述時脈資料回復電路更用以根據所述相位差與第一時脈頻率產生投票訊號。所述時脈資料回復電路更用以根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出。所述時脈資料回復電路更用以根據依序輸出的所述多個調整訊號產生所述時脈訊號。所述第一時脈頻率不同於所述第二時脈頻率。
在本發明的一範例實施例中，所述時脈資料回復電路包括累加電路與分割電路。所述分割電路耦接至所述累加電路。所述累加電路用以根據所述投票訊號與所述第一時脈頻率決定第一調整碼。所述分割電路用以將所述第一調整碼分割為多個第二調整碼並根據所述多個第二調整碼產生所述多個調整訊號。
在本發明的一範例實施例中，所述時脈資料回復電路更包括多工器。所述多工器耦接至所述分割電路並用以根據所述第二時脈頻率將所述多個調整訊號依序輸出至所述時脈資料回復電路中的相位內插器。
本發明的範例實施例另提供一種訊號調整方法，其用於記憶體儲存裝置。所述記憶體儲存裝置具有可複寫式非揮發性記憶體模組，且所述訊號調整方法包括：偵測第一訊號與時脈訊號之間的相位差；根據所述相位差與第一時脈頻率產生投票訊號；根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出，其中所述第一時脈頻率不同於所述第二時脈頻率；以及根據依序輸出的所述多個調整訊號產生所述時脈訊號。
在本發明的一範例實施例中，根據所述投票訊號與所述第二時脈頻率將所述多個調整訊號依序輸出的步驟包括：根據所述投票訊號與所述第一時脈頻率決定第一調整碼；以及將所述第一調整碼分割為多個第二調整碼並根據所述多個第二調整碼產生所述多個調整訊號。
在本發明的一範例實施例中，根據所述投票訊號與所述第二時脈頻率將所述多個調整訊號依序輸出的步驟更包括：根據所述第二時脈頻率將所述多個調整訊號依序輸出至所述記憶體儲存裝置中的相位內插器。
在本發明的一範例實施例中，依序輸出的所述多個調整訊號用以逐漸將所述時脈訊號調整至滿足目標相位差或目標頻率差。
本發明的範例實施例另提供一種時脈資料回復電路，其包括相位偵測器、投票電路、位迴路濾波器及相位內插器。所述投票電路耦接至所述相位偵測器的輸出。所述數位迴路濾波器耦接至所述投票電路的輸出。所述相位內插器耦接至所述數位迴路濾波器的輸出與所述相位偵測器。所述投票電路操作於第一時脈頻率。所述數位迴路濾波器操作於第二時脈頻率。所述第一時脈頻率不同於所述第二時脈頻率。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及時脈資料回復電路。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述時脈資料回復電路設置於所述連接介面單元、所述可複寫式非揮發性記憶體模組與所述記憶體控制電路單元的至少其中之一中。所述時脈資料回復電路中的投票電路操作於第一時脈頻率。所述時脈資料回復電路中的數位迴路濾波器操作於第二時脈頻率。所述數位迴路濾波器耦接至所述投票電路的輸出。所述第一時脈頻率不同於所述第二時脈頻率。
在本發明的一範例實施例中，所述第一時脈頻率低於所述第二時脈頻率。
基於上述，在測得第一訊號與時脈訊號之間的相位差後，投票電路可根據所述相位差與第一時脈頻率產生投票訊號。數位迴路濾波器可根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出，且所述第一時脈頻率不同於所述第二時脈頻率。相位內插器可根據依序輸出的所述多個調整訊號產生所述時脈訊號。藉此，可提升時脈資料回復電路的抖動容忍。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的時脈資料回復電路的示意圖。請參照圖1，時脈資料回復電路10可用於接收訊號(亦稱為第一訊號)Din並產生訊號CLK(HS)。訊號CLK(HS)為時脈訊號。
時脈資料回復電路10可偵測訊號Din與CLK(HS)之間的相位差並根據此相位差調整訊號CLK(HS)。例如，時脈資料回復電路10可根據訊號Din的相位及/或頻率來調整訊號CLK(HS)的相位及/或頻率。藉此，時脈資料回復電路10可用於將訊號Din與CLK(HS)鎖定於一個預設的相位關係。例如，訊號Din與CLK(HS)之間的相位差可被鎖定於0度、90度、180度、270度或360度。在一範例實施例中，訊號Din可為資料訊號。經鎖定的訊號CLK(HS)亦可用於分析(例如取樣)訊號Din，以獲得訊號Din所傳遞的位元資料(例如位元1/0)。
時脈資料回復電路10包括相位偵測器11、投票電路12、數位迴路濾波器13及相位內插器14。相位偵測器11可用以接收訊號Din與CLK(HS)並偵測訊號Din與CLK(HS)之間的相位差。相位偵測器11可根據所測得的相位差產生訊號PS。換言之，訊號PS可反映訊號Din與CLK(HS)之間的相位差。
投票電路12耦接至相位偵測器11並可接收訊號PS。投票電路12可根據訊號PS產生訊號UP/DN。訊號UP/DN可用於改變訊號CLK(HS)的相位及/或頻率。例如，訊號UP可用於提前訊號CLK(HS)的至少一個上升緣及/或至少一個下降緣。訊號DN可用於延遲訊號CLK(HS)的至少一個上升緣及/或至少一個下降緣。在一範例實施例中，訊號UP/DN亦稱為投票訊號。
數位迴路濾波器13耦接至投票電路12。數位迴路濾波器12可接收訊號UP/DN並根據訊號UP/DN產生訊號PC(i)。訊號PC(i)可對應一個代碼(或控制碼)。此代碼(或控制碼)可用於控制訊號CLK(HS)的相位及/或頻率。在一範例實施例中，訊號PC(i)亦稱為調整訊號。
相位內插器14耦接至數位迴路濾波器13、相位偵測器11及鎖相迴路(Phase Locked Loop, PLL)電路15。相位內插器14用以從數位迴路濾波器13接收訊號PC(i)並從鎖相迴路電路15接收訊號CLK(REF)。訊號CLK(REF)亦稱為參考時脈訊號。例如，訊號CLK(REF)可作為相位內插器14的基底。相位內插器14可根據訊號PC(i)對訊號CLK(REF)執行相位內插以產生訊號CLK(HS)。此外，相位內插器14可根據訊號PC(i)調整訊號CLK(HS)的相位及/或頻率。鎖相迴路電路15可包含於時脈資料回復電路10內或獨立於時脈資料回復電路10之外，本發明不加以限制。
藉由相位偵測器11、投票電路12、數位迴路濾波器13及相位內插器14之協同運作，訊號Din與CLK(HS)可被鎖定於所述預設的相位關係，以利於後續的訊號分析。此外，訊號CLK(HS)亦可被提供給其他的電路元件使用。
須注意的是，投票電路12可操作於某一時脈頻率(亦稱為第一時脈頻率)，而數位迴路濾波器13則可操作於另一時脈頻率(亦稱為第二時脈頻率)。從另一角度而言，數位迴路濾波器13可同時操作於第一時脈頻率與第二時脈頻率。第一時脈頻率不同於第二時脈頻率。例如，第一時脈頻率可低於第二時脈頻率。例如，第一時脈頻率可為20MHz，而第二時脈頻率可為100MHz，且本發明不限制第一時脈頻率與第二時脈頻率的實際數值。
在一範例實施例中，投票電路12可接收訊號CLK(LS)並以訊號CLK(LS)的頻率作為第一時脈頻率。投票電路12可根據訊號CLK(LS)的頻率與訊號PS來輸出訊號UP/DN。例如，投票電路12可受訊號CLK(LS)的上升緣及/或下降緣觸發以產生訊號PS。
在一範例實施例中，數位迴路濾波器13可接收訊號CLK(HS)並以訊號CLK(HS)的頻率作為第二時脈頻率。數位迴路濾波器13可根據訊號CLK(HS)的頻率與訊號UP/DN來輸出訊號UP/DN。例如，數位迴路濾波器13可受訊號CLK(HS)的上升緣及/或下降緣觸發以輸出訊號PC(i)。
在一範例實施例中，訊號CLK(LS)例如是訊號CLK(HS)經過除頻後產生。例如，一個除頻器(Divider)可用以對訊號CLK(HS)進行除頻以產生訊號CLK(LS)。此除頻器可包含於時脈資料回復電路10中或獨立於時脈資料回復電路10之外。
在一範例實施例中，i的數值介於1至n之間，且n為大於1的整數。第二時脈頻率可約為第一時脈頻率的n倍。響應於投票電路12產生的一個訊號UP/DN，數位迴路濾波器13可根據此訊號UP/DN與訊號CLK(HS)的頻率來將n個訊號PC(1)~PC(n)依序輸出至相位內插器14。相位內插器14可根據依序輸出的這n個訊號PC(1)~PC(n)來產生訊號CLK(HS)及/或調整訊號CLK(HS)的相位(或頻率)。藉此，依序輸出的這n個訊號PC(1)~PC(n)可用以逐漸將訊號CLK(HS)調整至滿足一個相位差(亦稱為目標相位差)或頻率差(亦稱為目標頻率差)。
圖2是根據本發明的一範例實施例所繪示的數位迴路濾波器的示意圖。請參照圖2，數位迴路濾波器13可包括累加電路21、分割電路22及多工器23。累加電路21可根據訊號UP/DN與第一時脈頻率決定一個調整碼(亦稱為第一調整碼)。分割電路22耦接至累加電路21與多工器23。分割電路22可將第一調整碼分割為多個調整碼(亦稱為第二調整碼)並根據所述多個第二調整碼產生訊號PC(1)~PC(n)。多工器23可根據第二時脈頻率將訊號PC(1)~PC(n)依序輸出。
從另一角度而言，數位迴路濾波器13的一部分電路(即累加電路21與分割電路22)是操作於第一時脈頻率並根據第一時脈頻率運作(例如產生訊號PC(1)~PC(n))。數位迴路濾波器13的另一部分電路(即多工器23)則是操作於第二時脈頻率並根據第二時脈頻率運作(例如輸出訊號PC(i))。
在一範例實施例中，累加電路21包括放大器201、放大器202、累積器211、累積器212及加法器221。放大器201與202的輸入端可耦接至圖1的相位偵測器11的輸出端以接收訊號UP/DN。累積器211的輸入端可耦接至放大器202的輸出端。累積器211與放大器201的輸出端可耦接至加法器221的輸入端。累積器212的輸入端可耦接至加法器221的輸出端。累積器212的輸出端可耦接至分割電路22的輸入端。
在一範例實施例中，放大器201亦稱為比例增益放大器，且放大器202亦稱為積分增益放大器。例如，放大器201可將訊號UP/DN所對應的數值放大N倍，且放大器202可將訊號UP/DN所對應的數值放大M倍。N大於M。例如，N可為6及/或M可為4，且N與M的數值不限於此。經放大器202放大M倍的數值可用於更新累積器211所儲存的數值。加法器221可將儲存於累積器211的數值與放大器201輸出的數值相加並根據運算結果更新儲存於累積器212的數值。此數值即為第一調整碼。累加電路21可接收訊號CLK(LS)並根據訊號CLK(LS)的頻率(即第一時脈頻率)來更新第一調整碼。然後，累加電路21可將第一調整碼所對應的訊號傳送給分割電路22。
根據累加電路21的輸出，分割電路22可產生訊號PC(1)~PC(n)。訊號PC(1)~PC(n)中的每一者對應一個第二調整碼。在一範例實施例中，假設一個第一調整碼可單獨且一次性地用於將訊號CLK(HS)調整至滿足一個目標相位差或目標頻率差，則訊號PC(1)~PC(n)所對應的所有第二調整碼則可共同且逐漸地將訊號CLK(HS)調整至滿足所述目標相位差或目標頻率差。
圖3是根據本發明的一範例實施例所繪示的依序輸出多個調整訊號的示意圖。圖4是根據本發明的一範例實施例所繪示的根據依序輸出的多個調整訊號調整時脈訊號的示意圖。
請參照圖3與圖4，假設傳統上對應於第一調整碼的訊號PC(D)(即調整訊號)可根據訊號CLK(LS)之觸發而輸出，且訊號PC(D)可指示圖1的相位內插器14在時間點T(0)~T(1)之間一次性地將訊號CLK(HS)的相位(或頻率)從當前值PH(1)調整至目標值PH(2)。當前值PH(1)與目標值PH(2)之間的差值為ΔPH(即目標相位差或目標頻率差)。
在一範例實施例中，訊號PC(1)~PC(n)是根據訊號CLK(HS)之觸發而依序輸出。根據依序輸出的訊號PC(1)~PC(n)，在時間點T(01)~T(05)，訊號CLK(HS)的相位(或頻率)從當前值PH(1)被逐漸且穩定地調整至目標值PH(2)。當前值PH(1)至目標值PH(2)之間的差值也為ΔPH(即目標相位差或目標頻率差)。
在一範例實施例中，假設n=5。在時間點T(01)，響應於訊號PC(1)，訊號CLK(HS)的相位(或頻率)從當前值PH(1)被調整至PH(1)+ΔPH×(1/5)；在時間點T(02)，響應於訊號PC(2)，訊號CLK(HS)的相位(或頻率)被調整至PH(1)+ΔPH×(2/5)；在時間點T(03)，響應於訊號PC(3)，訊號CLK(HS)的相位(或頻率)被調整至PH(1)+ΔPH×(3/5)；在時間點T(04)，響應於訊號PC(4)，訊號CLK(HS)的相位(或頻率)被調整至PH(1)+ΔPH×(4/5)；並且，在時間點T(05)，響應於訊號PC(5)，訊號CLK(HS)的相位(或頻率)被調整至PH(1)+ΔPH=PH(2)。
相較於根據訊號PC(D)一次性地調整訊號CLK(HS)，根據依序輸出的訊號PC(1)~PC(n)來穩定地將訊號CLK(HS)的相位(或頻率)調整至目標值PH(2)，可使圖1的時脈資料回復電路10具有較高的抖動容忍。特別是，ΔPH(即目標相位差或目標頻率差)越大，分階段調整訊號CLK(HS)的優點可更加被突顯。
在一範例實施例中，圖1的時脈資料回復電路10可設置在記憶體儲存裝置中，以接收來自主機系統的訊號Din。然而，在另一範例實施例中，圖1的時脈資料回復電路10亦可設置於其他類型的電子裝置中，而不限於記憶體儲存裝置。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖5是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖6是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖5與圖6，主機系統51一般包括處理器511、隨機存取記憶體(random access memory, RAM)512、唯讀記憶體(read only memory, ROM)513及資料傳輸介面514。處理器511、隨機存取記憶體512、唯讀記憶體513及資料傳輸介面514皆耦接至系統匯流排(system bus)510。
在本範例實施例中，主機系統51是透過資料傳輸介面514與記憶體儲存裝置50耦接。例如，主機系統51可經由資料傳輸介面514將資料儲存至記憶體儲存裝置50或從記憶體儲存裝置50中讀取資料。此外，主機系統51是透過系統匯流排510與I/O裝置52耦接。例如，主機系統51可經由系統匯流排510將輸出訊號傳送至I/O裝置52或從I/O裝置52接收輸入訊號。
在一範例實施例中，處理器511、隨機存取記憶體512、唯讀記憶體513及資料傳輸介面514可設置在主機系統51的主機板60上。資料傳輸介面514的數目可以是一或多個。透過資料傳輸介面514，主機板60可以經由有線或無線方式耦接至記憶體儲存裝置50。記憶體儲存裝置50可例如是隨身碟601、記憶卡602、固態硬碟(Solid State Drive, SSD)603或無線記憶體儲存裝置604。無線記憶體儲存裝置604可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板60也可以透過系統匯流排510耦接至全球定位系統(Global Positioning System, GPS)模組605、網路介面卡606、無線傳輸裝置607、鍵盤608、螢幕609、喇叭610等各式I/O裝置。例如，在一範例實施例中，主機板60可透過無線傳輸裝置607存取無線記憶體儲存裝置604。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖7是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖7，在另一範例實施例中，主機系統71也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置70可為其所使用的安全數位(Secure Digital, SD)卡72、小型快閃(Compact Flash, CF)卡73或嵌入式儲存裝置74等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置74包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)741及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置742等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖8是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖8，記憶體儲存裝置80包括連接介面單元801、記憶體控制電路單元802與可複寫式非揮發性記憶體模組803。須注意的是，圖1的時脈資料回復電路10可設置於連接介面單元801中，以接收來自於主機系統51的訊號Din。或者，圖1的時脈資料回復電路10亦可設置於記憶體控制電路單元802及/或可複寫式非揮發性記憶體模組803中，本發明不加以限制。
連接介面單元801用以將記憶體儲存裝置80耦接至主機系統。在本範例實施例中，連接介面單元801是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元801亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元801可與記憶體控制電路單元802封裝在一個晶片中，或者連接介面單元801是佈設於一包含記憶體控制電路單元802之晶片外。
記憶體控制電路單元802用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統的指令在可複寫式非揮發性記憶體模組803中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組803是耦接至記憶體控制電路單元802並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組803可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組803中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組803的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖9是根據本發明的一範例實施例所繪示的訊號調整方法的流程圖。請參照圖9，在步驟S901中，偵測第一訊號與時脈訊號之間的相位差。在步驟S902中，根據所述相位差與第一時脈頻率產生投票訊號。在步驟S903中，根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出，其中第一時脈頻率不同於第二時脈頻率。在步驟S904中，根據依序輸出的所述多個調整訊號產生所述時脈訊號。
然而，圖9中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在本發明的範例實施例中，投票電路可操作於第一時脈頻率，而數位迴路濾波器則可操作於更高的第二時脈頻率，藉以響應於一個投票訊號而產生多個調整訊號。此些調整訊號可用以分多次地將時脈資料回復電路產生的時脈訊號調整至滿足目標相位差或頻率差。相較於傳統上一次性地對時脈訊號進行調整，在本發明的範例實施例中分多次對時脈訊號進行調整，可使得時脈資料回復電路具有更高的抖動容忍。
10:時脈資料回復電路 11:相位偵測器 12:投票電路 13:數位迴路濾波器 14:相位內插器 15:鎖相迴路電路 Din,PS,UP,DN,PC(i),PC(1)~PC(n),PC(D),CLK(HS),CLK(LS),CLK(REF):訊號 21:累加電路 22:分割電路 23:多工器 201,202:放大器 211, 212:累積器 221:加法器 T(0),T(1),T(01)~T(05):時間點 50,70,80:記憶體儲存裝置 51,71:主機系統 510:系統匯流排 511:處理器 512:隨機存取記憶體 513:唯讀記憶體 514資料傳輸介面 52:輸入/輸出(I/O)裝置 60:主機板 601:隨身碟 602:記憶卡 603:固態硬碟 604:無線記憶體儲存裝置 605:全球定位系統模組 606:網路介面卡 607:無線傳輸裝置 608:鍵盤 609:螢幕 610:喇叭 72:SD卡 73:CF卡 74:嵌入式儲存裝置 741:嵌入式多媒體卡 742:嵌入式多晶片封裝儲存裝置 801:連接介面單元 802:記憶體控制電路單元 803:可複寫式非揮發性記憶體模組 S901:步驟(偵測第一訊號與時脈訊號之間的相位差) S902:步驟(根據所述相位差與第一時脈頻率產生投票訊號) S903:步驟(根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出，其中第一時脈頻率不同於第二時脈頻率) S904:步驟(根據依序輸出的所述多個調整訊號產生所述時脈訊號)
圖1是根據本發明的一範例實施例所繪示的時脈資料回復電路的示意圖。 圖2是根據本發明的一範例實施例所繪示的數位迴路濾波器的示意圖。 圖3是根據本發明的一範例實施例所繪示的依序輸出多個調整訊號的示意圖。 圖4是根據本發明的一範例實施例所繪示的根據依序輸出的多個調整訊號調整時脈訊號的示意圖。 圖5是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖6是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖7是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖8是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖9是根據本發明的一範例實施例所繪示的訊號調整方法的流程圖。
S901:步驟(偵測第一訊號與時脈訊號之間的相位差)
S902:步驟(根據所述相位差與第一時脈頻率產生投票訊號)
S903:步驟(根據所述投票訊號與第二時脈頻率將多個調整訊號依序輸出，其中第一時脈頻率不同於第二時脈頻率)
S904:步驟(根據依序輸出的所述多個調整訊號產生所述時脈訊號)

Claims (19)

  1. 一種時脈資料回復電路，包括： 一相位偵測器，用以偵測一第一訊號與一時脈訊號之間的一相位差； 一投票電路，耦接至該相位偵測器並用以根據該相位差與一第一時脈頻率產生一投票訊號； 一數位迴路濾波器，耦接至該投票電路並用以根據該投票訊號與一第二時脈頻率將多個調整訊號依序輸出，其中該第一時脈頻率不同於該第二時脈頻率；以及 一相位內插器，耦接至該相位偵測器與該數位迴路濾波器並用以根據依序輸出的該多個調整訊號產生該時脈訊號。
  2. 如請求項1所述的時脈資料回復電路，其中該第一時脈頻率低於該第二時脈頻率。
  3. 如請求項1所述的時脈資料回復電路，其中該數位迴路濾波器包括： 一累加電路，耦接至該投票電路；以及 一分割電路，耦接至該累加電路， 其中該累加電路用以根據該投票訊號與該第一時脈頻率決定一第一調整碼，並且 該分割電路用以將該第一調整碼分割為多個第二調整碼並根據該多個第二調整碼產生該多個調整訊號。
  4. 如請求項3所述的時脈資料回復電路，其中該數位迴路濾波器更包括： 一多工器，耦接至該分割電路與該相位內插器並用以根據該第二時脈頻率將該多個調整訊號依序輸出至該相位內插器。
  5. 如請求項1所述的時脈資料回復電路，其中依序輸出的該多個調整訊號用以逐漸將該時脈訊號調整至滿足一目標相位差或一目標頻率差。
  6. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組； 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 一時脈資料回復電路，設置於該連接介面單元、該可複寫式非揮發性記憶體模組與該記憶體控制電路單元的至少其中之一中， 其中該時脈資料回復電路用以偵測一第一訊號與一時脈訊號之間的一相位差， 該時脈資料回復電路更用以根據該相位差與一第一時脈頻率產生一投票訊號， 該時脈資料回復電路更用以根據該投票訊號與一第二時脈頻率將多個調整訊號依序輸出， 該時脈資料回復電路更用以根據依序輸出的該多個調整訊號產生該時脈訊號，並且 該第一時脈頻率不同於該第二時脈頻率。
  7. 如請求項6所述的記憶體儲存裝置，其中該第一時脈頻率低於該第二時脈頻率。
  8. 如請求項6所述的記憶體儲存裝置，其中該時脈資料回復電路包括： 一累加電路；以及 一分割電路，耦接至該累加電路； 其中該累加電路用以根據該投票訊號與該第一時脈頻率決定一第一調整碼，並且 該分割電路用以將該第一調整碼分割為多個第二調整碼並根據該多個第二調整碼產生該多個調整訊號。
  9. 如請求項8所述的記憶體儲存裝置，其中該時脈資料回復電路更包括： 一多工器，耦接至該分割電路並用以根據該第二時脈頻率將該多個調整訊號依序輸出至該時脈資料回復電路中的一相位內插器。
  10. 如請求項6所述的記憶體儲存裝置，其中依序輸出的該多個調整訊號用以逐漸將該時脈訊號調整至滿足一目標相位差或一目標頻率差。
  11. 一種訊號調整方法，用於一記憶體儲存裝置，該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，且該訊號調整方法包括： 偵測一第一訊號與一時脈訊號之間的一相位差； 根據該相位差與一第一時脈頻率產生一投票訊號； 根據該投票訊號與一第二時脈頻率將多個調整訊號依序輸出，其中該第一時脈頻率不同於該第二時脈頻率；以及 根據依序輸出的該多個調整訊號產生該時脈訊號。
  12. 如請求項11所述的訊號調整方法，其中該第一時脈頻率低於該第二時脈頻率。
  13. 如請求項11所述的訊號調整方法，其中根據該投票訊號與該第二時脈頻率將該多個調整訊號依序輸出的步驟包括： 根據該投票訊號與該第一時脈頻率決定一第一調整碼；以及 將該第一調整碼分割為多個第二調整碼並根據該多個第二調整碼產生該多個調整訊號。
  14. 如請求項13所述的訊號調整方法，其中根據該投票訊號與該第二時脈頻率將該多個調整訊號依序輸出的步驟更包括： 根據該第二時脈頻率將該多個調整訊號依序輸出至該記憶體儲存裝置中的一相位內插器。
  15. 如請求項11所述的訊號調整方法，其中依序輸出的該多個調整訊號用以逐漸將該時脈訊號調整至滿足一目標相位差或一目標頻率差。
  16. 一種時脈資料回復電路，包括： 一相位偵測器； 一投票電路，耦接至該相位偵測器的輸出； 一數位迴路濾波器，耦接至該投票電路的輸出；以及 一相位內插器，耦接至該數位迴路濾波器的輸出與該相位偵測器， 其中該投票電路操作於一第一時脈頻率， 該數位迴路濾波器操作於一第二時脈頻率，並且 該第一時脈頻率不同於該第二時脈頻率。
  17. 如請求項16所述的時脈資料回復電路，其中該第一時脈頻率低於該第二時脈頻率。
  18. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組； 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 一時脈資料回復電路，設置於該連接介面單元、該可複寫式非揮發性記憶體模組與該記憶體控制電路單元的至少其中之一中， 其中該時脈資料回復電路中的一投票電路操作於一第一時脈頻率， 該時脈資料回復電路中的一數位迴路濾波器操作於一第二時脈頻率， 該數位迴路濾波器耦接至該投票電路的輸出，並且 該第一時脈頻率不同於該第二時脈頻率。
  19. 如請求項18所述的記憶體儲存裝置，其中該第一時脈頻率低於該第二時脈頻率。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12021538B2 (en) * 2022-05-20 2024-06-25 Apple Inc. Clock frequency limiter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130009682A1 (en) * 2010-01-14 2013-01-10 Ian Kyles Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock
US9025715B1 (en) * 2002-10-09 2015-05-05 Marvell World Trade Ltd. Systems and methods for compensating a phase of a local clock of a storage device
US20160294538A1 (en) * 2015-03-30 2016-10-06 Global Unichip Corporation Phase interpolator and clock and data recovery circuit
US20190379524A1 (en) * 2016-06-15 2019-12-12 Silicon Laboratories Inc. Digital Oversampling Clock And Data Recovery Circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6961862B2 (en) * 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
KR102520259B1 (ko) * 2018-03-09 2023-04-11 에스케이하이닉스 주식회사 반도체시스템
JP2019169779A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 クロック・データ再生装置、メモリシステム及びデータ再生方法
TWI743538B (zh) * 2019-08-21 2021-10-21 群聯電子股份有限公司 連接介面電路、記憶體儲存裝置及訊號產生方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9025715B1 (en) * 2002-10-09 2015-05-05 Marvell World Trade Ltd. Systems and methods for compensating a phase of a local clock of a storage device
US20130009682A1 (en) * 2010-01-14 2013-01-10 Ian Kyles Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock
US20160294538A1 (en) * 2015-03-30 2016-10-06 Global Unichip Corporation Phase interpolator and clock and data recovery circuit
US20190379524A1 (en) * 2016-06-15 2019-12-12 Silicon Laboratories Inc. Digital Oversampling Clock And Data Recovery Circuit

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