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TWI722477B - 可變動延遲的字線啟動方案 - Google Patents

可變動延遲的字線啟動方案 Download PDF

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TWI722477B
TWI722477B TW108123677A TW108123677A TWI722477B TW I722477 B TWI722477 B TW I722477B TW 108123677 A TW108123677 A TW 108123677A TW 108123677 A TW108123677 A TW 108123677A TW I722477 B TWI722477 B TW I722477B
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Inventor
洪顯星
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於一種記憶體裝置，其包括經組態以回應於一時脈脈衝對一記憶體陣列之位元線進行預充電之一位元線預充電電路。一控制器經組態以將該時脈脈衝輸出至該位元線預充電電路，且將一第一字線啟動訊號輸出至一字線驅動器。該第一字線啟動訊號自該時脈脈衝延遲一第一延遲時間，且一第二字線啟動訊號自該時脈脈衝延遲一第二延遲時間。

Description

可變動延遲的字線啟動方案
本發明實施例係關於可變動延遲的字線啟動方案。
積體電路記憶體的一種常見類型為靜態隨機存取記憶體(static random access memory；SRAM)裝置。典型SRAM記憶體裝置具有記憶體單元陣列。在一些實例中，每個記憶體單元使用連接於較高參考電位與較低參考電位(通常接地)之間的六個電晶體，使得兩個儲存節點中之一者可被待儲存之資訊佔據，而另一儲存節點處儲存互補資訊。將SRAM單元中之每個位元儲存於形成兩個交叉耦接之反向器的四個電晶體上。另兩個電晶體連接至記憶體單元字線以在讀取及寫入操作期間藉由選擇性地將單元連接至其位元線而控制對記憶體單元之存取。在讀取操作中，例如，將記憶體單元位元線預充電至預定義之臨限電壓。當啟動字線時，連接至位元線之感測放大器感測及輸出所儲存資訊。
根據本發明的一實施例，一種記憶體裝置包含：記憶體單元之一陣列；一位元線，其連接至該等記憶體單元；一字線，其連接至該等記憶體單元；一位元線預充電電路，其經組態以回應於一時脈脈衝將一預充電訊號輸出至該位元線；一字線驅動器，其經組態以回應於所接收到 之字線啟動訊號選擇該陣列之預定字線；一控制器，其經組態以將該時脈脈衝輸出至該位元線預充電電路，且將自該時脈脈衝延遲一第一延遲時間之一第一字線啟動訊號及自該時脈脈衝延遲一第二延遲時間之一第二字線啟動訊號輸出至該字線驅動器。
根據本發明的一實施例，一種記憶體控制器包含：一字線驅動器，其經組態以接收一字線位址訊號及一字線啟動訊號；一可變動延遲電路，其經組態以：接收一時脈脈衝；回應於該字線位址訊號使接收到之該時脈脈衝延遲一第一延遲時間及一第二延遲時間中之一者；以及將該延遲時脈脈衝訊號輸出至該字線驅動器。
根據本發明的一實施例，一種方法包含：回應於一時脈脈衝對記憶體單元之一陣列之複數條位元線進行預充電；回應於一第一字線位址訊號判定一第一延遲時間；回應於一第二字線位址訊號判定一第二延遲時間；回應於延遲該第一延遲時間之該時脈脈衝輸出一第一字線選擇訊號；以及回應於延遲該第二延遲時間之該時脈脈衝輸出一第二字線選擇訊號。
100:記憶體裝置
102:預充電電路
104:字線驅動器
104a:群組
104b:群組/子群組
104c:群組
110:記憶體單元陣列/記憶體陣列
112:輸入/輸出(IO)區塊
120:控制區塊
122:可變動延遲電路
200:記憶體單元
202:字線
203:位元線
204:位元線
206a:NMOS電晶體
206b:NMOS電晶體
206c:NMOS電晶體
206d:NMOS電晶體
208a:PMOS電晶體
208b:PMOS電晶體
300:列選擇訊號
302:訊號/字線啟動訊號/箭頭
304:位址輸入訊號
306:列位址訊號
310:箭頭/反向器/時脈脈衝
312:列選擇電路
314:反及(NAND)閘
316:反向器
318:反向器
330:時間延遲週期
332:第一延遲時間週期
334:第二延遲時間週期
336:時間週期
338:時間週期
340:第一區段
342:第二區段
350:位址輸入
360:第一延遲元件
362:第二延遲元件
364:反向器
370:第一三態反向器
372:第二三態反向器
380:PMOS電晶體
382:NMOS電晶體
384:延遲元件
386:延遲元件
390:反向器
392:額外延遲電路
394a:電晶體
394b:電晶體
396a:電晶體
396b:電晶體
400:CKBP_DEL波形
402:字線選擇訊號CKP_WL
404:CKPB_DEL訊號/CKPB_DEL波形
406:CKP_WL訊號
430:方法
432:操作
434:操作
436:操作
438:操作
440:操作
442:操作
444:操作
446:操作
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增大或減小各種特徵之尺寸。
圖1為說明根據一些實施例的記憶體裝置之實例之方塊圖。
圖2為說明根據一些實施例的圖1中所示之記憶體裝置之靜態隨機存取記憶體(SRAM)單元之實例的電路圖。
圖3為說明根據一些實施例的圖1中所示之記憶體裝置之其他態樣的電路圖。
圖4為說明根據一些實施例的圖3中所示之記憶體裝置之其他態樣的電路圖。
圖5為說明根據一些實施例的圖4中所示之記憶體裝置之波形之實例的時序圖。
圖6為說明根據一些實施例的圖3之記憶體裝置之分段字線驅動器之實例的方塊圖。
圖7為說明根據一些實施例的圖3之記憶體裝置之字線驅動器之實例的其他態樣的方塊圖。
圖8為說明根據一些實施例的圖3之記憶體裝置之可變動延遲電路之實例的電路圖。
圖9為說明根據一些實施例的圖8之可變動延遲電路之實例的電路圖。
圖10為說明根據一些實施例的圖8之可變動延遲電路之另一實例的電路圖。
圖11為說明根據一些實施例的圖10中所示之可變動延遲電路之波形之實例的時序圖。
圖12為說明根據一些實施例的記憶體裝置操作方法之實例的流程圖。
以下揭示內容提供用於實施所提供之主題之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當 然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包括第一特徵及第二特徵直接接觸地形成之實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成，使得第一特徵及第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複係出於簡單性及清晰性之目的且本身不指示所論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，本文中可使用空間相對術語，諸如「之下」、「下方」、「下部」、「上方」、「上部」等等以描述一個元件或特徵與另一元件或特徵之關係，如圖式中所說明。除圖式中所描繪之定向以外，空間相對術語意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1為說明根據本揭露的態樣的記憶體裝置100的實例的方塊圖。在圖1之所說明實施例中，記憶體裝置100包括記憶體單元陣列110，其包括記憶體單元之陣列。在本文中所揭示之實例中，記憶體單元為SRAM單元，但其他實施方案為可能的，諸如動態隨機存取記憶體(DRAM)單元。記憶體陣列110連接於上部參考電壓端VDD與下部參考電壓端VSS(通常接地)之間。記憶體裝置100進一步包括經組態以自記憶體陣列110讀取資料及將資料寫入至該記憶體陣列之輸入/輸出(IO)區塊112，及經組態以對記憶體陣列110之記憶體單元之位元線進行預充電之預充電電路102，如下文將進一步論述。字線驅動器104輸出列選擇訊號以選擇記憶體單元中用於讀取或寫入資料之列。控制區塊120控制位元線預充電102及IO區塊112。另外，控制區塊120包括經組態以選擇性地延遲 發送至字線驅動器104之字線啟動訊號的可變動延遲電路122。儘管在圖1之所說明實施例中，出於說明之目的將每個組件展示為單獨區塊，但在一些其他實施例中，圖1中所示之組件中之一些或全部可整合在一起。
在一些實例中，每個記憶體單元使用連接於上部參考電位VDD與下部參考電位VSS(通常接地)之間的六個電晶體，使得兩個儲存節點中之一者可被待儲存資訊佔據，而另一儲存節點處儲存互補資訊。將SRAM單元中之每個位元儲存於形成兩個交叉耦接之反向器的四個電晶體上。另兩個電晶體連接至記憶體單元字線以在讀取及寫入操作期間藉由選擇性地將單元連接至其位元線而控制對記憶體單元之存取。在讀取操作中，例如，藉由預充電電路102將記憶體單元位元線預充電至預定義之臨限電壓。當藉由字線驅動器104啟動字線時，連接至位元線之IO區塊112之感測放大器感測及輸出所儲存資訊。
圖2說明圖1中所示之記憶體單元陣列110之記憶體單元200之實例。記憶體單元200連接至字線202及互補位元線BL 203及BLB 204。記憶體單元200包括PMOS電晶體208a至208b及NMOS電晶體206a至206d。電晶體208a及電晶體206c彼此耦接且定位於供應電壓VDD 204與接地之間以形成反向器。類似地，電晶體208b及電晶體206d耦接於VDD 220與接地之間以形成第二反向器。
兩個反向器彼此交叉耦接。存取電晶體206a回應於由字線驅動器104輸出之啟動訊號將第一反向器之輸出連接至位元線BL 203。類似地，存取電晶體206b將第二反向器之輸出連接至位元線條204。字線202附接至存取電晶體206a及206b之閘極控制以在讀取/寫入操作期間回應於圖1中所示之字線驅動器104選擇性地將反向器之輸出耦接至位元線 203、204。在讀取操作期間，反向器在位元線203、204處驅動互補電壓位準。
記憶體單元200之交叉耦接反向器提供標示邏輯值0及1之兩個穩定電壓狀態。金屬氧化物半導體場效電晶體(MOSFET)通常用作記憶體單元200中之電晶體。在一些實施例中，多於或少於6個電晶體可用於實施記憶體單元200。位元線預充電電路102連接至位元線203、204。
圖3說明記憶體裝置100之其他態樣。在一些實施例中，記憶體單元陣列110包括以行-列組態配置的複數個記憶體單元200，其中每一行具有位元線203及位元線條204，且每一列具有字線202。更特定言之，每一行之位元線203、204分別耦接至置於該行中之複數個記憶體單元200，且該行中之每個記憶體單元200均配置於不同列上且耦接至各別(不同)字線202。亦即，記憶體單元陣列110之每個記憶體單元200耦接至記憶體單元陣列110中之一行之位元線203、記憶體單元陣列110中之該行之位元線條204，及記憶體單元陣列110中之一列之字線202。在一些實施例中，位元線203及位元線條204豎直地並聯配置且字線202水平地並聯配置(亦即，垂直於位元線203、204)。在圖3之實例中，陣列110中存在n行及m列記憶體單元200。
在一些實施例之讀取循環中，將位元線203、204兩者預充電至高(邏輯1)電壓，其通常處於或接近於VDD電壓。回應於經由可變動延遲電路122由控制區塊120輸出之啟動訊號(下文進一步論述)，藉由字線驅動器104輸出列選擇訊號300以選擇記憶體單元200之所要字線202。確證字線202啟動耦接至所選字線202之記憶體單元200之存取電晶體206a、206b。這致使位元線203、204中之一者上之電壓訊號略微降低。位元線 203、204之間接著將具有小電壓差。IO區塊112之感測放大器將感測位元線203、204中之哪一者具有較高電壓且因此判定是否存在由記憶體單元200儲存之1或0。在寫入循環中，待寫入至記憶體單元200之值由IO區塊接收。回應於由字線驅動器104輸出之選擇訊號基於來自控制區塊120之啟動訊號確證所要字線202。
為了記憶體陣列100之最佳操作，在針對讀取或寫入操作確證字線202之前應對位元線203、204進行充分預充電。例如，若在將位元線203、204充分預充電至所要預充電電壓位準之前確證字線202，則讀取及寫入操作可導致資料誤差。另外，控制區塊120基於共同時脈脈衝輸出預充電及字線啟動訊號。因此，為了保證在確證字線202之前對位元線203、204之適當預充電，控制區塊120包括可變動延遲電路122以使字線選擇訊號300延遲直至對位元線203、204進行預充電之後。
藉由已知記憶體裝置，使輸出至所有字線202之字線選擇訊號300延遲單個預定延遲時間週期。然而，記憶體陣列，諸如記憶體陣列110常常較大，從而導致陣列110之上端處的字線202相較於陣列110之下端處的字線202(鄰近控制區塊120)距控制區塊120明顯較遠。因此，如圖3中所示，緊鄰控制區塊120之字線WL<0>相較於最上部字線WL<m-1>較接近於控制區塊120。圖3中由箭頭302指示之字線啟動訊號相較於必須行進到達較接近字線202(諸如，字線WL<0>)之訊號302行進較遠以到達記憶體陣列120之上部部分處的字線202(諸如，字線WL<m-1>)。由於額外距離，字線啟動訊號302花費較長時間到達字線WL<m-1>，或「較慢」。另一方面，啟動訊號302較快到達接近字線WL<0>。若所有字線啟動訊號302之延遲相同，則在已知記憶體系統中，記憶體裝置100之效能 劣化，此係由於對於慢字線202(距控制區塊較遠)之存取時間延遲超出必要時間。
根據本揭露之態樣，可變動延遲電路122基於所選字線202之位址改變藉由控制區塊120輸出至字線驅動器104之字線啟動訊號302之延遲時間週期。換言之，為了保證位元線預充電電路102能夠在確證所選字線202之前對位元線203、204進行充分預充電，較接近於控制區塊120的具有低位址之字線202，諸如字線WL<0>延遲達第一延遲時間。由於訊號302花費較長時間到達陣列110之上端處之字線202，諸如字線WL<m-1>，因此歸因於該等訊號到達字線WL<m-1>之位置所花費的額外時間而「確立」某一延遲時間量。因此，發送至「較慢」字線，諸如字線WL<m-1>之字線啟動訊號302延遲達小於第一延遲時間週期之第二延遲時間週期。字線WL<m-1>之較短延遲時間週期以及對於到達字線WL<m-1>之額外距離所需的額外訊號傳播時間產生足夠時間來對位元線203、204進行預充電，而無需包括多餘時間。
圖4為說明記憶體裝置100，及更特定言之，該控制器或控制區塊120及字線驅動器104之實例之其他態樣的電路圖。控制區塊120基於時脈脈衝CKP輸出位元線預充電訊號BLPCH。預充電電路102回應於對位元線203、204進行預充電之BLPCH訊號而將電壓施加至位元線203、204。
可變動延遲裝置122經由反向器310接收時脈脈衝CKP。另外，可變動延遲裝置122接收識別陣列110中之單元200以用於讀取或寫入資料之位址輸入訊號304。基於位址訊號304，藉由適合的字線驅動器104之列選擇電路312接收列位址訊號306，該字線驅動器將列選擇訊號300輸 出至對應字線202。列選擇電路312各自包括反及(NAND)閘314，其在一個輸入處接收列位址訊號306，且在另一輸入處接收啟動訊號302。反及閘314之輸出由反向器316接收，該反向器將列或字線選擇訊號302輸出至記憶體陣列110之對應字線202。
如由箭頭310所指示，字線202，及因此輸出具有較高位址之列選擇訊號300之列選擇電路312實體上距離控制區塊120較遠。由於啟動訊號302必須遠離控制區塊120行進較遠，此等較高位址列之啟動訊號302延遲較短以顧及歸因於距控制區塊120較遠之位置的固有延遲。如上文所提及，此等字線202被稱為「慢」字線。
圖5為說明由圖4中所展示之實施例輸出之訊號之實例的時序圖。在時間T1處，時脈訊號CKP變高，從而致使位元線預充電訊號BLPCH變低且對位元線203、204進行預充電。最小延遲週期330為在輸出列選擇訊號300以確證記憶體陣列110之所要字線202之前對位元線203、204進行充分預充電所需的延遲時間。為了獲得快字線(亦即，較接近於控制區塊120之字線202)之此時序，用於快字線CKP_WL@fastWL之字線啟動訊號302延遲第一時間週期332。這導致用於快字線WL<0>之字線選擇訊號300在最小延遲時間330之後變高。
由於啟動訊號302花費較長時間到達慢字線，諸如字線WL<m-1>，因此用於慢字線CKP_WL@slowWL之字線啟動訊號302延遲第二延遲週期334，其比第一延遲時間週期332小時間週期336。第二延遲週期334以及啟動訊號302行進較遠距離到達字線WL<m-1>所需的額外時間致使用於慢字線WL<m-1>之字線選擇訊號300在延遲週期338之後變高。由於縮短的第二延遲時間週期334，慢字線WL<m-1>僅會在快字線 WL<0>稍後變高。
在一些實例中，將列位址基於其距控制區塊120之實體距離劃分成複數個區段。圖6說明基於字線202距控制區塊120之距離對字線202及相關聯字線驅動器104進行分段之實例。在所說明實例中，記憶體單元陣列110具有256個列。其他實例可具有更多或更少個列。因此，8位元位址用於識別適合的字線202及對應字線驅動器104。如圖6之實例中所示，位址ADD<7：5>之最左三個位元將字線陣列104分段成具有32個字線驅動器及對應字線之八個群組。較高位址識別距控制區塊120較遠之字線，如圖6中所示。字線位址ADD<7：5>=111因此識別具有32個字線驅動器之最上部群組104a。接下來的三個位址位元ADD<4：2>將ADD<7：5>=111群組104a之32個字線驅動器分成各自具有四個字線驅動器之八個子群組。最後，最後兩個位址位元ADD<1：0>識別ADD<4：2>子群組之特定字線驅動器。因此，字線子群組位址ADD<4：2>=111識別具有群組104a字線驅動器之最上部子群組104b，及圖6中之位址之最右群組104c，ADD<1：0>=00-11識別子群組104b之特定字線驅動器。因此，藉由考慮到字線位址ADD<7：5>之最左三個位元，具有256個列位址之記憶體陣列可分段成各自具有32條字線之八個區段(群組104a)。藉由考慮到字線位址ADD<7：2>之最左六個位元(群組104a及104b一起)，可將記憶體陣列分段成各自具有四條字線之64個區段。另外，藉由考慮到例如字線位址ADD<7：4>之最左四個位元。可將記憶體陣列分段成各自具有16條字線之16個區段，以此類推。因此，具有256條字線文記憶體陣列可分段如下。
Figure 108123677-A0305-02-0012-1
Figure 108123677-A0305-02-0013-3
圖7說明認為僅最左位元ADD<7>將記憶體陣列110分段成各自具有128條字線之兩個區段的實例。兩個區段包括具有由ADD<7>=0表示之快字線(較接近於控制區塊120)之第一區段340，及具有由ADD<7>=1表示之慢字線(距控制區塊120較遠)之第二區段342。在其他實施例中，可例如採用對應於快、中等，及慢字線之多於兩個區段，等等。另外，圖6及圖7說明具有256條字線之實例陣列，該等字線具有八位元字線位址。具有更多或更少條字線(其中字線位址具有多於或少於八位元)之記憶體陣列及對字線進行分段之對應不同方式在本揭露之範疇內。
在所說明實例中，記憶體陣列110包括256個列。因此，最上部的最慢字線WL<m-1>具有11111111之二進位位址。第二(慢)區段342中之所有列位址具有等於或大於10000000之二進位位址。因此，在此實例中，位址位元ADD<7>判定所選字線202屬於區段340、342中之哪一者。因此，基於列位址之ADD<7>位元而判定第一延遲時間週期332或第二延遲時間週期334。換言之，用於具有ADD<7>=0之列(快列)之字線啟動訊號302延遲第一延遲週期332，且用於具有ADD<7>=1之列(慢列)之字線啟動訊號302延遲第二延遲週期334。
圖8說明可變動字線延遲電路122之實例。如上文所提及，可變動字線延遲電路122經由反向器310接收時脈脈衝CKP，且輸出來自反向器318之字線啟動訊號302。可變動字線延遲電路122進一步包括接收ADD<7>列位址位元之位址輸入350，且基於此輸入使時脈脈衝CKP延遲第一延遲週期332或第二延遲週期334。因此，若ADD<7>輸入350=0(快 列)，則字線啟動訊號302延遲第一延遲週期332，且若ADD<7>輸入=1(慢列)，則字線啟動訊號302延遲第二延遲週期334。
圖9說明可變動延遲電路122之一個實例實施方案之其他態樣。圖9中所示之可變動延遲電路122包括經組態以使時脈脈衝310延遲第一(較長)延遲週期332之第一延遲元件360及經組態以使時脈脈衝310延遲第二(較短)延遲週期334之第二延遲元件362。在所說明實例中，第一延遲元件360由三個反向器364構成，而第二延遲元件362由單個反向器364構成。其他延遲配置為可能的。將因第一延遲元件360與第二延遲元件362發生延遲之時脈脈衝CKP施加至回應於ADD<7>訊號而操作之各別第一開關370與第二開關372。
更特定言之，在所說明的實例中，第一延遲元件360將延遲時脈脈衝CKP施加至第一三態反向器370，且第二延遲元件362將延遲時脈脈衝CKP施加至第二三態反向器372。除低邏輯位準及高邏輯位準之外，三態反向器370、372允許其輸出埠假定高阻抗狀態，從而有效地自電路移除輸出。將ADD<7>輸入施加至三態反向器370、372之選擇輸入以便基於ADD<7>輸入選擇第一延遲元件360或第二延遲元件362。
圖10展示可變動延遲電路122之另一實例。由PMOS電晶體380及NMOS電晶體382形成之包含反向器之兩個延遲元件384、386接收反向時脈脈衝訊號CKP，所述延遲元件輸出由可變動延遲電路122輸出之延遲時脈脈衝CKPB_DEL。藉由反向器390接收ADD<7>輸入，使得將ADD<7>輸入及其補充應用於額外延遲電路392，其包括連接於電壓端VDD與電壓端VSS之間以形成三態反向器的兩個串聯連接之PMOS電晶體394a與394b，及兩個串聯連接之NMOS電晶體396a與396b。當ADD<7> 訊號較高時，啟動電晶體394a及396b，使得額外延遲電路392提供輸出。因此，延遲元件384及額外延遲電路392兩者驅動CKPB_DEL節點，從而導致CKP_WL訊號之較快轉變對於慢字線使CKP_WL訊號延遲較短。額外延遲電路392用於延長延遲時脈脈衝CKPB_DEL之邏輯轉變時間，因此當ADD<7>輸入為0時增加延遲時間週期，使得針對快字線施加第一(較長)時間延遲週期330。更特定言之，當ADD<7>輸入較低時，電晶體394a及396b均關閉，從而停用額外延遲電路392。因此，僅延遲元件384驅動CKPB_DEL節點，這引起CKPB_DEL輸出之較慢轉變以增加用於快字線之CKP_WL訊號之延遲週期。
圖11說明對應於圖10中所示之可變動延遲電路122之實例波形。回應於時脈脈衝CKP變低，延遲時脈脈衝CKPB_DEL亦變低。藉由延遲元件384及386確立脈衝寬度。當ADD<7>訊號較高-意謂記憶體陣列110之上部區段342中之列位址已經選擇時，延遲時脈脈衝訊號CKPB_DEL迅速自高轉變為低，接著回應於時脈脈衝CKP自低變高。因此，針對慢字線輸出第二(較短)延遲時脈脈衝CKPB_DEL，如由第一CKPB_DEL波形400指示。藉由反向器380使CKPB_DEL訊號反向，使得字線選擇訊號CKP_WL 402作為字線啟動訊號302輸出至字線驅動器104。
當ADD<7>訊號較低時，記憶體陣列110之下部區段340中之快字線需要第一(較長)延遲時間週期332。基於低ADD<7>訊號，額外延遲電路392用於延長低與高延遲時脈脈衝CKBP_DEL 400之間的邏輯轉變，使得CKPB_DEL訊號404具有較平坦的轉變，如圖11中之針對ADD<7>=0之下部CKPB_DEL波形404中所示。藉由反向器380使 CKPB_DEL訊號404反向，從而致使CKP_WL訊號406延遲第一延遲時間週期332。
圖12為說明用於操作記憶體陣列，諸如本文中所揭示之記憶體陣列110之方法430之實例的製程流程圖。方法430包括在操作432處接收時脈脈衝CKP。在操作434處，基於時脈脈衝CKP對記憶體陣列110之位元線203、204進行預充電，且在操作436中接收識別記憶體陣列110中之所選列以用於讀取或寫入操作之字線位址。
操作438及440展示判定第一延遲時間與第二延遲時間。如上文所論述，快字線或較接近於控制區塊之字線之第一延遲332長於較慢字線或距控制區塊較遠之字線之第二延遲334。第一與第二延遲週期為在確證所選字線202之前對記憶體陣列110之位元線203、204進行預充電提供足夠的時間。由於距控制區塊120較遠之字線202(慢字線)花費較長時間自控制區塊120接收字線啟動訊號302，因此用於此等慢字線之第二延遲時間較短。相反地，由於較接近於控制區塊120之字線202(快字線)較快接收啟動訊號302，因此第一延遲時間較長以保證用於對位元線203、204進行預充電的足夠的時間。
決策區塊442判定接收到之位址為快字線(接近於控制區塊120)還是慢字線(距控制區塊120較遠)。基於此判定，將第一或第二延遲時間施加至時脈脈衝CKP，使得輸出回應於字線位址延遲第一或第二延遲時間的字線選擇訊號，如操作444及446中所示。
因此，本揭露之態樣為字線啟動訊號提供可變動延遲，使得字線啟動訊號不會延遲超出必要時間。以此方式，記憶體裝置之效能增強。根據所揭示實施例，記憶體裝置，諸如SRAM裝置包括記憶體單元陣 列。位元線及字線連接至記憶體單元。位元線預充電電路經組態以回應於時脈脈衝將預充電訊號輸出至位元線。字線驅動器經組態以回應於所接收到之字線啟動訊號選擇該陣列之預定字線。控制器經組態以將該時脈脈衝輸出至該位元線預充電電路，且將自該時脈脈衝延遲第一延遲時間之第一字線啟動訊號及自該時脈脈衝延遲第二延遲時間之第二字線啟動訊號輸出至該字線驅動器。
根據所揭示之其他實施例，記憶體控制器包括經組態以接收字線位址訊號及字線啟動訊號之字線驅動器。可變動延遲電路經組態以接收時脈脈衝，且回應於字線位址訊號使接收到之時脈脈衝延遲第一延遲時間及第二延遲時間中之一者。可變動延遲電路將延遲時脈脈衝訊號輸出至字線驅動器。
根據所揭示之又其他實施例，用於操作記憶體裝置之方法包括回應於時脈脈衝對記憶體單元陣列之複數條位元線進行預充電。回應於第一字線位址訊號判定第一延遲時間，且回應於第二字線位址訊號判定第二延遲時間。回應於延遲第一延遲時間之時脈脈衝輸出第一字線選擇訊號，且回應於延遲第二延遲時間之時脈脈衝輸出第二字線選擇訊號。
前文概述若干實施例之特徵以使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入之實施例的相同目的及/或達成相同優點的其他製程及結構之基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且熟習此項技術者可在不脫離本揭露的精神及範疇之情況下在本文中進行各種改變、替代及更改。
100:記憶體裝置
102:預充電電路
104:字線驅動器
110:記憶體單元陣列/記憶體陣列
112:輸入/輸出(IO)區塊
120:控制區塊
122:可變動延遲電路

Claims (10)

  1. 一種記憶體裝置，其包含：記憶體單元之一陣列；多對位元線，其連接至該等記憶體單元；多個字線，其連接至該等記憶體單元；一位元線預充電電路，其經組態以回應於一時脈脈衝將一預充電訊號輸出至該多對位元線中的一對所選位元線；一字線驅動器，其經組態以回應於字線啟動訊號選擇該陣列之字線；一控制器，其經組態以：將該時脈脈衝輸出至該位元線預充電電路；接收第一位址，其對應於該等字線中的第一所選字線；回應於接收到該第一位址，將一第一字線啟動訊號輸出至該字線驅動器以啟動該等字線中的該第一所選字線，其中該第一字線啟動訊號自該時脈脈衝延遲一第一延遲時間；接收第二位址，其對應於該等字線中的第二所選字線；及輸出一第二字線啟動訊號以啟動該等字線中的該第二所選字線，其中該第二字線啟動訊號自該時脈脈衝延遲一第二延遲時間，該第二延遲時間不同於該第一延遲時間。
  2. 如請求項1之記憶體裝置，其中基於對應該第一所選字線與該第二所選字線之該第一位址與該第二位址而判定該第一延遲時間與該第二延遲時 間。
  3. 如請求項1之記憶體裝置，其中該第二延遲時間短於該第一延遲時間，且其中該第二所選字線相較於該第一所選字線距該控制器較遠。
  4. 如請求項3之記憶體裝置，其中該第二位址高於該第一位址。
  5. 如請求項1之記憶體裝置，其中該第一延遲時間對應於字線位址之一第一範圍，且該第二延遲時間對應於字線位址之一第二範圍。
  6. 如請求項5之記憶體裝置，其中字線位址之該第二範圍高於字線位址之該第一範圍。
  7. 如請求項1之記憶體裝置，其中該控制器包括經組態以確立該第一延遲時間之一第一延遲元件及經組態以確立該第二延遲時間之一第二延遲元件。
  8. 如請求項1之記憶體裝置，其中該等記憶體單元包括SRAM單元。
  9. 一種記憶體控制器，其包含：一字線驅動器，其經組態以接收一字線位址訊號及一字線啟動訊號；一可變動延遲電路，其經組態以： 接收一時脈脈衝；接收第一字線位址，其對應於與該記憶體控制器相關聯的記憶體陣列的多個字線中的的第一字線；判定該第一字線位址屬於第一地址範圍，該第一地址範圍對應於該等字線的第一部分；回應於判定該第一字線位址屬於該第一位址範圍，使接收到之該時脈脈衝延遲一第一延遲時間；接收第二字線位址，其對應於該等字線中的的第二字線；判定該第二字線位址屬於第二地址範圍，該第二地址範圍對應於該等字線的第二部分；回應於判定該第二字線位址屬於該第二位址範圍，使接收到之該時脈脈衝延遲一第二延遲時間，其中該第二延遲時間不同於該第一延遲時間；以及將該延遲時脈脈衝訊號輸出至該字線驅動器。
  10. 一種存取記憶體的方法，其包含：回應於一時脈脈衝對記憶體單元之一陣列之多條位元線中的一所選位元線進行預充電；接收第一字線位址，其對應於該記憶體單元陣列的多個字線中的第一所選字線；根據該第一字線位址訊號判定一第一延遲時間；接收第二字線位址，其對應於該等字線中的第二所選字線；根據該第二字線位址判定一第二延遲時間，該第二延遲時間不同於 該第一延遲時間；從該時脈脈衝延遲該第一延遲時間時輸出一第一字線選擇訊號；以及從該時脈脈衝延遲該第二延遲時間時輸出一第二字線選擇訊號。
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