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TWI796694B - 電子封裝件及其製法 - Google Patents

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TWI796694B
TWI796694B TW110118447A TW110118447A TWI796694B TW I796694 B TWI796694 B TW I796694B TW 110118447 A TW110118447 A TW 110118447A TW 110118447 A TW110118447 A TW 110118447A TW I796694 B TWI796694 B TW I796694B
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林驤宇
蔡文榮
陳嘉揚
林建成
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矽品精密工業股份有限公司
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Abstract

一種電子封裝件，係以封裝層包覆複數電子元件，且該封裝層於該複數電子元件之至少兩相鄰者之間係定義為間隔結構，以於該間隔結構上形成凹部，供作為隔熱區，俾藉由該隔熱區之設計，使該複數電子元件之間能有效隔熱，以避免高功率之電子元件將其所發之熱傳遞至低功率之電子元件，熱影響低功率電子元件的運作。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種電子封裝件及其製法。
隨著5G快速發展，電子產品需求趨勢朝向異質整合邁進，且為了縮短高運算處理晶片與記憶體之間的走線距離，加強訊號完整性(signal integrity)，為此，多晶片封裝結構(MCM/MCP)逐漸興起，以滿足高運算晶片整合記憶體(DDR/HBW memory)於單一封裝件的需求。
如圖1所示之多晶片封裝結構1，係將複數半導體晶片11a,11b藉由複數銲錫凸塊13結合至一封裝基板10上，再形成包覆該複數半導體晶片11a,11b之封裝材料14。俾藉由將多顆半導體晶片封裝成一顆半導體晶片的特性，使其具有較多的I/O數，且可以大幅增加處理器的運算能力，減少訊號傳遞的延遲時間，以應用於高密度線路/高傳輸速度/高疊層數/大尺寸設計之高階產品。
此外，現有記憶體形式之半導體晶片11a需嚴格控制其工作溫度範圍以維持正常運作。
然而，具高運算功能之半導體晶片11b，如系統單晶片(System-On-Chip，簡稱SoC)，於運作時會產生大量的熱，故當該些半導體晶片11a,11b整合於同一封裝材料14內時，具高運算功能之半導體晶片11b於工作時所產生的熱會大幅影響記憶體形式之半導體晶片11a之運作。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明提供一種電子封裝件，係包括：複數電子元件；以及封裝層，係包覆該複數電子元件，其中，該封裝層於至少二相鄰之該複數電子元件之間係定義為間隔結構，且該間隔結構上係形成有凹部，供作為隔熱區。
本發明復提供一種電子封裝件之製法，係包括：提供複數電子元件；以封裝層包覆該複數電子元件，其中，該封裝層於至少二相鄰之該複數電子元件之間係定義為間隔結構；以及於該間隔結構上形成凹部，以令該凹部作為隔熱區。
前述之電子封裝件及其製法中，該隔熱區係呈現空氣狀態。
前述之電子封裝件及其製法中，該隔熱區中係填入絕緣材。
前述之電子封裝件及其製法中，該隔熱區的熱傳導係數係小於該封裝層之熱傳導係數。
前述之電子封裝件及其製法中，該隔熱區的熱傳導係數係小於0.02W/mK。
前述之電子封裝件及其製法中，該凹部之寬度係至少為50微米。
前述之電子封裝件及其製法中，該凹部係未貫穿該間隔結構。例如，該封裝層於該間隔結構處之厚度至少為10微米。
前述之電子封裝件及其製法中，復包括藉由承載結構承載及電性連接該複數電子元件，且該承載結構係具有相對兩側，以令該複數電子元件設於該承載結構之相對兩側之其中一者，並於該承載結構之相對兩側之另一者上配置有複數導電元件。例如，該凹部係延伸至該承載結構。進一步，該凹部係貫穿該承載結構。
前述之電子封裝件及其製法中，該電子元件係具有相對之作用面與非作用面及鄰接該作用面與非作用面之側面，以令該間隔結構連結該複數電子元件之側面。例如，該凹部外露該電子元件之側面。
前述之電子封裝件及其製法中，復包括結合至該複數電子元件上之散熱件，其遮蓋該凹部。例如，該散熱件係藉由結合層結合至該複數電子元件上。進一步，該結合層填入該凹部中但未填滿該凹部。
由上可知，本發明之電子封裝件及其製法，主要藉由該隔熱區之設計，使該些電子元件之間能有效隔熱，以避免高功率之電子元件將其所發之熱傳遞至低功率之電子元件，故相較於習知技術，本發明能有效防止高功率電子元件所產生的熱影響低功率電子元件的運作，以提升該電子封裝件之可靠度。
1:多晶片封裝結構
10:封裝基板
11a,11b:半導體晶片
13:銲錫凸塊
14:封裝材料
2:電子封裝件
2a:多晶片封裝體
20:承載結構
21:電子元件
21a:作用面
21b:非作用面
21c,23c,43c:側面
210:導電凸塊
22,32:封裝層
22a:第一表面
22b,32b:第二表面
220,320,420,421:凹部
23,43:間隔結構
24:導電元件
25:結合層
26:散熱件
A:間隙
D:寬度
H,H1,H2:深度
P:隔熱區
S:氣流空間
t:厚度
圖1係為習知多晶片封裝結構之剖面示意圖。
圖2A至圖2C圖係為本發明之電子封裝件之製法之剖視示意圖。
圖2B-1係為圖2B之局部上視示意圖。
圖2C-1係為圖2C之另一態樣之局部剖面放大圖。
圖3係為圖2A之另一製法之剖面放大圖。
圖4A及圖4B係為本發明之電子封裝件之不同實施例之局部剖視示意圖。
圖4B-1係為圖4B所示之電子封裝件之整體上視示意圖。
圖4B-2及圖4B-3係為圖4B-1之其它態樣之上視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「下」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可 實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2C係為本發明之電子封裝件2之製法之剖面示意圖。
如圖2A所示，提供一多晶片封裝體2a，其包括一承載結構20、複數電子元件21及一封裝層22。
所述之承載結構20可例如為具有核心層與線路結構之封裝基板、無核心層(coreless)形式線路結構之封裝基板、具導電矽穿孔(Through-silicon via，簡稱TSV)之矽中介板(Through Silicon interposer，簡稱TSI)或其它板型，其包含至少一絕緣層及至少一結合該絕緣層之線路層，如至少一扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。應可理解地，該承載結構20亦可為其它承載晶片之板材，如導線架(lead frame)、晶圓(wafer)、或其它具有金屬佈線(routing)之板體等，並不限於上述。
於本實施例中，該承載結構20之載板製程方式繁多，例如，可採用晶圓製程製作線路層，透過化學氣相沉積(Chemical vapor deposition，簡稱CVD)形成氮化矽或氧化矽以作為絕緣層；或者，可採用一般非晶圓製程方式形成線路層，即採用成本較低之高分子介電材作為絕緣層，如聚醯亞胺(Polyimide，簡稱PI)、聚對二唑苯(Polybenzoxazole，簡稱PBO)、預浸材(Prepreg，簡稱PP)、封裝膠體(molding compound)、感光型介電層或其它材質等以塗佈方式形成之。
再者，該承載結構20可於後續製程中在其下側形成複數導電元件24(如圖2B所示)，供作為外部接點，以接置一如電路板之電子裝置(圖略)。具體地，該導電元件24可為如銅柱之金屬柱、包覆有絕緣塊之金屬凸塊、銲球(solder ball)、具有核心銅球(Cu core ball)之銲球或其它導電構造等。
所述之複數電子元件21係相互分離地配置於該承載結構20上側。
該電子元件21係為主動元件、被動元件或其組合者，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b及鄰接該作用面21a與非作用面21b之側面21c，並使該作用面21a之電極墊藉由複數如銲錫材料、金屬柱(pillar)或其它等之導電凸塊210以覆晶方式設於該承載結構20上並電性連接該線路層；或者，該電子元件21可藉由複數銲線(圖未示)以打線方式電性連接該承載結構20之線路層；亦或，該電子元件21可直接接觸該承載結構20之線路層。因此，可於該承載結構20上接置所需類型及數量之電子元件，以提升其電性功能，且有關電子元件21電性連接承載結構20之方式繁多，並不限於上述。
再者，該些電子元件21之相鄰兩者側面21c之間係形成有間隙A。
所述之封裝層22係形成於該承載結構20上及該間隙A中，以包覆該些電子元件21。
於本實施例中，形成該封裝層22之材質係為絕緣材，如聚醯亞胺(PI)、環氧樹脂(epoxy)之封裝膠體，其可用模壓(molding)、壓合(lamination)或塗佈(coating)之方式形成之。
再者，該封裝層22係具有相對之第一表面22a與第二表面22b，並以該第一表面22a結合該承載結構20，且該電子元件21之非作用面21b齊平該封裝層22之第二表面22b，以令該些電子元件21外露於該封裝層22之第二表面22b。或者，該封裝層32亦可覆蓋該電子元件21之非作用面21b，如圖3所示，使該封裝層32之第二表面32b高於該電子元件21之非作用面21b。應可理解地，將圖3所示之封裝層32於其第二表面32b上以研磨、切除或蝕刻等方式進行整平製程，即可獲取圖2A所示之封裝層22之態樣。
又，該封裝層22係填滿該間隙A，以作為該複數電子元件21之至少兩相鄰電子元件21之間的間隔結構23。例如，該間隔結構23連結於相鄰該電子元件21之側面21c上，使該些電子元件21相互連結。
如圖2B所示，於該封裝層22之第二表面22b對應各該間隔結構23位置形成一凹部220。另形成複數導電元件24於該承載結構20下側，且該導電元件24電性連接該承載結構20。
於本實施例中，以切割、雷射或蝕刻等方式移除該封裝層22之部分材質以形成該凹部220，且該凹部220之寬度D由槽口往其槽底(亦即凹部220之寬度D由上往下)可一致(如圖2B所示)或不一致。進一步，該凹部220係連通該間隔結構23之相對前側及後側之兩側面23c，如圖2B-1所示。
再者，該凹部220之深度H可依需求設計，如圖2B所示之未貫穿該間隔結構23(例如，該凹部220之底面與該電子元件21之作用面21a相對於該承載結構20之位置大致等高)；亦或，該凹部220之深度可貫穿該間隔結構23而外露出該承載結構20之表面。
或者，如圖4A所示之凹部420，其深度H1延伸至該承載結構20，甚至可貫穿該承載結構20(如圖4B所示之凹部421之深度H2)。應可理解地，當該凹部421貫穿該承載結構20時，該凹部421可依需求不斷開該間隔結構43之相對前側及後側之兩側面43c，如圖4B-1所示，甚至於該間隔結構43中可包含多個凹部421，如圖4B-2或圖4B-3所示；若該凹部421選擇斷開該間隔結構43之相對兩側面43c，可藉由後述之結合層25與散熱件26連接該封裝層22。
又，當該凹部220未貫穿該間隔結構23時，可使該凹部220之底面與該承載結構20之間至少保留10微米(um)的距離，即該封裝層22於該間隔結構23處之厚度t至少為10微米(um)，以增加該電子封裝件2之強度。
另外，如圖2C所示，於後續製程中，可依需求形成一結合層25於該電子元件21之非作用面21b及該封裝層22之第二表面22b上，並外露出該凹部220。接著，藉由該結合層25設置一散熱件26於該複數電子元件21之非作用面21b上，再熱固該結合層25。
於本實施例中，該結合層25係為液態散熱膠材或其它樹脂膠材，以作為導熱介面材(Thermal Interface Material，簡稱TIM)，且該結合層25不會填入該凹部220中，且即使該結合層25填入該凹部220中，也不 會填滿該凹部220，如圖2C-1所示，故該凹部220會形成一連通該散熱件26之氣流空間S。
再者，該散熱件26係為散熱片型式，並以下側接觸該結合層25。應可理解地，有關該散熱件26之種類繁多，並不限於上述。
因此，本發明之電子封裝件2之製法係藉由將多個電子元件21之相鄰兩者之間的間隔結構23,43形成凹部220,420,421，供作為高熱阻(如空氣狀態)之隔熱區P，使該些電子元件21之間能有效隔熱，以避免高功率(如2瓦)之電子元件21將其所發之熱傳遞至低功率(如0.3瓦)之電子元件21，其中，該凹部220之寬度D至少為50微米(um)，甚至等於該間隔結構23,43之寬度以外露該些電子元件21之側面21c(如圖3所示之凹部320之壁面齊平該側面21)，使隔熱效果最佳。
再者，該隔熱區P可呈現空氣狀態(其熱阻較大)，亦可填入絕緣材(如該結合層25)，且該隔熱區P之熱傳導係數係小於該封裝層22,32之熱傳導係數，例如，該隔熱區P之熱傳導係數係小於0.02W/mK，故該電子封裝件2藉由該隔熱區P能有效防止如系統單晶片(System-On-Chip，簡稱SoC)之電子元件21(高功率元件)所產生的熱影響如記憶體之電子元件21(低功率元件)的運作。
另外，有關本發明之電子封裝件2之種類繁多，並不限於上述。例如，晶圓級晶片尺寸封裝(Wafer Level Chip Scale Packaging)形式之電子封裝件，其將該些電子元件21嵌埋於封裝層22中，且於該些電子元件21之作用面21a上直接形成該複數導電元件24，供作為外部接點，以接置一如電路板之電子裝置(圖略)，而省略該承載結構20之製作。
本發明復提供一種電子封裝件2，其包括：複數電子元件21、以及一包覆該些電子元件21之封裝層22,32。
所述之封裝層22,32係定義有間隔結構23,43，其位於該複數電子元件21之至少兩相鄰電子元件21之間，且該間隔結構23,43上係形成有一凹部220,320,420,421，供作為隔熱區P。
於一實施例中，該隔熱區P係呈現空氣狀態，亦可填入絕緣材。
於一實施例中，該隔熱區P之熱傳導係數係小於該封裝層22,32之熱傳導係數。
於一實施例中，該隔熱區P之熱傳導係數係小於0.02W/mK。
於一實施例中，該凹部220,320,420,421之寬度D係至少為50微米。
於一實施例中，該凹部220,320係未貫穿該間隔結構23。例如，該封裝層22,32於該間隔結構23處之厚度t至少為10微米。
於一實施例中，所述之電子封裝件2復包括一承載及電性連接該複數電子元件21之承載結構20，其具有相對兩側，以令該複數電子元件21設於該承載結構20之相對兩側之其中一者，且於該承載結構20之相對兩側之另一者上配置有複數導電元件24，以令該複數導電元件24藉由該承載結構20電性連接該複數電子元件21。於一實施例中，該凹部420,421係延伸至該承載結構20。進一步，該凹部421係貫穿該承載結構20之相對兩側。
於一實施例中，該電子元件21係具有相對之作用面21a與非作用面21b及鄰接該作用面21a與非作用面21b之側面21c，以令該間隔結構23,43連結該複數電子元件21之側面21c。
於一實施例中，所述之電子封裝件2復包括一結合至該複數電子元件21上之散熱件26，其遮蓋該凹部220,320,420,421。例如，該散熱件26係藉由結合層25結合至該複數電子元件21上。進一步，該結合層25係填入該凹部220,320,420,421中但未填滿該凹部220,320,420,421。
綜上所述，本發明之電子封裝件及其製法，係藉由該隔熱區之設計，使該些電子元件之間能有效隔熱，以避免高功率之電子元件將其所發之熱傳遞至低功率之電子元件，故本發明能有效防止高功率電子元件所產生的熱影響低功率電子元件的運作，以提升該電子封裝件之可靠度。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:承載結構
21:電子元件
22:封裝層
22b:第二表面
220:凹部
23:間隔結構
24:導電元件
25:結合層
26:散熱件
P:隔熱區

Claims (30)

  1. 一種電子封裝件，係包括：複數電子元件；以及一封裝層，係包覆該複數電子元件，其中，該封裝層於至少二相鄰之該複數電子元件之間係定義為間隔結構，且該間隔結構上係形成有凹部，以供作為隔熱區承載結構，係承載及電性連接該複數電子元件，其中，該凹部係延伸至該承載結構。
  2. 如請求項1所述之電子封裝件，其中，該隔熱區係呈現空氣狀態。
  3. 如請求項1所述之電子封裝件，其中，該隔熱區中係填入絕緣材。
  4. 如請求項1所述之電子封裝件，其中，該隔熱區的熱傳導係數係小於該封裝層之熱傳導係數。
  5. 如請求項1所述之電子封裝件，其中，該隔熱區的熱傳導係數係小於0.02W/mK。
  6. 如請求項1所述之電子封裝件，其中，該凹部之寬度係至少為50微米。
  7. 如請求項1所述之電子封裝件，其中，該凹部係未貫穿該間隔結構。
  8. 如請求項7所述之電子封裝件，其中，該封裝層於該間隔結構處之厚度至少為10微米。
  9. 如請求項1所述之電子封裝件，其中，該承載結構具有相對兩側，以令該複數電子元件設於該承載結構之相對兩側之其中一者，且於該承載結構之相對兩側之另一者上配置有複數導電元件。
  10. 如請求項1所述之電子封裝件，其中，該凹部係貫穿該承載結構。
  11. 如請求項1所述之電子封裝件，其中，該電子元件係具有相對之作用面與非作用面及鄰接該作用面與非作用面之側面，以令該間隔結構連結該複數電子元件之側面。
  12. 如請求項11所述之電子封裝件，其中，該凹部外露該電子元件之側面。
  13. 如請求項1所述之電子封裝件，復包括結合至該複數電子元件上且遮蓋該凹部之散熱件。
  14. 如請求項13所述之電子封裝件，其中，該散熱件係藉由結合層結合至該複數電子元件上。
  15. 如請求項14所述之電子封裝件，其中，該結合層填入該凹部中但未填滿該凹部。
  16. 一種電子封裝件之製法，係包括：提供承載結構，以承載及電性連接複數電子元件；以一封裝層包覆該複數電子元件，其中，該封裝層於至少二相鄰之該複數電子元件之間係定義為間隔結構；以及於該間隔結構上形成凹部，以令該凹部作為隔熱區，其中，該凹部係延伸至該承載結構。
  17. 如請求項16所述之電子封裝件之製法，其中，該隔熱區係呈現空氣狀態。
  18. 如請求項16所述之電子封裝件之製法，其中，該隔熱區中係填入絕緣材。
  19. 如請求項176述之電子封裝件之製法，其中，該隔熱區的熱傳導係數係小於該封裝層之熱傳導係數。
  20. 如請求項16所述之電子封裝件之製法，其中，該隔熱區的熱傳導係數係小於0.02W/mK。
  21. 如請求項16所述之電子封裝件之製法，其中，該凹部之寬度係至少為50微米。
  22. 如請求項16所述之電子封裝件之製法，其中，該凹部係未貫穿該間隔結構。
  23. 如請求項22所述之電子封裝件之製法，其中，該封裝層於該間隔結構處之厚度至少為10微米。
  24. 如請求項16所述之電子封裝件之製法，其中，該承載結構係具有相對兩側，以令該複數電子元件設於該承載結構之相對兩側之其中一者，並於該承載結構之相對兩側之另一者上配置有複數導電元件。
  25. 如請求項16所述之電子封裝件之製法，其中，該凹部係貫穿該承載結構。
  26. 如請求項16所述之電子封裝件之製法，其中，該電子元件係具有相對之作用面與非作用面及鄰接該作用面與非作用面之側面，以令該間隔結構連結該複數電子元件之側面。
  27. 如請求項26所述之電子封裝件之製法，其中，該凹部外露該電子元件之側面。
  28. 如請求項16所述之電子封裝件之製法，復包括於該複數電子元件上設置一遮蓋該凹部之散熱件。
  29. 如請求項28所述之電子封裝件之製法，其中，該散熱件係藉由結合層結合至該複數電子元件上。
  30. 如請求項29所述之電子封裝件之製法，其中，該結合層填入該凹部中但未填滿該凹部。
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