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TWI769073B - 電子封裝件 - Google Patents

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TWI769073B
TWI769073B TW110132454A TW110132454A TWI769073B TW I769073 B TWI769073 B TW I769073B TW 110132454 A TW110132454 A TW 110132454A TW 110132454 A TW110132454 A TW 110132454A TW I769073 B TWI769073 B TW I769073B
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許哲瑋
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恆勁科技股份有限公司
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Abstract

一種電子封裝件，其配置之電子元件以扇出之導電銅柱連接封裝載板絕緣體中埋設之複數電感線路，以及配置至少一未電性連接該電感線路之遮蔽層，且該遮蔽層包含複數不互相連接之線段，使該遮蔽層遮擋該電感線路，進而能同時滿足大電流產品之電性需求以及提升電感值及品質因子。

Description

電子封裝件
本發明係有關一種電子封裝件，尤指一種具有封裝載板化電感結構之電子封裝件。
一般半導體應用裝置，例如通訊或高頻半導體裝置中，常需要將電阻器、電感器、電容器及振盪器(oscillator)等多數射頻(radio frequency)被動元件電性連接至所封裝之半導體晶片，俾使該半導體晶片具有特定之電流特性或發出訊號。例如：傳統電感有諸多之種類，有其各種應用(濾波、扼流、DC-DC converter等，但不限於上述)及其優劣勢。
以常用於具有射頻模組之裝置中的螺旋電感元件為例，在射頻模組高密度元件配置及微型化的需求下，縮小了各個元件之間的距離，同時也造成各個元件之間的容易產生電磁干擾，因此，如何避免各個元件之間的電磁干擾，且電感元件如何提供更佳的磁遮罩性、防電磁干擾的能力及電感元件本身的微型化，乃傳統的電感元件所面臨的問題。
又，螺旋電感元件在高頻應用時，如何提供較低的磁性損耗與渦流效應及較高的電感值，以得到較佳的Q值，進而降低電感元件能耗並提升效能，俾達到良好的電性，亦為傳統的電感元件另一個不斷要克服的課題。
基於上述問題，業界如TWI611439(如圖1所示)之使用磁性包覆件(專利標號為130,132,134)提供磁遮罩及防電磁干擾能力，但於絕緣材中混合磁性粉末後其導磁率比起原磁性粉末相對地較低，致使該混合物對電感元件於提高電感值及磁遮罩及防電磁干擾能力依然有所限制。
再者，於絕緣材中混合磁性粉末，該混合物之均勻性較差，導致難以控制導磁性，且磁性粉末於載板成型後，因其材料特性不宜進行線路圖案化製程，故後續無法於該介電層或該磁性包覆件上進行增層線路之製作。
又，TWI611439(如圖1所示)之線圈元件(專利標號為100)因採用射出成型、轉注成型或低温共燒等方式製作，致使加工性不佳，因而僅只能進行小面積加工，無法大板面量產製作導致，電感之加工成本居高不下，且所製作出之線圈元件之幾何精度不佳，導致電感值之精度(Tolerance)不佳。
因此，如何克服上述習知技術之問題，實已成為目前業界亟待克服之課題。
有鑑於習知技術之問題，本發明提供一種電子封裝件，係包括：一絕緣體，係封裝載板之組成，且具有相對之第一側與第二側；複數層螺旋電感線路，係呈層狀間隔堆疊之方式埋設於該絕緣體中；至少一導電體，係埋設於該絕緣體中並連接任二相鄰間隔堆疊之螺旋電感線路；複數遮蔽層，係相對地嵌埋於該絕緣體之第一側及第二側中，以遮蔽且未電性連接該螺旋電感線路，其中，該複數遮蔽層係包含複數不互相連接之線段；一增層線路結構，係具有相對之第三側與第四側，且係以其第四側疊設於該絕緣體之該第一側上，並且電性連接該 螺旋電感線路；以及至少一電子元件，係嵌埋封裝於該增層線路結構內，且以扇出之導電銅柱電性連接該增層線路結構。
本發明亦提供一種電子封裝件，係包括：一增層線路結構，係具有相對之第三側與第四側；至少一電子元件，係嵌埋封裝於該增層線路結構內，並且電性連接該增層線路結構；一絕緣體，係封裝載板之組成，且具有相對之第一側與第二側，其中係以其第二側疊設於該增層線路結構之第三側上；複數層螺旋電感線路，係呈層狀間隔堆疊之方式埋設於該絕緣體中，並且電性連接該增層線路結構；至少一導電體，係埋設於該絕緣體中並連接任二相鄰間隔堆疊之螺旋電感線路；以及複數遮蔽層，係相對地嵌埋於該絕緣體之第一側及第二側中，以遮蔽且未電性連接該螺旋電感線路，其中，該複數遮蔽層係包含複數不互相連接之線段。
前述之兩種電子封裝件中，形成該絕緣體之材料係包括ABF、聚醯亞胺或模壓環氧樹脂。
前述之兩種電子封裝件中，復包括至少一埋設於該絕緣體中之導電柱，其電性連通至少一該螺旋電感線路之端部。此外，前述之電感結構可復包括至少一電性連接墊，係形成於該絕緣體之第一側或第二側上，且電性連接該導電柱及外露出該絕緣體。進一步，該導電柱之截面形狀與面積係對應近似於該電性連接墊。
前述之兩種電子封裝件中，該導電體係對應各該螺旋電感線路之形狀，以呈弧形片體或弧形牆體。
前述之兩種電子封裝件中，該複數層螺旋電感線路之任二相鄰者之旋向相同或相反。
前述之兩種電子封裝件中，該遮蔽層之該複數不互相連接之線段係排設成圓形輪廓或多邊形輪廓之圖案，以呈輻射狀或多環狀或直線平行狀。
前述之兩種電子封裝件中，該遮蔽層之組成係包含導磁性材料或非磁性金屬。
前述之兩種電子封裝件中，該遮蔽層之部分表面設有一包含導磁性材料之導磁層，且該遮蔽層係由非磁性金屬組成。
前述之兩種電子封裝件中，復包括埋設於該絕緣體中之芯體，以令該螺旋電感線路環繞該芯體。例如，該芯體係包含至少一環狀導電柱或一實心導電柱。再者，該芯體之組成係包含導磁性材料或非磁性金屬。又，該芯體之部分表面設有一包含導磁性材料之導磁層，且該芯體係由非磁性金屬組成。另外，復包括埋設於該絕緣體中且環繞該螺旋電感線路之屏蔽件，其中，該屏蔽件為呈環狀排列之弧段狀板體或弧段狀牆體。進一步，該屏蔽件之組成係包含導磁性材料或非磁性金屬。或者，該屏蔽件之部分表面設有一包含導磁性材料之導磁層，且該屏蔽件係由非磁性金屬組成。
前述之兩種電子封裝件中，該導磁性材料為鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)之至少一者或其組合之導磁性材料。
前述之兩種電子封裝件中，復包括包覆該電子元件之封裝層。
由上可知，本發明之電子封裝件，主要藉由該扇出導電銅柱及該遮蔽層之設計，使該電子封裝件能承受大電流負載又能覆蓋該電感線路，藉以同時滿足大電流產品之需求與提升電感值及品質因子，故相較於習知技術，本發明之電感結構無需使用習知導磁件及習知磁性粉末之混合物，即可滿足所需之要求，因而得以克服習知技術之種種缺失。
100:線圈元件
130,132,134:磁性包覆件
2,3:電感結構
2a,3a:電感本體
20:絕緣體
20a:第一側
20b:第二側
21a,21b,31,31a:遮蔽層
210,310:線段
22,22a,32,32a:電感線路
220,221:接點
23:導電體
24a:第一導電柱
24b:第二導電柱
25a:第一電性連接墊
25b:第二電性連接墊
25a1,25b1:電性連接墊
26:表面處理層
27,27a:絕緣保護層
30:芯體
300,301:導電柱
30a,311,38a:導磁部
312,380:導電部
320,321,322,323:線圈
38:屏蔽件
40a:第一絕緣層
40b:第二絕緣層
40c:第三絕緣層
40d:第四絕緣層
440,441,442,443:柱體
5,5a,6,6a:電子封裝件
5b,6b:增層線路結構
50,60:電子元件
50a:作用面
50b:非作用面
500:電極墊
51,552,62:銅材柱體
52:導電銅柱
53:封裝層
53a,63a:第三側
53b,63b:第四側
54:第一線路層
55:佈線結構
550:包覆層
61:第一佈線層
63:承載結構
64:第二佈線層
7:電路板
70,71:功能元件
700:焊球
710:焊錫材料
72:中介板
8:支撐件
9:承載件
9a:金屬材
d:線寬
h:厚度
t:距離
圖1係為習知封裝基板之剖面示意圖。
圖2係為本發明之電子封裝件所採用之電感結構之第一實施例之剖面示意圖。
圖2A係為圖2之其中一電感線路之上視平面示意圖。
圖2B係為圖2之另一電感線路之上視平面示意圖。
圖2C係為圖2之其中一遮蔽層之上視平面示意圖。
圖2C-1至圖2C-5係為圖2C之其它態樣之上視平面示意圖。
圖2D係為圖2之另一遮蔽層之上視平面示意圖。
圖3係為本發明之電子封裝件所採用之電感結構之第二實施例之剖面示意圖。
圖3A-1係為圖3之其中一電感線路之其中一線圈之上視平面示意圖。
圖3A-2係為圖3之其中一電感線路之另一線圈之上視平面示意圖。
圖3A-3係為圖3之另一電感線路之其中一線圈之上視平面示意圖。
圖3A-4係為圖3之另一電感線路之另一線圈之上視平面示意圖。
圖3B係為圖3之其中一遮蔽層之上視平面示意圖。
圖3B-1係為圖3之另一遮蔽層之上視平面示意圖。
圖4A至圖4G係為圖2之製法之剖面示意圖。
圖5A至圖5C係為本發明之電子封裝件之第一實施例之製法之剖面示意圖。
圖5C-1係為圖5C之另一態樣之剖面示意圖。
圖6A至圖6E係為本發明之電子封裝件之第二實施例之製法之剖面示意圖。
圖6E-1係為圖6E之另一態樣之剖面示意圖。
圖7A至圖7F係為本發明之電子封裝件之各種不同應用之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2係為本發明之電子封裝件所採用之電感結構2之第一實施例之剖面示意圖。如圖2所示，所述之電感結構2係包括一絕緣體20、一埋設於該絕 緣體20中之電感本體2a及至少一遮蔽層21a,21b，該電感本體2a係包含複數層(如兩層)電感線路22,22a及至少一導電體23。
所述之絕緣體20係具有相對之第一側20a與第二側20b。於本實施例中，該絕緣體20係為介電材，如ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(Polyimide，簡稱PI)、雙馬來醯亞胺三嗪(Bismaleimide Triazine，簡稱BT)、FR5之預浸材(Prepreg，簡稱PP)、模壓樹脂(Molding Compound)、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)或其它適當材質。該絕緣體20之較佳之材料為易於做線路加工之PI、ABF或EMC。
所述之電感線路22,22a係為單一銅材螺旋狀線圈，且單一螺旋狀線圈之繞圈數可依需求設計，如圖2A及圖2B所示之兩圈。
於本實施例中，該電感本體2a之兩接點220,221係分別位於兩電感線路22,22a之外端部，以作為輸入埠及輸出埠。例如，於該絕緣體20中埋設第一導電柱24a與第二導電柱24b，以令該第一導電柱24a連通該絕緣體20之第一側20a與其中一電感線路22a並連接其中一接點220，且該第二導電柱24b連通該絕緣體20之第一側20a與第二側20b而連接另一電感線路22以連接另一接點221。
再者，該第一導電柱24a之端面係連接一設於該絕緣體20第二側20b上之第一電性連接墊25a，且該第二導電柱24b之端面係連接一設於該絕緣體20第二側20b上之第二電性連接墊25b，以令該第一與第二電性連接墊25a,25b用以外接其它電子元件，該第一與第二電性連接墊25a,25b可設於單側/或兩側(如圖所示之電性連接墊25a1,25b1)。其中，該第一導電柱24a與第二導電柱24b係為實心不規則柱狀，如圖2A及圖2B所示，以接觸該第一與第二電性連接墊25a,25b較多面積，藉以取得最大的導通面積。
又，可於該第一與第二電性連接墊25a,25b上形成一表面處理層26，以利於接置其它電子元件，其中，形成該表面處理層26之材質係為鎳/金 (Ni/Au)、鎳/鈀/金(Ni/Pd/Au)、焊錫材料或有機保焊劑(OSP)等。例如，可於該絕緣體20之第二側20b上形成一絕緣保護層27，並外露出該第一與第二電性連接墊25a,25b或其上之表面處理層26，其中，形成該絕緣保護層27之材質係為介電材、感光或非感光之有機絕緣材，如防焊材、ABF及EMC等。在一實施例中，該絕緣保護層27與絕緣體20可為相同材質，且可簡化材料組合。應可理解地，該絕緣保護層27與絕緣體20亦可為相異材質。
所述之導電體23係疊架各該電感線路22,22a，使該導電體23位於各該電感線路22,22a之間，以令該電感本體2a呈縱向環狀立體螺旋線圈態樣。
於本實施例中，該導電體23係對應各該電感線路22,22a之形狀。例如，該導電體23係呈弧形片體或弧形牆體，如圖2A及圖2B所示，相較於習知技術用雷射開圓孔之導電盲孔或通孔之方式，更能取得大面積接觸兩該電感線路22,22a之需求。
所述之遮蔽層21a,21b係嵌埋於該絕緣體20之第一側20a及第二側20b中，以佈設於該電感本體2a之上下兩側而遮蔽該些電感線路22,22a，且該遮蔽層21a,21b未電性連接該電感本體2a(或該電感線路22,22a)，其中，該遮蔽層21a,21b係包含複數不互相連接之線段210(如圖2C及圖2D所示)，且各該線段210之間的距離t可相同或不相同。
於本實施例中，該遮蔽層21a,21b係以電鍍、濺鍍(Sputtering)或物理氣相沉積(Physical Vapor Deposition，簡稱PVD)等方式製成，且該些線段210係排設成圓形輪廓(如圖2C及圖2D所示)、多邊形輪廓或其它輪廓等之圖案，其可呈現輻射狀(如圖2C及圖2D所示)、多環狀(如圖2C-1所示)或其它形狀等。應可理解地，該線段210之形狀可為線條狀(如圖2C-3或圖2C-4所示之線段210)或扇形(如圖3B或圖3B-1所示之線段310)，且該圖案可為對稱形式(如圖2C-1所示或圖2C-5)或非對稱形式(如圖2C-2所示)。
再者，該遮蔽層21a,21b係為導磁性材料，其包含鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)或其合金，亦或其它等磁性物質。此外，亦可組合導磁材料及銅(Cu)等非磁性金屬以形成該遮蔽層21a,21b，例如，先電鍍或化學鍍銅(Cu)，再鍍上導磁材料，亦或先鍍上導磁層再鍍非磁性金屬。
又，該遮蔽層21a可外露於該絕緣體20之第一側20a，且於該絕緣體20之第一側20a上形成另一絕緣保護層(圖略)，以覆蓋該遮蔽層21a。例如，形成該絕緣保護層之材質係為介電材、感光或非感光之有機絕緣材，如防焊材、ABF及EMC等，但不限於上述。此外，該絕緣體20之第一側20a上之絕緣保護層(圖略)與該絕緣體20可為相同材質或不同材質，且為相同材質時，可簡化材料組合。
因此，本發明之電感結構2主要在該電感本體2a(或該多層電感線路22,22a)之相對兩側之至少一側上形成一含有導磁材料之遮蔽層21a,21b，以覆蓋該電感線路22,22a，較佳者為形成一組相對之遮蔽層21a,21b，藉以降地電磁干擾效應，並增加抗電磁干擾效應的能力，以提升電感值及品質因子(或電感之Q值，即ωL/R，其中，ω代表頻率，L為電感，R為電感之電阻)。例如，該遮蔽層21a,21b用以組成圖案之複數線段210(其線寬d可視設計需求作調整，如圖2所示)，其中，該線寬d(如圖2所示)越細越好，以利於降低渦電流(Eddy Current)。
再者，該遮蔽層21a,21b可依電感值的需求選擇符合導磁率條件的導磁性材料。
又，為了提高Q值，在各該電感線路22,22a之層間之導通連接方式可採用微影圖案化電鍍金屬柱之方式製作該導電體23，其形狀係對應各該電感線路22,22a之弧形，以獲取較寬之導電面積而降低電感的電阻R及較高的熱傳導性能。
圖3係為本發明之電子封裝件所採用之電感結構3之第二實施例之剖面示意圖。本實施例與第一實施例之主要差異在於增設芯體，其它構造大致相同，故以下不再贅述相同處。
如圖3所示，所述之電感結構3復包括一埋設於該絕緣體20中之芯體30，以令電感本體3a環繞該芯體30，且該芯體30可依需求連接該遮蔽層31,31a(如圖3所示)或不連接該遮蔽層31,31a(圖未示)，並使該芯體30未接觸該電感本體3a。
於本實施例中，該芯體30係包含至少一中空環狀導電柱300,301(亦可為一實心導電柱)及一形成於該環狀導電柱300,301壁面上之導磁部30a，使該芯體30成為該電感結構3之磁心元件。例如，該環狀導電柱300,301係採用電鍍、濺鍍(Sputtering)、沉積或其它方式將銅材形成於該絕緣體20中而製成，且採用電鍍、濺鍍、沉積或其它方式將如鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)之至少一者或其組合之導磁性材料形成於該環狀導電柱300,301之至少一側之壁面上，以形成該導磁部30a。在一實施例中，亦可在該環狀導電柱300,301之兩側壁面皆形成有導磁部30a，以提升電感。
再者，該電感線路32,32a係由多層銅材螺旋狀線圈320,321,322,323所構成，例如，每一層線圈之繞圈數為四圈(如圖3A-1所示)。例如，將兩層片形線圈321,322(如圖3A-1至圖3A-4所示之四層片形線圈320,321,322,323)及一層牆形導電體23相疊接。
又，該遮蔽層31,31a之組構可依需求對應該芯體30之組構，即兩者之組構相同。例如，該遮蔽層31,31a係包含一導電部312及形成於該導電部312上之導磁部30a，且該導電部312仍未電性連接該電感線路32,32a，其中，該導電部312係採用電鍍、濺鍍、沉積或其它方式將銅層形成於該絕緣體20中而製成，且採用電鍍、濺鍍、沉積或其它方式將如鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅 (Zn)之至少一者或其組合之導磁性材料形成於該導電部312之至少一側之表面上，以形成該導磁部30a。
另外，該電感結構3可依需求於該絕緣體20中埋設一如環狀之屏蔽件38，以令該屏蔽件38環繞該電感本體3a。例如，該屏蔽件38之組構可依需求對應該遮蔽層31,31a(或該芯體30)之組構，即兩者之組構相同，其中，該屏蔽件38係包含一導電部380及形成於該導電部380上之導磁部38a，且該導電部380係採用電鍍、濺鍍、沉積或其它方式將銅材形成於該絕緣體20中而製成，並採用電鍍、濺鍍、沉積或其它方式將如鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)之至少一者或其組合之導磁性材料形成於該導電部380之至少一側之表面上，以形成該導磁部38a。
因此，本發明之電感結構3之遮蔽層31,31a可於圖案化銅層(導電部312)上形成有導磁部30a，且於該電感線路32,32a之線圈320,321,322中設置該芯體30，並使該芯體30之表面形成有導磁部30a以作為磁心元件，藉以增加該電感結構3之電感值。
再者，該導電體23上亦可依需求形成導磁性材料，以提升該電感結構3之電氣特性。
又，該電感線路32,32a之周圍配置有導磁部30a,311,38a，以對電感本體2a,3a產生良好的電磁屏蔽效應，並採用導電性佳之銅材作為導電層(即該電感本體3a)，以得到最低的電感電阻R，故本實施例之電感結構3可較第一實施例之電感結構2獲得更佳之Q值及電氣特性。
另外，於該遮蔽層31a(或於該絕緣體20之第一側20a)上可形成另一絕緣保護層27a，以覆蓋該遮蔽層21a。
圖4A至圖4G係為圖2所示之電感結構之製法之剖面示意圖。於本實施例中，基於第一實施例之電感結構2，其製法係採用封裝基板製程 之製作線路結構之製法，如無核心層(coreless)態樣之圖案化增層線路製法。
如圖4A所示，係以大版面製程於一承載件9上形成一遮蔽層21a、電性連接墊25a1,25b1及銅材製作之柱體440。
於本實施例中，該承載件9係為基材，例如銅箔基板，但無特別限制，且本實施例係以銅箔基板作說明，其兩側具有含銅之金屬材9a。
再者，該遮蔽層21a、電性連接墊25a1,25b1與該銅材柱體440可採用電鍍、濺鍍(Sputtering)、物理氣相沉積(Physical Vapor Deposition，簡稱PVD)等方式製成。
如圖4B所示，形成第一絕緣層40a於該承載件9上，以包覆該遮蔽層21a、電性連接墊25a1,25b1及該柱體440，且該柱體440係外露於該第一絕緣層40a，俾供與後續其他的增層線路電性連接。
如圖4C所示，形成一銅材電感線路22於該第一絕緣層40a上，且該電感線路22接觸該柱體440之外露表面，再於該電感線路22上形成銅材導電體23及銅材製作之柱體441，以令該柱體441之位置對應該柱體440之位置。接著，形成第二絕緣層40b於該第一絕緣層40a上，以包覆該電感線路22、導電體23及柱體441，且該電感線路22、導電體23及柱體441係外露於該第二絕緣層40b，俾供與後續其他的增層線路電性連接。
於本實施例中，該電感線路22、導電體23及柱體441可採用電鍍、濺鍍或PVD等方式製成。
如圖4D所示，形成另一銅材電感線路22a於該第二絕緣層40b上，且該電感線路22a接觸該導電體23之外露表面，再於該電感線路22a上形 成複數銅材製作之柱體442，以令該柱體442之位置對應該柱體441之位置。接著，形成第三絕緣層40c於該第二絕緣層40b上，以包覆該電感線路22a及複數柱體442，且該電感線路22a及複數柱體442係外露於該第三絕緣層40c，俾供與後續其他的增層線路電性連接。
於本實施例中，該電感線路22a及柱體442可採用電鍍、濺鍍或PVD等方式製成。
如圖4E所示，形成另一遮蔽層21b及複數銅材製作之柱體443於該第三絕緣層40c上，且該複數柱體443接觸該複數柱體442之外露表面，以令該複數柱體443之位置分別對應該複數柱體442之位置，使該些對應該電性連接墊25a1之柱體440,441442,443作為第一導電柱24a，且該些對應該電性連接墊25b1之柱體440,441,442,443作為第二導電柱24b。接著，形成第四絕緣層40d於該第三絕緣層40c上，以包覆該另一遮蔽層21b及複數柱體443，使該第一至第四絕緣層40a,40b,40c,40d作為絕緣體20，且該第一與第二導電柱24a,24b之一端部係外露於該第四絕緣層40d，俾供與後續其他的增層線路電性連接。
於本實施例中，該另一遮蔽層21b及柱體443可採用電鍍、濺鍍或PVD等方式製成。
如圖4F所示，形成複數銅材電性連接墊(即該第一與第二電性連接墊25a,25b)於該第四絕緣層40d上，且該第一與第二電性連接墊25a,25b連接該第一與第二導電柱24a,24b之外露表面，再形成絕緣保護層27於該第四絕緣層40d上，並外露出該第一與第二電性連接墊25a,25b，以形成表面處理層26，俾供與其他的部件電性連接。
於本實施例中，該第一與第二電性連接墊25a,25b可採用電鍍、 濺鍍、PVD或蝕刻等方式製成。
如圖4G所示，移除該承載件9，以外露出該絕緣體20之第一側20a及該些電性連接墊25a1,25b1，俾供與其他的部件電性連接；再者，於該絕緣體20之第一側20a上可再進一步形成另一絕緣保護層(圖略)，以覆蓋該遮蔽層21a。
於本實施例中，若係以蝕刻方式移除該承載件9及其金屬材9a，則會微蝕該遮蔽層21a、電性連接墊25a1,25b1之部分材質，使該遮蔽層21a、電性連接墊25a1,25b1之表面略低於該絕緣體20之第一側20a。
應可理解地，利用多層圖案化製程可完成第二實施例之電感結構3之製作。然而，有關製作本發明之電感結構2,3之方法種類繁多，並不限於上述。
圖5A至圖5C係為本發明之電子封裝件5之第一實施例之製法之剖面示意圖。本實施例之製法係大致如上述製法，故以下不再贅述相同處。
如圖5A所示，係如圖4G所示形成電感結構2之後續電子元件封裝製程，即是於圖4G所示該電感結構2之絕緣體20之第一側20a上配置至少一電子元件50，且於該電感結構2之電性連接墊25a1,25b1上形成相應之銅材柱體51。
於本實施例中，該電子元件50係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。例如，該電子元件50係為半導體晶片，其具有相對之作用面50a與非作用面50b，該作用面50a上具有複數電極墊500，並以該非作用面50b黏貼結合於該絕緣體20之第一側20a上，且該複數電極墊500上更扇出形成有相應的導電銅柱52。
再者，該銅材柱體51、導電銅柱52係可採用圖案化電鍍、濺鍍、PVD等方式製成。
如圖5B所示，形成一封裝層53於該電感結構2之絕緣體20之第一側20a上，以令該封裝層53包覆該電子元件50、銅材柱體51與導電銅柱52，並且可藉由整平製程，使該銅材柱體51、導電銅柱52之端面露出於該封裝層53之表面，俾供與後續其他的增層線路電性連接。
於本實施例中，該封裝層53係為介電材，如ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(PI)、雙馬來醯亞胺三嗪(BT)、FR5之預浸材(PP)、模壓樹脂(Molding Compound)、模壓環氧樹脂(EMC)或其它適當材質。例如，可採用壓合(lamination)或模壓(molding)之方式將該封裝層53形成於該絕緣體20之第一側20a上。
如圖5C所示，形成第一線路層54於該封裝層53上，以令該第一線路層54電性連接該些銅材柱體51及導電銅柱52。
於本實施例中，該第一線路層54可採用電鍍、濺鍍、PVD或蝕刻等方式製成。
再者，可依需求於該封裝層53與該第一線路層54上形成一佈線結構55，即如圖5C-1所示之電子封裝件5a。例如，該佈線結構55係包含有複數形成於該第一線路層54上以電性連接該第一線路層54之銅材柱體552及一用以包覆該第一線路層54與該銅材柱體552之包覆層550，並且藉由整平製程以令該銅材柱體552之端面外露於該包覆層550，俾供作為外接埠，其中，該包覆層550可選用之材質係如同該封裝層53可選用之材質。應可理解地，該佈線結構55可依需求配置複數層嵌埋有線路層與銅材柱體之包覆層。
因此，該銅材柱體51、導電銅柱52、第一線路層54與封裝層53可作為增層線路結構5b，其具有相對之第三側53a與第四側53b，且以其第四側53b疊設於該該絕緣體20之第一側20a上，並電性連接該螺旋電感線路22,22a，以令該電子元件50嵌埋封裝於該增層線路結構5b內且電性連接該增層線路結構5b，進而能同時滿足大電流產品之電性需求以及提升電感值及品質因子。
圖6A至圖6E係為本發明之電子封裝件6之第二實施例之製法之剖面示意圖。本實施例與第一實施例之差異在於該電感結構2之製程順序，故以下不再贅述相同處。
如圖6A所示，於一如金屬板之支撐件8上形成一承載結構63，該承載結構63內部係配置有一結合至該支撐件8上之第一佈線層61及複數設於該第一佈線層61上之銅材柱體62，且該承載結構63之表面上形成有電性連接該銅材柱體62之第二佈線層64。
於本實施例中，該承載結構63係為介電材，如ABF(Ajinomoto Build-up Film)、感光型樹脂、聚醯亞胺(PI)、雙馬來醯亞胺三嗪(BT)、FR5之預浸材(PP)、模壓樹脂(Molding Compound)、模壓環氧樹脂(EMC)或其它適當材質，其與該第一佈線層61、銅材柱體62及該第二佈線層64形成一無核心層式(coreless)載板。應可理解地，該承載結構63亦可為其它用以承載晶片之其它板體，如導線架(lead frame)、矽中介板(silicon interposer)、具核心層之封裝基板或其它適當結構。
如圖6B所示，於該承載結構63上可配置複數電子元件50,60，其中，可配置如被動元件之電子元件60，使其電性連接該第二佈線層64。
如圖6C所示，於該第二佈線層64上形成銅材柱體51，於該電子 元件50之電極墊500上形成導電銅柱52後，採用如圖5B至圖5C所示之製程，以形成該封裝層53於該承載結構63上，且於該封裝層53上形成一電性連接該些銅材柱體51與導電銅柱52之第一線路層54。之後，於該封裝層53與該第一線路層54上形成該佈線結構55。
因此，第一佈線層61、銅材柱體62、承載結構63、該第二佈線層64、銅材柱體51、導電銅柱52、第一線路層54、佈線結構55與封裝層53可作為增層線路結構6b，其具有相對之第三側63a與第四側63b，以令該電子元件50,60嵌埋封裝於該增層線路結構6b內且電性連接該增層線路結構6b。
如圖6D所示，形成一如圖2所示之電感結構2於該增層線路結構6b之第三側63a之佈線結構55上，以令該電感結構2以其絕緣體20之第二側20b結合於該佈線結構55上。
於本實施例中，該銅材柱體552之端面係電性連接該第一與第二電性連接墊25a,25b，使該電子元件50,60電性連接該電感結構2，進而能同時滿足大電流產品之電性需求以及提升電感值及品質因子。
如圖6E所示，移除該支撐件8，以外露出該承載結構63及該第一佈線層61，使該第一佈線層61作為外接埠。
應可理解地，於第一與第二實施例中，亦可採用如圖3所示之電感結構3進行封裝製程。例如，於圖6D所示之製程中，該佈線結構55上可配置如圖3所示之電感結構3，如圖6D-1所示之電子封裝件6a。
再者，於後續應用中，該電子封裝件5,5a,6,6a可藉由焊球700安裝於一電路板7上，如圖7A、圖7B及圖7C所示，且該電路板7上係可再安裝有其它功能元件70。進一步，該電子封裝件5,5a,6,6a上亦可藉由焊錫材料710堆疊另一 功能元件71，如圖7D所示。甚至於該功能元件71可藉由中介板72堆疊於該電子封裝件5,5a,6,6a上，如圖7E及圖7F所示。
綜上所述，本發明之電子封裝件5,5a,6,6a，主要藉由該電感結構2,3可採用封裝載板的加工方式進行製作，以輕易地進行大板面量產，且採用無核心層(coreless)態樣之圖案化增層線路製法將導磁材料以電鍍或沈積方式形成，使該遮蔽層21a,21b,31,31a之精度之控制極佳，故相較於習知技術，本發明之電子封裝件5,5a,6,6a所採用之電感結構2,3之幾何圖案(如電感線路22,32之螺旋狀及遮蔽層21a,21b,31,31a之圖案)之精度佳，且電感值之精度控制極佳。
再者，由於可輕易地使用導磁材料及各該絕緣層(如第一至第四絕緣層40a,40b,40c,40d)進行圖案化線路製程，故該電子封裝件5,5a,6,6a之電感結構2,3有利於各種設計及應用。
又，該遮蔽層21a,21b,31,31a藉由不互相連接之線段210,310之設計，以提升磁屏蔽效應及其抗電磁干擾之能力，並可降低渦電流及磁損耗對Q值的影響。
另外，相較於習知技術之鐵芯塊之配置，本發明之電子封裝件5,5a,6,6a所採用之電感結構2,3之電感線路22,32之厚度h(如圖2所示)可依需求調整而無需配置鐵芯塊，因而更易於微型化，以利於終端產品符合微小化之需求。應可理解地，相較於習知技術之磁粉介電層之配置，本發明之電子封裝件5,5a,6,6a所採用之電感結構2,3之絕緣體20易於製作無需摻雜磁粉，因而更能降低製作成本，以利於終端產品符合經濟效益之需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對 上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電感結構
24a:第一導電柱
24b:第二導電柱
25b:第二電性連接墊
25a1:電性連接墊
26:表面處理層
27:絕緣保護層
40a:第一絕緣層
40b:第二絕緣層
40c:第三絕緣層
40d:第四絕緣層
440,441,442,443:柱體
5:電子封裝件
5b:增層線路結構
50:電子元件
500:電極墊
51:銅材柱體
52:導電銅柱
53:封裝層
53a:第三側
53b:第四側
54:第一線路層

Claims (19)

  1. 一種電子封裝件，係包括：
    一絕緣體，係具有相對之第一側與第二側；
    複數層螺旋電感線路，係呈層狀間隔堆疊之方式埋設於該絕緣體中；
    至少一導電體，係埋設於該絕緣體中並連接任二相鄰間隔堆疊之螺旋電感線路；
    複數遮蔽層，係相對地嵌埋於該絕緣體之第一側及第二側中，以遮蔽且未電性連接該螺旋電感線路，其中，該複數遮蔽層係包含複數不互相連接之線段；
    一增層線路結構，係具有相對之第三側與第四側，且係以其第四側疊設於該絕緣體之該第一側上，並且電性連接該螺旋電感線路；以及
    至少一電子元件，係嵌埋封裝於該增層線路結構內，且以扇出之導電銅柱電性連接該增層線路結構。
  2. 一種電子封裝件，係包括：
    一增層線路結構，係具有相對之第三側與第四側；
    至少一電子元件，係嵌埋封裝於該增層線路結構內，並且以扇出之導電銅柱電性連接該增層線路結構；
    一絕緣體，係具有相對之第一側與第二側，且係以其第二側疊設於該增層線路結構之第三側上；
    複數層螺旋電感線路，係呈層狀間隔堆疊之方式埋設於該絕緣體中，並且電性連接該增層線路結構；
    至少一導電體，係埋設於該絕緣體中並連接任二相鄰間隔堆疊之螺旋電感線路；以及
    複數遮蔽層，係相對地嵌埋於該絕緣體之第一側及第二側中，以遮蔽且未電性連接該螺旋電感線路，其中，該複數遮蔽層係包含複數不互相連接之線段。
  3. 如請求項1或2所述之電子封裝件，其中，形成該絕緣體之材料係包括ABF、聚醯亞胺或模壓環氧樹脂。
  4. 如請求項1或2所述之電子封裝件，復包括至少一埋設於該絕緣體中之銅材柱體，其電性連通至少一該螺旋電感線路之端部。
  5. 如請求項4所述之電子封裝件，復包括至少一電性連接墊，係形成於該絕緣體之第一側或第二側上，且電性連接該銅材柱體及外露出該絕緣體。
  6. 如請求項5所述之電子封裝件，其中，該銅材柱體之截面形狀與面積係對應近似於該電性連接墊。
  7. 如請求項1或2所述之電子封裝件，其中，該導電體係對應各該螺旋電感線路之形狀，以呈弧形片體或弧形牆體。
  8. 如請求項1或2所述之電子封裝件，其中，該遮蔽層之該複數不互相連接之線段係排設成圓形輪廓或多邊形輪廓之圖案，以呈輻射狀或多環狀或直線平行狀。
  9. 如請求項1或2所述之電子封裝件，其中，該遮蔽層之組成係包含導磁性材料或非磁性金屬。
  10. 如請求項1或2所述之電子封裝件，其中，該遮蔽層之部分表面設有包含導磁性材料之導磁層，且該遮蔽層係由非磁性金屬組成。
  11. 如請求項1或2所述之電子封裝件，復包括埋設於該絕緣體中之芯體，以令該螺旋電感線路環繞該芯體。
  12. 如請求項11所述之電子封裝件，其中，該芯體係包含至少一環狀導電柱或一實心導電柱。
  13. 如請求項11所述之電子封裝件，其中，該芯體之組成係包含導磁性材料或非磁性金屬。
  14. 如請求項11所述之電子封裝件，其中，該芯體之部分表面設有包含導磁性材料之導磁層，且該芯體係由非磁性金屬組成。
  15. 如請求項1或2所述之電子封裝件，復包括埋設於該絕緣體中且環繞該螺旋電感線路之屏蔽件，其中，該屏蔽件為呈環狀排列之弧段狀板體或弧段狀牆體。
  16. 如請求項15所述之電子封裝件，其中，該屏蔽件之組成係包含導磁性材料或非磁性金屬。
  17. 如請求項15所述之電子封裝件，其中，該屏蔽件之部分表面設有包含導磁性材料之導磁層，且該屏蔽件係由非磁性金屬組成。
  18. 如請求項9所述之電子封裝件，其中，該導磁性材料為鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)之至少一者或其組合之導磁性材料。
  19. 如請求項10所述之電子封裝件，其中，該導磁性材料為鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)之至少一者或其組合之導磁性材料。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI843566B (zh) * 2023-05-16 2024-05-21 矽品精密工業股份有限公司 電感模組及其製法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101611494A (zh) * 2007-03-27 2009-12-23 万国半导体股份有限公司 具有电感衬底的芯片级功率转换器封装
EP2256785A2 (en) * 2001-12-14 2010-12-01 Fujitsu Limited Electronic Device
TW201838110A (zh) * 2016-12-16 2018-10-16 南韓商三星電子股份有限公司 扇出型半導體封裝
US20200194378A1 (en) * 2018-12-13 2020-06-18 Qualcomm Incorporated Substrate comprising at least one patterned ground plane for shielding

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031274A (ja) * 1998-07-14 2000-01-28 Matsushita Electric Ind Co Ltd 半導体装置
US11147977B2 (en) * 2008-03-20 2021-10-19 Greatbatch Ltd. MLCC filter on an aimd circuit board conductively connected to a ground pin attached to a hermetic feedthrough ferrule

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2256785A2 (en) * 2001-12-14 2010-12-01 Fujitsu Limited Electronic Device
CN101611494A (zh) * 2007-03-27 2009-12-23 万国半导体股份有限公司 具有电感衬底的芯片级功率转换器封装
TW201838110A (zh) * 2016-12-16 2018-10-16 南韓商三星電子股份有限公司 扇出型半導體封裝
US20200194378A1 (en) * 2018-12-13 2020-06-18 Qualcomm Incorporated Substrate comprising at least one patterned ground plane for shielding

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI843566B (zh) * 2023-05-16 2024-05-21 矽品精密工業股份有限公司 電感模組及其製法

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