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TWI756682B - 具有延伸穿過交替材料堆疊之導電柱的集成組件 - Google Patents

具有延伸穿過交替材料堆疊之導電柱的集成組件 Download PDF

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TWI756682B
TWI756682B TW109115532A TW109115532A TWI756682B TW I756682 B TWI756682 B TW I756682B TW 109115532 A TW109115532 A TW 109115532A TW 109115532 A TW109115532 A TW 109115532A TW I756682 B TWI756682 B TW I756682B
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羅雙強
殷陀羅 Ｖ 哈里
賈斯汀 Ｂ 多豪特
麗塔 Ｊ 克蘭
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美商美光科技公司
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Abstract

某些實施例包含一種具有在導電節點上方之一導電擴張部之集成組件。該等導電節點包含一第一組合物。該導電擴張部之一底部表面包含係不同於該第一組合物之組合物之一第二組合物。一堆疊在該導電擴張部上方。該堆疊包含交替第一層級及第二層級。支柱結構垂直延伸穿過該堆疊。該等支柱結構中之每一者包含由一絕緣襯裡橫向環繞之一導電材料柱。該等柱中之至少一者延伸穿過該導電擴張部以直接接觸該等導電節點中之一者。某些實施例包含形成集成組件之方法。

Description

具有延伸穿過交替材料堆疊之導電柱的集成組件
本發明揭示具有延伸穿過交替材料堆疊(例如，交替字線材料層級及絕緣材料層級)之導電柱之集成組件(例如，NAND組件)。
記憶體為電子系統提供資料儲存。快閃記憶體係一種類型之記憶體，且在現代電腦及裝置中具有眾多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置愈來愈普遍在固態磁碟機中利用快閃記憶體來替換習用硬碟機。作為又一實例，快閃記憶體在無線電子裝置中較流行，此乃因其使得製造商能夠在新的通信協定變得標準化時支援該等新的通信協定，且能夠提供使裝置遠程升級以增強特徵之能力。
NAND可係快閃記憶體之一基本架構，且可經組態以包括垂直堆疊之記憶體單元。
在具體闡述NAND之前，更一般地闡述一集成配置內之一記憶體陣列之關係可係有幫助的。圖1展示一先前技術裝置1000之一方塊圖，先前技術裝置1000包含具有配置成列及行之複數個記憶體單元1003以及存取線1004 (例如，用以傳導信號之字線WL0至WLm)及第一資料線1006 (例如，用以傳導信號之位元線BL0至BLn)之一記憶體陣列1002。可使用存取線1004及第一資料線1006來將資訊傳送至記憶體單元1003及自記憶體單元1003傳送資訊。一列解碼器1007及一行解碼器1008對位址線1009上之位址信號A0至AX進行解碼以判定將存取記憶體單元1003中之哪些記憶體單元。一感測放大器電路1015操作以判定自記憶體單元1003讀取之資訊值。一I/O電路1017在記憶體陣列1002與輸入/輸出(I/O)線1005之間傳送資訊值。I/O線1005上之信號DQ0至DQN可表示自記憶體單元1003讀取或待寫入至記憶體單元1003中之資訊值。其他裝置可透過I/O線1005、位址線1009或控制線1020與裝置1000通信。一記憶體控制單元1018用於控制待對記憶體單元1003執行之記憶體操作，且利用控制線1020上之信號。裝置1000可分別在一第一供應線1030及一第二供應線1032上接收供應電壓信號Vcc及Vss。裝置1000包含一選擇電路1040及一輸入/輸出(I/O)電路1017。選擇電路1040可經由I/O電路1017對信號CSEL1至CSELn做出回應以選擇第一資料線1006及第二資料線1013上之信號，該等信號可表示待自記憶體單元1003讀取或待程式化至記憶體單元1003中之資訊值。行解碼器1008可基於位址線1009上之A0至AX位址信號而選擇性地啟動CSEL1至CSELn信號。選擇電路1040可在讀取及程式化操作期間選擇第一資料線1006及第二資料線1013上之信號以提供記憶體陣列1002與I/O電路1017之間的通信。
圖1之記憶體陣列1002可係一NAND記憶體陣列，且圖2展示可用於圖1之記憶體陣列1002之一個三維NAND記憶體裝置200之一方塊圖。裝置200包括複數個電荷儲存裝置串。在一第一方向(Z-Z’)上，每一電荷儲存裝置串可包括(舉例而言)彼此上下地堆疊之三十二個電荷儲存裝置，其中每一電荷儲存裝置對應於(舉例而言)三十二個層次(例如，層次0至層次31)中之一者。一各別串之該等電荷儲存裝置可共用一共同通道區域，諸如形成於一各別半導體材料(例如，多晶矽)支柱中之共同通道區域，在該各別半導體材料支柱周圍形成該電荷儲存裝置串。在一第二方向(X-X’)上，該複數個串之(舉例而言)十六個第一群組中之每一第一群組可包括(舉例而言)共用複數個(例如，三十二個)存取線(亦即，「全域控制閘極(CG)線」，亦稱為字線WL)之八個串。該等存取線中之每一者可耦合在一層次內之該等電荷儲存裝置。當每一電荷儲存裝置包括能夠儲存兩個位元之資訊之一單元時，由同一存取線(且因此對應於同一層次)耦合之該等電荷儲存裝置可邏輯上分組成(舉例而言)兩個頁，諸如P0/P32、P1/P33、P2/P34及諸如此類。在一第三方向(Y-Y’)上，該複數個串之(舉例而言)八個第二群組中之每一第二群組可包括由八個資料線中之一對應者耦合之十六個串。一記憶體區塊之大小可包括1,024個頁且總共大約16MB (例如，16個WL × 32個層次 × 2個位元 = 1,024個頁/區塊，區塊大小= 1,024個頁 × 16KB/頁= 16MB)。該等串、層次、存取線、資料線、第一群組、第二群組及/或頁之數目可大於或小於圖2中所展示之彼等。
圖3展示圖2之3D NAND記憶體裝置200之一記憶體區塊300在一X-X’方向上之一剖面圖，記憶體區塊300在關於圖2所闡述之十六個第一串群組中之一者中包含十五個電荷儲存裝置串。記憶體區塊300之該複數個串可分組成複數個子組310、320、330 (例如，方塊行)，諸如方塊行I 、方塊行j 及方塊行K ，其中每一子組(例如，方塊行)包括記憶體區塊300之一「部分區塊」。一全域汲極側選擇閘極(SGD)線340可耦合至該複數個串之SGD。舉例而言，全域SGD線340可經由複數個(例如，三個)子SGD驅動器332、334、336中之一對應者耦合至複數個(例如，三個)子SGD線342、344、346，其中每一子SGD線對應於一各別子組(例如，方塊行)。子SGD驅動器332、334、336中之每一者可獨立於其他部分區塊之串之SGD而同時耦合或切斷一對應部分區塊(例如，方塊行)之串之SGD。一全域源極側選擇閘極(SGS)線360可耦合至該複數個串之SGS。舉例而言，全域SGS線360可經由複數個子SGS驅動器322、324、326中之一對應者耦合至複數個子SGS線362、364、366，其中每一子SGS線對應於各別子組(例如，方塊行)。子SGS驅動器322、324、326中之每一者可獨立於其他部分區塊之串之SGS而同時耦合或切斷一對應部分區塊(例如，方塊行)之SGS之串。一全域存取線(例如，一全域CG線) 350可耦合與該複數個串中之每一者之各別層次對應之電荷儲存裝置。每一全域CG線(例如，全域CG線350)可經由複數個子串驅動器312、314及316中之一對應者耦合至複數個子存取線(例如，子CG線) 352、354、356。該等子串驅動器中之每一者可獨立於其他部分區塊及/或其他層次之彼等電荷儲存裝置而同時耦合或切斷對應於各別部分區塊及/或層次之電荷儲存裝置。對應於各別子組(例如，部分區塊)及各別層次之電荷儲存裝置可包括電荷儲存裝置之一「部分層次」(例如，一單個「方塊」)。對應於各別子組(例如，部分區塊)之串可耦合至子源極372、374及376 (例如，「方塊源極」)中之一對應者，其中每一子源極耦合至一各別電源。
另一選擇係，參考圖4之一示意性圖解說明來闡述NAND記憶體裝置200。
記憶體陣列200包含字線2021 至202N 及位元線2281 至228M 。
記憶體陣列200亦包含NAND串2061 至206M 。每一NAND串包含電荷儲存電晶體2081 至208N 。該等電荷儲存電晶體可使用浮動閘極材料(例如，多晶矽)來儲存電荷，或可使用電荷捕獲材料(諸如，舉例而言，氮化矽、金屬奈米點等)來儲存電荷。
電荷儲存電晶體208位於字線202與串206之交叉點處。電荷儲存電晶體208表示用於儲存資料之非揮發性記憶體單元。每一NAND串206之電荷儲存電晶體208源極至汲極地串聯連接於一源極選擇裝置(例如，源極側選擇閘極，SGS) 210與一汲極選擇裝置(例如，汲極側選擇閘極，SGD) 212之間。每一源極選擇裝置210位於一串206與一源極選擇線214之一交叉點處，而每一汲極選擇裝置212位於一串206與一汲極選擇線215之一交叉點處。選擇裝置210及212可係任何適合存取裝置，且一般在圖4中用框來圖解說明。
每一源極選擇裝置210之一源極連接至一共同源極線216。每一源極選擇裝置210之汲極連接至對應NAND串206之第一電荷儲存電晶體208之源極。舉例而言，源極選擇裝置2101 之汲極連接至對應NAND串2061 之電荷儲存電晶體2081 之源極。源極選擇裝置210連接至源極選擇線214。
每一汲極選擇裝置212之汲極在一汲極觸點處連接至一位元線(亦即，數位線) 228。舉例而言，汲極選擇裝置2121 之汲極連接至位元線2281 。每一汲極選擇裝置212之源極連接至對應NAND串206之最後電荷儲存電晶體208之汲極。舉例而言，汲極選擇裝置2121 之源極連接至對應NAND串2061 之電荷儲存電晶體208N 之汲極。
電荷儲存電晶體208包含一源極230、一汲極232、一電荷儲存區域234及一控制閘極236。電荷儲存電晶體208使其控制閘極236耦合至一字線202。一行電荷儲存電晶體208係在耦合至一給定位元線228之一NAND串206內之彼等電晶體。一列電荷儲存電晶體208係共同耦合至一給定字線202之彼等電晶體。
期望開發經改良NAND架構及用於製作NAND架構之經改良方法。
在某些實施例中，一種集成組件包括在導電節點上方之一導電擴張部、在該導電擴張部上方之一堆疊及垂直延伸穿過該堆疊之支柱結構。該等導電節點包括一第一組合物。該導電擴張部之一底部表面包括係不同於該第一組合物之組合物之一第二組合物。該堆疊包括交替第一層級及第二層級。該等支柱結構中之每一者包括由一絕緣襯裡橫向環繞之一導電材料柱。該導電材料包括該第一組合物。該等柱中之一或多者延伸穿過該導電擴張部以直接接觸該等導電節點中之一或多者。
在某些實施例中，一種集成組件包括在導電節點上方之一導電擴張部、在該導電擴張部上方之一堆疊及垂直延伸穿過該堆疊之支柱結構。該等導電節點包括一第一組合物。該導電擴張部之一底部表面包括不同於該第一組合物之一第二組合物。該堆疊包括交替第一層級及第二層級。該堆疊包含一記憶體陣列區域、毗鄰該記憶體陣列區域之一階梯區域及毗鄰該記憶體陣列區域之一周邊區域。該等導電節點之一第一組在該記憶體陣列區域下方。該等支柱結構中之每一者包括由一絕緣襯裡橫向環繞之一導電材料柱。該等支柱結構之一第一組延伸穿過該記憶體陣列區域。該等支柱結構之一第二組延伸穿過該周邊區域。該等支柱結構之一第三組延伸穿過該階梯區域。該等支柱結構之該第一組之該等柱延伸穿過該導電擴張部以直接接觸該等導電節點之該第一組。
在某些實施例中，一種形成一組件之方法包括：形成在導電節點上方具有一導電擴張部之一構造；該等導電節點包括一導電第一材料；該導電擴張部包括在一導電第二材料上方之一導電第三材料；該第一材料、該第二材料及該第三材料在組成上彼此不同；在該導電擴張部上方形成交替第一層級及第二層級之一堆疊；該等第一層級包括氮化矽，且該等第二層級包括二氧化矽；該堆疊包含一記憶體陣列區域、毗鄰該記憶體陣列區域之一階梯區域及毗鄰該記憶體陣列區域之一周邊區域；該等導電節點之一第一組在該記憶體陣列區域下方；形成延伸穿過該堆疊且延伸至該導電擴張部中之開口；該等開口之一第一組延伸穿過該記憶體陣列區域，該等開口之一第二組延伸穿過該周邊區域，且該等開口之一第三組延伸穿過該階梯區域；用絕緣材料給該等開口加襯；穿通該等經加襯開口之底部；該穿通該等經加襯開口之該等底部包含穿通該第一組之該等開口之該等底部以暴露該第一組之該等導電節點之該導電第一材料；在該穿通該等經加襯開口之該等底部之後，在該等經加襯開口內形成一導電第四材料；在該等經加襯開口內之該第四材料經組態為導電柱；該等導電柱之一第一組延伸穿過該記憶體陣列區域，該等導電柱之一第二組延伸穿過該周邊區域，且該等導電柱之一第三組延伸穿過該階梯區域；該第一組之該等導電柱直接接觸該第一組之該等導電節點；移除該第一層級之該氮化矽以留下空隙；及在該等空隙內形成導電字線材料。
某些實施例包含形成穿過一交替層級堆疊之支柱結構之方法。可最終用導電材料替換該堆疊之每隔一個層級以形成一NAND組件之字線層級。該堆疊之部分可由一記憶體區域、在該記憶體陣列區域周邊之一階梯區域及在該記憶體陣列區域周邊之另一區域構成。該等支柱結構中之每一者可包含一導電柱。延伸穿過該堆疊之該階梯區域之該等支柱結構可係用於支撐而非用於電連接性，然而延伸穿過該堆疊之其他區域之該等支柱結構可係用於電連接性。某些實施例包含如下之方法：使該等柱形成為具有與該堆疊下方之導電節點相同之一高度導電材料；及使該等柱形成為直接接觸此等導電節點從而針對在為電連接性所提供之支柱結構中利用之彼等柱達成自該等節點至該等柱之低電阻(亦即，高導電性)。某些實施例包含如下之方法：保護該等導電柱以免過穿至在主要經提供為結構支撐件之支柱結構中利用之彼等柱之下伏材料中。參考圖5至圖34闡述實例性實施例。
圖5至圖18闡述用於製作一第一實例性集成組件之一第一實例性程序之程序階段。
參考圖5，一構造(亦即，結構、組件等) 10包含一記憶體陣列區域12、毗鄰於該記憶體陣列區域之一階梯區域16及亦毗鄰於該記憶體區域之一周邊區域14。
一第一組導電節點18在記憶體陣列區域12內，一第二組導電節點20在周邊區域14內，且一第三組導電節點22在階梯區域16內。導電節點18、20及22包括一導電材料24。導電材料24可係任何適合導電材料，且在某些實施例中可係一含金屬材料。例如，含金屬材料24可包括鎢，基本上由鎢組成，或由鎢組成。在某些實施例中，導電材料24可被視為包括一第一組合物。
導電節點18、20及22在一絕緣支撐材料26內。絕緣支撐材料26可包括任何適合組合物；且在某些實施例中可包括二氧化矽，基本上由二氧化矽組成，或由二氧化矽組成。
導電節點18與電路系統28電耦合，且導電節點20與電路系統30電耦合。電路系統28及30可在節點18及20下面(如所展示)或可在相對於該等節點之任一其他適合位置處。在某些實施例中，節點18、20及22在一第一層次內，且電路系統28及30在該第一層次下面之另一層次內。電路系統28及30可包括任何適合組態；且在某些實施例中可包括CMOS (互補金屬氧化物半導體)。
導電節點18及20可被視為係「帶電的」，此乃因其用於形成與電路系統(具體而言，在所展示實施例中與電路系統28及30)之電連接。相比之下，導電節點22並非「帶電的」，而是在所展示實施例中替代地係電浮動的。在其他實施例中，導電節點22可與一參考電壓耦合；但在如下之相同意義上仍可並非「帶電的」：若導電節點22不與有源電路系統耦合，則導電節點18及20係「帶電的」。
參考圖6，使導電節點18、20及22之上表面相對於絕緣支撐材料26之一上表面凹陷。
參考圖7，在絕緣支撐材料26上方且跨越導電節點18、20及22之凹陷上表面形成一材料32層。材料32可包括任何適合組合物；且在某些實施例中可包括金屬矽化物、金屬碳化物及金屬氮化物中之一或多者。例如，材料32可包括氮化鈦，基本上由氮化鈦組成，或由氮化鈦組成。在某些實施例中，材料32可稱為一第三組合物以將其與其他材料區分開；且在某些實施例中，材料32可稱為一第五組合物以將其與其他材料區分開。而且，在某些實施例中，材料32最終用於製作頸圈；且在此等實施例中，材料32可稱為一頸圈材料或一頸圈組合物。
參考圖8，構造10經受平坦化(例如，化學機械拋光)以自絕緣支撐材料26上方移除材料32同時在節點18、20及22之凹陷上表面上方留下材料32之區域。該平坦化形成延伸跨越絕緣支撐材料26及材料32之剩餘區域的一經平坦化表面33。
參考圖9，在經平坦化表面33上形成一導電擴張部34。該導電擴張部包含兩種材料36及38。在某些實施例中，材料36及38可分別稱為第二材料及第三材料以將其與導電節點18、20及22之第一材料24區分開。
材料36可包括任何適合導電組合物；且在某些實施例中可包括金屬矽化物。例如，材料36可包括矽化鎢(WSix ，其中x大於0)，基本上由矽化鎢組成，或由矽化鎢組成。在所展示實施例中，導電擴張部34之一底部表面35包括材料36；且因此可包括矽化鎢，基本上由矽化鎢組成，或由矽化鎢組成。
材料38可包括任何適合導電組合物；且在某些實施例中可包括經導電摻雜半導體材料，基本上由經導電摻雜半導體材料組成，或由經導電摻雜半導體材料組成。例如，材料38可包括經導電摻雜矽(例如，n型多晶矽)，基本上由經導電摻雜矽組成，或由經導電摻雜矽組成。
在某些實施例中，第二材料36及第三材料38可被視為分別包括第二組合物及第三組合物。在某些實施例中，材料36可被視為界定導電擴張部34之一第一區域40，且材料38可被視為定位導電擴張部34之一第二區域42；其中該第二區域在該第一區域上方。
參考圖10，在導電擴張部34上方形成一堆疊44。堆疊44包含彼此交替之第一層級46及第二層級48。第一層級46及第二層級48分別包括第一材料50及第二材料52。在某些實施例中，第一材料50可包括氮化矽，基本上由氮化矽組成，由氮化矽組成；且第二材料52可包括二氧化矽，基本上由二氧化矽組成，或由二氧化矽組成。在某些實施例中，第一材料50可對應於一犧牲材料(亦即，最終經移除且用其他事物替換之一材料)，且第二材料52可對應於一絕緣材料。
堆疊44之部分在記憶體陣列區域12、周邊區域14及階梯區域16內。此等部分可被視為分別對應於堆疊之一記憶體陣列區域、堆疊之一周邊區域及堆疊之一階梯區域。導電節點18在堆疊44之記憶體陣列區域12下方，導電節點20在堆疊44之周邊區域14下方，且導電節點22在堆疊44之階梯區域16下方。
在堆疊44上方形成一額外絕緣材料54。絕緣材料54可包括任何適合組合物；且在某些實施例中可包括二氧化矽，基本上由二氧化矽組成，或由二氧化矽組成。因此，在某些實施例中，材料54可包括與堆疊44之材料52相同之一組合物。
參考圖11，形成開口56、58及60以延伸穿過堆疊44且延伸至導電擴張部34中。開口56係延伸穿過堆疊44之記憶體陣列區域12之一第一組開口，開口58係延伸穿過堆疊44之周邊區域14之一第二組開口，且開口60係延伸穿過堆疊44之階梯區域16之一第三組開口。
在所展示實施例中，開口56、58及60延伸穿過導電擴張部34之上部區域42且延伸至該導電擴張部之下部區域40中。換言之，開口56、58及60延伸穿過導電擴張部34之經導電摻雜半導體材料38且延伸至該導電擴張部之金屬矽化物(例如，矽化鈦) 36中。
圖11A展示沿著圖11之剖面A-A之一視圖，且展示在沿著一水平剖面觀看時開口56、58及60可係圓形的(亦即，圓的)。在其他實施例中，該等開口可沿著該水平剖面具有其他形狀；諸如，舉例而言，橢圓形狀、矩形形狀、正方形形狀、多邊形形狀等。
參考圖12，用絕緣材料62給開口56、58及60加襯。絕緣材料62可包括任何適合組合物；且在某些實施例中可包括二氧化矽，基本上由二氧化矽組成，或由二氧化矽組成。
圖12A展示沿著圖12之剖面A-A之一視圖，且展示環繞所圖解說明開口60之一內橫向周邊之襯裡材料62。
參考圖13，利用各向異性蝕刻來穿通經加襯開口56、58及60之底部，且藉此在該等開口之該等底部處暴露金屬矽化物36。
參考圖14，使開口56、58及60延伸至節點18、20及22之導電材料24中。在某些實施例中，圖14之處理可被視為係圖13之「穿通」步驟之一繼續，且因此可被視為圖解說明穿通經加襯開口56、58及60之底部以暴露導電節點18、20及22之導電第一材料24。
經延伸開口56、58及60穿過材料32，且使材料32成形為頸圈64。此等頸圈緊鄰擴張部34之底部表面35，且直接接觸此底部表面。在某些實施例中，頸圈64可被視為包括沿著導電節點(亦即，導電節點18)之第一組之一第一組頸圈64a、沿著導電節點(亦即，導電節點20)之第二組之一第二組頸圈64b及沿著導電節點(亦即，導電節點22)之第三組之一第三組頸圈64c。
參考圖15，在開口56、58及60內形成一導電材料66。導電材料66可稱為一第四材料以將其與第一材料24、第二材料36及第三材料38區分開。導電材料66可包括任何適合組合物；且較佳地包括與導電材料24相同之一組合物。因此，導電材料24及66可共同形成具有自導電節點18、20及22延伸至開口56、58及60之頂部之一連續單個組合物的電連接。在某些實施例中，此連續單個組合物可包括鎢，基本上由鎢組成，或由鎢組成。該連續單個組合物可具有低電阻(高導電性)；且具體而言，可具有比具有兩個或兩個以上不同組合物之電連接低之電阻。
導電材料66在開口56、58及60內形成導電柱(或支柱) 68。在某些實施例中，在記憶體陣列區域12內之柱可被視為對應於一第一組柱68a，在周邊區域14內之柱可被視為對應於一第二組柱68b，且在階梯區域16內之柱可被視為對應於一第三組柱68c。在某些實施例中，柱68a、68b及68c可被視為分別延伸穿過堆疊44之記憶體陣列區域12、周邊區域14及階梯區域16。
柱68a、68b及68c分別直接接觸導電節點18、20及22。
柱68以及環繞此等柱之絕緣材料62可被視為係支柱結構70。此等支柱結構可包含在記憶體陣列區域12內之一第一組支柱結構70a、在周邊區域14內之一第二組支柱結構70b及在階梯區域16內之一第三組支柱結構70c。
關於習用處理之一問題可係：除暴露沿著開口56、58及60之金屬矽化物36之外，形成與圖15之柱68類似之柱亦可暴露多晶矽材料38。因此，來自含矽材料38之矽可不利地併入至柱68中以增加該等柱之某些部分之電阻。此外，將矽併入至柱中可自導電擴張部34之毗鄰區域移除矽，從而導致導電擴張部內之空隙及/或其他缺陷。本文中所闡述之處理有利地僅暴露沿著開口56、58及60之側壁之金屬矽化物36，且因此來自擴張部34之材料38之矽未不利地併入至柱68中。
應注意，階梯區域16之柱68c可僅用於結構支撐，且因此不需要延伸至導電節點22。在習用處理中，與階梯區域相關聯之柱一般不延伸至導電節點。然而，與習用處理相關聯之一問題可係：形成於階梯區域內之開口60過穿導電擴張部34，且然後形成於此等開口內之柱有問題地形成與導電擴張部34下面之元件之電連接。圖5至圖15之處理有利地利用額外導電節點22來捕獲與階梯區域16相關聯之柱68c，且因此可避免與延伸至階梯區域下面太深處之此等柱相關聯之問題。
一通道材料72經展示為延伸穿過記憶體陣列區域12內之堆疊44。通道材料72由一區域74橫向環繞。區域74可包含電荷阻擋材料、電荷儲存材料及穿隧材料(亦即，閘極介電材料)。通道材料72及周圍區域74可共同被視為係一通道材料結構76。
通道材料72可包含任何適合半導體組合物；且在某些實施例中可包含矽。通道材料72直接接觸導電擴張部34。在所展示實施例中，通道材料72經展示為包括在一介面73處結合之兩個部分。此用以指示堆疊44可包含彼此上下地堆疊之兩個層面78a及78b。該等層面可相對於彼此單獨經處理，使得字線層級(下文所闡述)形成於第一層面78a內，且然後堆疊44之第二層面78b經形成及處理以形成在該第二層面內之字線層級。本文中所闡述之處理藉由展示同時經處理之整個堆疊44而簡化；但應理解，在某些實施例中，可在順序地經處理之兩個或兩個以上層面當中細分該堆疊。
圖16展示來自圖15之構造10之一放大區域「D」。圖16之區域「D」包含材料32之一頸圈64a。圖16A展示沿著圖16之線A-A之一剖面，且展示環繞柱68a之一區域80之頸圈64a。圖15之其他頸圈類似地環繞相關聯柱68之區域。
參考圖17，移除第一材料50 (圖15)以沿著第一層級46留下空隙82。支柱結構70以及通道材料結構76可在沿著層級46形成空隙之後支撐層級48之絕緣材料52。結構70c係階梯區域16內之僅有支撐結構。在某些實施例中，階梯區域16內之結構70c之一主要作用係在圖17之處理階段處提供支撐給層級48。在此等實施例中，結構70c可不具有在一最終組件中之電功能。
參考圖18，在空隙82 (圖17)內形成導電字線材料84。層級46因此成為導電字線層級，且堆疊44成為交替絕緣層級48及導電字線層級46之一堆疊。在某些實施例中，字線層級46可係NAND字線層級。因此，圖18之構造10可係包括在記憶體陣列區域12內之一NAND記憶體陣列的一集成組件。此記憶體陣列可類似於上文參考圖1至圖4所闡述之NAND記憶體陣列。可在NAND記憶體陣列中利用任何適合數目個字線層級46；舉例而言，包含8個層級、16個層級、32個層級、64個層級、128個層級、256個層級、512個層級、1024個層級等。NAND串可係沿著通道材料結構76，其中此等NAND串與對應於導電擴張部34之一源極結構耦合。
在某些實施例中，可省略頸圈64。參考圖19至圖24闡述此等實施例之一實例。
參考圖19，在其中省略頸圈材料32之一實施例中，構造10經展示處於繼圖5之處理階段之後且與圖10之處理階段類似之一處理階段。
參考圖20，藉助與上文參考圖11所闡述之處理類似之處理形成開口56、58及60。該等開口延伸至導電擴張部34之金屬矽化物36中。
參考圖21，藉助與上文參考圖12所闡述之處理類似之處理用襯裡材料62給開口56、58及60加襯。
參考圖22，藉助與上文參考圖13所闡述之處理類似之處理移除襯裡材料62之底部區域。
參考圖23，使開口56、58及60延伸至節點18、20及22之導電材料24中。由於該等開口之底部在金屬矽化物36內，且由於該等開口之側壁受襯裡62保護，因此導電擴張部34之半導體材料38 (例如，矽)未沿著該等開口經暴露。在某些實施例中，圖22及圖23之步驟可被視為穿通經加襯開口56、58及60之底部，穿通第二材料36，且進入第一材料24。
參考圖24，在開口56、58及60 (圖23)內形成導電材料66以形成支柱結構70之導電支柱68。由於半導體材料38未沿著開口56、58及60經暴露(如上文參考圖23所闡述)，因此支柱68之導電材料66未由半導體材料修改。因此，導電支柱68直接接觸導體節點18、20及22之導電材料24；且在某些實施例中，可係與導電材料24相同之一材料，使得一單個連續材料自導電節點18、20及22延伸至支柱68之上表面。與包括兩個或兩個以上不同組合物之材料相比較，此單個連續材料可具有低電阻(高導電性)，此對於與記憶體陣列區域12及周邊區域14相關聯之「帶電」連接可係有利的。
圖24亦展示沿著層級46形成之導電字線材料84及形成於記憶體陣列區域12內之通道材料結構76。因此，圖24之構造10可包括與上文參考圖18所闡述之NAND組件類似之一NAND組件。
如上文所論述，可存在利用上文所闡述之形成支柱結構70之方法解決之兩個不同問題。該等問題中之一者與階梯區域相關聯，此乃因習用架構之柱可在形成該等柱期間有問題地穿通導電擴張部34。該等問題中之另一者與記憶體陣列區域12及周邊區域14相關聯，此乃因習用架構之柱可具有高於期望之電阻。該第一問題可藉由在導電擴張部34下方提供導電節點22以「抓住」柱68a且阻止其過穿至下伏導電材料中來解決。該第二問題可藉由使柱68a及68b之導電材料66形成為包括與導電節點18及20相同之一材料來解決，其中柱68a及68b之此材料直接抵靠導電節點之材料。
在某些實施例中，用以「抓住」階梯區域16之柱68c之結構可設置於導電擴張部34內，而非設置於導電擴張部下面。參考圖25至圖32闡述此等實施例之一實例。
參考圖25，構造10經展示處於與上文參考圖5所闡述之程序階段類似之一程序階段。然而，與圖5之程序階段不同，不存在設置於階梯區域16內之導電節點。
參考圖26，構造10經展示處於與上文參考圖9所闡述之程序階段類似之一程序階段。在節點18及20上方在區域12及14內形成頸圈材料32。然後在節點18及20上方形成擴張部34。擴張部34包括金屬矽化物材料36及在該金屬矽化物材料上方之半導體材料38。圖26之實施例進一步包含在半導體材料38內之止擋結構90。在某些實施例中，結構90可係導電結構，且可稱為導電節點(儘管結構90一般將不用於形成「帶電」連接)。節點90可稱為一第三組節點以將其與第一組節點18及第二組節點20區分開。
止擋結構90包括止擋材料92。此材料可包括任何適合組合物；且在某些實施例中可包括金屬(例如，鎢)，基本上由金屬(例如，鎢)組成，或由金屬(例如，鎢)組成。因此，在某些實施例中，止擋結構90之材料92可包括與節點18及20之材料24相同之一組合物。
參考圖27，藉助與上文參考圖10所闡述之處理類似之處理在擴張部34上方形成堆疊44。
參考圖28，藉助與上文參考圖11所闡述之處理類似之處理形成開口56、58及60。開口56及58延伸至導電擴張部34之金屬矽化物36中。開口60延伸至止擋結構90中。
參考圖29，藉助與上文參考圖12所闡述之處理類似之處理用襯裡材料62給開口56、58及60加襯。
參考圖30，藉助與上文參考圖13所闡述之處理類似之處理移除襯裡材料62之底部區域。
參考圖31，使開口56、58及60延伸至節點18及20之導電材料24中；且延伸至止擋材料92中。在所圖解說明實施例中，開口60延伸至止擋材料92中比開口56及58延伸至材料36、32及24中之一距離短。在其他實施例中，開口60延伸至止擋材料92中與開口56及58延伸至材料36、32及24中之距離可大約相同；或開口60延伸至止擋材料92中可比開口56及58延伸至材料36、32及24中更遠。該等開口延伸至止擋材料92中之量可藉由選擇對於止擋材料92適當之組合物來調整。而且，可調整止擋材料92之厚度以適應開口60將延伸至止擋材料中之距離。
參考圖32，在開口56、58及60 (圖31)內形成導電材料66以形成支柱結構70之導電支柱68。圖32亦展示沿著層級46形成導電字線材料84，且在記憶體陣列區域12內形成通道材料結構76。因此，圖32之構造10可包括一NAND組件。
圖32之實施例具有在支柱68a及68b之下部區域周圍之頸圈64a及64b。在其他實施例中，可省略該等頸圈。例如，圖33展示與圖32之構造類似但缺乏頸圈64之一構造10。
如先前所論述，在某些實施例中，上文所闡述之NAND組件可在一第一層次內，且電路系統28及30可在一第二層次內。圖34以圖解方式圖解說明具有彼此上下地垂直堆疊之兩個層次之一實例性組態。NAND記憶體陣列在上部層次100內，且CMOS電路系統在下部層次102內。導電節點18及20在上部層次100內，且與在下部層次內之電路系統28及30電耦合。除兩個所展示層次以外，垂直堆疊配置亦可包含額外層次。所圖解說明層次100及102可在不同半導體晶粒(晶片)內，或可在同一半導體晶粒內。
上文所論述之組件及結構可在集成電路內利用(其中術語「集成電路」意味由一半導體基板支撐之一電子電路)；且可併入至電子系統中。此類電子系統可用於(舉例而言)記憶體模組、裝置驅動器、電力模組、通信數據機、處理器模組以及特殊應用模組中，且可包含多層、多晶片模組。該等電子系統可係廣泛範圍之系統(諸如，舉例而言，攝影機、無線裝置、顯示器、晶片集、機上盒、遊戲、光照、交通工具、時脈、電視、行動電話、個人電腦、汽車、工業控制系統、飛機等)中之任一者。
除非另有規定，否則本文中所闡述之各種材料、物質、組合物等可藉助現在已知或尚有待於開發之任何適合方法(包含(舉例而言)原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等)而形成。
術語「介電」及「絕緣」可用以闡述具有絕緣電性質之材料。在本發明中該等術語被視為係同義的。在某些例項中利用術語「介電」且在其他例項中利用術語「絕緣」可係用以在本發明內提供語言變化，從而在所附申請專利範圍內簡化前置基礎，且並非用以指示任何顯著化學或電差異。
可在本發明中利用術語「電連接」及「電耦合」兩者。該等術語被視為係同義的。在某些例項中利用一個術語且在其他例項中利用另一術語可係用以在本發明內提供語言變化，從而在所附申請專利範圍內簡化前置基礎。
圖式中之各個實施例之特定定向僅出於說明性目的，且可在某些應用中相對於所展示之定向旋轉該等實施例。本文中所提供之說明及所附申請專利範圍涉及在各種特徵之間具有所闡述關係之任何結構，而不管該等結構是處於圖式之特定定向中還是相對於此定向旋轉。
所附圖解說明之剖面圖僅展示在剖面之平面內之特徵，且為了簡化圖式而不展示在剖面之平面背後之材料，除非另有指示。
當一結構在上文中被稱為「在另一結構上」、「毗鄰另一結構」或「抵靠另一結構」時，其可直接在該另一結構上或者亦可存在介入結構。相比之下，當一結構被稱為「直接在另一結構上」、「直接毗鄰另一結構」或「直接抵靠」另一結構時，不存在介入結構。術語「直接在…下方」、「直接在…上方」等不指示直接實體接觸(除非另有明確陳述)，而是替代地指示直立對準。
結構(例如，層、材料等)可稱為「垂直延伸」以指示該等結構一般自一下伏基底(例如，襯底)向上延伸。該等垂直延伸結構可相對於該基底之一上表面實質上正交地延伸，或不相對於該基底之一上表面實質上正交地延伸。
某些實施例包含一種在導電節點上方具有一導電擴張部之集成組件。該等導電節點包含一第一組合物。該導電擴張部之一底部表面包含係不同於該第一組合物之組合物之一第二組合物。一堆疊在該導電擴張部上方。該堆疊包含交替第一層級及第二層級。支柱結構垂直延伸穿過該堆疊。該等支柱結構中之每一者包含由一絕緣襯裡橫向環繞之一導電材料柱。該導電材料包含該第一組合物。該等柱中之一或多者延伸穿過該導電擴張部以直接接觸該等導電節點中之一或多者。
某些實施例包含一種在導電節點上方具有一導電擴張部之集成組件。該等導電節點包括一第一組合物。該導電擴張部之一底部表面包括不同於該第一組合物之一第二組合物。一堆疊在該導電擴張部上方。該堆疊包括交替第一層級及第二層級。該堆疊包含一記憶體陣列區域、毗鄰該記憶體陣列區域之一階梯區域及毗鄰該記憶體陣列區域之一周邊區域。該等導電節點之一第一組在該記憶體陣列區域下方。支柱結構垂直延伸穿過該堆疊。該等支柱結構中之每一者包括由一絕緣襯裡橫向環繞之一導電材料柱。該等支柱結構之一第一組延伸穿過該記憶體陣列區域。該等支柱結構之一第二組延伸穿過該周邊區域。該等支柱結構之一第三組延伸穿過該階梯區域。該等支柱結構之該第一組之該等柱延伸穿過該導電擴張部以直接接觸該等導電節點之該第一組。
某些實施例包含形成一組件之一方法。形成一構造以在導電節點上方具有一導電擴張部。該等導電節點包括一導電第一材料。該導電擴張部包括在一導電第二材料上方之一導電第三材料。該第一材料、該第二材料及該第三材料在組成上彼此不同。在該導電擴張部上方形成交替第一層級及第二層級之一堆疊。該等第一層級包括氮化矽，且該等第二層級包括二氧化矽。該堆疊包含一記憶體陣列區域、毗鄰該記憶體陣列區域之一階梯區域及毗鄰該記憶體陣列區域之一周邊區域。該等導電節點之一第一組在該記憶體陣列區域下方。形成開口以延伸穿過該堆疊且延伸至該導電擴張部中。該等開口之一第一組延伸穿過該記憶體陣列區域。該等開口之一第二組延伸穿過該周邊區域。該等開口之一第三組延伸穿過該階梯區域。用絕緣材料給該等開口加襯。穿通該等經加襯開口之底部。該穿通該等經加襯開口之該等底部包含穿通該第一組之該等開口之該等底部以暴露該第一組之該等導電節點之該導電第一材料。在穿通該等經加襯開口之該等底部之後，在該等經加襯開口內形成一導電第四材料。在該等經加襯開口內之該第四材料經組態為導電柱。該等導電柱之一第一組延伸穿過該記憶體陣列區域。該等導電柱之一第二組延伸穿過該周邊區域。該等導電柱之一第三組延伸穿過該階梯區域。該第一組之該等導電柱直接接觸該第一組之該等導電節點。移除該等第一層級之該氮化矽以留下空隙。在該等空隙內形成導電字線材料。
按照條例，已在語言上關於結構及方法特徵更特定或較不特定地闡述本文中所揭示之標的物。然而，應理解，由於本文中所揭示之方法包括實例性實施例，因此該申請專利範圍不限於所展示及所闡述之特定特徵。因此，該申請專利範圍係由字面措辭來提供完整範圍，且根據等效內容之教義適當地予以解釋。
10:構造 12:記憶體陣列區域/區域 14:周邊區域/區域 16:階梯區域 18:導電節點/節點 20:導電節點/節點 22:導電節點/節點 24:材料/導電材料/含金屬材料/第一材料/導電第一材料 26:絕緣支撐材料 28:電路系統 30:電路系統 32:材料/頸圈材料 33:經平坦化表面 34:導電擴張部/擴張部 35:底部表面 36:材料/第二材料/金屬矽化物/金屬矽化物材料 38:材料/第三材料/經導電摻雜半導體材料/多晶矽材料/半導體材料 40:第一區域/下部區域 42:第二區域/上部區域 44:堆疊 46:第一層級/層級/導電字線層級/字線層級 48:第二層級/層級/絕緣層級 50:第一材料 52:第二材料/材料/絕緣材料 54:絕緣材料/材料 56:經加襯開口/開口/經延伸開口 58:開口/經加襯開口/經延伸開口 60:開口/經加襯開口/經延伸開口 62:絕緣材料/襯裡材料/襯裡 64:頸圈 64a:頸圈 64b:頸圈 64c:頸圈 66:導電材料 68a:柱/支柱 68b:柱/支柱 68c:柱 70a:支柱結構 70b:支柱結構 70c:支柱結構/結構 72:通道材料 73:介面 74:區域/周圍區域 76:通道材料結構 78a:層面/第一層面 78b:層面/第二層面 80:區域 82:空隙 84:導電字線材料 90:止擋結構/節點 92:止擋材料/材料 100:上部層次/層次 102:下部層次/層次 200:三維NAND記憶體裝置/裝置/記憶體陣列 2021 至202N :字線 2061 至206M :NAND串 2081 至210N :電荷儲存電晶體 2101 至210M :源極選擇裝置 2121 至212M :汲極選擇裝置 2281 至228M :位元線 214:源極選擇線 215:汲極選擇線 216:共同源極線 230:源極 232:汲極 234:電荷儲存區域 236:控制閘極 300:記憶體區塊 310:子組 312:子串驅動器 314:子串驅動器 316:子串驅動器 320:子組 322:子源極側選擇閘極驅動器 324:子源極側選擇閘極驅動器 326:子源極側選擇閘極驅動器 330:子組 332:子汲極側選擇閘極驅動器 334:子汲極側選擇閘極驅動器 336:子汲極側選擇閘極驅動器 340:全域汲汲側選擇閘極線 342:子汲極側選擇閘極線 344:子汲極側選擇閘極線 346:子汲極側選擇閘極線 350:全域控制閘極線 352:子存取線 354:子存取線 356:子存取線 360:全域源極側選擇閘極線 362:子源極側選擇閘極線 364:子源極側選擇閘極線 366:子源極側選擇閘極線 372:子源極 374:子源極 376:子源極 1000:先前技術裝置/裝置 1002:記憶體陣列 1003:記憶體單元 1004:存取線 1005:輸入/輸出線 1006:第一資料線 1007:列解碼器 1008:行解碼器 1009:位址線 1013:第二資料線 1015:感測放大器電路 1017:輸入/輸出電路 1018:記憶體控制單元 1020:控制線 1030:第一供應線 1032:第二供應線 1040:選擇電路 A-A:線/剖面 A0至AX:位址信號 BL0至BLn:位元線 CSEL1至CSELn:信號 D:區域/放大區域 DQ0至DQN:信號 P0至P15:頁 P32至P47:頁 Vcc:供應電壓信號 Vss:供應電壓信號 WL0至WLm:字線 X-X’:方向/第二方向 Y-Y’:第三方向 Z-Z’:第一方向
圖1展示具有包含記憶體單元之一記憶體陣列之一先前技術記憶體裝置之一方塊圖。
圖2展示呈一3D NAND記憶體裝置之形式之圖1之先前技術記憶體陣列之一示意圖。
圖3展示圖2之先前技術3D NAND記憶體裝置在一X-X’方向上之一剖面圖。
圖4係一先前技術NAND記憶體陣列之一示意圖。
圖5至圖11係一集成組件之一區域在用於形成一實例性記憶體陣列之一實例性方法之實例性順序程序階段處之圖解剖面側視圖。
圖11A係沿著圖11之線A-A之一圖解剖面圖。
圖12係圖5之集成組件之區域在繼用於形成一實例性記憶體陣列之一實例性方法之圖11之程序階段之後之一實例性程序階段處之一圖解剖面側視圖。
圖12A係沿著圖12之線A-A之一圖解剖面圖。
圖13至圖15係圖5之集成組件之區域在用於形成一實例性記憶體陣列之一實例性方法之實例性順序程序階段處之圖解剖面側視圖。圖13之程序階段可跟在圖12之程序階段之後。
圖16係圖15之集成組件之一區域「D」之一放大視圖。
圖16A係沿著圖16之線A-A之一圖解剖面圖。
圖17及圖18係圖5之集成組件之區域在用於形成一實例性記憶體陣列之一實例性方法之實例性順序程序階段處之圖解剖面側視圖。圖17之程序階段可跟在圖15之程序階段之後。
圖19至圖24係一集成組件之一區域在用於形成一實例性記憶體陣列之一實例性方法之實例性順序程序階段處之圖解剖面側視圖。圖19之程序階段可跟在圖5之程序階段之後。
圖25至圖32係一集成組件之一區域在用於形成一實例性記憶體陣列之一實例性方法之實例性順序程序階段處之圖解剖面側視圖。
圖33係一集成組件之一區域在替代圖32之程序區段之一程序階段處之一圖解剖面側視圖。
圖34係包括多個層次之一集成組件之一區域之一圖解剖面側視圖。
10:構造
12:記憶體陣列區域/區域
14:周邊區域/區域
16:階梯區域
18:導電節點/節點
20:導電節點/節點
22:導電節點/節點
24:材料/導電材料/含金屬材料/第一材料/導電第一材料
26:絕緣支撐材料
28:電路系統
30:電路系統
32:材料/頸圈材料
34:導電擴張部/擴張部
35:底部表面
36:材料/第二材料/金屬矽化物/金屬矽化物材料
38:材料/第三材料/經導電摻雜半導體材料/多晶矽材料/半導體材料
40:第一區域/下部區域
42:第二區域/上部區域
44:堆疊
46:第一層級/層級/導電字線層級/字線層級
48:第二層級/層級/絕緣層級
52:第二材料/材料/絕緣材料
54:絕緣材料/材料
62:絕緣材料/襯裡材料/襯裡
64a:頸圈
64b:頸圈
64c:頸圈
66:導電材料
68a:柱/支柱
68b:柱/支柱
68c:柱
70a:支柱結構
70b:支柱結構
70c:支柱結構/結構
72:通道材料
73:介面
74:區域/周圍區域
76:通道材料結構
82:空隙
D:區域/放大區域

Claims (35)

  1. 一種集成組件(integrated assembly)，其包括：一導電擴張部(expanse)，其在導電節點上方；該等導電節點包括一第一組合物(composition)；該導電擴張部之一底部表面包括係不同於該第一組合物之組合物之一第二組合物，該導電擴張部之該底部表面在一基底(base)上方之一高度(elevation)大於或等於該等導電節點之一最上方表面在該基底上方之一高度；一堆疊，其在該導電擴張部上方；該堆疊包括交替第一層級及第二層級；及支柱結構，其垂直延伸穿過該堆疊；該等支柱結構中之每一者包括具有在該導電擴張部之一最上方表面上方之一上部分及延伸至該導電擴張部中之一下部分之一導電材料柱，該導電材料柱係由沿著該上部分之一整體(entirety)與該導電材料柱直接實體接觸之一絕緣襯裡(liner)橫向環繞，該絕緣襯裡僅部分地延伸穿過並直接接觸該導電擴張部；該導電材料包括該第一組合物；該等柱中之一或多者延伸穿過該導電擴張部以直接接觸該等導電節點中之一或多者。
  2. 如請求項1之集成組件，其中該等第一層級係NAND字線層級，且其中該等第二層級係絕緣層級。
  3. 如請求項2之集成組件，其中該等NAND字線層級包含金屬，且其中該等絕緣層級包含二氧化矽。
  4. 如請求項1之集成組件，其中該導電擴張部及該堆疊在一第一層次內；且其中該等直接接觸式導電節點中之至少一者與在該第一層次下方之一第二層次之電路系統耦合。
  5. 如請求項4之集成組件，其中該第二層次之該電路系統包含CMOS電路系統。
  6. 如請求項1之集成組件，其中該堆疊包含一記憶體陣列區域、毗鄰該記憶體陣列區域之一階梯區域及毗鄰該記憶體陣列區域之一周邊區域；其中該等支柱結構之一第一組延伸穿過該記憶體陣列區域，該等支柱結構之一第二組延伸穿過該周邊區域，且該等支柱結構之一第三組延伸穿過該階梯區域。
  7. 如請求項6之集成組件，其中該記憶體陣列區域包含彼此上下地堆疊的記憶體層級之至少兩個層面。
  8. 如請求項6之集成組件，其中來自該等支柱結構之該第一組之該等柱、來自該等支柱結構之該第二組之該等柱及來自該等支柱結構之該第三組之該等柱在延伸穿過該導電擴張部之該等柱中之該一或多者當中。
  9. 如請求項6之集成組件，其中僅來自該等支柱結構之該第一組及該第二組之該等柱在延伸穿過該導電擴張部之該等柱中之該一或多者當中。
  10. 如請求項1之集成組件，其進一步包括環繞延伸穿過該導電擴張部之該等柱中之該一或多者之區域的頸圈；該等區域緊接在該導電擴張部之該底部表面下面。
  11. 如請求項10之集成組件，其中該等頸圈包括不同於該第一組合物及該第二組合物之一第三組合物。
  12. 如請求項11之集成組件，其中：該第一組合物基本上由鎢組成；該第二組合物包括矽化鎢；且該第三組合物包括金屬矽化物、金屬碳化物及金屬氮化物中之一或多者。
  13. 如請求項12之集成組件，其中該第三組合物包括氮化鈦。
  14. 一種集成組件，其包括：一導電擴張部，其在導電節點上方；該等導電節點包括一第一組合物；該導電擴張部之一底部表面包括不同於該第一組合物之一第二組合物，該導電擴張部之該底部表面在一基底上方之一高度大於或等於該等導電節點之一最上方表面在該基底上方之一高度；一堆疊，其在該導電擴張部上方；該堆疊包括交替第一層級及第二層級；該堆疊包含一記憶體陣列區域、毗鄰該記憶體陣列區域之一階梯區 域及毗鄰該記憶體陣列區域之一周邊區域；該等導電節點之一第一組在該記憶體陣列區域下方；及支柱結構，其垂直延伸穿過該堆疊；該等支柱結構中之每一者包括由一絕緣襯裡橫向環繞之一導電材料柱，該絕緣襯裡沿著該導電擴張部上方之該柱之一整體與該導電材料柱直接實體接觸且未延伸至該導電擴張部之該底部表面下方；該等支柱結構之一第一組延伸穿過該記憶體陣列區域，該等支柱結構之一第二組延伸穿過該周邊區域，且該等支柱結構之一第三組延伸穿過該階梯區域；該等支柱結構之該第一組之該等柱延伸穿過該導電擴張部以直接接觸該等導電節點之該第一組。
  15. 如請求項14之集成組件，其中該等第一層級包括導電字線材料且該等第二層級係絕緣層級。
  16. 如請求項14之集成組件，其進一步包括在該周邊區域下方的該等導電節點之一第二組；且其中該等支柱結構之該第二組之該等柱延伸穿過該導電擴張部以直接接觸該等導電節點之該第二組。
  17. 如請求項16之集成組件，其進一步包括在該階梯區域下方的該等導電節點之一第三組；且其中該等支柱結構之該第三組之該等柱延伸穿過該導電擴張部以直接接觸該等導電節點之該第三組。
  18. 如請求項14之集成組件，其中該記憶體陣列區域係一NAND記憶體陣列區域。
  19. 如請求項14之集成組件，其中該等柱之該導電材料包括該第一組合物。
  20. 如請求項14之集成組件，其進一步包括環繞該等支柱結構之該第一組之該等柱之區域的一第一組頸圈；該等區域緊接在該導電擴張部之該底部表面下面。
  21. 如請求項20之集成組件，其包括在該周邊區域下方的該等導電節點之一第二組；該等支柱結構之該第二組之該等柱延伸穿過該導電擴張部以直接接觸該等導電節點之該第二組；一第二組頸圈環繞該等支柱結構之該第二組之該等柱之區域；該等支柱結構之該第二組之該等柱之該等區域緊接在該導電擴張部之該底部表面下面。
  22. 如請求項21之集成組件，其中該導電擴張部包括在一第一區域上方之第二區域，其中該第一區域包括該第二組合物且該第二區域包括一第三組合物；其中一第三組導電節點在該第二區域內；且其中該等支柱結構之該第三組之該等柱端接在該第三組之該等導電節點處。
  23. 如請求項22之集成組件，其中：該第二組合物包括矽化鎢；該第三組合物包括經導電摻雜矽；且該第三組之該等導電節點包括鎢。
  24. 如請求項21之集成組件，其包括在該階梯區域下方的該等導電節點之一第三組；該等支柱結構之該第三組之該等柱延伸穿過該導電擴張部以直接接觸該等導電節點之該第三組；一第三組頸圈環繞該等支柱結構之該第三組之該等柱之區域；該等支柱結構之該第三組之該等柱之該等區域緊接在該導電擴張部之該底部表面下面。
  25. 一種形成一組件之方法，其包括：形成在導電節點上方具有一導電擴張部之一構造；該等導電節點包括一導電第一材料；該導電擴張部包括在一導電第二材料上方之一導電第三材料；該第一材料、該第二材料及該第三材料在組成上彼此不同；在該導電擴張部上方形成交替第一層級及第二層級之一堆疊；該等第一層級包括氮化矽，且該等第二層級包括二氧化矽；該堆疊包含一記憶體陣列區域、毗鄰該記憶體陣列區域之一階梯區域及毗鄰該記憶體陣列區域之一周邊區域；該等導電節點之一第一組在該記憶體陣列區域下方；形成開口以延伸穿過該堆疊且延伸至該導電擴張部中；該等開口之一第一組延伸穿過該記憶體陣列區域，該等開口之一第二組延伸穿過該周邊區域，且該等開口之一第三組延伸穿過該階梯區域；用絕緣材料給該等開口加襯；穿通該等經加襯開口之底部；該穿通該等經加襯開口之該等底部包含穿通該第一組之該等開口之該等底部以暴露該第一組之該等導電節點之該導電第一材料；在該穿通該等經加襯開口之該等底部之後，在該等經加襯開口內形 成一導電第四材料；在該等經加襯開口內之該第四材料經組態為導電柱；該等導電柱之一第一組延伸穿過該記憶體陣列區域，該等導電柱之一第二組延伸穿過該周邊區域，且該等導電柱之一第三組延伸穿過該階梯區域；該第一組之該等導電柱直接接觸該第一組之該等導電節點；移除該等第一層級之該氮化矽以留下空隙；及在該等空隙內形成導電字線材料。
  26. 如請求項25之方法，其中該第四材料係與該第一材料相同之一組合物。
  27. 如請求項26之方法，其中該第一材料及該第四材料兩者皆由鎢組成。
  28. 如請求項25之方法，其包括：在形成該導電擴張部之前在該第一組之該等導電節點上方形成一第五材料，且直接抵靠該第五材料形成該導電擴張部之該第一材料；該第五材料係不同於該第一材料、該第二材料、該第三材料及該第四材料之一組合物；在該暴露該第一組之該等導電節點之該第一導電材料期間使該第一組之該等開口延伸穿過該第五材料；該第五材料作為沿著該第一組之該等開口之下部區域之頸圈而留下；且其中該第一組之該等導電柱具有由該等頸圈橫向環繞之區域。
  29. 如請求項28之方法，其中該等導電節點之一第二組在該周邊區域下方，且該方法包括：與在該等導電節點之該第一組上方形成該第五材料同時地在該第二組之該等導電節點上方形成該第五材料；使該第二組之該等開口延伸穿過該第五材料以暴露該第二組之該等導電節點之該第一導電材料；該第五材料作為沿著該第二組之該等開口之下部區域的該等頸圈之一第二組而留下；且其中該第二組之該等導電柱具有由該第二組之該等頸圈橫向環繞之區域。
  30. 如請求項29之方法，其中該等導電節點之一第三組在該階梯區域下方，且該方法包括：與在該等導電節點之該第一組及該第二組上方形成該第五材料同時地在該第三組之該等導電節點上方形成該第五材料；使該第三組之該等開口延伸穿過該第五材料以暴露該第三組之該等導電節點之該第一導電材料；該第五材料作為沿著該第三組之該等開口之下部區域的該等頸圈之一第三組而留下；且其中該第三組之該等導電柱具有由該第三組之該等頸圈橫向環繞之區域。
  31. 如請求項30之方法，其中在該第一組、該第二組及該第三組之該等導電節點上方形成該第五材料包括：使該第一組、該第二組及該第三組之該等導電節點之上表面相對於 毗鄰該等導電節點之一絕緣支撐材料之一上表面凹陷；在該絕緣支撐材料上方且跨越該等凹陷上表面形成該第五材料之一層；利用一平坦化程序自該絕緣支撐材料上方移除該第五材料同時在該等凹陷上表面上方留下該第五材料之剩餘區域；該平坦化程序形成跨越該絕緣支撐材料及該第五材料之該等剩餘區域延伸之一經平坦化表面；及在該經平坦化表面上形成該導電擴張部。
  32. 如請求項31之方法，其中：該第一材料基本上由鎢組成；該第二材料包括矽化鎢；該第三材料包括經導電摻雜矽；該第四材料基本上由鎢組成；且該第五材料包括氮化鈦。
  33. 如請求項25之方法，其中該穿通該第一組之該等開口之該等底部會穿孔至該第一組之該等導電節點之該導電第一材料中。
  34. 如請求項25之方法，其中形成該等開口以延伸至該第二材料中，且然後用該絕緣材料給該等開口加襯。
  35. 如請求項34之方法，其中：該等導電節點之一第二組在該周邊區域下方； 該等導電節點之一第三組在該階梯區域下方；該等導電節點之該第二組在該導電擴張部下方；該等導電節點之該第三組在該導電擴張部之該第二材料內；該等導電節點之該第二組及該第三組包括該第一材料；該第二組之該等導電柱直接接觸該第二組之該等導電節點；且該第三組之該等導電柱直接接觸該第三組之該等導電節點。
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