TWI619248B - 具有凹槽結構的金屬氧化半導體元件及其製造方法 - Google Patents
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Abstract
本發明提出一種具有凹槽結構的金屬氧化半導體元件及其製造方法。具有凹槽結構的金屬氧化半導體元件包含：半導體基板、閘極、源極與汲極以及二輕摻雜擴散區。第一凹槽結構及第二凹槽結構形成於半導體基板的上表面。於第一凹槽結構及第二凹槽結構中，填入導電材質以作為接觸材料。第一凹槽結構及第二凹槽結構，由剖視圖視之，其深度，自半導體基板的上表面開始沿著垂直方向而向下計算，深於二輕摻雜擴散區各自於垂直方向上的深度。源極與汲極分別於第一邊界與第三邊界外部之垂直方向上，具有垂直連接部，分別與二輕摻雜擴散區連接。
Description
本發明有關於一種具有凹槽結構的金屬氧化半導體元件及其製造方法，特別是指一種能夠降低電場強度，以抑制熱載子效應，從而減少基板電流(substarte current, 用以示意因熱載子效應而產生之電流)並同時能夠維持臨界電壓及導通電阻值的具有凹槽結構的金屬氧化半導體元件及其製造方法。
請參考第1A - 1E圖，其顯示先前技術之N型金屬氧化物半導體 (metal oxide semiconductor, MOS) 元件製造流程之剖視圖。如第1A - 1E圖所示，於基板11中形成絕緣結構12al及12ar，以定義元件區100。於元件區100中，形成與P型井區12b、閘極13、輕摻雜擴散(lightly doped diffusion, LDD)區14、源極15a、與汲極15b。其中，P型井區12b可為基板11本身；閘極13包含介電層13a、堆疊層13b、與間隔層13c；而輕摻雜擴散區14、源極15a、與汲極15b係由微影技術定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內。
這種先前技術之N型MOS元件有一缺點: 由於源極15a與汲極15b之N型雜質濃度高於二輕摻雜擴散區14之N型雜質濃度，又，由於源極15a與汲極15b分別與二輕摻雜擴散區14在橫向上連接， 因此，從源極15a將會有些許N型雜質擴散至與此源極15a連接的輕摻雜擴散區14，當有電場施加時，造成熱載子效應，並因熱載子效應造成先前技術之N型MOS元件的臨界電壓 (threshold voltage, Vt)降低。
有鑑於此，本發明提出一種能夠降低電場強度，以抑制熱載子效應，從而減少基板電流並同時能夠維持臨界電壓及導通電阻值的具有凹槽結構的金屬氧化半導體元件及其製造方法。
就其中一觀點言，本發明提供了一種具有凹槽結構的金屬氧化半導體(metal oxide semiconductor, MOS)元件，包含：一半導體基板，其於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，且該半導體基板於一垂直方向上，具有相對之一上表面與一下表面，其中，一第一凹槽結構及一第二凹槽結構形成於該上表面上，該第一凹槽結構及該第二凹槽結構沿著該縱向大致上彼此平行；一閘極，位於該半導體基板的該上表面上之該元件區中； 一源極與一汲極，位於該閘極下方之外部兩側；以及與該源極及該汲極相同傳導型態之二輕摻雜擴散(lightly doped diffusion, LDD)區，分別位於該閘極下方兩側；其中，於該第一凹槽結構及該第二凹槽結構中，填入導電材質以作為接觸材料，且由剖視圖視之，該第一凹槽結構及該第二凹槽結構位於該閘極下方之外部兩側，並分別介於該閘極與該絕緣結構之間; 其中，該第一凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界，該第二凹槽結構於該橫向上具有靠近該閘極之一第三邊界及遠離該閘極之一第四邊界; 其中，該第一邊界及該第三邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於該二輕摻雜擴散區各自於該垂直方向上的深度；其中，由剖視圖視之，該源極與該汲極分別於該第一邊界與該第三邊界外部之該垂直方向上，具有一垂直連接部，分別與該二輕摻雜擴散區連接。
就另一觀點言，本發明提供了一種具有凹槽結構的金屬氧化半導體元件製造方法，包含：提供一半導體基板，並於該半導體基板中形成於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，其中，該半導體基板於一垂直方向上，具有相對之一上表面與一下表面；於該半導體基板的該上表面上之該元件區中形成一閘極；於該縱向上，蝕刻該上表面，以使一第一凹槽結構及一第二凹槽結構形成於該上表面上，該第一凹槽結構及該第二凹槽結構沿著該縱向大致上彼此平行；於該第一凹槽結構及該第二凹槽結構之中，各自填入導電材質以作為接觸材料;於該閘極下方之外部兩側形成一源極與一汲極；以及於該閘極下方兩側，分別形成與該源極與該汲極相同傳導型態之二輕摻雜擴散區；其中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其位於該閘極下方之外部兩側，並分別介於該閘極與該絕緣結構之間；其中，該第一凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界，該第二凹槽結構於該橫向上具有靠近該閘極之一第三邊界及遠離該閘極之一第四邊界; 其中，該第一邊界及該第三邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於該二輕摻雜擴散區各自於該垂直方向上的深度；其中，由剖視圖視之，該源極與該汲極分別於該第一邊界與該第三邊界外部之該垂直方向上，具有一垂直連接部，分別與該二輕摻雜擴散區連接。
在一種較佳的實施型態中， 該二輕摻雜擴散區，於該橫向上，分別不與該源極及該汲極連接。
在一種較佳的實施型態中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於該絕緣結構於該垂直方向上的深度。
在一種較佳的實施型態中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於5000埃(Å)。
在一種較佳的實施型態中，該絕緣結構包括一區域氧化(local oxidation of silicon, LOCOS)結構或一淺溝槽絕緣(shallow trench isolation, STI)結構。
就又一觀點言，本發明提供了一種具有凹槽結構的金屬氧化半導體元件，包含：一半導體基板，其於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，且該半導體基板於一垂直方向上，具有相對之一上表面與一下表面，其中，一凹槽結構形成於該上表面上；一閘極，位於該半導體基板的該上表面上之該元件區中；一源極與一汲極，位於該閘極下方之外部兩側；以及與該源極及該汲極相同傳導型態之二輕摻雜擴散區，分別位於該閘極下方兩側；其中，於該凹槽結構中，填入導電材質以作為接觸材料，且由剖視圖視之，該凹槽結構位於該閘極下方之外部之一側，且該凹槽結構，由剖視圖視之，其與該汲極位於同一側，並介於該閘極與該絕緣結構之間; 其中，該凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界; 其中，該第一邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於與該汲極位於同一側的其中之一的該輕摻雜擴散區於縱向上的深度；其中，由剖視圖視之，該汲極於該第一邊界外部之該垂直方向上，具有一垂直連接部，與和該汲極位於同一側的其中之一的該輕摻雜擴散區連接。
就再一觀點言，本發明提供了一種具有凹槽結構的金屬氧化半導體元件製造方法，包含：提供一半導體基板，並於該半導體基板中形成於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，其中，該半導體基板於一垂直方向上，具有相對之一上表面與一下表面；於該半導體基板的該上表面上之該元件區中形成一閘極；於該縱向上，蝕刻該上表面，以使一凹槽結構形成於該上表面上；於該凹槽結構之中，填入導電材質以作為接觸材料;於該閘極下方之外部兩側形成一源極與一汲極；以及於該閘極下方兩側，分別形成與該源極與該汲極相同傳導型態之二輕摻雜擴散區；其中，該凹槽結構，由剖視圖視之，其位於該閘極下方之外部之一側且該凹槽結構，由剖視圖視之，其與該汲極位於同一側，並介於該閘極與該絕緣結構之間; 其中，該凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界; 其中，該第一邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於與該汲極位於同一側的其中之一的該輕摻雜擴散區於縱向上的深度；其中，由剖視圖視之，該汲極於該第一邊界外部之該垂直方向上，具有一垂直連接部，與和該汲極位於同一側的其中之一的該輕摻雜擴散區連接。
在一種較佳的實施型態中， 與該汲極位於同一側的其中之一的該輕摻雜擴散區，於該橫向上，不與該汲極連接; 且，其中，與該源極位於同一側的其中之另一的該輕摻雜擴散區，於該橫向上，與該源極連接。
在一種較佳的實施型態中，該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於該絕緣結構於該垂直方向上的深度。
在一種較佳的實施型態中，該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於5000埃(Å)。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
為了達成能夠降低電場強度，以抑制熱載子效應，從而減少基板電流的功效，本發明提供兩種具有凹槽結構的金屬氧化半導體元件及其製造方法。
一方面，本發明提供一種金屬氧化半導體元件20，其具有二個凹槽結構。在此實施例中，此二個凹槽結構分別與金屬氧化半導體元件的源極與汲極位於同一側(相對於閘極之同一側，請參考第2A-2G圖)。
另一方面，本發明提供另一種金屬氧化半導體元件30，其僅具有單一個凹槽結構。在此實施例中，此單一個凹槽結構係與金屬氧化半導體元件的汲極位於同一側(相對於閘極之同一側，請參考第3A-3G圖)。
請參考第2A-2G圖，其顯示本發明的第一個實施例。本實施例係以N型金屬氧化半導體(metal oxide semiconductor, MOS)元件為例說明。如第2A圖所示，於一半導體基板11中，在一縱向上形成大致上彼此平行的二個絕緣結構12al 及12ar，以此定義一元件區100，並形成P型井區12b。如第2A圖所示，半導體基板11於一垂直方向上，具有相對之一上表面11a與一下表面11b。在一實施例中，絕緣結構12al 及12ar例如但不限於可為圖示之淺溝槽絕緣(shallow trench isolation, STI)結構。在另一實施例中，絕緣結構12al 及12ar亦可為其他形式的隔離結構，例如但不限於可為一區域氧化(local oxidation of silicon, LOCOS)結構。
接著，如第2B圖所示，於半導體基板11的上表面11a上之元件區100中形成一介電層13a與一堆疊層13b，並以微影技術與蝕刻技術定義其大小與形狀。
本發明與先前技術最主要的不同點乃是在於: 為了達成能夠降低電場強度，以抑制熱載子效應，從而減少基板電流的功效，如第2C圖所示，本實施例於縱向上，必須蝕刻上表面11a，以使一凹槽結構29a及一凹槽結構29b形成於半導體基板11的上表面11a上。特別的是，本實施例之凹槽結構29a及凹槽結構29b沿著縱向大致上係彼此平行。然而，第1A - 1E圖所示的先前技術並沒有此一蝕刻的步驟，因此，第1A - 1E圖所示的先前技術的上表面11a並不具有任何的凹槽結構。需說明的是， 所謂的縱向，係指本領域中具有通常知識者所謂元件的寬度方向，由第2A-2G圖所示的剖視圖而言，指的是垂直於紙面的方向。
蝕刻上表面11a的方式例如但不限於可為: 在半導體基板11的上表面11a上方沉積並定義遮蔽層(圖未示)後進行蝕刻。該遮蔽層之作用係避免將來要形成凹槽結構29a及凹槽結構29b以外之其他部分受到蝕刻。在一實施例中，蝕刻的方式例如可為氫氟酸蒸氣蝕刻（HF vapor etch）。在另一實施例中，亦可將整體半導體基板11浸入酸槽內以緩衝氧化物蝕刻（BOE, buffered oxide etch）方式進行濕式蝕刻。遮蔽層例如可以是光阻，也可以是其他單層或複合材料層，例如可利用金屬層、矽化物層、或非晶矽層作為遮蔽層。
在一實施例中，蝕刻半導體基板11例如但不限於可使用等向性蝕刻，以XeF2氣體為之。在另一實施例中，亦可進行非等向性微影蝕刻，蝕刻的方式例如可為ICP（Inductively Coupled Plasma，感應電漿）蝕刻。
接下來，請參閱第2D圖，利用絕緣結構12al 及12ar與堆疊層13b為遮罩，將N型雜質摻雜至半導體基板11中，以形成分別位於堆疊層13b兩側之二個N型輕摻雜擴散(lightly doped diffusion, LDD)區14 。其中，可利用例如但不限於離子植入技術，將N型雜質，以加速離子的形式，如第2D圖中虛線箭號14a所示意，植入半導體基板11中，以形成輕摻雜擴散區14。
值得注意的是，如第2D圖所示，本實施例之凹槽結構29a及凹槽結構29b，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，分別具有深度Da及Db。本實施例之二個輕摻雜擴散區14，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，皆都具有深度d。值得注意的是，本實施例之凹槽結構29a的深度Da及凹槽結構29b的深度Db皆都深於二個輕摻雜擴散區14各自於垂直方向上的深度d。意即，在本實施例中，深度Da ＞深度d，且，深度Db＞深度d。
再接著請參閱第2E圖，於介電層13a與堆疊層13b外側，利用例如但不限於薄膜沉積技術，並以自我對準蝕刻技術，形成一間隔層13C，進而形成閘極13。
此外，值得注意的是，本發明與先前技術尚具有下述的差異: 如第2E圖所示，本實施例之凹槽結構29a及凹槽結構29b，由剖視圖視之，其位於閘極13的介電層13a的下方的外部兩側，並分別介於閘極13與絕緣結構12al 及12ar之間。也就是說，本實施例之凹槽結構29a，由剖視圖視之，其位於閘極13的介電層13a的下方的外部的一側，並且此凹槽結構29a介於閘極13與絕緣結構12al 之間。而本實施例之凹槽結構29b，由剖視圖視之，其位於閘極13的介電層13a的下方的外部的另一側，並且此凹槽結構29b介於閘極13與絕緣結構12ar 之間。
如第2E圖所示，凹槽結構29a於橫向上具有靠近閘極13之邊界29al及遠離閘極13之邊界29af。在本實施例中，凹槽結構29a的邊界29al，於橫向上，不進入閘極13的介電層13a之正下方的區域P。凹槽結構29a的邊界29af，於橫向上，不進入絕緣結構12al之正下方的區域。此外，凹槽結構29b於橫向上具有靠近閘極13之邊界29bf及遠離閘極13之邊界29bl。類似地，在本實施例中，凹槽結構29b的邊界29bf，於橫向上，不進入閘極13的介電層13a之正下方的區域P。凹槽結構29b的邊界29bl，於橫向上，不進入絕緣結構12ar之正下方的區域。
如第2E圖所示，本實施例之凹槽結構29a及凹槽結構29b，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，分別具有深度Da及Db。本實施例之絕緣結構12al 及12ar，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，皆都具有深度H。值得注意的是，本實施例之凹槽結構29a的深度Da及凹槽結構29b的深度Db皆都不深於絕緣結構12al 及12ar各自於垂直方向上的深度H。意即，在一實施例中，深度Da ≤深度H，且，深度Db≤深度H。在另一實施例中，本實施例之凹槽結構29a的深度Da及凹槽結構29b的深度Db皆都不深於5000埃(Å) (註: 埃，即Ångström，亦即Å，表長度單位，為10的負10次方公尺)。意即，在另一實施例中，深度Da ≤5000埃(Å)，且，深度Db≤5000埃(Å)。
再接下來請參閱第2F圖，利用絕緣結構12al及12ar與閘極13為遮罩，或由微影技術定義範圍， 將N型雜質摻雜至半導體基板11中，以形成位於半導體基板11的上表面11a下之元件區100中閘極13下方之外部之源極25a與汲極25b。其中，在本實施例中，源極25a與汲極25b之N型雜質濃度高於二個汲極輕摻雜結構14之N型雜質濃度。其中，本實施例可利用例如但不限於離子植入技術，將N型雜質，以加速離子的形式，如本圖中虛線箭號25c所示意，植入半導體基板11中，以形成源極25a與汲極25b。
值得注意的是，本發明與先前技術尚具有下述的差異: 如第2F圖所示，由剖視圖視之，本實施例之源極25a於凹槽結構29a的邊界29al外部之垂直方向上，具有一垂直連接部251 (如第2F圖中的粗橢圓虛線所示)，與跟源極25a位於同一側的輕摻雜擴散區14連接。此外，由剖視圖視之，本實施例之汲極25b於凹槽結構29b的邊界29bf外部之垂直方向上，具有一垂直連接部252，與跟汲極25b位於同一側的輕摻雜擴散區14連接。
特別的是，如第2F圖所示，由剖視圖視之，跟源極25a位於同一側的輕摻雜擴散區14，於橫向上，不與源極25a連接。此外，由剖視圖視之，跟汲極25b位於同一側的輕摻雜擴散區14，於橫向上，不與汲極25b連接。
接著，請參閱第2G圖，於凹槽結構29a之中填入導電材質27a以作為接觸材料，且，於凹槽結構29b之中填入導電材質27a以作為接觸材料。
第2G圖顯示本實施例完成之剖視示意圖，第2G圖所示為本實施例之具有凹槽結構的金屬氧化半導體元件20。
在本實施例中，由於源極25a與汲極25b分別與二輕摻雜擴散區14於橫向上皆不連接，因此，從源極25a擴散至與此源極25a連接的輕摻雜擴散區14的N型雜質將會大幅降低或從汲極25b擴散至與此汲極25b連接的輕摻雜擴散區14的N型雜質將會大幅降低，當有電場施加時，最終抑制熱載子效應，而降低從汲極到基板因熱載子效應產生的電流，因而使得本實施例的具有凹槽結構的金屬氧化半導體元件20的臨界電壓 (threshold voltage, Vt)被維持住。
請參考第2G圖並對照第4及5圖。第4圖示出，對應於第1E圖，先前技術之N型金屬氧化物半導體元件10的雜質摻雜濃度分佈圖。第5圖示出，對應於第2G圖，本發明之具有凹槽結構的金屬氧化物半導體元件20的雜質摻雜濃度分佈圖。如第4圖所示，在先前技術之N型金屬氧化物半導體元件10，從源極25a擴散至與此源極25a連接的輕摻雜擴散區14的N型雜質或從汲極25b擴散至與此汲極25b連接的輕摻雜擴散區14的N型雜質都較多 (如第4圖的空心實線箭號所指處)。
然而，值得注意的是，本實施例與先前技術不同。本實施例之具有凹槽結構的金屬氧化半導體元件20，從源極25a擴散至與此源極25a連接的輕摻雜擴散區14的N型雜質將會大幅降低或從汲極25b擴散至與此汲極25b連接的輕摻雜擴散區14的N型雜質將會大幅降低(如第5圖的空心虛線箭號所指處)。
以上第2A~2G圖雖係以N型元件為例來加以說明，但相同概念當然也可適用於P型元件，只要相應改變摻雜區即可。
在上述實施例中所述之金屬氧化半導體元件20，其具有二個凹槽結構。此二個凹槽結構29a及29b分別與金屬氧化半導體元件20的源極25a與汲極25b位於同一側。
此外，本發明尚可提供另一種金屬氧化半導體元件30，其僅具有單一個凹槽結構，而非二個凹槽結構。特別的是，在此實施例中，此單一個凹槽結構係與金屬氧化半導體元件的汲極位於同一側。
請參考第3A-3G圖，其顯示本發明的另一個實施例。類似地，本實施例亦係以N型金屬氧化半導體(metal oxide semiconductor, MOS)元件為例說明。
本實施例的製程製程步驟或結構大致上與上述實施例的製程製程步驟或結構相似，惟差異在於: 上述實施例之金屬氧化半導體元件20具有二個凹槽結構29a及29b，而本施例之金屬氧化半導體元件30僅具有單一個凹槽結構39b。因此，本實施例與上述實施例的製程步驟相似的部分就不再贅述，僅敘述本實施例特有的部分。
請參考第3C圖，本發明與先前技術最主要的不同點乃是在於: 為了達成能夠降低電場強度，以抑制熱載子效應，從而減少基板電流的功效，如第3C圖所示，本實施例於縱向上，必須蝕刻上表面11a，以使一凹槽結構39b形成於半導體基板11的上表面11a上。然而，第1A - 1E圖所示的先前技術並沒有此一蝕刻的步驟，因此，第1A - 1E圖所示的先前技術的上表面11a並不具有任何的凹槽結構。
接著，請參考第3D圖。值得注意的是，如第3D圖所示，本實施例之凹槽結構39b，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，分別具有深度Db。本實施例之其中一個輕摻雜擴散區14r (即與汲極35b位於同一側的輕摻雜擴散區14r，如第3F圖所示)，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，具有深度d。值得注意的是，本實施例之凹槽結構39b的深度Db係深於輕摻雜擴散區14r於垂直方向上的深度d。意即，在本實施例中，深度Db＞深度d。
此外，值得注意的是，本發明與先前技術尚具有下述的差異: 如第3E圖所示，本實施例之凹槽結構39b，由剖視圖視之，其位於閘極13的介電層13a的下方的外部的一側。也就是說，本實施例之凹槽結構39b，由剖視圖視之，其與汲極35b位於同一側(如第3F圖所示))並介於閘極13與絕緣結構12ar之間。
如第3E圖所示，凹槽結構39b於橫向上具有靠近閘極13之邊界39bf及遠離閘極13之邊界39bl。在本實施例中，凹槽結構39b的邊界39bf，於橫向上，不進入閘極13的介電層13a之正下方的區域P。凹槽結構39b的邊界39bl，於橫向上，不進入絕緣結構12ar之正下方的區域。
如第3E圖所示，本實施例之凹槽結構39b，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，具有深度Db。本實施例之絕緣結構12ar，由剖視圖視之，其自半導體基板11的上表面11a開始沿著垂直方向而向下計算，具有深度H。值得注意的是，本實施例之凹槽結構39b的深度Db不深於絕緣結構12ar於垂直方向上的深度H。意即，在一實施例中，深度Db≤深度H。在另一實施例中，本實施例之凹槽結構39b的深度Db不深於5000埃(Å)。意即，在另一實施例中，深度Db≤5000埃(Å)。
值得注意的是，本發明與先前技術尚具有下述的差異: 如第3F圖所示，由剖視圖視之，本實施例之汲極35b於凹槽結構39b的邊界39bf外部之垂直方向上，具有一垂直連接部352，與跟汲極35b位於同一側的輕摻雜擴散區14r連接。
特別的是，如第3F圖所示，由剖視圖視之，跟源極15a位於同一側的輕摻雜擴散區14l，於橫向上，係與源極15a連接。此外，由剖視圖視之，跟汲極35b位於同一側的輕摻雜擴散區14r，於橫向上，不與汲極25b連接。
接著，請參閱第3G圖，於凹槽結構39b之中填入導電材質37a以作為接觸材料。
第3G圖顯示本實施例完成之剖視示意圖，第3G圖所示為本實施例之具有凹槽結構的金屬氧化半導體元件30。
在本實施例中，由於汲極35b與跟汲極35b位於同一側的輕摻雜擴散區14r於橫向上不連接，因此，從汲極35b擴散至與此汲極35b連接的輕摻雜擴散區14r的N型雜質將會大幅降低，當有電場施加時，最終抑制熱載子效應，而降低從汲極到的基板電流，因而使得本實施例的具有凹槽結構的金屬氧化半導體元件30的臨界電壓 (threshold voltage, Vt)被維持住。
請參考第2G圖並對照第4及6圖。第6圖示出，對應於第3G圖，本發明之具有凹槽結構的金屬氧化物半導體元件30的雜質摻雜濃度分佈圖。如第4圖所示，在先前技術之N型金屬氧化物半導體元件10，從源極25a擴散至與此源極25a連接的輕摻雜擴散區14的N型雜質或從汲極25b擴散至與此汲極25b連接的輕摻雜擴散區14的N型雜質都較多 (如第4圖的空心實線箭號所指處)。
然而，值得注意的是，本實施例與先前技術不同。本實施例之具有凹槽結構的金屬氧化半導體元件30，從汲極35b擴散至與此汲極35b連接的輕摻雜擴散區14r的N型雜質將會大幅降低(如第6圖的空心虛線箭號所指處)。
以上第3A~3G圖雖係以N型元件為例來加以說明，但相同概念當然也可適用於P型元件，只要相應改變摻雜區即可。
請參考第7圖，其示出本發明相較於先前技術能夠降低基板電流的示意圖。本發明提供兩種具有凹槽結構的金屬氧化半導體元件及其製造方法。一方面，本發明提供一種金屬氧化半導體元件20，其具有二個凹槽結構。另一方面，本發明提供另一種金屬氧化半導體元件30，其僅具有單一個凹槽結構。根據第7圖所示，本發明之金屬氧化半導體元件20及30，相較於先前技術，皆能夠降低電場強度，以抑制熱載子效應，從而減少基板電流。根據第7圖所示，在一實施例中，本發明之金屬氧化半導體元件20及30，相較於先前技術，能夠減少基板電流例如但不限於20%。需說明的是，在第7圖與第8圖中，先前技術並無凹槽結構，因此，先前技術的凹槽結構深度在第7圖與第8圖中皆為0，不同的資料點僅用以比對根據本發明而有不同凹槽深度時之參考，並非指先前技術具有不同的凹槽結構深度。
此外，請參考第8圖，其示出本發明的導通電阻值的示意圖。根據第8圖所示，本發明之金屬氧化半導體元件20及30在減少基板電流的同時仍然能夠維持其導通電阻值。根據第7圖所示，本發明之金屬氧化半導體元件20及30的導通電阻值，相較於先前技術，其導通電阻值皆與先前技術的導通電阻值相似(comparable)。意即，本發明之金屬氧化半導體元件20及30在減少基板電流的同時，並不會對其導通電阻值造成顯著的影響。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
10‧‧‧習知金屬氧化半導體元件
20、30‧‧‧金屬氧化半導體元件
100‧‧‧元件區
11‧‧‧半導體基板基板
11a‧‧‧上表面
11b‧‧‧下表面
12al、12ar‧‧‧絕緣結構
12b‧‧‧P型井區
13‧‧‧閘極
13a‧‧‧介電層
13b‧‧‧堆疊層
13c‧‧‧間隔層
14、14l、14r‧‧‧輕摻雜擴散區
15a、25a‧‧‧源極
15b、25b、35b‧‧‧汲極
14a、15c‧‧‧加速離子
25c、35c‧‧‧加速離子
251、252、352‧‧‧垂直連接部
27a、27b、37b‧‧‧導電材質
29a、29b、39b‧‧‧凹槽結構
29af、29al‧‧‧邊界
29bf、29bl‧‧‧邊界
39bf、39bl‧‧‧邊界
Da、Db‧‧‧深度
d‧‧‧深度
H‧‧‧深度
P‧‧‧區域
20、30‧‧‧金屬氧化半導體元件
100‧‧‧元件區
11‧‧‧半導體基板基板
11a‧‧‧上表面
11b‧‧‧下表面
12al、12ar‧‧‧絕緣結構
12b‧‧‧P型井區
13‧‧‧閘極
13a‧‧‧介電層
13b‧‧‧堆疊層
13c‧‧‧間隔層
14、14l、14r‧‧‧輕摻雜擴散區
15a、25a‧‧‧源極
15b、25b、35b‧‧‧汲極
14a、15c‧‧‧加速離子
25c、35c‧‧‧加速離子
251、252、352‧‧‧垂直連接部
27a、27b、37b‧‧‧導電材質
29a、29b、39b‧‧‧凹槽結構
29af、29al‧‧‧邊界
29bf、29bl‧‧‧邊界
39bf、39bl‧‧‧邊界
Da、Db‧‧‧深度
d‧‧‧深度
H‧‧‧深度
P‧‧‧區域
第1A - 1E圖顯示先前技術之N型金屬氧化物半導體元件製造流程之剖視圖。 第2A-2G圖顯示本發明的第一個實施例。 第3A-3G圖顯示本發明的另一個實施例。 第4圖示出，對應於第1E圖，先前技術之N型金屬氧化物半導體元件10的雜質摻雜濃度分佈圖。 第5圖示出，對應於第2G圖，本發明之具有凹槽結構的金屬氧化物半導體元件20的雜質摻雜濃度分佈圖。 第6圖示出，對應於第3G圖，本發明之具有凹槽結構的金屬氧化物半導體元件30的雜質摻雜濃度分佈圖。 第7圖示出本發明相較於先前技術能夠降低基板電流的示意圖。 第8圖示出本發明的導通電阻值的示意圖。
20‧‧‧金屬氧化半導體元件
11‧‧‧半導體基板
11a‧‧‧上表面
11b‧‧‧下表面
12al、12ar‧‧‧絕緣結構
12b‧‧‧P型井區
13‧‧‧閘極
13a‧‧‧介電層
13b‧‧‧堆疊層
13c‧‧‧間隔層
14‧‧‧輕摻雜擴散區
25a‧‧‧源極
25b‧‧‧汲極
251、252‧‧‧垂直連接部
29a、29b‧‧‧凹槽結構
29af‧‧‧邊界
29bl‧‧‧邊界
Da、Db‧‧‧深度
d‧‧‧深度
H‧‧‧深度
P‧‧‧區域
Claims (17)
- 一種具有凹槽結構的金屬氧化半導體(metal oxide semiconductor, MOS)元件，包含： 一半導體基板，其於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，且該半導體基板於一垂直方向上，具有相對之一上表面與一下表面，其中，一第一凹槽結構及一第二凹槽結構形成於該上表面上，該第一凹槽結構及該第二凹槽結構沿著該縱向大致上彼此平行； 一閘極，位於該半導體基板的該上表面上之該元件區中； 一源極與一汲極，位於該閘極下方之外部兩側；以及 與該源極及該汲極相同傳導型態之二輕摻雜擴散(lightly doped diffusion, LDD)區，分別位於該閘極下方兩側； 其中，於該第一凹槽結構及該第二凹槽結構中，填入導電材質以作為接觸材料，且由剖視圖視之，該第一凹槽結構及該第二凹槽結構位於該閘極下方之外部兩側，並分別介於該閘極與該絕緣結構之間; 其中，該第一凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界，該第二凹槽結構於該橫向上具有靠近該閘極之一第三邊界及遠離該閘極之一第四邊界; 其中，該第一邊界及該第三邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於該二輕摻雜擴散區各自於該垂直方向上的深度； 其中，由剖視圖視之，該源極與該汲極分別於該第一邊界與該第三邊界外部之該垂直方向上，具有一垂直連接部，分別與該二輕摻雜擴散區連接。
- 如申請專利範圍第1項所述之具有凹槽結構的金屬氧化半導體元件，其中該二輕摻雜擴散(LDD)區，於該橫向上，分別不與該源極及該汲極連接。
- 如申請專利範圍第1項所述之具有凹槽結構的金屬氧化半導體元件，其中該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於該絕緣結構於該垂直方向上的深度。
- 如申請專利範圍第1項所述之具有凹槽結構的金屬氧化半導體元件，其中該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於5000埃(Å)。
- 如申請專利範圍第1項所述之具有凹槽結構的金屬氧化半導體元件，其中該絕緣結構包括一區域氧化(local oxidation of silicon, LOCOS)結構或一淺溝槽絕緣(shallow trench isolation, STI)結構。
- 一種具有凹槽結構的金屬氧化半導體元件，包含： 一半導體基板，其於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，且該半導體基板於一垂直方向上，具有相對之一上表面與一下表面，其中，一凹槽結構形成於該上表面上； 一閘極，位於該半導體基板的該上表面上之該元件區中； 一源極與一汲極，位於該閘極下方之外部兩側；以及 與該源極及該汲極相同傳導型態之二輕摻雜擴散區，分別位於該閘極下方兩側； 其中，於該凹槽結構中，填入導電材質以作為接觸材料，且由剖視圖視之，該凹槽結構位於該閘極下方之外部之一側，且該凹槽結構，由剖視圖視之，其與該汲極位於同一側，並介於該閘極與該絕緣結構之間; 其中，該凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界; 其中，該第一邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於與該汲極位於同一側的其中之一的該輕摻雜擴散區於縱向上的深度； 其中，由剖視圖視之，該汲極於該第一邊界外部之該垂直方向上，具有一垂直連接部，與和該汲極位於同一側的其中之一的該輕摻雜擴散區連接。
- 如申請專利範圍第6項所述之具有凹槽結構的金屬氧化半導體元件，其中與該汲極位於同一側的其中之一的該輕摻雜擴散區，於該橫向上，不與該汲極連接; 且，其中，與該源極位於同一側的其中之另一的該輕摻雜擴散(LDD)區，於該橫向上，與該源極連接。
- 如申請專利範圍第6項所述之具有凹槽結構的金屬氧化半導體元件，其中該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於該絕緣結構於該垂直方向上的深度。
- 如申請專利範圍第6項所述之具有凹槽結構的金屬氧化半導體元件，其中該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於5000埃(Å)。
- 一種具有凹槽結構的金屬氧化半導體元件製造方法，包含： 提供一半導體基板，並於該半導體基板中形成於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，其中，該半導體基板於一垂直方向上，具有相對之一上表面與一下表面； 於該半導體基板的該上表面上之該元件區中形成一閘極； 於該縱向上，蝕刻該上表面，以使一第一凹槽結構及一第二凹槽結構形成於該上表面上，該第一凹槽結構及該第二凹槽結構沿著該縱向大致上彼此平行； 於該第一凹槽結構及該第二凹槽結構之中，各自填入導電材質以作為接觸材料; 於該閘極下方之外部兩側形成一源極與一汲極；以及 於該閘極下方兩側，分別形成與該源極與該汲極相同傳導型態之二輕摻雜擴散(lightly doped diffusion, LDD)區； 其中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其位於該閘極下方之外部兩側，並分別介於該閘極與該絕緣結構之間； 其中，該第一凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界，該第二凹槽結構於該橫向上具有靠近該閘極之一第三邊界及遠離該閘極之一第四邊界; 其中，該第一邊界及該第三邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於該二輕摻雜擴散(LDD)區各自於該垂直方向上的深度； 其中，由剖視圖視之，該源極與該汲極分別於該第一邊界與該第三邊界外部之該垂直方向上，具有一垂直連接部，分別與該二輕摻雜擴散區連接。
- 如申請專利範圍第10項所述之具有凹槽結構的金屬氧化半導體元件製造方法，其中該二輕摻雜擴散(LDD)區，於該橫向上，分別不與該源極及該汲極連接。
- 如申請專利範圍第10項所述之具有凹槽結構的金屬氧化半導體元件製造方法，其中該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於該絕緣結構於該垂直方向上的深度。
- 如申請專利範圍第10項所述之具有凹槽結構的金屬氧化半導體元件製造方法，其中該第一凹槽結構及該第二凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於5000埃(Å)。
- 一種具有凹槽結構的金屬氧化半導體元件製造方法，包含： 提供一半導體基板，並於該半導體基板中形成於一縱向上具有大致上彼此平行的複數個絕緣結構以定義一元件區，其中，該半導體基板於一垂直方向上，具有相對之一上表面與一下表面； 於該半導體基板的該上表面上之該元件區中形成一閘極； 於該縱向上，蝕刻該上表面，以使一凹槽結構形成於該上表面上； 於該凹槽結構之中，填入導電材質以作為接觸材料; 於該閘極下方之外部兩側形成一源極與一汲極；以及 於該閘極下方兩側，分別形成與該源極與該汲極相同傳導型態之二輕摻雜擴散(lightly doped diffusion, LDD)區； 其中，該凹槽結構，由剖視圖視之，其位於該閘極下方之外部之一側且該凹槽結構，由剖視圖視之，其與該汲極位於同一側，並介於該閘極與該絕緣結構之間; 其中，該凹槽結構於該橫向上具有靠近該閘極之一第一邊界及遠離該閘極之一第二邊界; 其中，該第一邊界，於該橫向上，不進入該閘極所具有的一介電層之正下方的區域; 其中，該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，深於與該汲極位於同一側的其中之一的該輕摻雜擴散(LDD)區於縱向上的深度； 其中，由剖視圖視之，該汲極於該第一邊界外部之該垂直方向上，具有一垂直連接部，與和該汲極位於同一側的其中之一的該輕摻雜擴散區連接。
- 如申請專利範圍第14項所述之具有凹槽結構的金屬氧化半導體元件製造方法，其中與該汲極位於同一側的其中之一的該輕摻雜擴散(LDD)區，於該橫向上，不與該汲極連接; 且，其中，與該源極位於同一側的其中之另一的該輕摻雜擴散(LDD)區，於該橫向上，與該源極連接。
- 如申請專利範圍第14項所述之具有凹槽結構的金屬氧化半導體元件製造方法，其中該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於該絕緣結構於該垂直方向上的深度。
- 如申請專利範圍第14項所述之具有凹槽結構的金屬氧化半導體元件製造方法，其中該凹槽結構，由剖視圖視之，其深度，自該半導體基板的該上表面開始沿著該垂直方向而向下計算，不深於5000埃(Å)。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200814233A (en) * | 2006-09-15 | 2008-03-16 | United Microelectronics Corp | Complementary metal-oxide-semiconductor device and fabricating method thereof |
| US20080171412A1 (en) * | 2007-01-12 | 2008-07-17 | United Microelectronics Corp. | Fabrication methods for mos device and cmos device |
| US20110024836A1 (en) * | 2009-07-31 | 2011-02-03 | Micrel, Inc. | Field Effect Transistor With Trench-Isolated Drain |
| US20130109146A1 (en) * | 2010-10-12 | 2013-05-02 | Csmc Technologies Fab2 Co., Ltd. | Method for fabricating small-scale mos device |
| TW201330250A (zh) * | 2012-01-11 | 2013-07-16 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法 |
| TWI484629B (zh) * | 2012-11-01 | 2015-05-11 | Chip Integration Tech Co Ltd | 溝渠式ｍｏｓ整流器及其製造方法 |
| TWI548086B (zh) * | 2015-01-21 | 2016-09-01 | 鉅晶電子股份有限公司 | 溝渠式橫向擴散金屬氧化半導體元件及其製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812103B2 (en) * | 2002-06-20 | 2004-11-02 | Micron Technology, Inc. | Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects |
| JP4836427B2 (ja) * | 2004-09-28 | 2011-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US20070298573A1 (en) * | 2006-06-22 | 2007-12-27 | Chien-Ting Lin | Semiconductor device and method for manufacturing the same |
| GB2451116A (en) * | 2007-07-20 | 2009-01-21 | X Fab Uk Ltd | Polysilicon devices |
| WO2011107141A1 (en) * | 2010-03-01 | 2011-09-09 | X-Fab Semiconductor Foundries Ag | High voltage mos transistor |
| TWI463661B (zh) * | 2011-03-16 | 2014-12-01 | Richtek Technology Corp | 高壓元件及其製造方法 |
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| US8546212B2 (en) * | 2011-12-21 | 2013-10-01 | United Microelectronics Corp. | Semiconductor device and fabricating method thereof |
| US9136348B2 (en) * | 2012-03-12 | 2015-09-15 | United Microelectronics Corp. | Semiconductor structure and fabrication method thereof |
| US9537000B2 (en) * | 2013-03-11 | 2017-01-03 | Freescale Semiconductor, Inc. | Semiconductor device with increased safe operating area |
| TWI523232B (zh) * | 2013-09-30 | 2016-02-21 | 立錡科技股份有限公司 | 金屬氧化物半導體元件及其製造方法 |
| US9614027B2 (en) * | 2015-08-31 | 2017-04-04 | Globalfoundries Singapore Pte. Ltd. | High voltage transistor with reduced isolation breakdown |
| TWI619248B (zh) * | 2017-01-04 | 2018-03-21 | 立錡科技股份有限公司 | 具有凹槽結構的金屬氧化半導體元件及其製造方法 |
| TWI612661B (zh) * | 2017-01-05 | 2018-01-21 | 立錡科技股份有限公司 | 改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法 |
| KR102068395B1 (ko) * | 2017-03-29 | 2020-01-21 | 매그나칩 반도체 유한회사 | 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법 |
-
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-
2018
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200814233A (en) * | 2006-09-15 | 2008-03-16 | United Microelectronics Corp | Complementary metal-oxide-semiconductor device and fabricating method thereof |
| US20080171412A1 (en) * | 2007-01-12 | 2008-07-17 | United Microelectronics Corp. | Fabrication methods for mos device and cmos device |
| US20110024836A1 (en) * | 2009-07-31 | 2011-02-03 | Micrel, Inc. | Field Effect Transistor With Trench-Isolated Drain |
| US20130109146A1 (en) * | 2010-10-12 | 2013-05-02 | Csmc Technologies Fab2 Co., Ltd. | Method for fabricating small-scale mos device |
| TW201330250A (zh) * | 2012-01-11 | 2013-07-16 | Vanguard Int Semiconduct Corp | 半導體裝置及其製造方法 |
| TWI484629B (zh) * | 2012-11-01 | 2015-05-11 | Chip Integration Tech Co Ltd | 溝渠式ｍｏｓ整流器及其製造方法 |
| TWI548086B (zh) * | 2015-01-21 | 2016-09-01 | 鉅晶電子股份有限公司 | 溝渠式橫向擴散金屬氧化半導體元件及其製造方法 |
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