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TWI615976B - 鰭式場效電晶體及其製造方法 - Google Patents

鰭式場效電晶體及其製造方法 Download PDF

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TWI615976B
TWI615976B TW103123281A TW103123281A TWI615976B TW I615976 B TWI615976 B TW I615976B TW 103123281 A TW103123281 A TW 103123281A TW 103123281 A TW103123281 A TW 103123281A TW I615976 B TWI615976 B TW I615976B
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童宇誠
李鎮全
呂水煙
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聯華電子股份有限公司
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Abstract

一種鰭式場效電晶體(FinFET)及其製造方法。一FinFET包括具有一上表面之一基板和一絕緣物(insulation)形成於基板之上表面上。基板上具有至少一凹陷鰭部(recessed fin)自基板上表面向上延伸。絕緣物包括鄰近凹陷鰭部之一外側部(lateral portion)，和鄰接外側部之一中央部(central portion)，其中外側部之一上表面係高於中央部之一上表面。凹陷鰭部之一上表面係低於中央部之上表面。

Description

鰭式場效電晶體及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種可改善鰭式場效電晶體之電性表現及其製造方法。
近年來半導體元件尺寸日益減小。對半導體科技來說，持續縮小半導體結構的尺寸之外，改善速率、增進效能、提高密度及降低成本，都是重要的發展目標。隨著半導體元件尺寸的縮小，元件的電子特性也必須維持甚至是加以改善，以符合市場對電子產品之要求。半導體元件結構的各層與所屬元件如有缺陷或損傷，將會對結構的電性表現造成無法忽視之影響，這也是製造半導體元件需注意的重要問題的之一。
本發明係有關於一種鰭式場效電晶體及其製造方法，可於多個凹陷鰭部上形成分隔開來的多個磊晶層，進而改善鰭式場效電晶體的電性表現。
根據實施例，提出一種鰭式場效電晶體(FinFET)， 包括具有一上表面之一基板和一絕緣物(insulation)形成於基板之上表面上方。基板上具有至少一凹陷鰭部(recessed fin)自基板上表面向上延伸。絕緣物包括鄰近凹陷鰭部之一外側部(lateral portion)，和鄰接外側部之一中央部(central portion)，其中外側部之一上表面係高於中央部之一上表面。凹陷鰭部之一上表面係低於中央部之上表面。
根據實施例，提出一種鰭式場效電晶體之製造方法。提供一基板，該基板具有一上表面和自上表面向上延伸之至少一凹陷鰭部。形成一絕緣物於基板之上表面上方，其中絕緣物包括鄰近凹陷鰭部之一外側部，和鄰接外側部之一中央部，且外側部之一上表面係高於中央部之一上表面。凹陷鰭部之一上表面係低於中央部之上表面。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。
10‧‧‧基板
101‧‧‧基板的上表面
12‧‧‧密集分佈之第一鰭部
12a、12b、12c‧‧‧凹陷鰭部
12aT‧‧‧凹陷鰭部12a之上表面
14‧‧‧疏鬆分佈之第一鰭部
121、141、121’、141’、121”‧‧‧第一間隔物
16‧‧‧絕緣層
16’‧‧‧絕緣物
16-1‧‧‧第一絕緣區域
16L‧‧‧外側部
16LT‧‧‧外側部之上表面
16C‧‧‧中央部
16CT‧‧‧中央部1之上表面
16-2‧‧‧第二絕緣區域
16-2T‧‧‧第二絕緣區域之上表面
18‧‧‧遮罩層
19‧‧‧磊晶層
22‧‧‧第二鰭部
221、221’‧‧‧第二間隔物
A1‧‧‧第一區域
A2‧‧‧第二區域
P12、P14‧‧‧間距
第1A~1G圖係為本揭露第一實施例之一種鰭式場效電晶體製造方法之示意圖。
第2A~2F圖係為本揭露第二實施例之一種鰭式場效電晶體製造方法之示意圖。
第3圖係繪示以本揭露第三實施例所製得之一種鰭式場效電 晶體之示意圖。
第4圖係繪示以本揭露第四實施例所製得之一種鰭式場效電晶體之示意圖。
第5圖係繪示以本揭露第四實施例所製得之另一種鰭式場效電晶體之示意圖。
本揭露係提出一種半導體元件例如鰭式場效電晶體(FinFET)及其製造方法。根據本揭露之實施例，一鰭式場效電晶體之一絕緣物(insulation)包括鄰近凹陷鰭部的一外側部(lateral portion)以及鄰接外側部之一中央部(central portion)，且外側部之上表面係高於中央部之上表面。本揭露可以有效地防止傳統製作鰭式場效電晶體所遇到的磊晶體(Epi)或矽化物(silicide)合併之問題，進而改善鰭式場效電晶體的電性表現。再者，實施例所提出之方法可搭配現有製程進行，在成本控制的情況下，藉由此簡易快速的方法即能達到改善元件電子特性的優異效果，對於鰭式場效電晶體技術實具有重要貢獻，特別是對縮小尺寸的鰭式場效電晶體。
本揭露之實施例可以應用在不同型態的鰭式場效電晶體，例如n型通道鰭式場效電晶體(n-channel FinFET)和p型通道鰭式場效電晶體(p-channel FinFET)，而並不特別限制在特定型態的鰭式場效電晶體。再者，本揭露之實施例可以應用於具有鰭 部密集分佈區域(areas with densely-distributed fins)和鰭部疏鬆分佈(loosely-distributed fins)區域的元件。例如，一鰭式場效電晶體包括具有第一區域和第二區域之基板，而密集分佈和疏鬆分佈的鰭部係分別位於第一區域和第二區域中。以下實施例係以一PMOS區域和一NMOS區域分別為第一區域和第二區域，以說明本揭露之實施例。然而，實際應用時，也可以令第一區域和第二區域分別為一NMOS區域和一PMOS區域。本揭露對於第一和第二區域型態並不做特定限制。
以下係提出實施例，配合圖示以詳細說明相關結構及其製造方法。然而本揭露並不僅限於此。本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構加以變化與修飾，且選擇適當的製程步驟，以符合實際應用之需要。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
第一實施例
第1A~1G圖係為本揭露第一實施例之一種鰭式場效電晶體(FinFET)製造方法之示意圖。首先，提供具有一上表面101之一基板10，且基板10包括具有複數個第一鰭部12和14之一第一區域A1和具有複數個第二鰭部22之一第二區域A2。如第1A圖所示，密集分佈之第一鰭部12和疏鬆分佈之第一鰭部 14係位於第一區域A1內，而第二鰭部22則位於第二區域A2內。本文中，密集分佈和疏鬆分佈等詞語可根據鰭部之間的間距(pitch)大小來定義。一實施例中，密集分佈之第一鰭部12之一間距P12係小於疏鬆分佈之第一鰭部14之一間距P14。
如第1B圖所示，形成一絕緣層16於基板10之上表面101上，用以分隔第一鰭部(包括密集分佈之第一鰭部12和疏鬆分佈之第一鰭部14)和第二鰭部22。一實施例中，一介電層(例如氧化矽、氮化矽或其他適合之材料)可沈積於基板10上以覆蓋該些鰭部並填滿鰭部之間的溝槽，之後係對該些鰭部之間的介電區域進行下凹(recessed)步驟，以形成如第1B圖所示之絕緣層16。
接著，於鰭部側壁形成間隔物。如第1C圖所示，分別形成複數個第一間隔物(first spacers)121和141於密集分佈之第一鰭部12和疏鬆分佈之第一鰭部14之側壁上，以及形成第二間隔物(second spacers)221於第二鰭部22之側壁上。
以一遮罩層(mask layer)18遮蓋至少第二區域A2的第二鰭部22。在第一實施例中，可更包括對間隔物的高度進行一縮減步驟(shrinking step)。如第1D圖所示，係對第一間隔物121、141和第二間隔物221進行縮減，使第一間隔物121、141和第二間隔物221的高度下降。之後，再應用遮罩層18遮蓋包括第二區域A2中之第二鰭部22以及第一區域A1中之疏鬆分佈的第一鰭部14。
如第1E圖所示，對密集分佈之第一鰭部12進行下 凹(recessed)且絕緣層16亦被圖案化，因而分別形成多個凹陷鰭部12a和絕緣物16’。之後，於凹陷鰭部12a處成長磊晶層(Epi layer)。注意的是，第一間隔物121’的高度可能在鰭部下凹之步驟中有所損失，而鰭部下凹步驟後鄰近於凹陷鰭部12a的第一間隔物係標示為121”。
在一實施例中，未被閘極堆疊(gate stack)遮住之密集分佈之第一鰭部12的部分係可利用如一蝕刻步驟進行下凹，而形成凹陷鰭部12a。其中蝕刻步驟例如是在壓力為約1mTorr到1000mTorr之間，溫度為約40℃到60℃之間，利用溴化氫和/或氯氣做為蝕刻氣體Cl2，且蝕刻功率是在約50W到1000W之間，而蝕刻製程之偏壓(bias voltage)例如是在約20V到500V之間。其他實施例中，可以藉由調整蝕刻製程之偏壓而相應地控制蝕刻方向，以獲得欲製得凹陷鰭部12a之廓形。
第一間隔物121”可能在長磊晶層之前、或之後進行移除。在此第一實施例所例示的製程中，第一間隔物121”係在長磊晶層之前移除。如第1F圖所示，移除第一間隔物121”，不具第一間隔物121”的凹陷鰭部12a位於第一區域A1中之一處，而被遮罩層18遮蓋的第二間隔物221’和第一間隔物141’則分別留在第二鰭部22和疏鬆分佈之第一鰭部14的側壁上。
之後，在凹陷鰭部12a處成長一磊晶材料，如應變材料(strain material)，以形成磊晶層19，如第1G圖所示。遮罩層18亦可移除。在相鄰之凹陷鰭部12a上的磊晶層19在空間上 是相隔開來的。由於磊晶材料在成長過程中，不同的表面會有不同的成長速率，因此所形成的磊晶層19可能是如第1G圖所示具有方形小平面(facets)。不過本揭露之磊晶層19並不僅限於此種型態，其他型態的磊晶層19亦可能形成。一實施例中，一應變材料係磊晶式地成長，直到完全填滿凹陷鰭部12a上的空間並且完全地發展出磊晶層19的方形小平面為止。
磊晶層19例如是單層結構或多層結構。一實施例中，磊晶層19包括一含矽材料，例如是矽化磷(SiP)、碳化矽(SiC)或矽化鍺(SiGe)。在一n型通道鰭式場效電晶體之實施例中，可利用一低壓化學氣相沉積(LPCVD)製程使碳化矽(SiC)磊晶式地成長於凹陷鰭部12a上，以形成磊晶層19於n型通道鰭式場效電晶體之源極/汲極區域，其中可應用的LPCVD的製程溫度例如是在約400℃至800℃之間，製程壓力例如是在約1Torr至200Torr，並利用三矽甲烷(Si3H8)和矽甲烷(SiH3CH3)做為反應氣體。在一p型通道鰭式場效電晶體之實施例中，則可將矽化鍺(SiGe)利用一低壓化學氣相沉積(LPCVD)製程磊晶式地成長於凹陷鰭部12a上，以形成磊晶層19於p型通道鰭式場效電晶體之源極/汲極區域，其中可應用的LPCVD的製程溫度例如是在約400℃至800℃之間，製程壓力例如是在約1Torr至200Torr，並利用四氫化矽(SiH4)和四氫化鍺(GeH4)做為反應氣體。
另外，值得注意的是，在某些情況下間隔物可能可以保留下來。例如，若間隔物的高度很短，則並不一定要將間隔 物移除。一實施例中，當第一間隔物之高度(例如平均高度)不超過約5nm，則可以在不移除第一間隔物121”的情況下成長磊晶層19於凹陷鰭部12a上。
請參照第1F圖，圖中依實施例所製得之一結構係包括自基板10之上表面101向上延伸的凹陷鰭部12a，以及一絕緣物(insulation)16’用以分隔多個鰭部(例如密集分佈之凹陷鰭部12a、疏鬆分佈之第一鰭部14和第二鰭部22)。絕緣物16’包括一外側部(lateral portion)16L鄰近凹陷鰭部12a，和一中央部(central portion)16C鄰接外側部16L。如第1F圖所示之一例示結構，外側部16L之上表面16LT係高於中央部16C之上表面16CT。再者，一實施例中，凹陷鰭部12a之上表面12aT係低於絕緣物16’之中央部16C的上表面16CT。然而實際應用本發明時並不僅限於此，例如在對區域為PMOS元件之實施例中，應用如上述製法，凹陷鰭部12a之上表面12aT低於中央部16C的上表面16CT；然而在對區域為NMOS元件之實施例中，應用如上述製法，凹陷鰭部12a之上表面12aT則高於中央部16C的上表面16CT。由於絕緣物16’的特殊廓形，使相鄰凹陷鰭部12a上長成之磊晶層19在空間上可以彼此相隔開，而不會產生融合而合併成一體的問題。
從另一方面來看，絕緣物16’可包括複數個第一絕緣區域16-1分別形成於第一區域A1中相鄰之凹陷鰭部12a之間，以及複數個第二絕緣區域16-2分別形成於第二區域A2中相鄰之該些第二鰭部之間16-2。如第1F圖所示，在第一區域A1中 相鄰之凹陷鰭部12a之間的第一絕緣區域16-1其中之一，其外側部16L之上表面16LT高於中央部16C之上表面16CT，而第二絕緣區域16-2之上表面16-2T亦高於第一絕緣區域16-1之中央部16C的上表面16CT。再者，一實施例中，第二絕緣區域16-2之上表面16-2T係實質上平行於基板10之上表面101。
雖然圖示中係繪示絕緣物16’的第一絕緣區域16-1之外側部16L具有平坦的上表面16LT且實質上平行於基板10之上表面101，但本揭露並不僅限於此種態樣。外側部16L的上表面16LT可以是凸形表面(convex surface)或其他廓形，會視實際製程條件而可作改變或調整。再者，圖示中係繪示絕緣物16’的中央部16C實質上呈現一凹形剖面(concave cross-section)，但本揭露亦並不僅限於此種態樣。例如方形、倒梯形等其他剖面形狀的中央部16C亦可能形成，視實際製程條件而可作相應修飾與變化。只要相鄰於凹陷鰭部12a之第一絕緣區域16-1(絕緣物16’)的外側部16L實質上高於中央部16C，此有助於磊晶材料朝向上方向生長，則可使成長於凹陷鰭部12a上的磊晶層19在空間上相隔開來，而產生良好的應變能力(strain ability)。據此，依本揭露實施例所製得的FinFET其通道區域可受到具良好應變能力之分隔磊晶層19的應變和壓縮，因而增加通道區域的載子移動率(carrier mobility)，進而改善FinFET之電性表現。
<第二實施例>
第2A~2F圖係為本揭露第二實施例之一種鰭式場效 電晶體(FinFET)製造方法之示意圖。第二實施例之步驟係與第一實施例之步驟類似，但在步驟順序做了部分改變。第二實施例與第一實施例相同的元件係沿用相同標號。第二實施例中，第2A~2C圖所示步驟係與第1A~1C圖所示步驟相同，請參照前述之第一實施例之相關內容，在此不再贅述。
相較於第一實施例，第二實施例之製程中，對間隔物係不進行高度縮減步驟；再者，遮罩層18可在移除間隔物之前移除。
如第2D圖所示，在形成間隔物(例如第2C圖所示之第一間隔物121和141形成於密集分佈之第一鰭部12和疏鬆分佈之第一鰭部14之側壁上，以及第二間隔物221形成於第二鰭部22之側壁上)後，以一遮罩層18遮蓋預定之區域。第二實施例中，遮罩層18用來遮蓋不僅是第二區域A2中之第二鰭部22，還有第一區域A1中之疏鬆分佈的第一鰭部14。
如第2E圖所示，對密集分佈之第一鰭部12進行下凹(recessed)且絕緣層16同時被圖案化，因而分別形成多個凹陷鰭部12a和絕緣物16’。之後，移除遮罩層18。接著，在凹陷鰭部12a處成長一磊晶(Epi)材料，以形成磊晶層19，其中相鄰之凹陷鰭部12a上的磊晶層19在空間上是相隔開來的，如第2F圖所示。
類似地，間隔物可能在成長磊晶層之前、或之後進行移除，視實際應用之條件而定合適之製程方案。在此第二實施 例所例示的製程中，間隔物，包括如實施例例示之位於密集分佈之第一鰭部12和疏鬆分佈之第一鰭部14之側壁上之第一間隔物121’、141’以及位於第二鰭部22之側壁上之第二間隔物221，係在長磊晶層19之前移除。
<第三實施例>
第3圖係繪示以本揭露第三實施例所製得之一種鰭式場效電晶體(FinFET)之示意圖。在第三實施例中，間隔物的高度很短，當成長磊晶層19時，間隔物可以被保留在絕緣物16’上(如第一絕緣區域16-1之外側部16L上)。第三實施例之製造方法可參考第一實施例，其細節在此不再贅述。第三實施例與第一實施例相同的元件亦沿用相同標號。
一實施例中，當間隔物之高度，包括如實施例所例示之位於密集分佈之第一鰭部12和疏鬆分佈之第一鰭部14之側壁上之第一間隔物121’、141’以及位於第二鰭部22之側壁上之第二間隔物221，不超過約5nm，則該些間隔物可以被留在絕緣物16’上。
另一實施例中，當間隔物之高度(包括如實施例所例示之位於密集分佈之第一鰭部12和疏鬆分佈之第一鰭部14之側壁上之第一間隔物121’、141’以及位於第二鰭部22之側壁上之第二間隔物221)，在間隔物高度縮減步驟後，僅剩原高度的約5%到30%，則該些間隔物可以被留在絕緣物16’上。
<第四實施例>
第4圖係繪示以本揭露第四實施例所製得之一種鰭式場效電晶體(FinFET)之示意圖。第5圖係繪示以本揭露第四實施例所製得之另一種鰭式場效電晶體(FinFET)之示意圖。第四實施例與第一實施例相同的元件亦沿用相同標號。第四實施例之製造方法可參考第一實施例，其細節在此不再贅述。
在第一到第三實施例之圖示係繪示凹陷鰭部12a具有平坦的上表面12aT。但本揭露並不僅限於此。可係實際應用的需求，對凹陷鰭部12a的上表面作進一步的變化，以利在凹陷鰭部上形成分離而彼此相距之磊晶層19。
第四實施例中，在成長磊晶層19之前，可利用適當製程對凹陷鰭部進行更進一步的圖案化。如第4圖所示，凹陷鰭部12b的上表面呈現一V形剖面。如第5圖所示，凹陷鰭部12c的上表面呈現一倒V形剖面。在第4、5圖中，凹陷鰭部12b或12c之一最高點係低於絕緣物16’之中央部16C的上表面16CT。在成長一磊晶材料(如應變材料)後，位於凹陷鰭部12b和12c上的磊晶層19在空間上係分離且相隔開來的。
另外，應用上述製程製作時，不同元件區域的間隔物可以是一區域移除而另一區域保留的狀態，亦可以是皆移除或皆保留(如間隔物很短)的狀態，係視實際應用元件之設計需求而定。例如基板上的不同元件區域中如PMOS元件之間隔物留下，而NMOS元件之間隔物移除，反之亦可。
再者，雖然上述製程係以應用間隔物進行而作說 明，但本揭露並不限制於此。在實際應用中，在有間隔物、或沒有間隔物的情況下，都可以形成具有特殊表面廓形的絕緣物於凹陷鰭部之間。
根據上述，實施例所揭露之製造方法所製得之FinFET其於凹陷鰭部之間的絕緣物係具有特殊的表面廓形，其中鄰近凹陷鰭部之外側部係實質上高於中央部，此有助於磊晶材料向上生長。因此，成長於凹陷鰭部上的磊晶層可以有效地在空間上相隔開來，而產生良好的應變能力(strain ability)，進而增加通道區域的載子移動率(carrier mobility)，改善FinFET之電性表現。再者，實施例所揭露之製造方法係簡單且相容於現有製程，不但提高了產品的電性表現更控制了製造成本。
其他具有不同結構的實施例，例如具有或沒有間隔物，都是屬本揭露可應用之範圍，而其結構係隨應用之實際所需而可作相應修飾和改變。如第1A~1G圖、第2A~2F圖、第3圖、第4圖和第5圖所示之結構和流程，是用以敘述本揭露之部分實施例，而非用以限制本揭露之範圍。通常知識者當知，本揭露之相關結構和流程係視實際應用之需求或製程步驟的順序而可能有相應的調整和變化。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
12a‧‧‧凹陷鰭部
12aT‧‧‧凹陷鰭部12a之上表面
141’‧‧‧第一間隔物
16’‧‧‧絕緣物
16-1‧‧‧第一絕緣區域
16L‧‧‧外側部
16LT‧‧‧外側部之上表面
16C‧‧‧中央部
16CT‧‧‧中央部之上表面
16-2‧‧‧第二絕緣區域
16-2T‧‧‧第二絕緣區域之上表面
18‧‧‧遮罩層
221’‧‧‧第二間隔物

Claims (23)

  1. 一種鰭式場效電晶體(FinFET)，包括：一基板，具有一上表面和至少一凹陷鰭部(recessed fin)自該上表面向上延伸；一絕緣物(insulation)，形成於該基板之該上表面上，該絕緣物包括：一外側部(lateral portion)鄰近該凹陷鰭部，其中該外側部之一上表面實質上平行於該基板之該上表面；和一中央部(central portion)鄰接該外側部，且該外側部之該上表面係高於該中央部之一上表面，該中央部之該上表面呈一凹形剖面(concave cross-section)；其中，該凹陷鰭部之一上表面係低於該中央部之該上表面。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體，其中該基板包括具有多個該凹陷鰭部之一第一區域(first area)和具有複數個第二鰭部之一第二區域(second area)，該絕緣物係用以分隔該些凹陷鰭部和該些第二鰭部。
  3. 如申請專利範圍第2項所述之鰭式場效電晶體，其中該絕緣物至少包括複數個第一絕緣區域(first insulating regions)分別形成於該第一區域中相鄰之該些凹陷鰭部之間，其中該些第一絕緣區域之一的該外側部之該上表面係高於所述第一絕緣區域之該中央部之該上表面，而該些凹陷鰭部之該 些上表面係低於所述第一絕緣區域之該中央部之該上表面。
  4. 如申請專利範圍第3項所述之鰭式場效電晶體，更包括形成於該些第一絕緣區域之該些外側部上的間隔物(spacers)，其中該些間隔物之一高度係不大於5nm。
  5. 如申請專利範圍第3項所述之鰭式場效電晶體，其中該絕緣物更包括複數個第二絕緣區域(second insulating regions)分別形成於該第二區域中相鄰之該些第二鰭部之間，其中該些第二絕緣區域之一上表面係實質上平行於該基板之該上表面，且高於所述第一絕緣區域之該中央部之該上表面。
  6. 如申請專利範圍第2項所述之鰭式場效電晶體，更包括複數個磊晶層(Epi layers)形成於該些凹陷鰭部處，其中相鄰之該些凹陷鰭部上的該些磊晶層在空間上係相隔開來。
  7. 如申請專利範圍第2項所述之鰭式場效電晶體，其中該第一區域更包括複數個第一突出鰭部(first protruding fins)自該基板之該上表面向上延伸，且該些凹陷鰭部之一間距(pitch)係小於該些第一突出鰭部之一間距。
  8. 如申請專利範圍第1項所述之鰭式場效電晶體，其中該凹陷鰭部具有一平坦上表面(flat top surface)實質上平行於該基板之該上表面。
  9. 如申請專利範圍第1項所述之鰭式場效電晶體，其中該凹陷鰭部有具一V形剖面之一上表面，且該凹陷鰭部之一最高點係低於該絕緣物之該中央部的該上表面。
  10. 如申請專利範圍第1項所述之鰭式場效電晶體，其中該基板包括一第一元件區域與一第二元件區域，該第一元件區域更包括間隔物(spacers)形成於該絕緣物上，而該第二元件區域沒有間隔物。
  11. 一種鰭式場效電晶體(FinFET)之製造方法，包括：提供一基板，該基板具有一上表面和至少一凹陷鰭部(recessed fin)自該基板之該上表面向上延伸；和形成一絕緣物(insulation)於該基板之該上表面上，該絕緣物包括一外側部(lateral portion)鄰近該凹陷鰭部，和一中央部(central portion)鄰接該外側部，該外側部之一上表面係高於該中央部之一上表面；其中，該凹陷鰭部之一上表面係低於該中央部之該上表面，該外側部之該上表面實質上平行於該基板之該上表面，該中央部之該上表面呈一凹形剖面(concave cross-section)。
  12. 如申請專利範圍第11項所述之製造方法，其中該基板包括具有複數個第一鰭部(first protruding fins)之一第一區域(first area)和具有複數個第二鰭部之一第二區域(second area)，其中提供至少該凹陷鰭部之該基板的步驟至少包括：形成一絕緣層於該基板之該上表面上，用以分隔該些第一鰭部和該些第二鰭部；以一遮罩層遮蓋至少該些第二鰭部；和 下凹該些第一鰭部的其中一群和圖案化該絕緣層，而分別形成多個該凹陷鰭部和該絕緣物。
  13. 如申請專利範圍第12項所述之製造方法，更包括：移除該遮罩層；和成長複數個磊晶層(Epi layers)於該些凹陷鰭部處，其中相鄰之該些凹陷鰭部上的該些磊晶層在空間上係相隔開來。
  14. 如申請專利範圍第12項所述之製造方法，更包括：在遮蓋該些第二鰭部之前，分別形成複數個第一間隔物(first spacers)和第二間隔物(second spacers)於該些第一鰭部和該些第二鰭部之側壁上。
  15. 如申請專利範圍第14項所述之製造方法，更包括：在遮蓋該些第二鰭部之前先縮減該些第一間隔物和該些第二間隔物，之後再下凹該些第一鰭部和圖案化該絕緣層。
  16. 如申請專利範圍第14項所述之製造方法，其中該絕緣物至少包括複數個第一絕緣區域(first insulating regions)形成於該第一區域中相鄰之該些凹陷鰭部之間，其中該些第一絕緣區域之一的該外側部之該上表面係高於所述第一絕緣區域之該中央部之該上表面，而該些凹陷鰭部之一的該上表面係低於所述該第一絕緣區域之該中央部之該上表面，在下凹該些第一鰭部和圖案化該絕緣層後，該些第一間隔物係形成於該些第一絕緣區域之該些外側部上。
  17. 如申請專利範圍第16項所述之製造方法，其中該絕緣物更包括複數個第二絕緣區域分別形成於該第二區域中相鄰之該些第二鰭部之間，其中該些第二絕緣區域之一上表面係實質上平行於該基板之該上表面，且高於所述該第一絕緣區域之該中央部之該上表面。
  18. 如申請專利範圍第16項所述之製造方法，更包括移除該些第一間隔物，其中無該些第一間隔物的該些凹陷鰭部係位於該第一區域之一部份，而被該遮罩層遮蔽的該些第二間隔物則繼續留在該些第二鰭部之側壁上。
  19. 如申請專利範圍第16項所述之製造方法，更包括：移除該些第一間隔物若該些第一間隔物之一高度大於5nm。
  20. 如申請專利範圍第16項所述之製造方法，更包括：移除該些第一間隔物，再成長複數個磊晶層(Epi layers)於該些凹陷鰭部處，其中相鄰之該些凹陷鰭部上的該些磊晶層在空間上係相隔開來。
  21. 如申請專利範圍第16項所述之製造方法，更包括：成長複數個磊晶層(Epi layers)於該些凹陷鰭部處，再移除該些第一間隔物，其中相鄰之該些凹陷鰭部上的該些磊晶層在空間上係相隔開來。
  22. 如申請專利範圍第12項所述之製造方法，其中在形成該些凹陷鰭部之所述下凹步驟中，位於該第一區域之該些第一鰭部的其中另一群亦被該遮罩層遮蔽，其中該些凹陷鰭部之一間距(pitch)係大於另該群之該些第一鰭部之一間距。
  23. 如申請專利範圍第12項所述之製造方法，更包括：圖案化該些凹陷鰭部，其中該些凹陷鰭部之一最高點係低於該絕緣物之該中央部的該上表面；以及成長複數個磊晶層(Epi layers)於該些凹陷鰭部處，其中相鄰之該些凹陷鰭部上的該些磊晶層在空間上係相隔開來。
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