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TWI609375B - 雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體 - Google Patents

雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體 Download PDF

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TWI609375B
TWI609375B TW105101927A TW105101927A TWI609375B TW I609375 B TWI609375 B TW I609375B TW 105101927 A TW105101927 A TW 105101927A TW 105101927 A TW105101927 A TW 105101927A TW I609375 B TWI609375 B TW I609375B
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邱瀝毅
黃啟睿
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國立成功大學
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Description

雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體
本發明是關於一種雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體，尤其是一種非同步開始輸入開關以區隔未被選擇記憶細胞的雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體。
無線感測網路的應用中，功率消耗為重要的考量之一，為了延長這些應用的使用時間，會需要低功率的系統晶片，而在這些系統晶片的功率消耗中，又以靜態隨機存取記憶體佔極大部分，為了能夠降低功率消耗，至今已經提出了許多低功率技巧，其中調降電壓(voltage scaling)至近臨界電壓(near-threshold voltage)或次臨界電壓(sub-threshold voltage)為非常有效的方法之一。
由於以往記憶體受到先進製程與降低供應電壓所造成的製程變異，當供應電壓(VDD)降低時訊號的準位(Signal Level)也會隨著降低，並造成雜訊邊際(Noise Margin)變小，當雜訊邊際低於一安全值(例如為0)時，記憶體將無法正常運作。而記憶體運作可分為三種狀態，分別為讀取 (Read)、寫入(Write)及穩住(Hold)，其中記憶體在讀取狀態時雜訊邊際最小，在穩住狀態時雜訊邊際最大而寫入狀態則界於兩者之間，此外，記憶體在進行資料的寫入時記憶體陣列未被選擇的記憶體受到雜訊影響成為假讀狀態(Pseudo Read)，造成儲存的資料出現錯誤。
為了解決記憶體在讀取狀態時雜訊邊際最小的問題，將記憶細胞的電路設計為具有讀寫分離的8T記憶體單元為其中一種解決方案，由於分離出讀取電晶體可增加讀取狀態時的雜訊邊際，使得讀取狀態時的雜訊邊際穩住狀態一樣。然而，分離的設計會額外付出2個電晶體數目，與6T記憶體單元比較會犧牲40%以上的面積，除此之外，讀寫分離的8T記憶體單元仍無法解決假讀狀態的問題。
而另一種可同時解決讀取與假讀狀態的問題，除了使用讀寫分離的設計外，還須使用先讀後寫的設計，以解決假讀狀態的問題。除此之外，也可以使用分開WL為橫向WL與縱向WL的設計，以避免假讀狀態的出現，然而，兩種方法皆會再付出更多的額外電晶體數目(如8T、10T、12T甚至更多)與額外的功率消耗。
在考慮到不增加電晶體數目的限制下同時解決讀取與假讀狀態的問題，一種可行的方法為使用6T記憶體單元搭配階層式位元線(Hierarchical Bit-Line)設計。當位元線上的記憶體單元數目越少時，讀取狀態的雜訊邊際就會增加，原因在於數目越少，放電速度越快，記憶體單元受到雜訊影響的時間就越短，雜訊邊際因而增加。然而，位元線上的記憶體單元數目的多寡、雜訊邊際的增加以及記憶體陣列面積付出三者之間具有取捨關係，為了不要付出太大的陣列面積，位元線上的記憶體單元數目就要多，但也使得雜訊邊際就會降低。
因此，如何提供一種同時提升讀取狀態與假讀狀態的雜訊邊際，並在維持高雜訊邊際的同時，不會犧牲掉記憶體陣列的面積密度，使得記憶體能夠正確地操作在超低電壓範圍，提供超低功率消耗的優勢，這些都會是本案所要重視的問題與著重的焦點。
本發明之一目的在提供一種可同時提升讀取狀態與假讀狀態的雜訊邊際的雙字線非同步驅動的記憶細胞。
本發明之另一目的在提供一種可增加記憶體陣列的面積使用密度的雙字線非同步驅動的記憶細胞。
本發明之又一目在提供一種供記憶體正確地操作在超低電壓範圍的具有雙字線非同步驅動記憶細胞的記憶體。
本發明之一實施例提出一種雙字線非同步驅動的記憶細胞，並由多個記憶細胞組成一個設置在一個記憶體內的記憶體陣列，所述記憶體具有一個穩住模式、一個讀取模式及一個寫入模式，並包括一個第一字線、一個第二字線及一個位元線，且記憶細胞是接收第一字線傳輸的一個第一開啟訊號，接收第二字線傳輸的一個第二開啟訊號，接收位元線傳輸的一個寫入資料，且當記憶體呈寫入模式時，第二開啟訊號是延遲第一開啟訊號，其中記憶細胞包括一個第一寫入開關、一個第二寫入開關及一組正反器，第一寫入開關是電性連接第一字線，當記憶體呈讀取模式及寫入模式其中之一時，第一寫入開關受第一開啟訊號驅動導通並供輸出位元線傳輸的寫入資料，第二寫入開關是電性連接第二字線，當記憶體呈穩住模式時，第二寫入開關受第二開啟訊號驅動 導通，當記憶體呈寫入模式時，第二寫入開關受延遲第一開啟訊號的第二開啟訊號驅動導通並供輸出位元線傳輸的寫入資料，正反器是電性連接第一寫入開關及第二寫入開關，當記憶體呈寫入模式、且第一寫入開關及第二寫入開關皆驅動導通時，由所述正反器接收及儲存寫入資料。
本發明之另一實施例提出一種具有雙字線非同步驅動記憶細胞的記憶體，所述記憶體具有一個穩住模式、一個讀取模式及一個寫入模式，所述記憶體包括多個第一字線、多個第二字線、多個位元線及一個記憶體陣列，所述的第一字線是分別供傳輸一個第一開啟訊號，所述的第二字線是分別供傳輸一個第二開啟訊號，且當記憶體呈寫入模式時，第二開啟訊號是延遲第一開啟訊號，所述位元線是分別供傳輸的一個寫入資料，所述記憶體陣列係由多個記憶細胞組成，其中記憶細胞分別包括一個第一寫入開關、一個第二寫入開關及一組正反器，第一寫入開關是電性連接第一字線，當記憶體呈讀取模式及寫入模式其中之一時，第一寫入開關受第一開啟訊號驅動導通並供輸出位元線傳輸的寫入資料，第二寫入開關是電性連接第二字線，當記憶體呈穩住模式時，第二寫入開關受第二開啟訊號驅動導通，當記憶體呈寫入模式時，第二寫入開關受延遲第一開啟訊號的第二開啟訊號驅動導通並供輸出位元線傳輸的寫入資料，正反器是電性連接第一寫入開關及第二寫入開關，當記憶體呈寫入模式、且第一寫入開關及第二寫入開關皆驅動導通時，由所述正反器接收及儲存寫入資料。
本發明提出的一種雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體，是透過雙字線非同步開啟第一寫入開關及第二寫入開關，以區隔未被選擇的記憶體的假讀狀態，且記憶細胞僅需6T記憶體單元，有效增加記憶體陣列 的面積密度，以及提升記憶體的雜訊邊際，使得記憶體能夠正確地操作在超低電壓範圍，提供超低功率消耗的優勢。
1‧‧‧記憶細胞
11‧‧‧第一寫入開關
12‧‧‧第二寫入開關
10‧‧‧正反器
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧第三電晶體
M4‧‧‧第四電晶體
M5‧‧‧第五電晶體
M6‧‧‧第六電晶體
M7‧‧‧第七電晶體
M8‧‧‧第八電晶體
M9‧‧‧第九電晶體
M10‧‧‧第十電晶體
M11、M21、M31、M41、M51、M61、M71、M81、M91、M101‧‧‧第一源/汲極
M12、M22、M32、M42、M52、M62、M72、M82、M92、M 102‧‧‧第二源/汲極
M10、M20、M30、M40、M50、M60、M70、M80、M90、M100‧‧‧閘極
WL‧‧‧第一字線
WLH‧‧‧第二字線
BL‧‧‧位元線
WCP、WCN、WCL、WCR‧‧‧輔助線
VDD‧‧‧電壓源
VSS‧‧‧參考電位
F‧‧‧雜訊
圖1根據本案一實施例之雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體的方塊圖；圖2是圖1之記憶細胞之驅動訊號的波形圖；圖3是圖1之1之記憶細胞的電路圖；圖4是圖3之記憶細胞在讀取模式時的電晶體啟閉的電路示意圖；圖5是根據本案另一實施例之雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體的電路圖；圖6是圖5之記憶細儲存寫入資料為1時的電晶體啟閉的電路示意圖；圖7是圖5之記憶細儲存寫入資料為0時的電晶體啟閉的電路示意圖；及圖8是根據本案又一實施例之雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體的電路圖。
依照本發明一實施例的雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體，如圖1所示，記憶體具有一個穩住模式、一個讀取模式及一個寫入模式，且所述的記憶體包括多個第一字線WL、多個第二字線WLH、多個位元線BL及一個記憶體陣列，其中第一字線是供傳輸一個第一開啟訊號，第二字線是供傳輸一個第二開啟訊號，一併參考圖2 所示，第二字線WLH所傳輸的第二開啟訊號是延遲第一字線WL所傳輸的第一開啟訊號。
所述的記憶體陣列係由多個記憶細胞1組成，而所述的記憶細胞1是分別導接第一字線WL、第二字線WLH及位元線BL，並供接收第一字線WL傳輸的第一開啟訊號，接收第二字線傳輸WLH的第二開啟訊號，接收位元線BL傳輸的該寫入資料，而所述的記憶細胞1分別包括一個第一寫入開關11、一個第二寫入開關12及一組正反器10，其中第一寫入開關11是電性連接第一字線WL，當記憶體呈讀取模式或寫入模式時，第一寫入開關11便會受第一開啟訊號驅動導通並供輸出位元線BL傳輸的寫入資料，第二寫入開關是電性連接第二字線WLH，當記憶體呈穩住模式時，第二寫入開關12受第二開啟訊號驅動導通，當記憶體呈寫入模式時，第二寫入開關受延遲的第二開啟訊號驅動導通並供輸出位元線傳輸BL的寫入資料。
一併參考圖3所示，本案所述的第一寫入開關11包括一個第一電晶體M1，第二寫入開關12包括一個第二電晶體M2，正反器10包括一個第三電晶體M3、一個第四電晶體M4、一個第五電晶體M5及一個第六電晶體M6，本案之第一、二、四及六電晶體是N型電晶體，第三及五電晶體是P型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中第一電晶體M1的閘極M10是電性導接至第一字線WL，第一電晶體M1的第一源/汲極M11是電性導接位元線BL，第一電晶體M1的第二源/汲極M12是電性導接第二電晶體M2的第一源/汲極M21、第三電晶體M3的第二源/汲極M32及第四電晶體M4的第一源/汲極M41，第二電晶體M2的閘極M20是電性導接第二字線WLH，第二電晶體M2的第二源/汲極M22是電性導接第五及六電晶體M5、 M6的各閘極M50、M60，第三電晶體M3的閘極M30是電性導接第四電晶體M4的閘極M40、第五電晶體M5的第二源/汲極M52及第六電晶體M6的第一源/汲極M61，第三電晶體M3的第一源/汲極M31是導接至一個電壓源VDD，第四電晶體M4的第二源/汲極M41是電性導接至一個參考電位VSS，第五電晶體M5的第一源/汲極M51是電性導接至電壓源VDD，第六電晶體M6的第二源/汲極M62是電性導接參考電位VSS。
當記憶體在穩住模式時，位元線BL進行預備充電，第一字線WL傳輸的第一開啟訊號為0使得第一電晶體M1為關閉，所以進行預備充電的位元線BL不會干擾到正反器10所儲存的資料，而第二字線WLH傳輸的第二開啟訊號則為1使得第二電晶體呈開啟，如此可使得正反器10的第三、四電晶體M3、M4與第五、六電晶體M5、M6形成互接以穩住所儲存的資料。
當記憶體在讀取模式時，一併參考圖4所示，第一字線WL傳輸的第一開啟訊號為1使得第一電晶體M1呈開啟，第二字線WLH傳輸的第二開啟訊號為0使得第二電晶體M2為關閉，此時若位元線BL輸出的資料發生浮動(Floating)而產生雜訊F，因為第二電晶體M2已關閉，使得位元線BL造成的Q點雜訊F會經由第一電晶體M1及第四電晶體M4放電至參考電位VSS，以維持正反器10的第五電晶體M5及第六電晶體M6所儲存的資料值。
當記憶體在執行資料寫入前，第一字線WL傳輸的第一開啟訊號為1使得第一電晶體M1呈開啟，而第二字線WL傳輸的第二開啟訊號因為被延遲所以暫時為0使得第二電晶體M2仍關閉，即使位元線BL產生雜訊，由於第二電晶體M2仍關閉，雜訊同樣可經由第一電晶體M1及第四電晶體 M4放電至參考電位VSS，可使得記憶體陣列中未被選擇到的記憶細胞1不會因為位元線BL產生雜訊而影響到儲存的資料值，經過一段時間後，當位元線BL由預備充電放電至0時，第二字線WL傳輸的第二開啟訊號會由0轉為1使得第二電晶體M2呈開啟，此時第一電晶體M1及第二電晶體M2皆為開啟，被選擇到的記憶細胞1則可完成寫入動作。
依照本發明另一實施例的雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體，如圖5所示，在本例中，記憶細胞更包括一組輔助寫入開關13，所述的輔助寫入開關13是電性導接一組輔助線WCP、WCN及正反器10，並接收輔助線WCP、WCN分別傳輸的一個輔助啟動訊號，其中輔助寫入開關13包括一個第七電晶體M7及一個第八電晶體M8，第七電晶體是P型電晶體，第八電晶體是N型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，第七電晶體M7是設置在第三電晶體M3與電壓源VDD之間的電性路徑上，且第七電晶體M7的閘極M70是電性導接輔助線WCP，第七電晶體M7的第一源/汲極M71是電性導接電壓源VDD，第七電晶體M7的第二源/汲極M72是電性導接第三電晶體M3的第一源/汲極M31，第八電晶體M8是設置在第四電晶體M4與參考電位VSS之間的電性路徑上，且第八電晶體M8的閘極M80是電性導接輔助線WCN，第八電晶體M8的第一源/汲極M81是電性導接第四電晶體M4的第二源/汲極M42，第八電晶體M8的第二源/汲極M82是電性導接參考電位VSS。
一併參考圖6所示，當所屬的記憶細胞被選擇且儲存寫入資料為1以及儲存資料Q為0時，輔助線WCP傳輸的輔助啟動訊號為0，此時第一、二、四及七電晶體M1、M2、M4、M7被開啟，而第三電晶體M3被關閉，而此時WCN為 0滿第八電晶體亦被關閉，被選擇到的記憶細胞1則可進行寫入動作；當所屬的記憶細胞被選擇且儲存寫入資料為0以及儲存資料Q為0時，如圖7所示，輔助線WCP傳輸的輔助啟動訊號為1，此時第四及七電晶體M4、M7被關閉，第一、二、三及八電晶體M1、M2、M3、M8則被開啟。而記憶細胞是在穩住狀態以及寫入狀態時，輔助線WCP為0，以保持第七電晶體M7呈開啟，輔助線WCN為1，以保持第八電晶體M8呈開啟。
依照本發明又一實施例的雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體，如圖8所示，在本例中，輔助寫入開關包括一個第九電晶體M9及一個第十電晶體M10，且皆為N型電晶體，每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中第九電晶體M9是設置在第三電晶體M3與第四電晶體M4之間的電性路徑上，且第九電晶體M9的閘極M90是電性導接輔助線WCL，第九電晶體M9的第一源/汲極M91是電性導接第三電晶體M3的第二源/汲極M32，第九電晶體M9的第二源/汲極M92是電性導接第四電晶體M4的第一源/汲極M41，第十電晶體M10是設置在第五電晶體M5與第六電晶體M6之間的電性路徑上，且第十電晶體M10的閘極M100是電性導接輔助線WCR，第十電晶體M10的第一源/汲極M101是電性導接第五電晶體M5的第二源/汲極M52，第十電晶體M10的第二源/汲極M102是電性導接第六電晶體M6的第一源/汲極M61。
當記憶細胞在穩住狀態以及讀取狀態時，輔助線WCL及WCR傳輸的輔助啟動訊號為1，以保持第九及十電晶體M9、M10呈開啟；當記憶細胞在寫入模式且寫入資料為1而以及儲存資料Q為0時，輔助線WCL傳輸的輔助啟動訊號為0，使第九電晶體M9呈關閉，而輔助線WCR傳輸的輔助 啟動訊號為1，以保持第十電晶體M10呈開啟；當記憶細胞在寫入模式以及寫入資料為0而儲存資料Q為1，輔助線WCL傳輸的輔助啟動訊號為1，以保持第十電晶體M10呈開啟，而輔助線WCR傳輸的輔助啟動訊號為0，使第十電晶體M10呈關閉。
本發明提出的一種雙字線非同步驅動的記憶細胞及具此記憶細胞的記憶體，是透過雙字線非同步開啟第一寫入開關及第二寫入開關，當記憶體在執行資料寫入前，第二寫入開關被延遲開啟，令位元線產生雜訊可被放電，如此一來，未被選擇的記憶細胞不會被雜訊干擾而發生假讀狀態。由於本案僅需控制第一寫入開關及第二寫入開關的開啟時間，無需另外增加記憶體單元，使得記憶細胞僅需6T記憶體單元，有效增加記憶體陣列的面積密度，以及提升記憶體的雜訊邊際，使得記憶體能夠正確地操作在超低電壓範圍，提供超低功率消耗的優勢。
11‧‧‧第一寫入開關
12‧‧‧第二寫入開關
10‧‧‧正反器
M1‧‧‧第一電晶體
M2‧‧‧第二電晶體
M3‧‧‧第三電晶體
M4‧‧‧第四電晶體
M5‧‧‧第五電晶體
M6‧‧‧第六電晶體
M11、M21、M31、M41、M51、M61‧‧‧第一源/汲極
M12、M22、M32、M42、M52、M62‧‧‧第二源/汲極
M10、M20、M30、M40、M50、M60‧‧‧閘極
WL‧‧‧第一字線
WLH‧‧‧第二字線
BL‧‧‧位元線
VDD‧‧‧電壓源
VSS‧‧‧參考電位

Claims (10)

  1. 一種雙字線非同步驅動的記憶細胞，並由多個該記憶細胞組成一個設置在一個記憶體內的記憶體陣列，該記憶體具有一個穩住模式、一個讀取模式及一個寫入模式，並包括一個第一字線、一個第二字線及一個位元線，且該記憶細胞係接收該第一字線傳輸的一個第一開啟訊號，接收該第二字線傳輸的一個第二開啟訊號，接收該位元線傳輸的一個寫入資料，且當記憶體呈該寫入模式時，該第一開啟訊號從低準位切換至高準位以供該位元線充電放電，該位元線充電放電結束後，該第二開啟訊號從低準位切換至高準位，其中該記憶細胞包括：一個第一寫入開關，係電性連接該第一字線、該位元線及一第一正反器之一輸出端，當該記憶體呈該讀取模式及該寫入模式其中之一時，該第一寫入開關受呈高準位的該第一開啟訊號驅動導通並供輸出該位元線傳輸的該寫入資料；及一個第二寫入開關，係電性連接該第二字線、該第一正反器之該輸出端及一第二正反器之一輸入端，當該記憶體呈穩住模式時，該第二寫入開關受該第二開啟訊號驅動導通，當該記憶體呈寫入模式時，該第二寫入開關受呈高準位的該第二開啟訊號驅動導通並供輸出該位元線傳輸的該寫入資料；其中，該第二正反器之一輸出端電性連接該第一正反器之一輸入端，當該記憶體呈寫入模式、且該第一寫入開關及該第二寫入開關皆驅動導通時，該第一正反器及該第二正反器接收及儲存該寫入資料。
  2. 如申請專利圍第1項所述的記憶細胞，其中該第一寫入開關包括一個第一電晶體，該第二寫入開關包括一個第二電晶體，該第一正反器包括一個第三電晶體及一個第四電晶體，該第二正反器包括一個第五電晶體及一個第六電晶體，該第一、二、四及六電晶體是N型電晶體，該第三及五電晶體是P型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中該第一電晶體的該閘極係電性導接至該第一字線，該第一電晶體的該第一源/汲極係電性導接該位元線，該第一電晶體的該第二源/汲極係電性導接該第二電晶體的該第一源/汲極、該第三電晶體的該第二源/汲極及該第四電晶體的該第一源/汲極，該第二電晶體的該閘極係電性導接該第二字線，該第二電晶體的該第二源/汲極係電性導接該第五及六電晶體的各該閘極，該第三電晶體的該閘極係電性導接該第四電晶體的該閘極、該第五電晶體的該第二源/汲極及該第六電晶體的該第一源/汲極，該第三電晶體的該第一源/汲極係導接至一個電壓源，該第四電晶體的該第二源/汲極係電性導接至一個參考電位，該第五電晶體的該第一源/汲極係電性導接至該電壓源，該第六電晶體的該第二源/汲極係電性導接該參考電位。
  3. 如申請專利範圍第2項所述的記憶細胞，更包括一組輔助寫入開關，係電性導接一組輔助線之其中之一者及該第一正反器或該第二正反器之一者，並接收該輔助線傳輸的一個輔助啟動訊號，當所屬的該記憶細胞被選擇儲存該寫入資料時，該輔助寫入開關受該輔助啟動訊號驅動導通並控制該正反器接收及儲存該寫入資料。
  4. 如申請專利範圍第3項所述的記憶細胞，其中該輔助寫入開關包括一個第七電晶體及一個第八電晶體，該第七電晶體是P型電晶體，該第八電晶體是N型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中該第七電晶體係設置在該第三電晶體與該電壓源之間的電性路徑上，且該第七電晶體的該閘極係電性導接該輔助線，該第七電晶體的該第一源/汲極係電性導接該電壓源，該第七電晶體的該第二源/汲極係電性導接該第三電晶體的該第一源/汲極，該第八電晶體係設置在該第四電晶體與該參考電位之間的電性路徑上，且該第八電晶體的該閘極係電性導接該輔助線，該第八電晶體的該第一源/汲極係電性導接該第四電晶體的該第二源/汲極，該第八電晶體的該第二源/汲極係電性導接該參考電位。
  5. 如申請專利範圍第3項所述的記憶細胞，其中該輔助寫入開關包括一個第九電晶體及一個第十電晶體，該第九及十電晶體皆為N型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中該第九電晶體係設置在該第三電晶體與該第四電晶體之間的電性路徑上，且該第九電晶體的該閘極係電性導接該輔助線，該第九電晶體的該第一源/汲極係電性導接該第三電晶體的該第二源/汲極，該第九電晶體的該第二源/汲極係電性導接該第四電晶體的該第一源/汲極，該第十電晶體係設置在該第五電晶體與該第六電晶體之間的電性路徑上，且該第十電晶體的該閘極係電性導接該輔助線，該第十電晶體的該第一源/汲極係電性導接該第五電晶體的該第二源/汲極，該第十電晶體的該第二源/汲極係電性導接該第六電晶體的該第一源/汲極。
  6. 一種具有雙字線非同步驅動記憶細胞的記憶體，該記憶體具有一個穩住模式、一個讀取模式及一個寫入模式，該記憶體包括：多個第一字線，係分別供傳輸一個第一開啟訊號；多個第二字線，係分別供傳輸一個第二開啟訊號；多個位元線，係分別供傳輸的一個寫入資料，當記憶體呈該寫入模式時，該第一開啟訊號從低準位切換至高準位以供該位元線充電放電，該位元線充電放電結束後，該第二開啟訊號從低準位切換至高準位；及一個記憶體陣列，該記憶體陣列係由多個記憶細胞組成，該些記憶細胞係分別導接該些第一字線、該些第二字線及該些位元線，並供接收各該第一字線傳輸的該第一開啟訊號，接收各該第二字線傳輸的該第二開啟訊號，接收各該位元線傳輸的該寫入資料，其中該些記憶細胞分別包括：一個第一寫入開關，係電性連接該些第一字線其中之一、該位元線及一第一正反器之一輸出端，當該記憶體呈該讀取模式及該寫入模式其中之一時，該第一寫入開關受呈高準位的該第一開啟訊號驅動導通並供輸出該些位元線其中之一傳輸的該寫入資料；一個第二寫入開關，係電性連接該些第二字線其中之一、該第一正反器之該輸出端及一第二正反器之一輸入端，當該記憶體呈穩住模式時，該些第二寫入開關受該第二開啟訊號驅動導通，當該記憶體呈寫入模式時，該第二寫入開關受呈高準位的該第二開啟訊號驅動導通並供輸出該些位元線其中之一傳輸的該寫入資料；及其中，該第二正反器之一輸出端電性連接該第一正反器之一輸入端，當該記憶體呈寫入模式、且該第一寫入開關及該第二寫入開關皆驅動導通時，該第一正反器 及該第二正反器接收及儲存該寫入資料。
  7. 如申請專利圍第6項所述的記憶體，其中該第一寫入開關包括一個第一電晶體，該第二寫入開關包括一個第二電晶體，該第一正反器包括一個第三電晶體及一個第四電晶體，該第二正反器包括一個第五電晶體及一個第六電晶體，該第一、二、四及六電晶體是N型電晶體，該第三及五電晶體是P型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中該第一電晶體的該閘極係電性導接至該第一字線，該第一電晶體的該第一源/汲極係電性導接該位元線，該第一電晶體的該第二源/汲極係電性導接該第二電晶體的該第一源/汲極、該第三電晶體的該第二源/汲極及該第四電晶體的該第一源/汲極，該第二電晶體的該閘極係電性導接該第二字線，該第二電晶體的該第二源/汲極係電性導接該第五及六電晶體的各該閘極，該第三電晶體的該閘極係電性導接該第四電晶體的該閘極、該第五電晶體的該第二源/汲極及該第六電晶體的該第一源/汲極，該第三電晶體的該第一源/汲極係導接至一個電壓源，該第四電晶體的該第二源/汲極係電性導接至一個參考電位，該第五電晶體的該第一源/汲極係電性導接至該電壓源，該第六電晶體的該第二源/汲極係電性導接該參考電位。
  8. 如申請專利範圍第7項所述的記憶體，其中該記憶細胞更包括一組輔助寫入開關，係電性導接一組輔助線之其中之一者及該第一正反器或該第二正反器之一者，並接收該輔助線傳輸的一個輔助啟動訊號，當所屬的該記憶細胞被選擇儲存該寫入資料時，該輔助寫入開關受該輔助啟動訊號驅動導通並控制該正反器接收及儲存該寫入資料。
  9. 如申請專利範圍第8項所述的記憶體，其中該輔助寫入開關包括一個第七電晶體及一個第八電晶體，該第七電晶體是P型電晶體，該第八電晶體是N型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中該第七電晶體係設置在該第三電晶體與該電壓源之間的電性路徑上，且該第七電晶體的該閘極係電性導接該輔助線，該第七電晶體的該第一源/汲極係電性導接該電壓源，該第七電晶體的該第二源/汲極係電性導接該第三電晶體的該第一源/汲極，該第八電晶體係設置在該第四電晶體與該參考電位之間的電性路徑上，且該第八電晶體的該閘極係電性導接該輔助線，該第八電晶體的該第一源/汲極係電性導接該第四電晶體的該第二源/汲極，該第八電晶體的該第二源/汲極係電性導接該參考電位。
  10. 如申請專利範圍第8項所述的記憶體，其中該輔助寫入開關包括一個第九電晶體及一個第十電晶體，該第九及十電晶體皆為N型電晶體，且每一電晶體皆具有一第一源/汲極、一第二源/汲極與一閘極，其中該第九電晶體係設置在該第三電晶體與該第四電晶體之間的電性路徑上，且該第九電晶體的該閘極係電性導接該輔助線，該第九電晶體的該第一源/汲極係電性導接該第三電晶體的該第二源/汲極，該第九電晶體的該第二源/汲極係電性導接該第四電晶體的該第一源/汲極，該第十電晶體係設置在該第五電晶體與該第六電晶體之間的電性路徑上，且該第十電晶體的該閘極係電性導接該輔助線，該第十電晶體的該第一源/汲極係電性導接該第五電晶體的該第二源/汲極，該第十電晶體的該第二源/汲極係電性導接該第六電晶體的該第一源/汲極。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271568B1 (en) * 1997-12-29 2001-08-07 Utmc Microelectronic Systems Inc. Voltage controlled resistance modulation for single event upset immunity
US20040252546A1 (en) * 2003-06-13 2004-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
US20050180198A1 (en) * 2004-01-09 2005-08-18 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20060176727A1 (en) * 2005-02-04 2006-08-10 Honeywell International Inc. Radiation-hardened SRAM cell with write error protection
TW201308332A (zh) * 2011-04-26 2013-02-16 Soitec Silicon On Insulator 不具開關電晶體之差動感測放大器
TWI463493B (zh) * 2011-03-08 2014-12-01 Univ Nat Chiao Tung 靜態隨機存取記憶體胞元及其操作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853578B1 (en) * 2002-03-18 2005-02-08 Piconetics, Inc. Pulse driven single bit line SRAM cell
US6744661B1 (en) * 2002-05-15 2004-06-01 Virage Logic Corp. Radiation-hardened static memory cell using isolation technology
JP4229674B2 (ja) 2002-10-11 2009-02-25 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
DE602004024683D1 (zh) 2003-07-14 2010-01-28 Fulcrum Microsystems Inc
GB2417588B (en) * 2004-08-23 2008-06-04 Seiko Epson Corp Memory cell
US7099189B1 (en) * 2004-10-05 2006-08-29 Actel Corporation SRAM cell controlled by non-volatile memory cell
TWI290717B (en) 2004-11-08 2007-12-01 Zmos Technology Inc High speed and low power SRAM macro architecture and method
JP5240056B2 (ja) 2009-05-12 2013-07-17 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US8537603B2 (en) * 2009-07-29 2013-09-17 National Institute Of Advanced Industrial Science And Technology SRAM cell
US8971096B2 (en) * 2013-07-29 2015-03-03 Qualcomm Incorporated Wide range multiport bitcell

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271568B1 (en) * 1997-12-29 2001-08-07 Utmc Microelectronic Systems Inc. Voltage controlled resistance modulation for single event upset immunity
US20040252546A1 (en) * 2003-06-13 2004-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
US20050180198A1 (en) * 2004-01-09 2005-08-18 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
US20060176727A1 (en) * 2005-02-04 2006-08-10 Honeywell International Inc. Radiation-hardened SRAM cell with write error protection
TWI463493B (zh) * 2011-03-08 2014-12-01 Univ Nat Chiao Tung 靜態隨機存取記憶體胞元及其操作方法
TW201308332A (zh) * 2011-04-26 2013-02-16 Soitec Silicon On Insulator 不具開關電晶體之差動感測放大器

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