TWI699748B

TWI699748B - 顯示裝置

Info

Publication number: TWI699748B
Application number: TW108103808A
Authority: TW
Inventors: 林峻鋒; 楊創丞; 李明賢; 林逸承; 邱韋嘉
Original assignee: 友達光電股份有限公司
Priority date: 2019-01-31
Filing date: 2019-01-31
Publication date: 2020-07-21
Also published as: CN110444143A; TW202030715A; CN110444143B

Abstract

顯示裝置包括畫素陣列、多條閘極線以及多條閘極多工線。畫素陣列包括多個第一畫素電路以及多個第二畫素電路，各第一畫素電路包括第一電晶體以及第二電晶體，各第二畫素電路包括第三電晶體以及第四電晶體。第三電晶體的控制端耦接至閘極線的其中之一或閘極多工線的其中之一，以接收閘極驅動信號或閘極多工信號，第四電晶體的控制端耦接至閘極多工線的其中之一，以接收閘極多工信號，其中閘極驅動信號的被致能時期涵蓋閘極多工信號的被致能時期。

Description

顯示裝置

本發明是有關於一種顯示裝置，且特別是有關於一種窄邊框設計的顯示裝置。

在習知半邊源極驅動(Half Source Driving，HSD)架構下，需要使用雙倍的閘極線，因而導致顯示裝置中閘極驅動陣列(Gate Driver on Array，GOA)的設計空間遭到壓縮，故有部分廠商會採用並排設計的閘極驅動陣列。然而，當在半邊源極驅動的架構中採用並排設計的閘極驅動陣列時，會具有整體電路面積過大而使顯示裝置邊框較大的問題。因此，如何在半邊源極驅動架構下設計適當的閘極驅動陣列，以達到使顯示裝置具有窄邊框的設計則成為一個重要的課題。

本發明提供一種顯示裝置，可藉由設置閘極多工線來達到窄邊框設計的效果。

本發明的顯示裝置包括畫素陣列、多條閘極線以及多條閘極多工線。畫素陣列包括多個第一畫素電路以及多個第二畫素電路，各第一畫素電路包括串聯耦接在資料線與第一顯示畫素間的第一電晶體以及第二電晶體，各第二畫素電路包括串聯耦接在資料線與第二顯示畫素間的第三電晶體以及第四電晶體。各第一畫素電路的第一電晶體及第二電晶體的控制端均耦接至多條閘極線的其中之一，並接收閘極驅動信號。在各第二畫素電路中，第三電晶體的控制端耦接至多條閘極線的其中之一或多條閘極多工線的其中之一，以接收閘極驅動信號或閘極多工信號，第四電晶體的控制端耦接至多條閘極多工線的其中之一，以接收閘極多工信號，其中閘極驅動信號的被致能時期涵蓋閘極多工信號的被致能時期。

基於上述，本發明之顯示裝置的電路結構可將各第一畫素電路中的第一電晶體及第二電晶體的控制端耦接至閘極線，以及將各第二畫素電路中第三電晶體的控制端耦接至閘極多工線或閘極線，並將各第二畫素電路中第四電晶體的控制端耦接至閘極多工線。如此一來，本發明便可藉由前述之電路結構來減小整體電路的佈線面積，並達到使顯示裝置具有窄邊框設計之目的。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、200:顯示裝置

111、112、221、222:畫素電路

400、500、600、700:第n級的移位暫存電路

410、510、610、710:電壓選擇器

420、520、620、720:下拉電路

430、530、630、730:輸出級電路

CLK1、CLK2:時脈信號

D1、D2:二極體

D2U、U2D:掃描方向選擇信號

DE1、DE2:驅動端

G_M、G_M[n]:閘極多工信號

G_M1:閘極多工線

K[n]、Q[n]、G_Q[n]:驅動信號

OE1、OE2:輸出端

P1、P2、TP1~TP4:時間區間

P11~P14、P21~P24:畫素

RST:重置電壓

S1:資料線

D1:資料信號

SEL:選擇信號

SR、SR[n]:閘極驅動信號

SR1:閘極線

SR[n+1]:後級閘極驅動信號

SR[n-2]:第n-2級閘極驅動信號

SR[n+2]:第n+2級閘極驅動信號

T11~T14、T21~T24、M1~M18、M51~M69、M71~M90、M101~M119:電晶體

VDD:電源電壓

XDONB:參考電壓

圖1繪示本發明一實施例的顯示裝置的示意圖。

圖2繪示本發明另一實施例的顯示裝置的示意圖。

圖3繪示本發明實施例的顯示裝置的動作波形示意圖。

圖4A繪示的本發明一實施例的第n級移位暫存電路的電路示意圖。

圖4B繪示本發明圖4A實施例的移位暫存電路的波形圖。

圖5繪示的本發明另一實施例的第n級移位暫存電路的電路示意圖。

圖6繪示的本發明另一實施例的第n級移位暫存電路的電路示意圖。

圖7繪示的本發明另一實施例的第n級移位暫存電路的電路示意圖。

請參照圖1，圖1繪示本發明一實施例的顯示裝置的示意圖。顯示裝置100包括由多個畫素(例如是畫素P11~P14)所構成的畫素陣列、多條閘極線(例如是閘極線SR1)以及多條閘極多工線(例如是閘極多工線G_M1)。以畫素P11、P12為範例，畫素P11、P12分別具有畫素電路111、112。畫素電路111包括電晶體T11、T12；畫素電路112包括電晶體T13、T14。

在本實施例中，以畫素P11、P12為範例進行說明，畫素電路111中的電晶體T11、T12相互串聯耦接在資料線S1以及第一顯示畫素(未繪示)間，並且，電晶體T11的控制端(閘極)耦接至閘極線SR1以接收對應的閘極驅動信號，電晶體T12的控制端(閘極)同樣耦接至閘極線SR1以接收對應的閘極驅動信號。畫素電路112中的電晶體T13、T14相互串聯耦接在資料線S1以及第二顯示畫素(未繪示)間，並且電晶體T13的控制端(閘極)耦接至閘極線SR1以接收對應的閘極驅動信號，電晶體T14的控制端(閘極)則耦接至閘極多工線G_M1以接收對應的閘極多工信號。值得注意的，閘極驅動信號的被致能時期涵蓋閘極多工信號的被致能時期。

另一方面，請同步參照圖1及圖2，圖2繪示本發明另一實施例的顯示裝置的示意圖。顯示裝置200同樣包括由多個畫素(例如是畫素P21~P24)所構成的畫素陣列、多條閘極線(例如是閘極線SR1)以及多條閘極多工線(例如是閘極多工線G_M1)。以畫素P21、P22為範例，畫素P21、P22分別具有畫素電路221、222。畫素電路221包括電晶體T21、T22；畫素電路222包括電晶體T23、T24。在本實施例中，與前述圖1實施例不同的地方在於，本實施例顯示裝置200中畫素電路222中，除了電晶體T24的控制端(閘極)耦接至閘極多工線G_M1以接收對應的閘極多工信號，電晶體T23的控制端(閘極)亦同樣會耦接至閘極多工線G_M1以接收對應的閘極多工信號。

也就是說，在本發明中，顯示裝置中的第二畫素電路(例如是圖1的畫素電路112或圖2的畫素電路222)中的第三電晶體可以是耦接至閘極線SR1(即圖1實施例)，也可以是耦接至閘極多工線G_M1(即圖2實施例)，以接收閘極驅動信號或閘極多工信號，而顯示裝置中第二畫素電路中的第四電晶體則耦接至閘極多工線G_M1以接收閘極多工信號。如此一來，本發明的顯示裝置可藉由設置閘極多工線來耦接至第二畫素電路中的第四電晶體及第三電晶體的控制端，或設置閘極多工線僅耦接第二畫素電路中的第四電晶體的控制端，據此以減小整體電路的佈線面積，達到使顯示裝置具有窄邊框設計之目的。

需要注意的是，為簡化說明，本發明圖1及圖2僅繪示一條閘極線、一條閘極多工線以及四個畫素，然本發明實際上並不限制閘極線、閘極多工線以及畫素的數量，本領域具通常知識者可依據實際應用情況進行調整，圖1及圖2的繪示並不用以限制本發明。

請同步參照圖1、圖2以及圖3，其中圖3繪示本發明實施例的顯示裝置的動作波形示意圖。在圖3中，閘極線SR1上的閘極驅動信號SR的被致能時期(即，被拉高至高電壓的時間區間)涵蓋閘極多工線G_M1上的閘極多工信號G_M的被致能時期(即，被拉高至高電壓的時間區間)。也就是說，圖1實施例的畫素電路111及畫素電路112在閘極多工線G_M1以及閘極多工信號G_M均為被致能時期的時間區間中(即時間區間P1)，電晶體T11~T13依據被致能的閘極驅動信號SR而被導通，並且電晶體T14依據被致能的閘極多工信號G_M而被導通，此時畫素電路112 便可對第二顯示畫素進行充電動作。接著，在時間區間P1之後的時間區間P2中，此時閘極多工信號G_M為被禁能時期(即，被拉低至低電壓的時間區間)，而閘極驅動信號SR則維持在被致能時期，故電晶體T11~T13依據被致能的閘極驅動信號SR而繼續被導通，此時畫素電路111便可在時間區間P2中對第一顯示畫素進行充電動作。

相似地，圖2實施例的畫素電路221及畫素電路222在閘極多工線G_M1以及閘極多工信號G_M均為被致能時期的時間區間中(即時間區間P1)，電晶體T21~T22依據被致能的閘極驅動信號SR而被導通，並且電晶體T23~T24則依據被致能的閘極多工信號G_M而被導通，此時畫素電路222便可對第二顯示畫素進行充電動作。接著，在時間區間P1之後的時間區間P2中，此時閘極多工信號G_M為被禁能時期(被拉低至低電壓的時間區間)，而閘極驅動信號SR則維持在被致能時期，故電晶體T21~T22會依據被致能的閘極驅動信號SR而繼續被導通，此時畫素電路221便可在時間區間P2中對第一顯示畫素進行充電動作。

值得注意的，在圖1實施例中，畫素P11、P12中的電晶體T11、T12、T13的控制端可共同耦接至閘極線SR1。在圖2實施例中，畫素P21、P22中的電晶體T21、T22的控制端可共同耦接至閘極線SR1，並且畫素P21、P22中的電晶體T23、T24的控制端可共同耦接至閘極多工線G_M1。在動作細節中，依據圖3的繪示，閘極線SR1上的閘極驅動信號SR與閘極多工線G_M1 上的閘極多工信號G_M在實質上相同的時間點被致能，並且閘極多工信號G_M的被致能期間被部分包括在閘極驅動信號SR的被致能期間中。

在閘極驅動信號以及閘極多工信號的產生方式中，在本發明實施例中，閘極驅動信號及閘極多工信號可透過閘極驅動器(gate driver)來提供。閘極驅動器包括多個移位暫存電路串聯耦接而成的移位暫存器。關於移位暫存電路的實施細節，請參照圖4A所繪示的本發明一實施例的第n級移位暫存電路的電路示意圖。第n級移位暫存電路400包括電壓選擇器410、下拉電路420輸出級電路430、輸出級電路440以及閂鎖電路450。電壓選擇器410依據第n-2級閘極驅動信號SR[n-2]或第n+2級閘極驅動信號SR[n+2]以提供選擇信號SEL至驅動端DE1以產生驅動信號Q[n]。下拉電路420耦接電壓選擇器410以及驅動端DE2，依據選擇信號SEL以及時脈信號CLK1以在驅動端DE2產生驅動信號K[n]。

輸出級電路430耦接至驅動端DE1以及驅動端DE2。輸出級電路430依據驅動信號Q[n]、驅動信號K[n]以及時脈信號CLK2以產生閘極驅動信號SR[n]。輸出級電路440耦接至驅動端DE1、驅動端DE2以及驅動端DE3。輸出級電路440依據驅動信號Q[n]以產生驅動信號G_Q[n]，並依據驅動信號G_Q[n]、驅動信號K[n]、時脈信號CLK2以及後級閘極驅動信號SR[n+1]以產生閘極多工信號G_M[n]。閂鎖電路450耦接至驅動端DE3，依據驅動信號G_Q[n]以及後級閘極驅動信號SR[n+1]以提供參考電壓XDONB至驅動端DE3。

在細節上，電壓選擇器410包括電晶體M1以及M2。電晶體M1的第一端接收掃描方向選擇信號U2D，電晶體M1的第二端透過電晶體M9耦接至驅動端DE1，電晶體M1的控制端接收第n-2級閘極驅動信號SR[n-2]。電晶體M2的第一端接收掃描方向選擇信號D2U，電晶體M2的第二端耦接至電晶體M1的第二端，電晶體M2的控制端接收第n+2級閘極驅動信號SR[n+2]。其中，掃描方向選擇信號U2D可用以指示顯示裝置的掃描動作是由面板上方往面板下方的方向來進行。掃描方向選擇信號D2U則可用以指示顯示裝置的掃描動作是由面板下方往面板上方的方向來進行。另外，第n-2級閘極驅動信號SR[n-2]以及第n+2級閘極驅動信號SR[n+2]的被致能期間不相重疊。

電晶體M1以及M2的其中之一可依據第n-2級閘極驅動信號SR[n-2]或第n+2級閘極驅動信號SR[n+2]而被導通。在當電晶體M1依據第n-2級閘極驅動信號SR[n-2]被導通時(電晶體M2被斷開)，電壓選擇器410選擇掃描方向選擇信號U2D以產生選擇信號SEL，相對的，當電晶體M2依據第n+2級閘極驅動信號SR[n+2]被導通時(電晶體M1被斷開)，電壓選擇器410選擇掃描方向選擇信號D2U以產生選擇信號SEL。

下拉電路420包括電晶體M3~M6以及電阻R1。電晶體M4的第一端接收電源電壓VDD，電晶體M4的控制端接收時脈信號CLK1。電晶體M4的第二端耦接至電阻R1的第一端，電阻R1的第二端耦接至電晶體M3的第一端，並耦接至驅動端DE2。電晶體M3的控制端接收選擇信號SEL，電晶體M3的第二端接收參考電壓XDONB。此外，電晶體M6的第一端透過電晶體M9以耦接驅動端DE1，電晶體M6的控制端耦接至驅動端DE2以接收驅動信號K[n]，電晶體M6的第二端接收參考電壓XDONB。在另一方面，電晶體M5耦接為二極體D1的組態，其中二極體D1的陽極接收重置電壓RST，二極體D1的陰極耦接至驅動端DE2。在此，二極體D1形成一上拉路徑，並使在當電晶體M3斷開時，驅動信號K[n]可維持在一固定的電壓值上(約等於重置電壓RST減去電晶體M5的臨界電壓)。

在本實施例中，電晶體M3可依據選擇信號SEL而被導通。電晶體M3在被導通時，可提供具有相對低電壓的參考電壓XDONB以拉低驅動端DE2上的驅動信號K[n]的電壓值。在當電晶體M3被斷開時，透過導通電晶體M4，則可使電晶體M4以及電阻R1形成一上拉路徑，以上拉驅動端DE2上的驅動信號K[n]的電壓值。而在當驅動信號K[n]的電壓值被拉高時，電晶體M6被導通，電晶體M9與電晶體M6的耦接端點上的電壓值對應被拉低，並使驅動信號Q[n]的電壓值對應被拉低。

在本實施例中，輸出級電路430包括電晶體M7~M11。電晶體M7的第一端接收時脈信號CLK2，電晶體M7的控制端接收驅動信號Q[n]，電晶體M7的第二端耦接至輸出端OE1。電晶體M10形成一電容C1。電容C1的一端耦接至電晶體M7的第二端，電容C1的另一端耦接至電晶體M7的控制端。電晶體M9的一端接收選擇信號SEL，電晶體M9的另一端耦接至驅動端DE1，電晶體M9的控制端接收電源電壓VDD，並使電晶體M9實質上為導通的狀態。此外，電晶體M8的第一端耦接至輸出端OE1，電晶體M8的第二端接收參考電壓XDONB，且電晶體M8的控制端接收驅動信號K[n]。電晶體M11耦接成二極體D2，其中二極體D2的陽極耦接至電晶體M8的第一端(即輸出端OE1)，二極體D2的陰極接至電晶體M6的第一端。

另一方面，輸出級電路440包括電晶體M12~M16。電晶體M12的第一端接收時脈信號CLK2，電晶體M12的控制端接收驅動信號G_Q[n]，電晶體M12的第二端耦接至輸出端OE2。電晶體M16形成一電容C2。電容C2的一端耦接至電晶體M12的第二端，電容C2的另一端耦接至電晶體M12的控制端。電晶體M14的一端透過電晶體M9耦接至驅動端DE1，電晶體M14的另一端耦接至驅動端DE3，電晶體M14的控制端接收第n-2級閘極驅動信號SR[n-2]。此外，電晶體M13的第一端耦接至輸出端OE2，電晶體M13的第二端接收參考電壓XDONB，且電晶體M13的控制端接收驅動信號K[n]。電晶體M15的第一端耦接至輸出端OE2，電晶體M15的第二端接收參考電壓XDONB，且電晶體M15的控制端接收後級閘極驅動信號SR[n+1]。

另外，閂鎖電路450包括電晶體M17~M18，電晶體M18 的第一端接收參考電壓XDONB，電晶體M18的第二端耦接驅動端DE3，電晶體M18的控制端耦接至電晶體M17的第一端。電晶體M17的第二端接收後級閘極驅動信號SR[n+1]，電晶體M17的控制端則耦接至電晶體M18的第二端。

進一步說明，請同步參照圖4A以及圖4B，其中圖4B繪示本發明圖4A實施例的移位暫存電路的波形圖。其中，第n級移位暫存電路400可依據時脈信號CLK1來執行動作。

在時間區間TP1中，電晶體M1被導通(電晶體M2被斷開)並選擇等於高電壓值的掃描方向選擇信號U2D以產生選擇信號SEL。基於電晶體M9為導通的狀態，驅動信號Q[n]的電壓值對應被拉高，並使電晶體M7被導通。在此同時，電晶體M14基於轉態為高電壓值的第n-2級閘極驅動信號SR[n-2]被導通，以提供驅動信號Q[n]至驅動端DE3來產生為高電壓值的驅動信號G_Q[n]，並使電晶體M12被導通。由於在時間區間TP1中，時脈信號CLK2的電壓值為低電壓值，因此，閘極驅動信號SR[n]的電壓值維持等於低電壓值，此時閘極多工信號G_M[n]的電壓值亦同樣維持等於低電壓值。在另一方面，電晶體M3依據高電壓的選擇信號SEL而被導通，驅動信號K[n]的電壓被拉低。

在時間區間TP1之後的時間區間TP2中，時脈信號CLK1的電壓值為低電壓值，並且時脈信號CLK2的電壓值轉態為高電壓值。如此一來，閘極驅動信號SR[n]的電壓值對應轉態為高電壓值，以進入被致能時期，此時閘極多工信號G_M[n]的電壓值同樣會對應轉態為高電壓值，並進入被致能時期。而透過電容C1、C2的電荷泵效應，驅動信號Q[n]及驅動信號G_Q[n]的電壓值可被泵高，並使電晶體M7、M12完全被導通。

在時間區間TP2之後的時間區間TP3，後級閘極驅動信號SR[n+1]轉態為高電壓值，使電晶體M15對應被導通，使閘極多工信號G_M[n]的電壓值被拉低至等於低電壓值。在此同時，轉態為高電壓值的後級閘極驅動信號SR[n+1]亦會經由電晶體M17使電晶體M18被導通，以提供參考電壓XDONB，並且。而在時間區間TP3之後的時間區間TP4，時脈信號CLK2的電壓值轉態為低電壓值，使閘極驅動信號SR[n]的電壓值對應轉態為低電壓值。如此一來，在本發明的第n級移位暫存電路400所產生閘極驅動信號SR[n]及閘極多工信號G_M[n]的波形中，閘極驅動信號SR[n]的被致能時期會涵蓋閘極多工信號G_M[n]的被致能時期之波形。

請參照圖5，圖5繪示的本發明另一實施例的第n級移位暫存電路的電路示意圖。在本實施例中，第n級移位暫存電路500包括電壓選擇器510、下拉電路520、輸出級電路530、輸出級電路540以及閂鎖電路550，並用以產生閘極驅動信號SR[n]以及閘極多工信號G_M[n]。與前述圖4實施例不同的地方在於，本實施例第n級移位暫存電路500中的輸出級電路540中更包括電晶體M69。電晶體M69的第一端耦接至閂鎖電路550，電晶體M69的第二端接收參考電壓XDONB，並且電晶體M69的控制端接收驅動信號K[n]。需要注意的是，本實施例電壓選擇器510中的電晶體M51~M52、下拉電路520中的電晶體M53~M56、輸出級電路530中的電晶體M57~M61、輸出級電路540中的電晶體M62~M66以及閂鎖電路550中的電晶體M67~M68的配置方式及細部電路動作與前述圖4實施例相類似，在此不重複贅述。

在本實施例中，透過電晶體M68、M67形成閂鎖結構，可提升驅動信號G_Q[n]的穩定性，並提高第n級移位暫存電路500的整體電路的穩定性。

請參照圖6，圖6繪示的本發明另一實施例的第n級移位暫存電路的電路示意圖。在本實施例中，第n級移位暫存電路600包括電壓選擇器610、下拉電路620、輸出級電路630、輸出級電路640以及閂鎖電路650，並用以產生閘極驅動信號SR[n]以及閘極多工信號G_M[n]。與前述圖4實施例不同的地方在於，本實施例第n級移位暫存電路600中的輸出級電路640中更包括電晶體M89以及電晶體M90。電晶體M89的第一端耦接至閂鎖電路650，電晶體M89的第二端接收參考電壓XDONB，並且電晶體M89的控制端接收驅動信號K[n]。電晶體M90的第一端耦接至電晶體M82的控制端，電晶體M90的第二端接收參考電壓XDONB，電晶體M90的控制端接收驅動信號K[n]。

需要注意的是，本實施例電壓選擇器610中的電晶體M71~M72、下拉電路620中的電晶體M73~M76、輸出級電路630中的電晶體M77~M81、輸出級電路640中的電晶體M82~M86以及閂鎖電路650中的電晶體M87~M88的配置方式及細部電路動作與前述圖4實施例相類似，故在此不重複贅述。

請參照圖7，圖7繪示的本發明另一實施例的第n級移位暫存電路的電路示意圖。在本實施例中，第n級移位暫存電路700包括電壓選擇器710、下拉電路720、輸出級電路730、輸出級電路740以及閂鎖電路750，並用以產生閘極驅動信號SR[n]以及閘極多工信號G_M[n]。與前述圖4實施例不同的地方在於，本實施例第n級移位暫存電路700中的輸出級電路740更包括電晶體M119。電晶體M119的第一端耦接至閂鎖電路750，電晶體M119的第二端接收參考電壓XDONB，並且電晶體M119的控制端接收驅動信號K[n]。需要注意的是，本實施例電壓選擇器710中的電晶體M101~M102、下拉電路720中的電晶體M103~M106、輸出級電路730中的電晶體M107~M111、輸出級電路740中的電晶體M112~M116以及閂鎖電路750中的電晶體M117~M118的配置方式及細部電路動作與前述圖4實施例相類似，在此不重複贅述。

綜上所述，本發明之顯示裝置的電路結構可藉由將各第一畫素電路中的第一電晶體及第二電晶體的控制端耦接至閘極線，將各第二畫素電路中的第三電晶體耦接至閘極多工線或閘極線，以及將各第二畫素電路中的第四電晶體耦接至閘極多工線的電路結構，來減小整體電路的佈線面積。並且，本發明可藉由移位暫存電路的電路架構來輸出閘極驅動信號及閘極多工信號，減少了額外時脈信號及額外多工器電路的設置。據此，本發明可藉由前述之電路結構而達到使顯示裝置具有窄邊框設計的目的。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

200:顯示裝置

221、222:畫素電路

P21~P24:畫素

SR1:閘極線

G_M1:閘極多工線

T21~T24:電晶體

S1:資料線

Claims

一種顯示裝置，包括：一畫素陣列，包括多個第一畫素電路以及多個第二畫素電路，各該第一畫素電路包括串聯耦接在一資料線與一第一顯示畫素間的一第一電晶體以及一第二電晶體，各該第二畫素電路包括串聯耦接在該資料線與一第二顯示畫素間的一第三電晶體以及一第四電晶體；多條閘極線，其中各該第一畫素電路的該第一電晶體及該第二電晶體的控制端均耦接至該些閘極線的其中之一，並接收一閘極驅動信號；以及多條閘極多工線，其中，在各該第二畫素電路中，該第三電晶體的控制端耦接至該些閘極線的其中之一或該些閘極多工線的其中之一，以接收該閘極驅動信號或一閘極多工信號，該第四電晶體的控制端耦接至該些閘極多工線的其中之一，以接收該閘極多工信號，其中該閘極驅動信號的被致能時期涵蓋該閘極多工信號的被致能時期。
如申請專利範圍第1項所述的顯示裝置，其中該些第一畫素電路分別與該些第二畫素電路交錯排列。
如申請專利範圍第2項所述的顯示裝置，更包括：一閘極驅動器，耦接該些閘極線以及該些閘極多工線，用以產生各該閘極線上的該閘極驅動信號及各該閘極多工線上的該閘極多工信號。
如申請專利範圍第3項所述的顯示裝置，其中該閘極驅動器包括：多個移位暫存電路，該些移位暫存電路相互串聯耦接，第n級的移位暫存電路包括：一電壓選擇器，依據一第n+2級閘極驅動信號或一第n-2級閘極驅動信號以提供一選擇信號至一第一驅動端以產生一第一驅動信號；一下拉電路，耦接該電壓選擇器以及一第二驅動端，依據該選擇信號以及一第一時脈信號以在該第二驅動端產生一第二驅動信號；一第一輸出級電路，耦接至該第一驅動端以及該第二驅動端，依據該第一驅動信號、該第二驅動信號以及一第二時脈信號以產生該閘極驅動信號；以及一第二輸出級電路，耦接至該第一驅動端、該第二驅動端以及一第三驅動端，依據該第一驅動信號以產生一第三驅動信號，並依據該第三驅動信號、該第二驅動信號以及一後級閘極驅動信號以產生該閘極多工信號。
如申請專利範圍第4項所述的顯示裝置，其中該電壓選擇器包括：一第五電晶體，具有第一端接收一第一掃描方向選擇信號，該第五電晶體的控制端接收該第n-2級閘極驅動信號，該第五電晶體的第二端耦接至該第一驅動端；以及一第六電晶體，具有第一端接收一第二掃描方向選擇信號，該第六電晶體的控制端接收該第n+2級閘極驅動信號，該第六電晶體的第二端耦接至該第一驅動端，其中，該第五電晶體以及該第六電晶體的其中之一導通，並提供該第一掃描方向選擇信號以及該第二掃描方向選擇信號的其中之一以產生該選擇信號。
如申請專利範圍第4項所述的顯示裝置，其中該下拉電路包括：一第五電晶體，具有第一端接收一電源電壓，該第五電晶體的控制端接收該第一時脈信號；一電阻，具有第一端耦接至該第五電晶體的第二端，該電阻的第二端耦接至該第二驅動端；一第六電晶體，具有第一端耦接至該第二驅動端，該第六電晶體的第二端接收一參考電壓，該第六電晶體的控制端接收該選擇信號；以及一第七電晶體，具有第一端耦接至該第一驅動端，該第七電晶體的第二端接收該參考電壓，該第七電晶體的控制端耦接該第二驅動端。
如申請專利範圍第6項所述的顯示裝置，其中該下拉電路更包括：一二極體，陽極接收一重置信號，陰極耦接至該第二驅動端。
如申請專利範圍第4項所述的顯示裝置，其中該第一輸出級電路包括：一第五電晶體，具有第一端接收該第二時脈信號，該第五電晶體的控制端接收該第一驅動信號，該第五電晶體的第二端耦接至一第一輸出端；一電容，串接在該第五電晶體的控制端以及該第五電晶體的第二端間；一二極體，陽極耦接至該第一輸出端，陰極耦接至該第一驅動端；一第六電晶體，具有第一端耦接至該第一輸出端，該第六電晶體的控制端接收該第二驅動信號，該第六電晶體的第二端接收該參考電壓；以及一第七電晶體，耦接在該第五電晶體的控制端接收該第一驅動信號的路徑間，該第七電晶體的控制端接收一電源電壓。
如申請專利範圍第4項所述的顯示裝置，其中該第二輸出級電路包括：一第五電晶體，具有第一端以接收該第二時脈信號，該第五電晶體的控制端接收該第三驅動信號，該第五電晶體的第二端耦接至一第二輸出端；一電容，串聯耦接在該第五電晶體的控制端以及該第五電晶體的第二端間；一第六電晶體，具有第一端耦接至該第二輸出端，該第六電晶體的第二端接收該參考電壓，該第六電晶體的控制端接收該第二驅動信號；一第七電晶體，具有第一端耦接至該第二輸出端，該第七電晶體的第二端接收該參考電壓，該第七電晶體的控制端接收該後級閘極驅動信號；以及一第八電晶體，耦接在該第三驅動端與該第一驅動端之間，該第八電晶體的控制端接收該第n-2級閘極驅動信號。
如申請專利範圍第9項所述的顯示裝置，其中該第n級的移位暫存電路更包括：一閂鎖電路，耦接至該第三驅動端，依據該第三驅動信號以及該後級閘極驅動信號以提供該參考電壓至該第三驅動端。
如申請專利範圍第10項所述的顯示裝置，其中該閂鎖電路包括：一第九電晶體，具有第一端接收該參考電壓，該第九電晶體的第二端耦接該第三驅動端；以及一第十電晶體，具有第一端耦接至該第九電晶體的控制端，該第十電晶體的第二端接收該後級閘極驅動信號，該第十電晶體的控制端耦接至該第九電晶體的第二端。
如申請專利範圍第11項所述的顯示裝置，其中該第二輸出級電路更包括：一第十一電晶體，具有第一端耦接至該閂鎖電路，該第十一電晶體的第二端接收該參考電壓，該第十一電晶體的控制端接收該第二驅動信號。
如申請專利範圍第11項所述的顯示裝置，其中該第二輸出級電路更包括：一第十一電晶體，具有第一端耦接至該閂鎖電路，該第十一電晶體的第二端接收該參考電壓，該第十一電晶體的控制端接收該第二驅動信號；以及一第十二電晶體，具有第一端耦接至該第五電晶體的控制端，該第十二電晶體的第二端接收該參考電壓，該第十二電晶體的控制端接收該第二驅動信號。
如申請專利範圍第11項所述的顯示裝置，其中該第二輸出級電路更包括：一第十一電晶體，具有第一端耦接至該第五電晶體的控制端，該第十一電晶體的第二端接收該參考電壓，該第十一電晶體的控制端接收該第二驅動信號。