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TWI668699B - 資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置 Download PDF

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TWI668699B
TWI668699B TW107137848A TW107137848A TWI668699B TW I668699 B TWI668699 B TW I668699B TW 107137848 A TW107137848 A TW 107137848A TW 107137848 A TW107137848 A TW 107137848A TW I668699 B TWI668699 B TW I668699B
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群聯電子股份有限公司
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Abstract

一種資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：接收第一資料；判斷可複寫式非揮發性記憶體模組的磨損程度値是否小於門檻值；當可複寫式非揮發性記憶體模組的磨損程度値小於門檻值時，使用第一模式將第一資料儲存至可複寫式非揮發性記憶體模組中；以及當可複寫式非揮發性記憶體模組的磨損程度値非小於門檻值時，使用第二模式將第一資料儲存至可複寫式非揮發性記憶體模組中。其中使用第一模式儲存的第一資料的可靠度高於使用第二模式儲存的第一資料的可靠度。

Description

資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
依據每個記憶胞可儲存的位元數，反及（NAND）型快閃記憶體可區分為單階儲存單元（Single Level Cell, SLC）NAND型快閃記憶體、多階儲存單元（Multi Level Cell, MLC）NAND型快閃記憶體與三階儲存單元（Trinary Level Cell, TLC）NAND型快閃記憶體，其中SLC NAND型快閃記憶體的每個記憶胞可儲存1個位元的資料（即，“1”與“0”），MLC NAND型快閃記憶體的每個記憶胞可儲存2個位元的資料並且TLC NAND型快閃記憶體的每個記憶胞可儲存3個位元的資料。
在NAND型快閃記憶體中，實體程式化單元是由排列在同一條字元線上的數個記憶胞所組成。由於SLC NAND型快閃記憶體的每個記憶胞可儲存1個位元的資料，因此，在SLC NAND型快閃記憶體中，排列在同一條字元線上的數個記憶胞是對應一個實體程式化單元。
相對於SLC NAND型快閃記憶體來說，MLC NAND型快閃記憶體的每個記憶胞的浮動閘儲存層可儲存2個位元的資料，其中每一個儲存狀態（即，“11”、“10”、“01”與“00”）包括最低有效位元（Least Significant Bit, LSB）以及最高有效位元（Most Significant Bit, MSB）。例如，儲存狀態中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，排列在同一條字元線上的數個記憶胞可組成2個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元（low physical programming unit），並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元（upper physical programming unit）。特別是，下實體程式化單元的寫入速度會快於上實體程式化單元的寫入速度，並且當程式化上實體程式化單元發生錯誤時，下實體程式化單元所儲存之資料亦可能因此遺失。
類似地，在TLC NAND型快閃記憶體中，的每個記憶胞可儲存3個位元的資料，其中每一個儲存狀態（即，“111”、“110”、“101”、“100”、“011”、“010”、“001”與“000”）包括每一個儲存狀態包括左側算起之第1個位元的LSB、從左側算起之第2個位元的中間有效位元（Center Significant Bit, CSB）以及從左側算起之第3個位元的MSB。因此，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。特別是，對排列在同一條字元線上的數個記憶胞進行程式化時，僅能選擇僅程式化下實體程式化單元或者同時程式化下實體程式化單元、中實體程式化單元與上實體程式化單元，否則所儲存之資料可能會遺失。
一般來說，一個可複寫式非揮發性記憶體會具有多個實體抹除單元，而此些實體抹除單元中的每一個實體抹除單元是由多個實體程式化單元所組成。在生產具有可複寫式非揮發性記憶體的記憶體儲存裝置之前，記憶體儲存裝置的製造商(或可複寫式非揮發性記憶體的供應商)需對可複寫式非揮發性記憶體進行測試以將可複寫式非揮發性記憶體中有問題(例如，損壞或錯誤率高)的實體抹除單元去除。需注意的是，在測試的過程中，需反覆地對可複寫式非揮發性記憶體進行程式化或抹除的操作。然而，由於一個可複寫式非揮發性記憶體的程式化與抹除的次數是有限的，若反複地對可複寫式非揮發性記憶體進行測試，則可能會造成可複寫式非揮發性記憶體的壽命下降。
本發明提供一種本發明資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置，可以在不對可複寫式非揮發性記憶體模組進行大量的測試的情況下，直接地使用可複寫式非揮發性記憶體模組並且可以確保可複寫式非揮發性記憶體模組中所儲存的資料的正確性。
本發明提出一種資料儲存方法，用於一可複寫式非揮發性記憶體模組，所述資料儲存方法包括：接收一第一資料；判斷所述可複寫式非揮發性記憶體模組的一磨損程度値是否小於一門檻值；當所述可複寫式非揮發性記憶體模組的所述磨損程度値小於所述門檻值時，使用一第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中；以及當所述可複寫式非揮發性記憶體模組的所述磨損程度値非小於所述門檻值時，使用一第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中。其中使用所述第一模式儲存的所述第一資料的可靠度高於使用所述第二模式儲存的所述第一資料的可靠度。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組具有一最小磨損程度値與一最大磨損程度値。所述最小磨損程度値與所述最大磨損程度値相差一第一數值。所述門檻値與所述最小磨損程度値相差一第二數值。所述第二數值為所述第一數值的十分之一。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元。其中使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括：使用一第一程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元；以及使用一第二程式化模式將儲存在所述第一實體抹除單元中的所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元。
在本發明的一實施例中，所述方法更包括：判斷所述第二實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元；以及當所述第二實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，讀取儲存在所述第一實體抹除單元中的所述第一資料。
在本發明的一實施例中，使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括：使用所述第二程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第三實體抹除單元；判斷所述第三實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元；以及當所述第三實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，不讀取使用所述第一程式化模式寫入的所述第一資料。
在本發明的一實施例中，使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括：執行一第一編碼操作以產生對應於所述第一資料的一第一編碼資料，並將所述第一資料與所述第一編碼資料儲存至所述可複寫式非揮發性記憶體模組中。使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括：執行一第二編碼操作以產生對應於所述第一資料的一第二編碼資料，並將所述第一資料與所述第二編碼資料儲存至所述可複寫式非揮發性記憶體模組中。其中所述第一編碼資料與所述第二編碼資料分別用於更正儲存在所述可複寫式非揮發性記憶體模組中的所述第一資料的錯誤位元，且所述第一編碼資料所能更正的錯誤位元的一第一數量高於所述第二編碼資料所能更正的錯誤位元的一第二數量。
在本發明的一實施例中，使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括：執行一第一壓縮操作以產生對應於所述第一資料的一第一壓縮資料，並將所述第一壓縮資料儲存至所述可複寫式非揮發性記憶體模組中。使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括：執行一第二壓縮操作以產生對應於所述第一資料的一第二壓縮資料，並將所述第二壓縮資料儲存至所述可複寫式非揮發性記憶體模組中。其中所述第一壓縮資料的大小小於所述第二壓縮資料的大小。
本發明提出一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括：主機介面、記憶體介面與記憶體管理電路。所述主機介面用以耦接至一主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面以及所述記憶體介面。所述記憶體管理電路用以執行下述運作：接收一第一資料；判斷所述可複寫式非揮發性記憶體模組的一磨損程度値是否小於一門檻值；當所述可複寫式非揮發性記憶體模組的所述磨損程度値小於所述門檻值時，使用一第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中；以及當所述可複寫式非揮發性記憶體模組的所述磨損程度値非小於所述門檻值時，使用一第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中。其中使用所述第一模式儲存的所述第一資料的可靠度高於使用所述第二模式儲存的所述第一資料的可靠度。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組具有一最小磨損程度値與一最大磨損程度値。所述最小磨損程度値與所述最大磨損程度値相差一第一數值。所述門檻値與所述最小磨損程度値相差一第二數值。所述第二數值為所述第一數值的十分之一。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元。其中在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體管理電路更用以使用一第一程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元，以及使用一第二程式化模式將儲存在所述第一實體抹除單元中的所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元。
在本發明的一實施例中，所述記憶體管理電路更用以判斷所述第二實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元。當所述第二實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，所述記憶體管理電路更用以讀取儲存在所述第一實體抹除單元中的所述第一資料。
在本發明的一實施例中，在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體管理電路更用以執行下述運作：使用所述第二程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第三實體抹除單元；判斷所述第三實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元；以及當所述第三實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，不讀取使用所述第一程式化模式寫入的所述第一資料。
在本發明的一實施例中，使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體管理電路更用以執行一第一編碼操作以產生對應於所述第一資料的一第一編碼資料，並將所述第一資料與所述第一編碼資料儲存至所述可複寫式非揮發性記憶體模組中。在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體管理電路更用以執行一第二編碼操作以產生對應於所述第一資料的一第二編碼資料，並將所述第一資料與所述第二編碼資料儲存至所述可複寫式非揮發性記憶體模組中。其中所述第一編碼資料與所述第二編碼資料分別用於更正儲存在所述可複寫式非揮發性記憶體模組中的所述第一資料的錯誤位元，且所述第一編碼資料所能更正的錯誤位元的一第一數量高於所述第二編碼資料所能更正的錯誤位元的一第二數量。
在本發明的一實施例中，在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體管理電路更用以執行一第一壓縮操作以產生對應於所述第一資料的一第一壓縮資料，並將所述第一壓縮資料儲存至所述可複寫式非揮發性記憶體模組中。在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體管理電路更用以執行一第二壓縮操作以產生對應於所述第一資料的一第二壓縮資料，並將所述第二壓縮資料儲存至所述可複寫式非揮發性記憶體模組中。其中所述第一壓縮資料的大小小於所述第二壓縮資料的大小。
本發明提出一種記憶體儲存裝置。記憶體儲存裝置包括連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以執行下述運作：接收一第一資料；判斷所述可複寫式非揮發性記憶體模組的一磨損程度値是否小於一門檻值；當所述可複寫式非揮發性記憶體模組的所述磨損程度値小於所述門檻值時，使用一第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中；以及當所述可複寫式非揮發性記憶體模組的所述磨損程度値非小於所述門檻值時，使用一第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中。其中使用所述第一模式儲存的所述第一資料的可靠度高於使用所述第二模式儲存的所述第一資料的可靠度。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組具有一最小磨損程度値與一最大磨損程度値。所述最小磨損程度値與所述最大磨損程度値相差一第一數值。所述門檻値與所述最小磨損程度値相差一第二數值。所述第二數值為所述第一數值的十分之一。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元。在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體控制電路單元更用以使用一第一程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元，以及使用一第二程式化模式將儲存在所述第一實體抹除單元中的所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元。
在本發明的一實施例中，所述記憶體控制電路單元更用以判斷所述第二實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元。當所述第二實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，所述記憶體控制電路單元更用以讀取儲存在所述第一實體抹除單元中的所述第一資料。
在本發明的一實施例中，在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體控制電路單元更用以執行下述運作：使用所述第二程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第三實體抹除單元；判斷所述第三實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元；以及當所述第三實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，不讀取使用所述第一程式化模式寫入的所述第一資料。
在本發明的一實施例中，在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體控制電路單元更用以執行一第一編碼操作以產生對應於所述第一資料的一第一編碼資料，並將所述第一資料與所述第一編碼資料儲存至所述可複寫式非揮發性記憶體模組中。在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體控制電路單元更用以執行一第二編碼操作以產生對應於所述第一資料的一第二編碼資料，並將所述第一資料與所述第二編碼資料儲存至所述可複寫式非揮發性記憶體模組中。其中所述第一編碼資料與所述第二編碼資料分別用於更正儲存在所述可複寫式非揮發性記憶體模組中的所述第一資料的錯誤位元，且所述第一編碼資料所能更正的錯誤位元的一第一數量高於所述第二編碼資料所能更正的錯誤位元的一第二數量。
在本發明的一實施例中，在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體控制電路單元更用以執行一第一壓縮操作以產生對應於所述第一資料的一第一壓縮資料，並將所述第一壓縮資料儲存至所述可複寫式非揮發性記憶體模組中。在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中，所述記憶體控制電路單元更用以執行一第二壓縮操作以產生對應於所述第一資料的一第二壓縮資料，並將所述第二壓縮資料儲存至所述可複寫式非揮發性記憶體模組中。其中所述第一壓縮資料的大小小於所述第二壓縮資料的大小。
基於上述，本發明資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置可以在不對可複寫式非揮發性記憶體模組進行大量的測試的情況下，直接地使用可複寫式非揮發性記憶體模組並且可以確保可複寫式非揮發性記憶體模組中所儲存的資料的正確性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取、抹除與合併等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元510(0)~ 510(N)。例如，實體抹除單元510(0)~510(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，例如本發明的範例實施例中，每一個實體抹除單元包含258個實體程式化單元，而其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。
在本發明的範例實施例中，可複寫式非揮發性記憶體模組406為複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例時實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”（如圖5A所示），其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖6A是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖6A，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖6B是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖6B，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b 11、b 21、…、b p1會被編碼為編碼資料820中的位元b o1，位於位置801(2)的位元b 12、b 22、…、b p2會被編碼為編碼資料820中的位元b o2；以此類推，位於位置801(r)的位元b 1r、b 2r、…、b pr會被編碼為編碼資料820中的位元b or。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖6B的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以使用重新讀取(Retry-Read)機制嘗試從實體程式化單元810(0)中讀取出正確的資料。關於重新讀取機制的細節請容後詳述。而當無法藉由重新讀取(Retry-Read)機制從實體程式化單元810(0)中讀取出正確的資料時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
請參照圖7，可複寫式非揮發性記憶體模組406具有實體抹除單元510(0)~510(N)，並且記憶體管理電路702會邏輯地分割(partition)為資料區502、閒置區504、暫存區506與取代區508。
邏輯上屬於資料區502與閒置區504的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區502的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區504的實體抹除單元是用以替換資料區502的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路702會從閒置區504中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區502的實體抹除單元。
邏輯上屬於暫存區506的實體抹除單元是用以記錄系統資料。例如，系統資料包括邏輯轉實體位址映射表、關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區508中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區508中仍存有正常之實體抹除單元並且資料區502的實體抹除單元損壞時，記憶體管理電路302會從取代區508中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區502、閒置區504、暫存區506與取代區508之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區502、閒置區504、暫存區506與取代區508的分組關係會動態地變動。例如，當閒置區504中的實體抹除單元損壞而被取代區508的實體抹除單元取代時，則原本取代區508的實體抹除單元會被關聯至閒置區504。
請參照圖8，記憶體管理電路702會配置邏輯單元LBA(0)~LBA(H)以映射資料區502的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體管理電路702會從閒置區504中提取一個實體抹除單元來寫入資料，以輪替資料區502的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別資料每個邏輯單元的資料被儲存在那個實體抹除單元，在本範例實施例中，記憶體管理電路702會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體管理電路702會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體管理電路702會在可複寫式非揮發性記憶體模組406中儲存邏輯轉實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體管理電路702會將邏輯轉實體位址映射表載入至緩衝記憶體710來維護。
值得一提的是，由於緩衝記憶體710的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體管理電路702會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯轉實體位址映射表。特別是，當記憶體管理電路702欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯轉實體位址映射表會被載入至緩衝記憶體710來被更新。
一般來說，在生產具有可複寫式非揮發性記憶體模組406的記憶體儲存裝置10之前，記憶體儲存裝置10的製造商(或可複寫式非揮發性記憶體模組406的供應商)需對可複寫式非揮發性記憶體模組406進行測試以將可複寫式非揮發性記憶體模組406中有問題(例如，損壞)的實體抹除單元去除。需注意的是，在對可複寫式非揮發性記憶體模組406進行測試的過程中，需對可複寫式非揮發性記憶體模組406進行反複地程式化(或抹除)的操作。然而，由於可複寫式非揮發性記憶體模組406的程式化與抹除的次數是有限的，若反複地對可複寫式非揮發性記憶體模組406進行測試，則可能會造成可複寫式非揮發性記憶體的壽命下降。
因此，本發明提出一種資料儲存方法，可以在不對可複寫式非揮發性記憶體模組406進行大量的測試的情況下，直接地使用可複寫式非揮發性記憶體模組406並且可以確保可複寫式非揮發性記憶體模組406中所儲存的資料的正確性。
更詳細來說，圖9是根據一範例實施例所繪示之錯誤率與磨損程度値之間的關係的示意圖。在本範例實施例中，可複寫式非揮發性記憶體模組406的磨損程度值可以是可複寫式非揮發性記憶體模組406中所有的實體抹除單元的抹除次數、寫入次數以及可複寫式非揮發性記憶體模組406的其他參數的其中之一或其組合之對應數值來表示，本發明並不對磨損程度値作限制。在本範例實施例中，可複寫式非揮發性記憶體模組406的磨損程度值是可複寫式非揮發性記憶體模組406中所有的實體抹除單元的抹除次數與寫入次數的總和。
請參照圖9，一般來說，基於可複寫式非揮發性記憶體模組406的物理特性，當可複寫式非揮發性記憶體模組406的磨損程度値低於一門檻値T1時，若將資料寫入可複寫式非揮發性記憶體模組406中可能會產生較高的錯誤率。隨著可複寫式非揮發性記憶體模組406的磨損程度逐漸趨近於門檻値T1時，錯誤率會逐漸地下降。當可複寫式非揮發性記憶體模組406的磨損程度値高於門檻値T1時，錯誤率會較低且趨於穩定。之後，當可複寫式非揮發性記憶體模組406的磨損程度値逐漸接近可複寫式非揮發性記憶體模組406所能支援的最大磨損程度値Tmax時，錯誤率也會逐漸地上升。
在對可複寫式非揮發性記憶體模組406進行測試之前或僅對可複寫式非揮發性記憶體模組406進行少量的測試的情況下，可複寫式非揮發性記憶體模組406的磨損程度値通常是低於門檻値T1。在此情況下，將資料寫入可複寫式非揮發性記憶體模組406中會產生較高的錯誤率。因此，在本發明的資料儲存方法中，當記憶體管理電路702欲寫入(或儲存)一筆資料(亦稱為，第一資料)至可複寫式非揮發性記憶體模組406中且可複寫式非揮發性記憶體模組406的磨損程度値是小於門檻値T1時，記憶體管理電路702會使用一第一模式將第一資料儲存至可複寫式非揮發性記憶體模組406中。此外，當記憶體管理電路702欲寫入(或儲存)前述的第一資料至可複寫式非揮發性記憶體模組406中且可複寫式非揮發性記憶體模組406的磨損程度値是非小於門檻値T1時，記憶體管理電路702會使用一第二模式將第一資料儲存至可複寫式非揮發性記憶體模組406中。特別是，在本範例實施例中，使用第一模式儲存的第一資料的可靠度會高於使用第二模式儲存的第一資料的可靠度。換句話說，由於第一模式對於資料的保護能力較高，可以解決磨損程度値小於門檻値T1時錯誤率過高的問題。
在本範例實施例中，如圖9所示，可複寫式非揮發性記憶體模組406具有最小磨損程度値Tmin與最大磨損程度値Tmax。最小磨損程度値Tmin與最大磨損程度値Tmax相差第一數值D1。前述的門檻値T1與最小磨損程度値Tmin相差第二數值D2。在本範例實施例中，第二數值D2是第一數值D1的十分之一。然而，本發明並不用於限定第二數值D2與第一數值D1之間的比例。
圖10是根據一範例實施例所繪示的資料儲存方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路702接收第一資料。在步驟S1003中，記憶體管理電路702判斷可複寫式非揮發性記憶體模組406的磨損程度値是否小於門檻值。當可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值時，在步驟S1005中，記憶體管理電路702使用第一模式將第一資料儲存至可複寫式非揮發性記憶體模組中。當可複寫式非揮發性記憶體模組的磨損程度値非小於門檻值時，在步驟S1007中，記憶體管理電路702使用第二模式將第一資料儲存至可複寫式非揮發性記憶體模組中。特別是，使用第一模式儲存的第一資料的可靠度會高於使用第二模式儲存的第一資料的可靠度。
以下分別以多個不同的實施例來描述本發明的資料儲存方法。
[第一實施例]
在本發明的第一實施例中，當從主機系統11接收到指示將第一資料儲存至可複寫式非揮發性記憶體模組406的寫入指令時，記憶體管理電路702會判斷可複寫式非揮發性記憶體模組406的磨損程度値是否小於門檻值T1。當可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時，記憶體管理電路702會使用第一模式來將第一資料儲存至可複寫式非揮發性記憶體模組406中。
在第一實施例的第一模式中，記憶體管理電路702會從閒置區504中提取至少一個實體抹除單元（亦稱為，第一實體抹除單元），並且使用單頁模式(亦稱為，第一程式化模式)先將第一資料暫存至所述第一實體抹除單元的下實體程式化單元。之後，在適當的時機(例如，第一實體抹除單元的下實體程式化單元被寫滿時)，記憶體管理電路702可以從閒置區504中提取至少一個實體抹除單元（亦稱為，第二實體抹除單元），並且使用多頁模式(亦稱為，第二程式化模式)將第一實體抹除單元中的第一資料寫入至第二實體抹除單元中。之後，記憶體管理電路702可以將前述的第二抹除單元關聯至資料區502中。
特別是，在本範例實施例中，在使用多頁模式將第一實體抹除單元中的第一資料寫入至第二實體抹除單元中之後，記憶體管理電路702並不會抹除儲存在第一實體抹除單元中的第一資料，藉此提高資料儲存的可靠度。詳細來說，在將第一實體抹除單元中的第一資料寫入至第二實體抹除單元時，記憶體管理電路702例如可以根據第一資料執行編碼操作以產生對應於第一資料的編碼資料。之後，當記憶體管理電路702讀取第二實體抹除單元中的第一資料時，記憶體管理電路702可以根據在將第一資料寫入至第二實體抹除單元時所產生的編碼資料，判斷第二實體抹除單元中所儲存的第一資料是否存在無法更正的錯誤位元。當第二實體抹除單元中所儲存的第一資料存在無法更正的錯誤位元時，記憶體管理電路702可以讀取原先儲存在第一實體抹除單元中的第一資料。藉由此方式，可以確保在可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時所寫入的資料的可靠度。此外，根據編碼資料判斷所儲存的資料是否存在無法更正的錯誤位元的方法可以藉由習知技術而得知，在此不再贅述。
此外，當從主機系統11接收到指示將第一資料儲存至可複寫式非揮發性記憶體模組406的寫入指令且可複寫式非揮發性記憶體模組406的磨損程度値非小於門檻值時，記憶體管理電路702會直接地使用第二模式來將第一資料儲存至可複寫式非揮發性記憶體模組406中。在第一實施例的第二模式中，記憶體管理電路702會從閒置區504中提取至少一個實體抹除單元（亦稱為，第三實體抹除單元），並且直接地使用第二程式化模式將第一資料寫入至前述的第三實體抹除單元中。之後，記憶體管理電路702可以將前述的第三抹除單元關聯至資料區502中。
在將第一資料寫入至第三實體抹除單元時，記憶體管理電路702可以根據第一資料執行編碼操作以產生對應於第一資料的編碼資料。當之後記憶體管理電路702讀取第三實體抹除單元中的第一資料時，可以根據編碼資料判斷第三實體抹除單元中的第一資料是否存在無法更正的錯誤位元。需注意的是，在第一實施例的第二模式中，由於記憶體管理電路702是直接地使用多頁模式將第一資料寫入至第三實體抹除單元中而沒有先以單頁模式將第一資料寫入其他的實體抹除單元，因此當第三實體抹除單元中的第一資料存在無法更正的錯誤位元時，記憶體管理電路702不會讀取使用單頁模式寫入的第一資料。
在此，所謂單頁模式是指，僅使用下實體程式化單元來儲存資料。也就是說，在單頁模式中，記憶體管理電路702僅會對下實體程式化單元進行資料的寫入運作。由於暫存實體抹除單元是用單頁模式來被操作，因此，在本範例實施例中，一個暫存實體抹除單元僅有三分之一的容量會被使用且對應一個邏輯單元的暫存實體抹除單元組會包含3個暫存實體抹除單元以提供足夠的空間來儲存一個邏輯單元的資料。在本範例實施例中，記憶體管理電路702是使用單頁模式來操作閒置區504的實體抹除單元。
所謂多頁模式是指使用下實體程式化單元、中實體程式化單元與上實體程式化單元來儲存資料。也就是說，當使用多頁模式來寫入資料時，記憶體管理電路702會對一個實體程式化單元組的下實體程式化單元、中實體程式化單元與上實體程式化單元執行程式化。值得一提的，在一範例實施例中，使用多頁模式來操作實體抹除單元時，同一個實體程式化單元組的實體程式化單元會同時地或階段性地被程式化。在本範例實施例中，記憶體管理電路702是使用多頁模式來操作關聯至資料區502的實體抹除單元。
圖11是根據第一範例實施例所繪示的資料儲存方法的流程圖。
請參照圖11，在步驟S1101中，記憶體管理電路702接收第一資料。在步驟S1103中，記憶體管理電路702判斷可複寫式非揮發性記憶體模組406的磨損程度値是否小於門檻值T1。當可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時，在步驟S1105中，記憶體管理電路702使用第一程式化模式將第一資料寫入至第一實體抹除單元。之後在步驟S1107中，記憶體管理電路702使用第二程式化模式將儲存在第一實體抹除單元中的第一資料寫入至第二實體抹除單元中。此外，當可複寫式非揮發性記憶體模組406的磨損程度値非小於門檻值T1時，在步驟S1109中，記憶體管理電路702使用第二程式化模式將第一資料寫入至第三實體抹除單元。
[第二實施例]
在本發明的第二實施例中，當從主機系統11接收到指示將第一資料儲存至可複寫式非揮發性記憶體模組406的寫入指令時，記憶體管理電路702會判斷可複寫式非揮發性記憶體模組406的磨損程度値是否小於門檻值T1。當可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時，記憶體管理電路702會執行一編碼操作(亦稱為，第一編碼操作)以產生對應於第一資料的編碼資料(亦稱為，第一編碼資料)，並將第一資料與第一編碼資料儲存至可複寫式非揮發性記憶體模組406中。此外，當從主機系統11接收到指示將第一資料儲存至可複寫式非揮發性記憶體模組406的寫入指令且可複寫式非揮發性記憶體模組406的磨損程度値非小於門檻值T1時，記憶體管理電路702會執行另一編碼操作(亦稱為，第二編碼操作)以產生對應於第一資料的一編碼資料(亦稱為，第二編碼資料)，並將第一資料與第二編碼資料儲存至可複寫式非揮發性記憶體模組406中。
在第二實施例中，第一編碼資料與第二編碼資料是分別用於更正儲存在可複寫式非揮發性記憶體模組406中的第一資料的。特別是，藉由第一編碼操作所產生的第一編碼資料所具有的錯誤檢查與更正能力會高於藉由第二編碼操作所產生的第二編碼資料所具有的錯誤檢查與更正能力。例如，第一編碼資料所能更正的錯誤位元的數量(亦稱為，第一數量)會高於第二編碼資料所能更正的錯誤位元的數量(亦稱為，第二數量)。藉由此方式，可以確保在可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時所寫入的資料的可靠度。在第二實施例中，第一編碼操作例如是基於BCH演算法的編碼操作且第二編碼操作例如是基於LDPC演算法的編碼操作。然而，本發明並不用於限定第一編碼操作與第二編碼操作所使用的演算法。
圖12是根據第二範例實施例所繪示的資料儲存方法的流程圖。
請參照圖12，在步驟S1201中，記憶體管理電路702接收第一資料。在步驟S1203中，記憶體管理電路702判斷可複寫式非揮發性記憶體模組406的磨損程度値是否小於門檻值T1。當可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時，在步驟S1205中，記憶體管理電路702執行第一編碼操作以產生對應於第一資料的第一編碼資料，並將第一資料與第一編碼資料儲存至可複寫式非揮發性記憶體模組406中。當可複寫式非揮發性記憶體模組406的磨損程度値非小於門檻值T1時，在步驟S1207中，記憶體管理電路702執行第二編碼操作以產生對應於第一資料的第二編碼資料，並將第一資料與第二編碼資料儲存至可複寫式非揮發性記憶體模組中。特別是，第一編碼資料與第二編碼資料分別用於更正儲存在可複寫式非揮發性記憶體模組406中的第一資料的錯誤位元，且第一編碼資料所能更正的錯誤位元的第一數量高於第二編碼資料所能更正的錯誤位元的第二數量。
[第三實施例]
在本發明的第三實施例中，當從主機系統11接收到指示將第一資料儲存至可複寫式非揮發性記憶體模組406的寫入指令時，記憶體管理電路702會判斷可複寫式非揮發性記憶體模組406的磨損程度値是否小於門檻值T1。當可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時，記憶體管理電路702會執行壓縮操作(亦稱為，第一壓縮操作)以產生對應於第一資料的壓縮資料(亦稱為，第一壓縮資料)。之後，記憶體管理電路702會將第一壓縮資料儲存至可複寫式非揮發性記憶體模組406中。此外，當從主機系統11接收到指示將第一資料儲存至可複寫式非揮發性記憶體模組406的寫入指令且可複寫式非揮發性記憶體模組406的磨損程度値非小於門檻值T1時，記憶體管理電路702會執行另一壓縮操作(亦稱為，第二壓縮操作)以產生對應於第一資料的壓縮資料(亦稱為，第二壓縮資料)。之後，記憶體管理電路702會將第二壓縮資料儲存至可複寫式非揮發性記憶體模組406中。
對資料進行壓縮以產生壓縮資料的方法可以藉由習知技術而得知，在此不再贅述。特別是，在第三實施例中，第一壓縮資料的大小是小於第二壓縮資料的大小。換句話說，假設在以相同的大小的空間(亦稱為，第一空間)來儲存第一資料的情況下，由於第一模式的第一壓縮資料較小，故第一空間中可以有較多的空間來儲存對應於第一資料的編碼資料。此外，由於第二模式的第二壓縮資料較大，故第一空間中僅有較少的空間來儲存對應於第一資料的編碼資料。一般來說，編碼資料的大小是與編碼資料的錯誤檢查與更正的能力成正比。因此，在第一壓縮資料較小的情況下，可以儲存較大的第一壓縮資料以確保在可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時所寫入的資料的可靠度。
圖13是根據第三範例實施例所繪示的資料儲存方法的流程圖。
請參照圖13，在步驟S1301中，記憶體管理電路702接收第一資料。在步驟S1303中，記憶體管理電路702判斷可複寫式非揮發性記憶體模組406的磨損程度値是否小於門檻值T1。當可複寫式非揮發性記憶體模組406的磨損程度値小於門檻值T1時，在步驟S1305中，記憶體管理電路702執行第一壓縮操作以產生對應於第一資料的第一壓縮資料，並將第一壓縮資料儲存至可複寫式非揮發性記憶體模組406中。當可複寫式非揮發性記憶體模組406的磨損程度値非小於門檻值T1時，在步驟S1307中，記憶體管理電路702執行第二壓縮操作以產生對應於第一資料的第二壓縮資料，並將第二壓縮資料儲存至可複寫式非揮發性記憶體模組406中。特別是，第一壓縮資料的大小是小於第二壓縮資料的大小。
綜上所述，本發明資料儲存方法、記憶體控制電路單元以及記憶體儲存裝置可以在不對可複寫式非揮發性記憶體模組進行大量的測試的情況下，直接地使用可複寫式非揮發性記憶體模組並且可以確保可複寫式非揮發性記憶體模組中所儲存的資料的正確性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
702‧‧‧記憶體管理電路
704‧‧‧主機介面
706‧‧‧記憶體介面
708‧‧‧錯誤檢查與校正電路
710‧‧‧緩衝記憶體
712‧‧‧電源管理電路
801(1)~801(r)‧‧‧位置
820‧‧‧編碼資料
810(0)~810(E)‧‧‧實體程式化單元
502‧‧‧資料區
504‧‧‧閒置區
506‧‧‧暫存區
508‧‧‧取代區
510(0)~510(N)‧‧‧實體抹除單元
LBA(0)~LBA(H)‧‧‧邏輯單元
LZ(0)~LZ(M)‧‧‧邏輯區域
T1‧‧‧門檻値
Tmin‧‧‧最小磨損程度値
Tmax‧‧‧最大磨損程度値
D1‧‧‧第一數值
D2‧‧‧第二數值
S1001‧‧‧接收第一資料的步驟
S1003‧‧‧判斷可複寫式非揮發性記憶體模組的磨損程度値是否小於門檻值的步驟
S1005‧‧‧使用第一模式將第一資料儲存至可複寫式非揮發性記憶體模組中的步驟
S1007‧‧‧使用第二模式將第一資料儲存至可複寫式非揮發性記憶體模組中的步驟
S1101‧‧‧接收第一資料的步驟
S1103‧‧‧判斷可複寫式非揮發性記憶體模組的磨損程度値是否小於門檻值的步驟
S1105‧‧‧使用第一程式化模式將第一資料寫入至第一實體抹除單元的步驟
S1107‧‧‧使用第二程式化模式將儲存在第一實體抹除單元中的第一資料寫入至第二實體抹除單元的步驟
S1109‧‧‧使用第二程式化模式將第一資料寫入至第三實體抹除單元的步驟
S1201‧‧‧接收第一資料的步驟
S1203‧‧‧判斷可複寫式非揮發性記憶體模組的磨損程度値是否小於門檻值的步驟
S1205‧‧‧執行第一編碼操作以產生對應於第一資料的第一編碼資料，並將第一資料與第一編碼資料儲存至可複寫式非揮發性記憶體模組中的步驟
S1207‧‧‧執行第二編碼操作以產生對應於第一資料的第二編碼資料，並將第一資料與第二編碼資料儲存至可複寫式非揮發性記憶體模組中的步驟
S1301‧‧‧接收第一資料的步驟
S1303‧‧‧判斷可複寫式非揮發性記憶體模組的磨損程度値是否小於門檻值的步驟
S1305‧‧‧執行第一壓縮操作以產生對應於第一資料的第一壓縮資料，並將第一壓縮資料儲存至可複寫式非揮發性記憶體模組中的步驟
S1307‧‧‧執行第二壓縮操作以產生對應於第一資料的第二壓縮資料，並將第二壓縮資料儲存至可複寫式非揮發性記憶體模組中的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據本範例時實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。 圖6A是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6B是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖9是根據一範例實施例所繪示之錯誤率與磨損程度値之間的關係的示意圖。 圖10是根據一範例實施例所繪示的資料儲存方法的流程圖。 圖11是根據第一範例實施例所繪示的資料儲存方法的流程圖。 圖12是根據第二範例實施例所繪示的資料儲存方法的流程圖。 圖13是根據第三範例實施例所繪示的資料儲存方法的流程圖。

Claims (21)

  1. 一種資料儲存方法，用於一可複寫式非揮發性記憶體模組，所述資料儲存方法包括： 接收一第一資料； 判斷所述可複寫式非揮發性記憶體模組的一磨損程度値是否小於一門檻值； 當所述可複寫式非揮發性記憶體模組的所述磨損程度値小於所述門檻值時，使用一第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中；以及 當所述可複寫式非揮發性記憶體模組的所述磨損程度値非小於所述門檻值時，使用一第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中， 其中使用所述第一模式儲存的所述第一資料的可靠度高於使用所述第二模式儲存的所述第一資料的可靠度。
  2. 如申請專利範圍第1項所述的資料儲存方法，其中所述可複寫式非揮發性記憶體模組具有一最小磨損程度値與一最大磨損程度値，所述最小磨損程度値與所述最大磨損程度値相差一第一數值，所述門檻値與所述最小磨損程度値相差一第二數值，且所述第二數值為所述第一數值的十分之一。
  3. 如申請專利範圍第1項所述的資料儲存方法，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元，其中使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括： 使用一第一程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元；以及 使用一第二程式化模式將儲存在所述第一實體抹除單元中的所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元。
  4. 如申請專利範圍第3項所述的資料儲存方法，所述方法更包括： 判斷所述第二實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元；以及 當所述第二實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，讀取儲存在所述第一實體抹除單元中的所述第一資料。
  5. 如申請專利範圍第4項所述的資料儲存方法，其中使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括： 使用所述第二程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第三實體抹除單元； 判斷所述第三實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元；以及 當所述第三實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，不讀取使用所述第一程式化模式寫入的所述第一資料。
  6. 如申請專利範圍第1項所述的資料儲存方法，其中使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括： 執行一第一編碼操作以產生對應於所述第一資料的一第一編碼資料，並將所述第一資料與所述第一編碼資料儲存至所述可複寫式非揮發性記憶體模組中， 其中使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括： 執行一第二編碼操作以產生對應於所述第一資料的一第二編碼資料，並將所述第一資料與所述第二編碼資料儲存至所述可複寫式非揮發性記憶體模組中， 其中所述第一編碼資料與所述第二編碼資料分別用於更正儲存在所述可複寫式非揮發性記憶體模組中的所述第一資料的錯誤位元，且所述第一編碼資料所能更正的錯誤位元的一第一數量高於所述第二編碼資料所能更正的錯誤位元的一第二數量。
  7. 如申請專利範圍第1項所述的資料儲存方法，其中使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括： 執行一第一壓縮操作以產生對應於所述第一資料的一第一壓縮資料，並將所述第一壓縮資料儲存至所述可複寫式非揮發性記憶體模組中， 其中使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的步驟包括： 執行一第二壓縮操作以產生對應於所述第一資料的一第二壓縮資料，並將所述第二壓縮資料儲存至所述可複寫式非揮發性記憶體模組中， 其中所述第一壓縮資料的大小小於所述第二壓縮資料的大小。
  8. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以接收一第一資料， 其中所述記憶體管理電路更用以判斷所述可複寫式非揮發性記憶體模組的一磨損程度値是否小於一門檻值， 當所述可複寫式非揮發性記憶體模組的所述磨損程度値小於所述門檻值時，所述記憶體管理電路更用以使用一第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中，以及 當所述可複寫式非揮發性記憶體模組的所述磨損程度値非小於所述門檻值時，所述記憶體管理電路更用以使用一第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中， 其中使用所述第一模式儲存的所述第一資料的可靠度高於使用所述第二模式儲存的所述第一資料的可靠度。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述可複寫式非揮發性記憶體模組具有一最小磨損程度値與一最大磨損程度値，所述最小磨損程度値與所述最大磨損程度値相差一第一數值，所述門檻値與所述最小磨損程度値相差一第二數值，且所述第二數值為所述第一數值的十分之一。
  10. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元，其中在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體管理電路更用以使用一第一程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元，以及 所述記憶體管理電路更用以使用一第二程式化模式將儲存在所述第一實體抹除單元中的所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中 所述記憶體管理電路更用以判斷所述第二實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元，以及 當所述第二實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，所述記憶體管理電路更用以讀取儲存在所述第一實體抹除單元中的所述第一資料。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體管理電路更用以使用所述第二程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第三實體抹除單元， 所述記憶體管理電路更用以判斷所述第三實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元，以及 當所述第三實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，所述記憶體管理電路不讀取使用所述第一程式化模式寫入的所述第一資料。
  13. 如申請專利範圍第8項所述的記憶體控制電路單元，其中在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體管理電路更用以執行一第一編碼操作以產生對應於所述第一資料的一第一編碼資料，並將所述第一資料與所述第一編碼資料儲存至所述可複寫式非揮發性記憶體模組中， 其中在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體管理電路更用以執行一第二編碼操作以產生對應於所述第一資料的一第二編碼資料，並將所述第一資料與所述第二編碼資料儲存至所述可複寫式非揮發性記憶體模組中， 其中所述第一編碼資料與所述第二編碼資料分別用於更正儲存在所述可複寫式非揮發性記憶體模組中的所述第一資料的錯誤位元，且所述第一編碼資料所能更正的錯誤位元的一第一數量高於所述第二編碼資料所能更正的錯誤位元的一第二數量。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體管理電路更用以執行一第一壓縮操作以產生對應於所述第一資料的一第一壓縮資料，並將所述第一壓縮資料儲存至所述可複寫式非揮發性記憶體模組中， 其中在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體管理電路更用以執行一第二壓縮操作以產生對應於所述第一資料的一第二壓縮資料，並將所述第二壓縮資料儲存至所述可複寫式非揮發性記憶體模組中， 其中所述第一壓縮資料的大小小於所述第二壓縮資料的大小。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以接收一第一資料， 其中所述記憶體控制電路單元更用以判斷所述可複寫式非揮發性記憶體模組的一磨損程度値是否小於一門檻值， 當所述可複寫式非揮發性記憶體模組的所述磨損程度値小於所述門檻值時，所述記憶體控制電路單元更用以使用一第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中，以及 當所述可複寫式非揮發性記憶體模組的所述磨損程度値非小於所述門檻值時，所述記憶體控制電路單元更用以使用一第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中， 其中使用所述第一模式儲存的所述第一資料的可靠度高於使用所述第二模式儲存的所述第一資料的可靠度。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組具有一最小磨損程度値與一最大磨損程度値，所述最小磨損程度値與所述最大磨損程度値相差一第一數值，所述門檻値與所述最小磨損程度値相差一第二數值，且所述第二數值為所述第一數值的十分之一。
  17. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，所述多個實體抹除單元中的每一個實體抹除單元包括多個實體程式化單元，其中在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體控制電路單元更用以使用一第一程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第一實體抹除單元，以及 所述記憶體控制電路單元更用以使用一第二程式化模式將儲存在所述第一實體抹除單元中的所述第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元更用以判斷所述第二實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元，以及 當所述第二實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，所述記憶體控制電路單元更用以讀取儲存在所述第一實體抹除單元中的所述第一資料。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體控制電路單元更用以使用所述第二程式化模式將所述第一資料寫入至所述多個實體抹除單元中的一第三實體抹除單元， 所述記憶體控制電路單元更用以判斷所述第三實體抹除單元中的所述第一資料是否存在無法更正的錯誤位元，以及 當所述第三實體抹除單元中的所述第一資料存在無法更正的錯誤位元時，所述記憶體控制電路單元不讀取使用所述第一程式化模式寫入的所述第一資料。
  20. 如申請專利範圍第15項所述的記憶體儲存裝置，其中在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體控制電路單元更用以執行一第一編碼操作以產生對應於所述第一資料的一第一編碼資料，並將所述第一資料與所述第一編碼資料儲存至所述可複寫式非揮發性記憶體模組中， 其中在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體控制電路單元更用以執行一第二編碼操作以產生對應於所述第一資料的一第二編碼資料，並將所述第一資料與所述第二編碼資料儲存至所述可複寫式非揮發性記憶體模組中， 其中所述第一編碼資料與所述第二編碼資料分別用於更正儲存在所述可複寫式非揮發性記憶體模組中的所述第一資料的錯誤位元，且所述第一編碼資料所能更正的錯誤位元的一第一數量高於所述第二編碼資料所能更正的錯誤位元的一第二數量。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中在使用所述第一模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體控制電路單元更用以執行一第一壓縮操作以產生對應於所述第一資料的一第一壓縮資料，並將所述第一壓縮資料儲存至所述可複寫式非揮發性記憶體模組中， 其中在使用所述第二模式將所述第一資料儲存至所述可複寫式非揮發性記憶體模組中的運作中， 所述記憶體控制電路單元更用以執行一第二壓縮操作以產生對應於所述第一資料的一第二壓縮資料，並將所述第二壓縮資料儲存至所述可複寫式非揮發性記憶體模組中， 其中所述第一壓縮資料的大小小於所述第二壓縮資料的大小。
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