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TWI645523B - 封裝結構及其製法 - Google Patents

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TWI645523B
TWI645523B TW106123645A TW106123645A TWI645523B TW I645523 B TWI645523 B TW I645523B TW 106123645 A TW106123645 A TW 106123645A TW 106123645 A TW106123645 A TW 106123645A TW I645523 B TWI645523 B TW I645523B
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賴杰隆
盧俊宏
林谷彥
葉懋華
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矽品精密工業股份有限公司
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Abstract

一種封裝結構及其製法，係設置複數電子元件與一支撐組件於承載件上，且該支撐組件位於該電子元件之周圍而未延伸至各該電子元件之間，接著形成封裝層於該承載件上以包覆該電子元件與支撐組件，之後移除該承載件，以藉由該支撐組件抑制該封裝層之翹曲。

Description

封裝結構及其製法
本發明係有關一種半導體封裝技術，尤指一種封裝結構及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging,WLP)的技術。
如第1A至1D圖，係為習知晶圓級半導體封裝件1之製法之剖面示意圖。
如第1A圖所示，提供一具有熱化離型膠層(thermal release tape)11之承載件10。
接著，置放複數半導體元件12於該熱化離型膠層11上，且該些半導體元件12具有相對之主動面12a與非主動面12b，其中，該主動面12a具有複數電極墊120，並以該主動面12a黏著於該熱化離型膠層11上。
如第1B圖所示，以壓合(lamination)方式形成一封裝膠體13於該熱化離型膠層11上，以包覆該半導體元件 12。
如第1C圖所示，進行烘烤製程以硬化該封裝膠體13，且同時該熱化離型膠層11因受熱後會失去黏性，再一併移除該熱化離型膠層11與該承載件10，以外露該半導體元件12之主動面12a。
如第1D圖所示，進行線路重佈層(Redistribution layer，簡稱RDL)製程，係形成一線路部14於該封裝膠體13與該半導體元件12之主動面12a上，令該線路部14電性連接該半導體元件12之電極墊120。
接著，形成一絕緣保護層15於該線路部14上，且該絕緣保護層15外露該線路部14之部分表面，以供結合如銲錫凸塊之導電元件16。
惟，習知半導體封裝件1之製法中，由於該半導體元件12與該封裝膠體13熱膨脹係數(Coefficient of thermal expansion，簡稱CTE)不匹配(mismatch)，因而容易發生熱應力不均勻之情況，致使熱循環(thermal cycle)時，造成該封裝膠體13翹曲(warpage)，如第1D’圖所示，致使該線路部14與該半導體元件12之電極墊120間的對位產生偏移。故而，當該承載件10之尺寸越大時，各該半導體元件12間之位置公差亦隨之加大，而當翹曲過大時，將使該線路部14無法與該電極墊120連接，亦即對該線路部14與該半導體元件12間之電性連接造成極大影響，因而造成良率過低及產品可靠度不佳等問題。
再者，當該封裝膠體13發生過大之翹曲時，會造成機 台運作(Handling)與產量(Yield)之問題，例如，無法將模壓好之結構(如第1C或1D圖所示之結構)放入機台之入口，因而無法進行後續製程。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種封裝結構，係包括：封裝層；一電子元件群組，係包含有複數電子元件且嵌埋於該封裝層中；以及支撐組件，係嵌埋於該封裝層中並環繞該電子元件群組周圍且未延伸至各該電子元件之間。
本發明亦提供一種封裝結構之製法，係包括：設置一電子元件群組於承載件上，且於該承載件上形成環繞該電子元件群組周圍之支撐組件，其中，該電子元件群組係包含複數電子元件，且該支撐組件並未延伸至各該電子元件之間；形成封裝層於該承載件上以包覆該支撐組件與該電子元件群組；以及移除該承載件，以外露該支撐組件與該電子元件群組。
前述之製法中，復包括於移除該承載件後，進行切單以分離各該電子元件。
前述之製法中，復包括於移除該承載件後，移除該支撐組件。
前述之製法中，該承載件係定義有一置放區，以設置該電子元件群組，且該支撐組件係位於該置放區外而未延 伸至該置放區內。
前述之封裝結構及其製法中，該支撐組件係呈環狀。
前述之封裝結構及其製法中，該支撐組件係包含環形件、弧形件或棒狀物。
前述之封裝結構及其製法中，形成該支撐組件之材質係為金屬或非金屬。
前述之封裝結構及其製法中，形成該支撐組件之材質係為矽、不鏽鋼或塑膠。
前述之封裝結構及其製法中，該支撐組件係位於該承載件(或該封裝層)之邊緣內移3mm之處。
另外，前述之封裝結構及其製法中，復包括形成一線路部於該封裝層與該電子元件群組上，且該線路部電性連接該電子元件群組。該線路部係包含相疊之至少一介電層與至少一線路層，且該線路層電性連接該電子元件群組。
由上可知，本發明之封裝結構及其製法，係藉由該支撐組件環繞於該電子元件群組之周圍且未延伸至各該電子元件之間，以抑制該封裝層因與電子元件間的CTE不匹配所造成的翹曲，且可針對不同的封裝結構，利用調整該支撐組件的尺寸或排列方式以最佳化翹曲數值，故相較於習知技術，本發明於該承載件之尺寸越大時，該封裝層之翹曲程度不會隨之加大，因而能避免良率過低及產品可靠度不佳等問題，進而得以降低成本及提高製程良率。
1‧‧‧半導體封裝件
10,20‧‧‧承載件
11‧‧‧熱化離型膠層
12‧‧‧半導體元件
12a,22a‧‧‧主動面
12b,22b‧‧‧非主動面
120,220‧‧‧電極墊
13‧‧‧封裝膠體
14,24‧‧‧線路部
15,25‧‧‧絕緣保護層
16,26‧‧‧導電元件
2‧‧‧封裝結構
2a‧‧‧電子元件群組
20c,23c‧‧‧邊緣
200‧‧‧載板
201‧‧‧離型層
202‧‧‧黏著層
21‧‧‧支撐組件
21a,21b‧‧‧弧形件
21c‧‧‧棒狀物
22‧‧‧電子元件
23‧‧‧封裝層
23a‧‧‧表面
240‧‧‧介電層
241‧‧‧線路層
242‧‧‧導電盲孔
3‧‧‧電子封裝件
A‧‧‧置放區
S‧‧‧切割路徑
t‧‧‧距離
第1A至1D圖係為習知半導體封裝件之製法之剖面示 意圖；第1D’圖係為習知半導體封裝件於製程中發生翹曲問題之示意圖；第2A至2D圖係本發明之封裝結構之製法之剖面示意圖，其中，第2A’及2A”圖係對應第2A圖之不同實施例之平面上視圖；以及第3圖係對應第2D圖之後續製程之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2D圖係為本發明之封裝結構2之製法的剖面示意圖。
如第2A圖所示，設置一電子元件群組2a於一承載件20上，且設置一支撐組件21於該承載件20上，以令該支撐組件21環繞於該電子元件群組2a之周圍。
於本實施例中，該承載件20之尺寸可依需求選擇晶圓型基板(Wafer form substrate)或一般面板型基板(Panel form substrate)，且該承載件20可包括例如晶圓、矽板等之半導體材或玻璃材的圓形載板200，該載板200上依序形成有一離型層201與一黏著層202，並以黏著層202結合該電子元件群組2a與該支撐組件21，其中，該黏著層202係例如為熱化離型膠層(thermal release tape)。
再者，該承載件20係定義有一置放區A，以設置該電子元件群組2a，且該電子元件群組2a係包含陣列排設之複數電子元件22，該電子元件22係為主動元件、被動元件或其二者組合，其中，該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。具體地，該電子元件22具有相對之主動面22a與非主動面22b，該主動面22a上具有複數電極墊220，且該電子元件22以其主動面22a結合該黏著層202。
又，該支撐組件21係呈圓形環狀。如第2A’及2A”圖所示，該支撐組件21係包含至少一弧形件21a,21b；或者，該支撐組件21亦可包含至少一棒狀物21c；亦或，該支撐組件21係包含單一連續環形件。因此，該支撐組件21之構造種類繁多，並不限於上述，只要能環繞該電子元件群組2a之周圍即可。
另外，一般12吋晶圓於直徑147至150mm的範圍區間內不會設計放置有效電子元件22，故該支撐組件21係位於該承載件20之邊緣20c內移3mm(如第2A’及2A”圖所示之距離t)之處，且該支撐組件21位於該置放區A外而未延伸至該置放區A內，致使該支撐組件21不會位於各該電子元件22之間。
如第2B圖所示，形成一封裝層23於該承載件20之黏著層202上，以包覆該支撐組件21與該些電子元件22。
於本實施例中，形成該封裝層23之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材。
再者，該封裝層23係為壓合製程用之薄膜；或者，該封裝層23亦可例如模壓製程用之封裝膠體或印刷製程用之膠材等。例如，於模壓製程前，可先進行預烘烤(pre bake)製程，再進行塗膠(dispensing)作業以將該封裝層23塗佈於該些電子元件22上，再以模具將該封裝層23壓製出所需之外觀。因此，有關該封裝層23之材質或形成方式並無特別限制。
又，該電子元件22之主動面22a與該封裝層23之表面23a係共平面。
另外，該支撐組件21之結構特性係為(1)需要不易變形(即不可變形性或高強度)、(2)其熱膨脹係數(CTE)需接近封裝層23之熱膨脹係數、(3)其與封裝層23的結合性(Adhesion)佳。因此，形成該支撐組件21之材質可 為金屬或非金屬，例如矽、不鏽鋼或塑膠。
如第2C圖所示，移除該承載件20，以露出該電子元件22之主動面22a與該支撐組件21。
於本實施例中，進行烘烤製程以硬化該封裝層23，而同時該黏著層202因受熱後會失去黏性，故可移除該黏著層202與該載板200及其上之離型層201。
如第2D圖所示，進行線路重佈層(RDL)製程，即形成一線路部24於該封裝層23與該些電子元件22上，且令該線路部24電性連接該電子元件22，以形成本發明之封裝結構2。
於本實施例中，該線路部24係包含相疊之至少一線路層241與至少一介電層240，該介電層240係形成於該封裝層23上，且該線路層241藉由形成於該介電層240中之複數導電盲孔242電性連接該電子元件22之電極墊220。應可理解地，於其它實施例中，該線路部24可為多層線路之結構，其包含複數介電層240及複數形成於該介電層240上之線路層241。
再者，形成該介電層240之材質係為聚亞醯胺(Polyimide，簡稱PI)、苯並環丁烯(Benezocy-clobutene，簡稱BCB)或聚對二唑苯(Polybenzoxazole，簡稱PBO)。
又，可形成一絕緣保護層25於該線路部24上，且該絕緣保護層25外露該線路層241之部分表面，以結合如銲錫凸塊之導電元件26。
另外，於形成該線路部24後，可再進行切單製程，係 如第3圖所示，沿第2D圖所示之切割路徑S進行切割以分離各該電子元件22，進而獲取複數個電子封裝件3，且一併移除該支撐組件21。
本發明之製法主要藉由該支撐組件21之設計，以抑制該封裝層23與電子元件22之間因CTE不匹配(mismatch)所造成的翹曲，亦即該封裝層23內之應力可分散至該支撐組件21，以改善該封裝層23之翹曲程度，且可針對不同的封裝結構2，調整該支撐組件21的尺寸或排列方式以最佳化翹曲數值，故相較於習知技術，本發明之製法可防止大版面之該封裝層23發生翹曲。
因此，當該承載件20之尺寸越大時，該封裝層23之翹曲程度不會隨之加大，故於製作該線路部24時，該導電盲孔242與該電子元件22間之電性連接能有效對接，因而能避免良率過低及產品可靠度不佳等問題，以降低成本及提高產能。
本發明亦提供一種封裝結構2，係包括：一封裝層23、一嵌埋於該封裝層23中之電子元件群組2a、以及一嵌埋於該封裝層23中之支撐組件21，且該支撐組件21係環繞於該電子元件群組2a之周圍。
所述之電子元件群組2a係包含複數電子元件22，且該支撐組件21不會位於各該電子元件22之間。
於一實施例中，該支撐組件21係呈環狀。
於一實施例中，該支撐組件21係包含環形件、弧形件21a,21b或棒狀物21c。
於一實施例中，形成該支撐組件21之材質係為金屬或非金屬。
於一實施例中，形成該支撐組件21之材質係為矽、不鏽鋼或塑膠。
於一實施例中，該支撐組件21係位於該封裝層23之邊緣23c內移3mm之處(如第2C圖所示之距離t)。
於一實施例中，所述之封裝結構2復包括一線路部24，係形成於該封裝層23與該電子元件群組2a上，且該線路部24電性連接該電子元件群組2a。例如，該線路部24係包含相疊之至少一介電層240與至少一線路層241，且該線路層241電性連接該電子元件群組2a。
綜上所述，本發明之封裝結構及其製法，係藉由該支撐組件之設計，以改善該封裝層之翹曲程度，故能避免良率過低及產品可靠度不佳等問題，以降低成本及提高產能。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (19)

  1. 一種封裝結構，係包括：封裝層；一電子元件群組，係包含有複數電子元件且嵌埋於該封裝層中；以及支撐組件，係嵌埋於該封裝層中並環繞該電子元件群組周圍且未延伸至各該電子元件之間。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該支撐組件係呈環狀。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該支撐組件係包含環形件、弧形件或棒狀物。
  4. 如申請專利範圍第1項所述之封裝結構，其中，形成該支撐組件之材質係為金屬或非金屬。
  5. 如申請專利範圍第1項所述之封裝結構，其中，形成該支撐組件之材質係為矽、不鏽鋼或塑膠。
  6. 如申請專利範圍第1項所述之封裝結構，其中，該支撐組件係位於該封裝層之邊緣內移3mm處。
  7. 如申請專利範圍第1項所述之封裝結構，復包括形成於該封裝層與該電子元件群組上且電性連接該電子元件群組之線路部。
  8. 如申請專利範圍第7項所述之封裝結構，其中，該線路部係包含相疊之至少一介電層與至少一線路層，且該線路層電性連接該電子元件群組。
  9. 一種封裝結構之製法，係包括：設置一電子元件群組於承載件上，且於該承載件上形成環繞該電子元件群組周圍之支撐組件，其中，該電子元件群組係包含有複數電子元件，且該支撐組件並未延伸至各該電子元件之間；形成封裝層於該承載件上以包覆該支撐組件與該電子元件群組；以及移除該承載件，以外露該支撐組件與該電子元件群組。
  10. 如申請專利範圍第9項所述之封裝結構之製法，其中，該支撐組件係呈環狀。
  11. 如申請專利範圍第9項所述之封裝結構之製法，其中，該支撐組件係包含環形件、弧形件或棒狀物。
  12. 如申請專利範圍第9項所述之封裝結構之製法，其中，形成該支撐組件之材質係為金屬或非金屬。
  13. 如申請專利範圍第9項所述之封裝結構之製法，其中，形成該支撐組件之材質係為矽、不鏽鋼或塑膠。
  14. 如申請專利範圍第9項所述之封裝結構之製法，其中，該支撐組件係位於該承載件之邊緣內移3mm處。
  15. 如申請專利範圍第9項所述之封裝結構之製法，復包括形成一線路部於該封裝層與該電子元件群組上，且令該線路部電性連接該電子元件群組。
  16. 如申請專利範圍第15項所述之封裝結構之製法，其中，該線路部係包含相疊之至少一介電層與至少一線路層，且該線路層電性連接該電子元件群組。
  17. 如申請專利範圍第9項所述之封裝結構之製法，復包括於移除該承載件後，進行切單以分離各該電子元件。
  18. 如申請專利範圍第9項所述之封裝結構之製法，復包括於移除該承載件後，移除該支撐組件。
  19. 如申請專利範圍第9項所述之封裝結構之製法，其中，該承載件係定義有一置放區，以設置該電子元件群組，且該支撐組件係位於該置放區外而未延伸至該置放區內。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718801B (zh) * 2019-12-06 2021-02-11 矽品精密工業股份有限公司 電子封裝件之製法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201126677A (en) * 2009-11-04 2011-08-01 Lg Innotek Co Ltd Leadframe and method of manufacturing the same
TW201513278A (zh) * 2013-08-09 2015-04-01 Nitto Denko Corp 電子元件密封用樹脂薄片及電子元件封裝體之製造方法
TW201513238A (zh) * 2013-09-25 2015-04-01 Stats Chippac Ltd 半導體裝置和在重組晶圓中控制翹曲之方法
TW201626531A (zh) * 2015-01-14 2016-07-16 鈺橋半導體股份有限公司 中介層嵌置於加強層中之線路板及其製作方法
TW201628469A (zh) * 2015-01-22 2016-08-01 三星電機股份有限公司 印刷電路板及其製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI364801B (en) * 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US8034661B2 (en) * 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
JP5610422B2 (ja) * 2010-02-04 2014-10-22 富士通株式会社 半導体装置及び半導体装置の製造方法
US8501544B2 (en) * 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
TWI549235B (zh) * 2014-07-03 2016-09-11 矽品精密工業股份有限公司 封裝結構及其製法與定位構形
TWI543320B (zh) * 2014-08-29 2016-07-21 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI560827B (en) * 2014-09-15 2016-12-01 Siliconware Precision Industries Co Ltd Semiconductor package and its carrier structure and method of manufacture
CN105161431A (zh) * 2015-08-12 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201126677A (en) * 2009-11-04 2011-08-01 Lg Innotek Co Ltd Leadframe and method of manufacturing the same
TW201513278A (zh) * 2013-08-09 2015-04-01 Nitto Denko Corp 電子元件密封用樹脂薄片及電子元件封裝體之製造方法
TW201513238A (zh) * 2013-09-25 2015-04-01 Stats Chippac Ltd 半導體裝置和在重組晶圓中控制翹曲之方法
TW201626531A (zh) * 2015-01-14 2016-07-16 鈺橋半導體股份有限公司 中介層嵌置於加強層中之線路板及其製作方法
TW201628469A (zh) * 2015-01-22 2016-08-01 三星電機股份有限公司 印刷電路板及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI718801B (zh) * 2019-12-06 2021-02-11 矽品精密工業股份有限公司 電子封裝件之製法

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