TWI645549B - 半導體記憶裝置及其製造方法 - Google Patents
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Abstract
實施形態之半導體記憶裝置具備基板、複數個電極、至少1個柱構造體、至少1個電荷蓄積膜、及至少1個絕緣構件。上述複數個電極設置於上述基板上，各自隔開地積層而構成積層體，於沿上述基板之表面之第1方向具有第1寬度，且具有沿上述表面於與上述第1方向交叉之第2方向延伸之部位。上述柱構造體設置於上述積層體內，且包含沿上述積層體之積層方向延伸之半導體層。上述電荷蓄積膜設置於上述半導體層與上述複數個電極之間。上述絕緣構件於上述第1方向具有較上述第1寬度小之寬度，且於上述積層方向延伸設置。
Description
實施形態係關於一種半導體記憶裝置及其製造方法。
提出有一種三維構造之記憶體器件，其於隔著絕緣膜積層複數個電極膜而成之積層體形成有記憶體洞，且於該記憶體洞之側壁隔著電荷蓄積膜而設置有成為通道之矽體。電極膜作為記憶胞之控制閘極發揮功能，且使用導電性之材料形成。於使用金屬形成電極膜之情況下，於電極膜產生壓縮應力或拉伸應力等應力。有電極膜於一方向形成得較長而使得由上述應力所致之晶圓之翹曲變大之顧慮。
實施形態提供一種可抑制晶圓之翹曲或斷裂之半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備基板、複數個電極、至少1個柱構造體、至少1個電荷蓄積膜、及至少1個絕緣構件。上述複數個電極設置於上述基板上，各自隔開地積層而構成積層體，於沿上述基板之表面之第1方向具有第1寬度，且具有沿上述表面於與上述第1方向交叉之第2方向延伸之部位。上述柱構造體設置於上述積層體內，且包含沿上述積層體之積層方向延伸之半導體層。上述電荷蓄積膜設置於上述半導體層與上述複數個電極之間。上述絕緣構件於上述第1方向具有較上述第1寬度小之寬度，且於上述積層方向延伸設置。
以下，參照圖式對實施形態進行說明。再者，各圖式中，對相同要素附上相同符號。再者，以下所示之圖式全部為模式性之圖。例如為容易理解圖，於若干個圖中省略若干個構成要素或減少構成要素之個數來描畫。又，於圖之間，各構成要素之個數及尺寸比未必一致。 （第1實施形態） 圖1係表示第1實施形態之半導體記憶裝置之俯視圖。 圖2係表示第1實施形態之半導體記憶裝置之剖視圖。 圖3係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖4係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖1表示半導體記憶裝置1之X-Y俯視圖。圖2表示半導體記憶裝置1之Y-Z剖視圖。圖3表示半導體記憶裝置1之區域A之Y-Z剖視圖。圖4表示半導體記憶裝置1之區域B之X-Z剖視圖。 於本實施形態之半導體記憶裝置1中設置有矽基板等基板10。以下，於本說明書中，為便於說明而採用XYZ正交座標系。將與基板10之上表面平列、且相互正交之2個方向設為「X方向」及「Y方向」，且將與X方向及Y方向之雙方正交之方向設為「Z方向」。 如圖1及圖2所示般，於半導體記憶裝置1設置有記憶胞區域Rm、及接點區域Rc。記憶胞區域Rm與接點區域Rc沿Y方向排行。 以下，對記憶胞區域Rm進行說明。 於記憶胞區域Rm設置有積層體15及柱狀部25。積層體15係複數個絕緣膜16及複數個電極膜17逐層交替於Z方向積層而成。層間絕緣膜14設置於積層體15上。絕緣膜16例如由氧化矽（SiO2
）形成。於電極膜17設置有：本體部，其包含例如鎢（W）或鉬（Mo）；及阻隔金屬層，其包含例如氮化鈦，且覆蓋本體部之表面。層間絕緣膜14由例如氧化矽形成。 柱狀部25於積層體15內沿Z方向延伸。柱狀部25形成為例如圓柱狀或橢圓柱狀。柱狀部25設置有複數個，例如於X-Y平面上配置為鋸齒格子狀或正方格子狀。 如圖2所示般，柱狀部25具有核心部20a、半導體主體20b、隧道絕緣膜21、電荷蓄積膜22、及阻擋絕緣膜23。 核心部20a包含例如氧化矽。核心部20a之形狀例如為圓柱狀。 半導體主體20b設置於核心部20a之周圍。半導體主體20b包含矽，例如使非晶矽結晶化而成之多晶矽。半導體主體20b之形狀例如為有底圓筒形。半導體主體20b之下端與基板10相接。由核心部20a及半導體主體20b構成柱狀之構造體20。 於核心部20a之上端設置有插塞34。插塞34位於層間絕緣膜14內，其周圍由半導體主體20b包圍。插塞34由例如與半導體主體20b相同之材料形成。 隧道絕緣膜21設置於半導體主體20b之周圍。隧道絕緣膜21例如為單層之氧化矽膜、或氧化矽層、氮化矽層及氧化矽層積層而成之ONO膜。隧道絕緣膜21之形狀例如為圓筒形。 電荷蓄積膜22設置於隧道絕緣膜21之周圍。電荷蓄積膜22為用以蓄積電荷之膜，例如由具有電子之捕陷點之材料形成，例如由氮化矽（Si3
N4
）形成。電荷蓄積膜22之形狀例如為圓筒形。 阻擋絕緣膜23設置於電荷蓄積膜22之周圍。阻擋絕緣膜23例如由氧化矽形成。阻擋絕緣膜23亦可為氧化矽層、及設置於氧化矽層與電極膜17之間之包含氧化鋁（Al2
O3
）之氧化鋁層之多層膜。由隧道絕緣膜21、電荷蓄積膜22及阻擋絕緣膜23構成可蓄積電荷之記憶膜24。因此，記憶膜24配置於半導體主體20b與電極膜17之間。 於柱狀部25之正上方區域設置有插塞30，該插塞30於Z方向延伸，且貫穿絕緣膜11及絕緣膜12。插塞30例如由鎢等導電材料形成。絕緣膜11及絕緣膜12例如由氧化矽形成。於絕緣膜12上設置有於X方向延伸之位元線31。位元線31經由插塞30、34而連接於柱狀部25之半導體主體20b。 如圖3所示般，積層體15之一部分被柱狀構件40於Y方向分斷。柱狀構件40如圖1所示般，設置於在X方向上相鄰之源極電極18間。對於柱狀構件40於下文進行詳細說明。 如圖4所示般，於基板10上設置有複數個源極電極18。源極電極18例如由包含鎢或鉬之金屬材料形成。源極電極18亦可具有由金屬材料形成之本體部、及覆蓋本體部之表面之阻隔金屬層等周邊部。例如，阻隔金屬層包含氮化鈦（TiN），且覆蓋本體部之側面及底面。 複數個源極電極18沿X方向相互隔開地以等間隔排列，且於Y方向延伸。例如，以上端之X方向之寬度與下端之X方向之寬度相同之方式設置有源極電極18。源極電極18亦能以如下方式設置，即，X方向之剖面上之厚度於下端最小，越朝上方越為增加，於上端成為最大。 於X方向上相鄰之每2條源極電極18間，自下方朝上方依序設置有積層體15、層間絕緣膜14及絕緣膜11。絕緣膜11、層間絕緣膜14及積層體15藉由源極電極18區劃，且於Y方向延伸。因此，絕緣膜16及電極膜17亦於Y方向延伸。 於包含積層體15、層間絕緣膜14及絕緣膜11之構造體與源極電極18之間設置有絕緣性之側壁19。電極膜17藉由側壁19而與源極電極18絕緣。側壁19亦於Y方向延伸。側壁19例如由氧化矽形成。 以下，對接點區域Rc進行說明。 於接點區域Rc中，積層體15端部之形狀為階梯狀，於每一電極膜17形成有台階17s。絕緣膜13亦覆蓋積層體15之階梯狀之端部，其上表面平坦。絕緣膜13例如由氧化矽形成。 於各積層體15之各台階17s上設置有接點32。各接點32於Z方向延伸，且貫穿絕緣膜13。接點32之下端連接於電極膜17。本實施形態中，於各電極膜17連接有2個接點32，但與各電極膜17連接之接點32之數量可為任意數。 於絕緣膜13上設置有於Y方向延伸之多條上層字元線33。接點32之上端連接於上層字元線33。因此，各電極膜17經由接點32而連接於1條上層字元線33。 再者，於圖2中，為便於圖示而於同一Y-Z剖面內描畫複數個接點32，但實際上，與不同之電極膜17連接之複數個接點32於X方向上配置於互不相同之位置。因此，圖2所示之1條上層字元線33經由接點32僅連接於1個電極膜17。 於記憶胞區域Rm中，於基板10與位元線31之間連接有柱狀部25。又，於各電極膜17，複數個區塊配置於X-Y平面上而形成佈線圖案之一部分。又，各區塊相當於相鄰之源極電極18間之部分，形成作為控制閘極之字元線。例如，於各區塊中，配置有包含沿特定方向排行之複數個柱狀部25之柱狀部25之行。 各位元線31遍及複數個區塊而於X方向延伸，且於每一區塊連接於1個柱狀部25。而且，於半導體主體20b與電極膜17之每一交叉部分，形成有包含記憶膜24之記憶胞。 於記憶胞區域Rm中，複數個記憶胞沿X方向、Y方向及Z方向排行為三維矩陣狀，可於各記憶胞記憶數據。另一方面，於接點區域Rc中，自記憶胞區域Rm引出各電極膜17，並經由接點32及上層字元線33而連接於周邊電路（未圖示）。 以下，對柱狀構件40進行說明。 圖5係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖6係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖7～圖9係表示第1實施形態之另一半導體記憶裝置之一部分之剖視圖。 圖5係圖1之區域C之剖視圖，且表示電極膜17之放大圖。圖6表示圖1之區域C中之柱狀構件40之X-Z剖視圖。圖7及圖8係表示柱狀構件40之變化例之圖。圖9係表示與柱狀構件40相關之變化例之圖。圖7～圖9之剖面分別相當於圖5之剖面。 如圖5及圖6所示般，柱狀構件40貫通絕緣膜11、層間絕緣膜14及積層體15，其下端與基板10相接。柱狀構件40為絕緣性之構件，具有壓縮應力。例如，柱狀構件40包含氧化矽（SiO2
）或氮化矽（SiN）。再者，「具有壓縮應力之構件」係指晶格常數較原本值小之構件。具有壓縮應力之構件之晶格常數使用X射線繞射法（X-Ray Diffraction）或電子束繞射法等測量。 柱狀構件40將設置於記憶胞區域Rm中之於Y方向延伸之電極膜17之一部分分斷。再者，如下述般，於電極膜17之兩端（端部17t1、17t2）形成有電流路徑，因此於Y方向延伸之電極膜17並未全部被柱狀構件40分斷。 柱狀構件40將配置於各電極膜17之柱狀部25之行分斷。例如，於各行之柱狀部25沿Y方向配置，且該柱狀部25之行配置有9行之情況下，行25A1～25A9之各者於Y方向上被分斷。 再者，柱狀部25之行數並非限定於9行，可設定為任意數。又，配置於行25A1～25A9之柱狀部25亦可不是全部有助於記憶體動作。例如，配置於行25A5之柱狀部25亦可為無助於記憶體動作之虛設部分。該情況下，配置於行25A1～A4之柱狀部25、與配置於行25A6～A9之柱狀部25於X方向上分開，例如分別配置為鋸齒狀。於虛設部分亦可埋入有構造體20及記憶膜24，亦可埋入有絕緣膜等。於將配置於行25A1～A4之柱狀部25、與配置於行25A6～A9之柱狀部25於X方向分開之情況下，亦可藉由於Y方向延伸之絕緣膜將該等柱狀部25分開。 例如，柱狀構件40之形狀如圖5及圖6所示般，於以X-Y平面及X-Z剖面觀察時為矩形狀。又，柱狀構件40如圖3所示般，於以Y-Z剖面觀察時具有矩形狀。即，柱狀構件40之形狀為長方體。並不限定於長方體，柱狀構件40之形狀亦可為將電極膜17之一部分、及柱狀部25之行分斷之各種形狀。例如，柱狀構件40之形狀亦可為圓柱或橢圓柱。 於柱狀構件40之形狀為長方體之情況下，柱狀構件40之Y方向之寬度W1例如為數百奈米左右。該情況下，記憶胞區域Rm之Y方向之寬度為5毫米左右。柱狀構件40之X方向之寬度W2小於電極膜17之X方向之寬度W3。又，為了於電極膜17之兩端形成電流路徑，當將電極膜17之端部17t1、17t2之寬度設為W4、W5時，寬度W2以滿足以下之式（1）之方式設定。 W3－W4－W5≧W2・・・（1） 端部17t1相當於配置於行25A1之柱狀部25與側壁19A2之間之電極膜17之部分。端部17t2相當於配置於行25A9之柱狀部25與側壁19B1之間之電極膜17之部分。端部17t1、17t2為導通部分，且形成字元線。柱狀構件40未配置於端部17t1、17t2。再者，亦可於電極膜17形成端部17t1、17t2之一者。例如，如圖7所示般，亦可為形成有電極膜17之端部17t2，且柱狀構件40以與側壁19A2相接之方式配置。 如上所述，柱狀構件40將積層體15之一部分於Y方向分斷，且設置於在X方向上相鄰之源極電極18間。柱狀構件40於相鄰之源極電極18間設置有至少1個。於以於Y方向配置複數個之方式設置柱狀構件40之情況下，相鄰之柱狀構件40間之Y方向之距離亦可為固定。該情況下，複數個柱狀構件40可於Y方向上週期性地配置。相鄰之柱狀構件40間之Y方向之距離亦可不同。 又，以於Y方向上配置複數個之方式設置柱狀構件40之情況下，亦能以於電極膜17交替形成端部17t1、17t2之方式配置柱狀構件40。例如，如圖8所示般，以於電極膜17交替形成端部17t1、17t2之方式配置2個柱狀構件40。該情況下，一柱狀構件40以與側壁19A2相接之方式配置，另一柱狀構件40以與側壁19B1相接之方式配置。 柱狀構件40亦可設置於積層體15之分路部。分路部係積層體15內之區域，且為設置有相當於虛設部分之柱狀部25之區域。若於積層體15之分路部設置柱狀構件40，可抑制記憶胞之形成密度降低。 又，積層體15之一部分亦可不因設置柱狀構件40而被分斷。例如，如圖9所示般，亦可形成將電極膜17之一部分分斷之空隙41。空隙41將配置於各電極膜17之柱狀部25之行分斷。空隙41貫通絕緣膜11、層間絕緣膜14及積層體15。空隙41之X方向之寬度W6小於電極膜17之X方向之寬度W3。又，積層體15之一部分亦可由柱狀構件40及空隙41分斷。 以下，對本實施形態之半導體記憶裝置之製造方法進行說明。 圖10A及圖10B～圖14A及圖14B係表示第1實施形態之半導體記憶裝置之製造方法之圖。 圖10A～圖14A及圖10B～圖14B分別表示顯示半導體記憶裝置1之製造方法之俯視圖及剖視圖。圖10A～圖14A之平面相當於圖1之區域C之平面。圖10B～圖12B相當於圖4之剖面，圖13B及圖14B之剖面相當於圖6之剖面。再者，以下對半導體記憶裝置1之記憶胞區域Rm之製造方法進行說明。 首先，於晶圓之一部分即基板10上，藉由例如CVD（Chemical Vapor Deposition，化學氣相沈積）法，使絕緣膜16及犧牲膜50沿Z方向交替積層而形成積層體15a。絕緣膜16由例如氧化矽形成。犧牲膜50係由在與絕緣膜16之間具有蝕刻選擇比之材料形成，例如由氮化矽形成。繼而，於積層體15a上形成層間絕緣膜14。 其次，如圖10A及圖10B所示般，藉由例如RIE（Reactive Ion Etching，反應性離子蝕刻）於層間絕緣膜14及積層體15a形成複數個記憶體洞51（貫通孔）。記憶體洞51於Z方向延伸並貫通層間絕緣膜14及積層體15a，且到達基板10。自Z方向觀察，記憶體洞51之形狀為圓形。又，自Z方向觀察，記憶體洞51例如配置為鋸齒狀。 繼而，如圖11A及圖11B所示般，藉由例如CVD法於記憶體洞51之內表面上沈積氧化矽而形成阻擋絕緣膜23，且沈積氮化矽而形成電荷蓄積膜22，沈積氧化矽而形成隧道絕緣膜21。其後，藉由實施RIE而自記憶體洞51之底面上除去隧道絕緣膜21、電荷蓄積膜22及阻擋絕緣膜23使基板10露出。繼而，沈積矽而形成半導體主體20b，且沈積氧化矽而形成核心部20a。半導體主體20b與基板10相接。由此，於記憶體洞51內形成具有構造體20及記憶膜24之柱狀部25。其後，實施回蝕而除去核心部20a之上部，將導入有雜質之矽埋入而形成插塞34。繼而，於層間絕緣膜14上形成絕緣膜11。 繼而，如圖12A及圖12B所示般，藉由例如RIE等異向性蝕刻而於積層體15a、層間絕緣膜14及絕緣膜11形成沿Y方向延伸之多條狹縫53。使狹縫53貫通積層體15a、層間絕緣膜14及絕緣膜11。由此，積層體15a被狹縫53分斷為於Y方向延伸之複數個積層體。繼而，藉由經由狹縫53實施濕式蝕刻而除去犧牲膜50。藉由經由狹縫53除去犧牲膜50而形成空穴。其後，藉由使鎢或鉬等導電膜沈積埋入空穴內而形成電極膜17。犧牲膜50被置換為電極膜17，於狹縫53間形成積層體15。 繼而，如圖13A及圖13B所示般，除去積層體15之一部分、層間絕緣膜14之一部分、及絕緣膜11之一部分而形成孔54。藉由孔54而將位於積層體15之一部分之柱狀部25除去。孔54形成於在X方向上相鄰之狹縫53間。孔54係於實施例如利用光刻法之位置對準之後藉由RIE形成。電極膜17之一部分被孔54分斷。又，孔54將配置於各電極膜17之柱狀部25之行分斷。 其次，如圖14A及圖14B所示般，於孔54內形成具有壓縮應力之絕緣構件。例如，藉由CVD法於孔54內沈積氧化矽而形成絕緣膜。再者，於藉由CVD法於孔54內沈積氧化矽之情況下，使用掩膜等以不於狹縫53內沈積氧化矽。由此，形成柱狀構件40。於Y方向延伸之電極膜17之一部分被柱狀構件40分斷，從而配置於各電極膜17之柱狀部25之行被分斷。繼而，於整個表面沈積氧化矽而形成絕緣膜之後，對該絕緣膜進行回蝕而使之殘留於狹縫53之側面上，由此形成側壁19。繼而，藉由較厚地沈積鎢或鉬而形成導電膜。由此，於狹縫53內形成源極電極18。 其後，形成插塞30及位元線31，對晶圓進行切割而切分為複數個半導體記憶裝置1。 如此般製造本實施形態之半導體記憶裝置1。 以下，對本實施形態之效果進行說明。 圖15係半導體記憶裝置之一部分之參考圖。 於三維構造之半導體記憶裝置中，藉由於電極膜配置較多柱狀部而可驅動較多記憶胞。另一方面，隨著配置於電極膜之柱狀部之數量增加，半導體記憶裝置具有電極膜於Y方向上較長之積層構造。又，於由金屬材料形成電極膜之情況下，易於在Y方向產生拉伸應力，且於X方向產生壓縮應力，因此於基板之單面產生上述應力而使得基板較大地翹曲。 基板翹曲之方向根據於X方向及Y方向產生之應力之不同而於X方向與Y方向不同。又，於具有電極膜於Y方向較長之積層構造之情況下，於Y方向上難以分斷，難以降低Y方向上之基板之翹曲。由此，易於在Y方向施加應力，基板之X方向上之翹曲量與基板之Y方向上之翹曲量之差變大，因此基板之翹曲變大。 又，複數個半導體記憶裝置係藉由於具有基板之晶圓上形成構造體，且對晶圓及構造體進行切割而製造成。由此，基板之翹曲於切割前以晶圓翹曲之形式表現。晶圓較大之翹曲會引起製造步驟中之加工精度下降，妨礙製造裝置之穩定運轉。 當如本實施形態般於積層體15內設置柱狀構件40時，可將於電極膜17產生之應力之Y方向之成分（拉伸應力等）分斷。又，當藉由具有壓縮應力之絕緣構件形成柱狀構件40時，可於電極膜17緩和於Y方向產生之拉伸應力。由此，可使基板10之X方向上之翹曲量與基板10之Y方向上之翹曲量之差變小。因此，可使於各電極膜17產生之應力降低，由此可抑制基板10之翹曲從而抑制晶圓之翹曲或斷裂。 又，柱狀構件40未形成於電極膜17之端部17t1、17t2。由此，可於電極膜17形成字元線而確保佈線路徑。 再者，如圖15所示般，於欲將電極膜17僅於Y方向分斷之情況下，亦可考慮設定分斷區域Rd而將積層體15之端部形狀加工為階梯狀。該情況下，形成接點35及上層佈線36而將相鄰之電極膜17電連接。然而，當設置此種分斷區域Rd時，由於未於分斷區域Rd形成記憶胞，因此作為裝置全體而言記憶胞之形成密度降低。 另一方面，當如本實施形態般於分路部等具有柱狀部25之虛設部分之區域設置柱狀構件40時，可抑制記憶胞之形成密度降低。 以下，對本實施形態之半導體記憶裝置之另一製造方法進行說明。 圖16～圖18係表示第1實施形態之半導體記憶裝置之另一製造方法之圖。 圖16～圖18表示顯示半導體記憶裝置1之製造方法之俯視圖。圖16～圖18之平面相當於圖1之區域C之平面。再者，以下對半導體記憶裝置1之記憶胞區域Rm之製造方法進行說明。 首先，於晶圓之一部分即基板10上，藉由例如CVD法使絕緣膜16及犧牲膜50沿Z方向交替積層而形成積層體15a，且於積層體15a上形成層間絕緣膜14。 其次，如圖16所示般，藉由例如RIE於層間絕緣膜14及積層體15a形成複數個記憶體洞51。記憶體洞51於Z方向延伸並貫通層間絕緣膜14及積層體15a，且到達基板10。記憶體洞51未形成於積層體15a之一部分。繼而，於記憶體洞51內形成阻擋絕緣膜23、電荷蓄積膜22、隧道絕緣膜21、半導體主體20b及核心部20a。由此，形成具有構造體20及記憶膜24之柱狀部25。繼而，於層間絕緣膜14上形成絕緣膜11。 繼而，如圖17所示般，藉由例如RIE等異向性蝕刻而於積層體15a、層間絕緣膜14及絕緣膜11形成沿Y方向延伸之多條狹縫53。繼而，除去積層體15a之一部分而形成孔54。再者，亦可於形成孔54之後形成狹縫53。繼而，於經由狹縫53除去犧牲膜50而形成空穴之後，將導電膜埋入至空穴內，由此形成電極膜17。由此，於狹縫53間形成積層體15。 其次，如圖18所示般，於孔54內形成具有壓縮應力之絕緣構件。由此，形成將於Y方向延伸之電極膜17之一部分分斷之柱狀構件40。繼而，藉由於狹縫53之側面上形成側壁19，且較厚地沈積鎢或鉬而形成導電膜。由此，於狹縫53內形成源極電極18。再者，亦可於形成側壁19及源極電極18之後形成柱狀構件40。 由圖16～圖18所示之半導體記憶裝置之製造方法中，於形成有柱狀構件40之區域（積層體15之一部分）未形成柱狀部25。另一方面，由圖10A～圖14A及圖10B～圖14B所示之半導體記憶裝置之製造方法中，於柱狀構件40之形成區域形成柱狀部25之後，除去柱狀部25而形成柱狀構件40。 （第2實施形態） 圖19係表示第2實施形態之半導體記憶裝置之一部分之俯視圖。 圖20係表示第2實施形態之半導體記憶裝置之一部分之剖視圖。 圖19之平面相當於圖1之區域C之平面。圖20之剖面相當於圖6之剖面。 本實施形態與第1實施形態於圍繞部42不同。除圍繞部42以外之構成與第1實施形態相同，因此省略其他構成之詳細說明。 如圖19及圖20所示般，柱狀構件40貫通絕緣膜11、層間絕緣膜14及積層體15，其下端與基板10相接。柱狀構件40為絕緣性之構件，具有壓縮應力。於Y方向延伸之電極膜17之一部分、及配置於各電極膜17之柱狀部25之行被柱狀構件40分斷。 圍繞部42設置於柱狀構件40之周圍，即側面40s上。圍繞部42設置於包含積層體15、層間絕緣膜14及絕緣膜11之構造體與柱狀構件40之間，且覆蓋柱狀構件40之側面40s。圍繞部42由與柱狀部25之一部分相同之材料形成。例如，圍繞部42由形成構造體20（核心部20a及半導體主體20b）之材料、及形成記憶膜24（隧道絕緣膜21、電荷蓄積膜22及阻擋絕緣膜23）之材料之至少一部分形成。 以下，對本實施形態之半導體記憶裝置之製造方法進行說明。 圖21A及圖21B～圖24A及圖24B係表示第2實施形態之半導體記憶裝置之製造方法之圖。 第2實施形態之半導體記憶裝置之製造方法於圍繞部42之形成方法上與第1實施形態之半導體記憶裝置之製造方法不同。由此，於圖10A及圖10B與圖11A及圖11B所示之步驟中第2實施形態及第1實施形態相同，因此省略對應之圖式及說明。 圖21A及圖21B～圖24A及圖24B分別表示顯示半導體記憶裝置1之製造方法之俯視圖及剖視圖。圖21A～圖24A之平面相當於圖19之平面。圖21B～圖24B之剖面相當於圖20之剖面。再者，以下對半導體記憶裝置1之記憶胞區域Rm之製造方法進行說明。 如圖21A及圖21B所示般，除去積層體15a之一部分、層間絕緣膜14之一部分、絕緣膜11之一部分而形成孔54。將位於積層體15a之一部分之柱狀部25除去，另一方面，於孔54之周圍不除去柱狀部25之一部分而使之殘留。由此形成圍繞部42。電極膜17之一部分被孔54分斷。又，孔54將配置於各電極膜17之柱狀部25之行分斷。 繼而，如圖22A及圖22B所示般，於孔54內形成具有壓縮應力之絕緣構件。由此，形成柱狀構件40。於Y方向延伸之電極膜17之一部分被柱狀構件40分斷，從而配置於各電極膜17之柱狀部25之行被分斷。於柱狀構件40之側面上設置有圍繞部42。 繼而，如圖23A及圖23B所示般，藉由例如RIE等異向性蝕刻而於積層體15a、層間絕緣膜14及絕緣膜11形成沿Y方向延伸之多條狹縫53。 其次，如圖24A及圖24B所示般，於經由狹縫53除去犧牲膜50而形成空穴之後，將導電膜埋入至空穴內而形成電極膜17。由此，於狹縫53間形成積層體15。繼而，藉由於狹縫53之側面上形成側壁19，且較厚地沈積鎢或鉬而形成導電膜。由此，於狹縫53內形成源極電極18。 其後，形成插塞30及位元線31，且對晶圓進行切割而切分為複數個半導體記憶裝置1。 如此般製造本實施形態之半導體記憶裝置1。 以下，對本實施形態之效果進行說明。 如本實施形態般，於柱狀構件40之側面40s上設置有圍繞部42。藉由該圍繞部42而可於形成柱狀部25時形成孔54，且於孔54內形成柱狀構件40。因此，狹縫53及孔54未同時形成，由此可減少經由狹縫53及孔54而實施之步驟（例如，當於孔54內沈積被沈積物時，使用掩膜等以不沈積於狹縫53內）。由此，可減小半導體記憶裝置1之製造步驟數。又，藉由該圍繞部42，可容易地進行形成孔54時之位置對準。 本實施形態之除上述以外之效果與上述第1實施形態相同。 （第3實施形態） 圖25係表示第3實施形態之半導體記憶裝置之一部分之俯視圖。 圖26係表示第3實施形態之半導體記憶裝置之一部分之剖視圖。 圖25之平面相當於圖1之記憶胞區域Rm之平面。圖26表示圖25之區域D之Y-Z剖視圖。 本實施形態與第1實施形態於在記憶胞區域Rm內形成有複數個空隙41之方面不同。除此以外之構成與第1實施形態相同，因此省略其他構成之詳細說明。 如圖25所示般，空隙41形成於在X方向上相鄰之源極電極18間。又，以於Y方向以特定間隔配置之方式形成有複數個空隙41。如圖26所示般，空隙41貫通絕緣膜12、絕緣膜11、層間絕緣膜14及積層體15。 空隙41將於Y方向延伸之電極膜17之一部分、及配置於各電極膜17之柱狀部25之行分斷。例如，如圖9所示般，空隙41將電極膜17之一部分、及柱狀部25之行分斷。 當如本實施形態般於積層體15內形成空隙41，可將於電極膜17產生之應力之Y方向之成分（拉伸應力等）分斷。由此，可使基板10之X方向上之翹曲量與基板10之Y方向上之翹曲量之差變小。因此，可使於各電極膜17產生之應力降低，由此可抑制基板10之翹曲從而抑制晶圓之翹曲或斷裂。 對本發明之若干個實施形態進行了說明，但該等實施形態係作為例子提示者，並未意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能於不脫離發明主旨之範圍進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等範圍內。 相關申請案 本申請案享有以美國臨時專利申請案62/307,087號（申請日：2016年3月11日）及美國專利申請案15/263,464號（申請日：2016年9月13日）為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體記憶裝置
10‧‧‧基板
11‧‧‧絕緣膜
12‧‧‧絕緣膜
13‧‧‧絕緣膜
14‧‧‧層間絕緣膜
15‧‧‧積層體
15a‧‧‧積層體
16‧‧‧絕緣膜
17‧‧‧電極膜
17t1‧‧‧端部
17t2‧‧‧端部
18‧‧‧源極電極
19‧‧‧側壁
19A2‧‧‧側壁
19B1‧‧‧側壁
20‧‧‧構造體
20a‧‧‧核心部
20b‧‧‧半導體主體
21‧‧‧隧道絕緣膜
22‧‧‧電荷蓄積膜
23‧‧‧阻擋絕緣膜
24‧‧‧記憶膜
25‧‧‧柱狀部
25A1‧‧‧行
25A2‧‧‧行
25A3‧‧‧行
25A4‧‧‧行
25A5‧‧‧行
25A6‧‧‧行
25A7‧‧‧行
25A8‧‧‧行
25A9‧‧‧行
30‧‧‧插塞
31‧‧‧位元線
32‧‧‧接點
33‧‧‧上層字元線
34‧‧‧插塞
35‧‧‧接點
36‧‧‧上層佈線
40‧‧‧柱狀構件
40s‧‧‧側面
42‧‧‧圍繞部
50‧‧‧犧牲膜
51‧‧‧記憶體洞
53‧‧‧狹縫
54‧‧‧孔
A‧‧‧區域
B‧‧‧區域
C‧‧‧區域
D‧‧‧區域
Rc‧‧‧接點區域
Rd‧‧‧分斷區域
Rm‧‧‧記憶胞區域
W1‧‧‧寬度
W2‧‧‧寬度
W3‧‧‧寬度
W4‧‧‧寬度
W5‧‧‧寬度
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係表示第1實施形態之半導體記憶裝置之俯視圖。 圖2係表示第1實施形態之半導體記憶裝置之剖視圖。 圖3係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖4係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖5係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖6係表示第1實施形態之半導體記憶裝置之一部分之剖視圖。 圖7係表示第1實施形態之另一半導體記憶裝置之一部分之剖視圖。 圖8係表示第1實施形態之另一半導體記憶裝置之一部分之剖視圖。 圖9係表示第1實施形態之另一半導體記憶裝置之一部分之剖視圖。 圖10A及圖10B～圖14A及圖14B係表示第1實施形態之半導體記憶裝置之製造方法之圖。 圖15係半導體記憶裝置之一部分之參考圖。 圖16～圖18係表示第1實施形態之半導體記憶裝置之另一製造方法之圖。 圖19係表示第2實施形態之半導體記憶裝置之一部分之俯視圖。 圖20係表示第2實施形態之半導體記憶裝置之一部分之剖視圖。 圖21A及圖21B～圖24A及圖24B係表示第2實施形態之半導體記憶裝置之製造方法之圖。 圖25係表示第3實施形態之半導體記憶裝置之一部分之俯視圖。 圖26係表示第3實施形態之半導體記憶裝置之一部分之剖視圖。
Claims (19)
- 一種半導體記憶裝置，其具備：基板；複數個電極，其等設置於上述基板上，各自隔開地積層而構成積層體，於沿上述基板之表面之第1方向具有第1寬度，且具有於沿上述表面與上述第1方向交叉之第2方向延伸之部位；複數個柱構造體，其設置於上述積層體內，包含沿上述積層體之積層方向延伸之半導體層；至少1個電荷蓄積膜，其設置於上述半導體層與上述複數個電極之間；及至少1個絕緣構件，其等於上述第1方向具有較上述第1寬度小之寬度，且貫通上述複數個電極而於上述積層方向延伸設置；上述複數個柱構造體係分別地配置於上述第2方向之上述絕緣構件之兩側。
- 如請求項1之半導體記憶裝置，其中上述絕緣構件包含氧化矽。
- 如請求項1之半導體記憶裝置，其中上述絕緣構件包含氮化矽。
- 如請求項1之半導體記憶裝置，其中上述絕緣構件之形狀為長方體(rectangular parallelepiped)。
- 如請求項1之半導體記憶裝置，其中上述絕緣構件沿上述第2方向設置有複數個，且於在上述第2方向相鄰之絕緣構件間配置有複數個上述柱構造體。
- 如請求項1之半導體記憶裝置，其中上述柱構造體以成複數行之方式配置複數個，且上述絕緣構件將各行分斷。
- 如請求項1之半導體記憶裝置，其中上述複數個電極具有未於上述第1方向之兩端部配置上述絕緣構件之第1區域。
- 如請求項7之半導體記憶裝置，其中未於上述第1區域配置上述柱構造體。
- 如請求項1之半導體記憶裝置，其進而具備覆蓋上述絕緣構件之側面之圍繞部，且上述圍繞部包含上述半導體層之材料、及上述電荷蓄積膜之材料之至少任一材料。
- 如請求項1之半導體記憶裝置，其中上述複數個電極包含鎢或鉬。
- 一種半導體記憶裝置，其具備：基板；複數個電極，其等設置於上述基板上，各自隔開地積層而構成積層體，於沿上述基板之表面之第1方向具有第1寬度，且具有於沿上述表面與上述第1方向交叉之第2方向延伸之部位；至少1個柱構造體，其等設置於上述積層體內，包含沿上述積層體之積層方向延伸之半導體層；及至少1個電荷蓄積膜，其等設置於上述半導體層與上述複數個電極之間；且於上述積層體內，貫通上述複數個電極而形成有至少1個空隙，上述空隙之上述第1方向之寬度較上述第1寬度小。
- 一種半導體記憶裝置之製造方法，其具備如下步驟：於基板上交替積層第1絕緣膜及第1膜而形成積層體；於上述積層體形成沿上述積層體之積層方向延伸之複數個貫通孔；於上述複數個貫通孔內形成電荷蓄積膜；於上述複數個貫通孔內之電荷蓄積膜上，形成具有半導體層之柱構造體；將上述複數個電荷蓄積膜之一部分、上述複數個柱構造體之一部分、及上述積層體之一部分除去而形成至少1個孔；於上述孔內形成絕緣構件；於上述積層體內形成複數個狹縫，該等狹縫於上述積層方向及與上述積層方向交叉之第1方向延伸，且於與上述積層方向及上述第1方向交叉之第2方向使上述絕緣構件位於該等狹縫間，經由上述複數個狹縫除去上述第1膜；及於經由上述複數個狹縫除去上述第1膜後之空穴內將第1導電膜成膜而形成電極。
- 如請求項12之半導體記憶裝置之製造方法，其進而具備將上述複數個電荷蓄積膜之一部分、上述複數個柱構造體之一部分、及上述積層體之一部分除去，而形成覆蓋上述孔之側面之圍繞部之步驟。
- 如請求項12之半導體記憶裝置之製造方法，其中上述絕緣構件之上述第2方向之寬度較上述電極之上述第2方向之寬度小。
- 如請求項12之半導體記憶裝置之製造方法，其中上述電極具有未於上述第2方向之兩端部配置上述絕緣構件之第1區域。
- 如請求項12之半導體記憶裝置之製造方法，其進而具備如下步驟：將上述複數個電荷蓄積膜之一部分、上述複數個柱構造體之一部分、及上述積層體之一部分除去，而沿上述第1方向形成複數個孔；及於上述複數個孔內形成絕緣構件。
- 如請求項12之半導體記憶裝置之製造方法，其中上述絕緣構件之形狀為長方體。
- 如請求項12之半導體記憶裝置之製造方法，其中上述絕緣構件包含氧化矽。
- 如請求項12之半導體記憶裝置之製造方法，其中上述絕緣構件包含氮化矽。
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