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TWI528726B - 用於具有降低切換電流之未緩衝之經分段的電阻串式ｄａｃ的裝置和方法 - Google Patents

用於具有降低切換電流之未緩衝之經分段的電阻串式ｄａｃ的裝置和方法 Download PDF

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TWI528726B
TWI528726B TW099109558A TW99109558A TWI528726B TW I528726 B TWI528726 B TW I528726B TW 099109558 A TW099109558 A TW 099109558A TW 99109558 A TW99109558 A TW 99109558A TW I528726 B TWI528726 B TW I528726B
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resistor
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TW099109558A
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Inventor
阿里 莫坦穆德
Original Assignee
英特希爾美國公司
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Description

用於具有降低切換電流之未緩衝之經分段的電阻串式DAC的裝置和方法
本發明係有關於具有降低切換電流之經分段的電阻串式DAC，特別係有關於具有降低切換電流之未緩衝之經分段的電組串式DAC。
相關申請案
本申請書宣告於2010年2月26日提申的美國申請案第12/713,841號之優先權，其宣告於2009年3月31日提申的美國臨時申請案第61/165,317號之權益。以上申請案整體之技術在此合併參考之。
數位至類比轉換器(DAC)為一種取得的數個數位位元充當輸入並且產生相應的類比輸出之電路。DAC設計之一種方式為所謂的電阻串式(resistor-string)或R-DAC。該電路架構會安排數個電阻器串聯於一高與低參考電壓。經耦合至該電阻器之開關陣列受控於數位輸入位元，藉以判斷其輸出。電阻器之數目端視DAC所欲的解析度而定─在17位元轉換器最簡單概念之方式中，典型需要諸如217-1或131,070個電阻器來提供所有可能的輸出準位。
藉由使用多串式區段，“分段”R-DAC降低所需電阻器之總數。受控於最大有效輸入位元之第一區段提供一種粗略輸出趨近。受控於較小有效位元之第二及其後續區段提供輸出的精細選擇。
當單調性為主要觀念時，電阻串式DAC為一種適合架構。然而，根據構件數目隨著解析度而以指數增加，此種架構對高解析度的DAC而言並不實際。所以，分段R-DAC架構通常在高解析度DAC的單調性與複雜性之間達成正確折衷。分段R-DAC架構具有需要用以緩和其後續區段所引起的電阻梯加載之緩衝器構件的缺點。由於會增加電力的消耗而且是雜訊的主要來源，因此緩衝器並非所期望的。此外，就軌對軌操作而言，緩衝器的輸入偏移變遷能夠導致非單調性。未緩衝的分段R-DAC架構因此也同樣可能。
核發給予Rivoir等人的美國專利第5,703,588號說明一種使用電流偏壓之雙電阻串式R-DAC，以隔離第一電阻器區段與第二電阻器區段。特別是，為避免第二電阻器區段從第一電阻器區段汲取電流，電流源會將一偏壓電流饋入第二區段，而電流汲極則會自第二區段汲取偏壓電流。
在此所提的是一種實現未緩衝之經分段的R-DAC架構之新方式。
在一實施例中，R-DAC之新電路拓僕構會補償電阻梯之加載。
再者，開關電流消除機制能夠降低R-DAC輸出電壓對開關電阻之靈敏度，並且降低積分非線性(INL)以及差分非線性(DNL)誤差。
在某些實施例中，所提架構僅使用電阻器以及開關，並且能夠針對任何解析度及任何數目之區段所實施。
三區段經緩衝R-DAC 100顯示於圖1。此種架構能夠依此簡易推衍至其他數目之區段，諸如兩個或者超過三個區段。矩形代表電阻”子區段”140-1-1、140-1-2、...、140-2-1、140-2-2、140-2-3、...、140-3-1、140-3-2、...、等等，每個實際上皆可由多數實體電阻器或更為普遍由電阻性構件所構成。換言之，R-DAC中的區段可由各種型式的阻抗構件形成，其中每個構件的阻抗相應於所欲電阻，致使每個區段皆由一組構件所形成，其可包含一組電阻器。因此，在此所指稱的”電阻器”可進一步是任何數目的不同型式之電阻性構件，端視電路結構而定，諸如由SiCr或其他材質、或者在積體電路狀況下的多晶矽(p-或n-摻雜)所形成之精密薄膜電阻器。同樣也應該了解的是，在此所敘述之”電阻器”能夠包含會產生跨於其終端上的電壓之任何電路構件，且其電壓正比於流經之電流。
更特別，以左手邊欄位中的電阻器來表示第一區段110。以中間欄位中的電阻器來表示第二區段120，且以右手邊欄位中的電阻器來表示第三區段130。所要註明：在每個區段中的電阻器R1、R2、R3等等可以不同。藉由四個電壓緩衝器150-1、150-2、160-1、160-2來隔離區段。這些電壓緩衝器會增加電力的消耗，並且可能是主要的雜訊來源。
未緩衝的DAC 200架構顯示於圖2。此一圖式顯示一種具有三個區段210、220、230之DAC，然亦能夠依此推衍至其他數目之區段。在此第一210、第二220以及第三230區段每個分別解析m1、m2、m3位元。該DAC因此具有整體N=m1+m2+m3位元之解析度。在此一圖式中，顯示子區段更多的細節。例如，第一區段的2m1個子區段240-1每個皆包含N1個單位電阻器RU(用以提供總子區段電阻R1)，而第二區段的2m2個子區段240-2每個則皆包含N2個單位電阻器RU(用以提供總子區段電阻R2)。
圖2所示的DAC之輸出會跨越VSS+0.5LSB至VREF-0.5LSB之範圍。
為了補償第二區段220的負載所造成之電壓降，將連接分接頭連接至緊接著所選擇子區段上部之一個或者多個單位電阻器RU 215、以及至緊接著所選擇子區段下部之一個或者多個單位電阻器RU 215。開關SwII-Up與SWII-Dn會將第一區段連接至第二區段。相似的配置實施於切換SWIII-UP與SWIII-Dn(228、229)，用以透過單位電阻器225、226將第二區段連接至第三區段。
此外，將DAC的第三區段230實施為一種兩個N3/2個單位電阻器以及2m3-1個子區段之串聯連接，其中每個皆包含N3個單位電阻器RU(總子區段230之電阻2m3RU)。
所要註明：為清楚起見，並無顯示全部的子區段以及內部區段開關。例如，從第一區段算起的分接頭(開關)總數為2(m1+1)。第三區段之不同配置為等效的。例如：在上部，每個皆包含N3個單位電阻器的2m3-1構件串聯N3個單位電阻器之連接會跨距VSS至VREF-LSB之範圍。在下部，每個皆包含N3個單位電阻器的2m3-1構件串聯N3個單位電阻器之連接會跨距VSS+VLSB至VREF之範圍。然而，圖2所示配置更適用於”跳位”或”曲形”實現方式。
具有相同額定電阻值但不同實體面積之單位電阻器可用於不同區段，致使達成最佳的線性晶格面積之折衷。較佳線性需要較佳匹配，因而造成較大的晶格面積。例如，可使第一區段的電阻較為線性，或者相較於其後的區段取得較佳匹配。同樣也應該了解，在某些實施例中，用於所給定區段的單位電阻器之電阻值並不需要相同於其他區段之單位電阻器電阻值。只要倍數於每個單位電阻值之電阻器數目提供全部所欲的區段或子區段之電阻即可。
分析
以圖3所示的網路來建立圖2的DAC 200之模型。R1、R2與R3建立第一區段之模型，且R4、R5與R6建立第二區段之模型，而最後R7、R8則建立第三區段之模型。如果RU代表單位構件電阻器，則我們會得到：
其中<b1>、<b2>與<b3>表示分別選擇路徑至第一、第二以及第三區段的經分割DAC輸入數碼。參數m1、m2與m3分別為第一、第二以及第三區段所解析的位元數目。參數N1、N2與N3分別為第一、第二以及第三區段之子區段中的單位電阻器數目。圖2所示以及圖3所建模的網路能夠表示以：
R . I = S 　(2)
其中 R 為網路矩陣， I 網目電流向量，而 S 則為網路刺激，在我們的狀況下為VREF。能夠等效地將(2)寫成：
所以，DAC輸出電壓為：
所要註明：如所期望的I1、I2與I3(方程式3之解)與DAC輸入數碼無關，且因而電力的散逸並非數碼相依的。相較於R-R2R架構，此為串式R-DAC架構的重要優點。固定電力散逸會緩電阻器的溫度係數(Tempco)之需求。
能夠針對最佳匹配而不需要針對最佳溫度係數來將電阻器的形式與尺寸最佳化。同樣的是，如所期望，定義為：
VLSB=I3.R U .N3　(5)
之LSB電壓為常數並且與DAC位元設定無關。具有N=m1+m2+m3與0.5LSB偏移的解析度之DAC的理想LSB大小為：
能夠設定子區段m1、m2與m3之數目以及每個子區段中N1、N2與N3單位電阻器之數目，藉以最小化所欲誤差函數。其中一種可能的誤差函數為DNL，定義為：
為了將|DNL|最小化，我們需要找出一組最佳地滿足以下條件之整數：
N3.2 m 3∥(N2+2)=N2　(8)
以及
N2.2 m 2∥(N1+2)=N1　(9)
此二需求正陳述了關於與在未修正但已緩衝分段的串式R-DAC中所得到正好相同的等效並聯電阻之目的。
依據實際問題，我們對最小組的整數有所興趣，其同時滿足或者趨近滿足(8)與(9)。
例如：其中此組對於具有m1=4、m2=6、以及m3=7之17位元DAC為：
方程式(8)與(9)並不包含開關電阻之效應。一般而言，當包含此類與其他二階效應時，數值的例行程序可提供N1、N2與N3較為最佳化(就諸如方程式7所定義的誤差函數而論)之數值。
由於(10)中不可避免的四捨五入，DAC將具有殘留的DNL與INL誤差，分別如圖4A與4B所示。
開關電阻之效應
開關電阻能夠導致DNL與INL誤差。藉由RSWII-Up以及RSWII-Dn建立將區段2(220)連接至區段1(210)的開關之模型，並且藉由RSWIII-Up以及RSWIII-Dn建立將區段3(230)連接至區段2(220)的開關之模型。上部與下部開關之電阻通常是不同。然而，就1.25V的VREF及m1=4且m2=6而言，第一與第二區段之電壓差分別為~78mV與~1.2mV。因此，為簡化該模型，我們假設上部與下部開關具有相等電阻，換言之RSWII-Up=RSWII-Dn=RSWII且RSWIII-Up=RSWIII-Dn=RSWIII。圖5顯示在16位元準位下之最大INL以及最大與最小DNL，其為RSWII/RU及RSWIII/RU之函數，其中從0擺動至1。如所期望的，INL與DNL誤差對RSWII更為靈敏。
如一實例：對最大INL>1而言，我們需要RSWII<0.4RU。具有低電阻之開關多，則其所不期望的漏電流會引進更多的非線性。在下一節終要探討對此種能夠降低開關電阻靈敏度的架構之兩種改良。
具有開關電流消除之DAC架構
能夠藉由降低所流經電流來減輕DAC輸出電壓對開關電阻之靈敏度。圖6A顯示一種”桁架(Truss)”架構600，其部分消除經過將第二區段連接至第一區段的開關610與611之電流。圖6B為此種”桁架”架構較為詳細之表示方式。此”一階”架構之簡化模型顯示於圖7。開關SWII1-Up、SWII2-Up、SWII1-Dn、SWII2-Dn之電阻幾乎相等，並且藉由圖7網路中的RSWII來建模。模型中的電阻器R6與R10每個皆包含NT個單位電阻器，並且選擇致使I4=I2I3。在此一條件下，分別藉由～|(I4-I3)/I3|與～|(I2-I3)/I3|之因數降低經過開關SWII1-Up以及SWII1-Dn之電流。能夠藉由下式得到NT之估量：
一般而言，當考慮開關電阻與附錄中所探討N1、N2與N3之數值四捨五入，數值的例行程序將會產出對於NT之更為最佳化的數值。
此種架構之一優點為其所引進系統增益誤差為：
然而，此種誤差典型小於0.2%滿刻度範圍(FSR)，並且相較於軌對軌輸出緩衝器之上下飽和區域，通常可忽略。圖8顯示在開關電流消除桁架附加之後所產生的DAC線性度。圖8與圖5的比較指出降低閉關電阻對DNL靈敏度接近十倍以及降低對INL靈敏度七倍。
能夠藉由附加所形成二階開關電流消除架構之額外電流消除迴路，依序降低因電流消除迴路額外的SWII2-Up、SWII2-Dn開關所引進的誤差。
實現二階電流消除之DAC 900架構顯示於圖9。在此，兩個外加的子區段NU單元910-1、910-4以及兩個NT單元910-2、910-3附加至第二區段902之上部與下部每者。此種實現方式之網路模型顯示於圖10。
二階電流消除之增益誤差幾乎為一階架構的兩倍，並且給定為：
然而，模擬顯示二階架構之線性改善並不調整附加的複雜度。
圖6A與6B之一階電流消除架構提供良好的DNL效能，同時避免二階電流消除架構之路由繞送與切換複雜度。表1顯示如圖9以m1=m2=m3=6來實現18位元DAC所提三種架構之間的比較。儘管更降低經過第二區段開關之電流，二階電流消除僅履行些許DNL與INL改良。此主要由於在這些DNL與INL準位上第三區段開關的支配所致。
圖11A與11B闡述模擬結果，用以判斷為”桁架”迴路中單位構件電阻器電阻以及開關電阻函數之最大與最小INL。圖11A之座標圖針對最大INL而言，而圖11B之座標圖則是針對最小的INL而言。有益地看到這曲線會有相對較平坦的區域，指出一旦超出某一數目的單位電阻器(亦即從大約6至8)，對開關電阻整體的靈敏度並不會隨著處理變數而改變很大。座標圖的比較能夠輔助判斷將最小與最大INL兩者最佳化的單位構件電阻器(NT)之正確數目。
圖12與12B為相似座標圖，顯示為桁架迴路中單位構件電阻函數之最小INL與最大DNL。在此，此相對較平坦的區域指示能夠選擇N2致使正與負DNL兩者同時降低。
本文所述DAC之一特殊用法為實現一數位無線電接收器，如圖13所示。此數位無線電收發機中一個範例性實現方式為所連接至一電纜網路1108之電纜閘道器1100，其可以是一同軸電纜、光纖、或者混合光纖/同軸電纜有線電視(CATV)網路。電纜閘道器1100會傳輸資料往返於用戶端設備1112之條件。典型的是，用戶端設備1112包含電腦、電視機、以及電話。能夠配置在此所揭露的電纜閘道器1100藉以根據任何一傳輸與接收資料的適用規格操作，包含而不受限於DOCSIS 3.0、Comcast RNG、SCTE 40、T3/S10 ATSC、或者OpenCable規格。
某些規格需要電纜數據機及電纜閘道器，藉以調諧用於接收電視、聲音及資料訊號之多個6MHz頻道。(例如，DOCSIS 3.0具體說明獨立調諧至少四個頻道之能力)。需要調諧多個頻道之能力，以便在不同的電視機上觀看不同的電視頻道。
不像傳統的電纜閘道器，圖1所示的電纜閘道器100使用寬頻時間交錯之類比對數位轉換器(ADC) 1206，藉以將從電纜網路1108所接收到的訊號數位化。能夠以數位方式而非以類比調諧器所調諧來自寬頻ADC之輸出係產生比可替代方式更低的功率消耗。
更特別的是，在電纜閘道器1100之範例中，透過一雙工器1202來耦合往返於電纜網路1108所傳輸之訊號，其分離下游訊號1220與上游訊號1222。一般而言，CATV網路為非對稱網路：供給下游訊號1220的頻寬大於供給上游訊號1222的頻寬。
雙工器1202會將下游流量指向可變增益放大器(VGA)1204，其在透過濾波器1205將接收到的訊號傳輸至寬頻ADC 1206之前先將接收到的訊號加以放大。時間交錯ADC 1206將所接收到的訊號加以數位化，爾後將已數位化的下游訊號遞送至數位調諧器與正交振幅調變(QAM)解調器1208。(可替代之實施例可使用其他適用調變機制)。在某些實施例中，根據64-QAM或256-QAM技術，數位調諧器與QAM解調器208會調諧並且解調已放大、已濾波及已數位化之下游訊號1240，藉以重新取得潛在資訊。
媒體存取控制器(MAC) 1210與中央處理單元(CPU) 1212處理來自數位調諧器與QAM解調器之已解調下游訊號1222。在範例實施例中，MAC 1210為一種開放式系統互連架構(OSI)中第2層之構件，其根據DOCSIS 3.0將資料加框成為網際網路協定(IP)之封包或資料框。(期望所有的DOCSIS相容裝置為向後相容的，意即與DOCSIS 3.0相容之實施例必須與較早的DOCSIS標準相容)。MAC同樣也可以指定已編碼的音頻與無線電訊號到用戶端設備之路徑。可以硬體、軟體或兩者之組合來實現MAC 1210之功能。軟體實現方式可以儲存於唯讀記憶體或者隨機存取記憶體(並無顯示)之中，並且由CPU 1212來執行之。
MAC 210透過介面1110將封包與資料訊框傳輸至用戶端設備1112。用戶端設備1112可以是電話、電視機、及/或電腦。在各種不同的實施例中，介面1110可以是通用串列匯流排(USB)介面、IEEE 1394介面、或者任何一種其他適用的介面。
除了接收已處理後的下游流量1220，用戶端設備1112同樣也可以透過電纜數據機1110將資料傳輸通過電纜網路1108之上游頻道1222。介面1110會將資料從用戶端設備1112傳輸至MAC 1210，其將資料格式化並且爾後將之傳送至QAM調變器1216。再次強調可替代實施例可以使用其他之調變機制。
使用在此所說明的技術所實現之數位對類比轉換器(DAC) 1216會將已調變之數位訊號轉換成為類比輸出，其藉由放大器1224加以放大。在某些實施例中，QAM調變器能夠提供數位訊號位元以及已調變參考電壓(VREF)兩者給予DAC 1216。在此種實現方式中，因此配置DAC 1216充當一乘法DAC。雙工器1202通過上游頻道1222將放大器1220之輸出指向電纜網路1108。在實施例中，QAM調變器1216、DAC 1218、以及放大器1224典型操作於比QAM 1208、寬頻ADC 1206以及VGA 1204較低之頻帶上。
將會察知的是，較早所說明的未緩衝未分段之R-DAC技術能夠應用以實現DAC 1218，或者甚至在此無線電收發機中實現部分該ADC 1206。
儘管已經參照較佳實施例部分地顯示以及說明了本發明，然而熟知該校技術者將會了解到在此可從事形式與細節上各種不同的改變，而不違反包含於所附的申請專利範圍中之本發明範疇。
100．．．三區段經緩衝R-DAC
110．．．第一區段
120．．．第二區段
130．．．第三區段
140-1-1~2．．．子區段
140-2-1~3．．．子區段
140-3-1~2．．．子區段
150-1~2．．．電壓緩衝器
160-1~2．．．電壓緩衝器
200．．．未緩衝DAC
210．．．第一區段
215,RU．．．單位電阻器
220．．．第二區段
225,226．．．單位電阻器
228．．．切換SWIII-Up
229．．．切換SWIII-Dn
230．．．第三區段
240-1~2．．．子區段
610,611．．．開關
900．．．DAC
902．．．第二區段
910-1~4．．．NU單元
1108．．．電纜網路
1100．．．電纜閘道器
1110．．．介面
1112．．．用戶端設備
1202．．．雙工器
1204．．．可變增益放大器(VGA)
1205．．．濾波器
1206．．．寬頻/時間交錯類比至數位轉換器(ADC)
1208‧‧‧正交振幅調變(QAM)解調器
1210‧‧‧媒體存取控制器(MAC)
1212‧‧‧中央處理單元(CPU)
1216‧‧‧QAM調變器
1218‧‧‧DAC
1220‧‧‧下游訊號
1222‧‧‧上游訊號/頻道
1224‧‧‧放大器
R1-R8‧‧‧電阻器
SWII-Up,SWII-Dn‧‧‧開關
VREF‧‧‧已調變之參考電壓
圖1為R-DAC架構之高階圖。
圖2為根據一實施例之分段R-DAC架構。
圖3為圖2的分段R-DAC架構之網路模型。
圖4A顯示特定配置之差分非線性(DNL)誤差。
圖4B顯示特定配置之積分非線性(INL)誤差。
圖5顯示隨著正規化為單位電阻RU之區段1與區段2開關電阻之函數的最大INL以及最小與最大DNL。
圖6A顯示一種交替”桁架(Truss)”架構，其部分地消除經過第一區段的開關之電流。
圖6B顯示交替”桁架”架構較為詳細圖，其部分地消除經過第一區段的開關之電流。
圖7為圖6B架構簡化之網路模型。
圖8為闡述圖6B之”桁架”架構的最大INL、最小與最大DNL隨著正規化開關電阻之一函數的模擬結果。
圖9為實現二階電流消除之架構，其中兩個額外子區段附加至第二區段的上部與下部每者。
圖10為圖9實施方式之網路模型。
圖11A與11B為相似的座標圖，分別顯示最小與最大INL為桁架迴路中單位構件電阻數目之函數。
圖12A與12B為相似的座標圖，分別顯示最小與最大DNL為桁架迴路中單位構件電阻數目之函數。
圖13為可使用R-DAC的系統之高階圖。
200．．．未緩衝DAC
210．．．第一區段
220．．．第二區段
230．．．第三區段
RU．．．單位電阻器
SWII-Up,SWII-Dn．．．開關
VREF．．．已調變之參考電壓

Claims (14)

  1. 一種具有未緩衝之經分段的數位至數比轉換器的裝置，其包含：一第一電阻器區段，具有複數個子區段，該些子區段經串聯連接，並且每個此子區段皆包含一個或多個電阻器構件；一第二電阻器區段，具有複數個子區段，該些子區段經串聯連接，並且每個此子區段皆包含一個或多個電阻器構件；複數個開關，將該第一區段的所選擇子區段互連至該第二區段的上方部分或下方部分；該第二區段的至少一個子區段具有上方外加電阻器構件以及下方外加電阻器構件，上方外加電阻器構件經串聯設置於第一開關與該第二區段的第一鄰接子區段之間，而下方外加電阻器構件經串聯設置於該複數個關關中一第二開關與該第二區段的第二鄰接子區段之間；以及進一步其中：該第一電阻器區段的複數個子區段的每個進一步各自包括複數個(N1個)單位電阻器，每個單位電阻器具有單位電阻RU；該第二電阻器區段的複數個子區段的每個進一步各自包括複數(N2個)個單位電阻器，每個單位電阻器具有單位電阻RU，並且其中m2為該第二電阻器區段中的複數個子區段的數目；以及 該上方外加電阻器構件和該下方外加電阻器構件進一步包括複數個(NT個)單位電阻器，其中的NT取決於
  2. 如申請專利範圍第1項之裝置，其中該些外加電阻器構件中至少一者之總電阻經過挑選，以大約等於該下方電阻器構件之總電阻。
  3. 如申請專利範圍第1項之裝置，其中該上方電阻器構件與該下方電阻器構件中所挑選一者之總電阻大約等於該第二區段的輸出電阻。
  4. 如申請專利範圍第1項之裝置，額外地包含：第三電阻器區段，具有複數個子區段，該些子區段經串聯連接，並且每個此子區段皆包含一個或多個電阻器構件；第二複數個開關，將該第二區段的所挑選子區段互連至該第三區段的上方部分或下方部分；以及該第三具有至少一個上方外加電阻器構件與一下方外加電阻器構件，該上方外加電阻器構件設置於該第二複數個開關的第一開關與第一鄰接子區段之間，而該下方外加電阻器構件設置於該複數個第二開關的開關中第二開關與第二鄰接子區段之間。
  5. 如申請專利範圍第4項之裝置，其中該第一區段中的上方與下方電阻器構件各者之電阻經過挑選，以補償流經用以互連該些第一與第二區段之子區段的開關中所選擇開關之電流。
  6. 如申請專利範圍第5項之裝置，其中該第二區段中的上方與下方電阻器構件各者之電阻經過挑選，以補償流經用以互連該些第二與第三區段之子區段的開關中所選擇開關之電流。
  7. 如申請專利範圍第1項之裝置，額外包含：一無線電收發機，用於轉送數位輸入訊號以控制該複數個開關的一個或多個狀態。
  8. 如申請專利範圍第7項之裝置，其中該無線電收發機額外包含：一媒體存取控制器，耦合用以從用戶端設備接收電纜訊號；一正交振幅調變器，耦合用以從該媒體存取控制器接收電纜訊號，並且提供該數位輸入訊號；以及一放大器，用以放大該第二區段的子區段中一者所提供的輸出訊號。
  9. 一種用於未緩衝之經分段的數位至類比轉換的方法，包含：提供數位輸入訊號的一個或多個位元以控制設置於第一電阻器區段與第二電阻器區段之間的一個或多個開關，該第一電阻器區段包含經串聯連接的複數個子區段、每個皆包含兩個或多個單位電阻器構件，而該第二電阻器區段則包含經串聯連接的第二複數個子區段、每個皆包含兩個或多個單位電阻器構件，並且該些開關將該第一區段的所選擇子區段互連至該第二區段的上方部分或下方部分； 補償該第二電阻器區段在該第一電阻器區段上之加載，而該第二電阻器區段的複數個子區段的每個中的電阻器構件進一步包括N1個單位電阻器，N1大於2，且每個單位電阻器具有單位電阻RU；而該第二電阻器區段的複數個子區段的每個中的電阻器構件進一步包括N2個單位電阻器，N2大於2，且每個單位電阻器同樣具有單位電阻RU；其中m2為該第二電阻器區段中的複數個子區段的數目；以及該上方外加電阻器構件和該下方外加電阻器構件進一步包括複數個(NT個)單位電阻器，其中的NT取決於N1和N2。
  10. 如申請專利範圍第9項之方法，其中該些上方外加電阻器構件之總電阻經過挑選，以大約等於該第二區段之輸出電阻。
  11. 如申請專利範圍第9項之方法，其中該上方外加電阻器構件與該下方外加電阻器構件中所挑選一者之總電阻經過挑選，以大約等於該第二區段之輸出電阻。
  12. 如申請專利範圍第9項之方法，額外包含：操作經串聯設置於第三電阻器區段與該第二電阻器區段的所挑選子區段之間的一個或多個開關，該第三電阻器區段包含複數個子區段，每個子區段皆包含一個或多個電阻器構件RU；以及藉由使該上方外加電阻器構件與該下方外加電阻器構 件中所挑選一者之總電阻等於該第二區段之輸出電阻，補償該第三電阻器區段在該第二電阻器區段上之加載。
  13. 如申請專利範圍第9項之方法，額外包含：提供輸入數位通訊訊號作為該數位輸入訊號。
  14. 如申請專利範圍第13項之方法，額外地包含：在媒體存取控制器處接收一電纜訊號；正交振幅調變來自該媒體存取控制器之電纜訊號，且提供輸入數位通訊訊號以控制該些開關的狀態；以及放大由該些子區段中一個區段所提供的生成訊號。
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