[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI522716B - 薄膜電晶體基板及顯示裝置 - Google Patents

薄膜電晶體基板及顯示裝置 Download PDF

Info

Publication number
TWI522716B
TWI522716B TW102116735A TW102116735A TWI522716B TW I522716 B TWI522716 B TW I522716B TW 102116735 A TW102116735 A TW 102116735A TW 102116735 A TW102116735 A TW 102116735A TW I522716 B TWI522716 B TW I522716B
Authority
TW
Taiwan
Prior art keywords
layer
transistor
source
substrate
active layer
Prior art date
Application number
TW102116735A
Other languages
English (en)
Other versions
TW201443535A (zh
Inventor
王忠益
謝燿聯
Original Assignee
群創光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群創光電股份有限公司 filed Critical 群創光電股份有限公司
Priority to TW102116735A priority Critical patent/TWI522716B/zh
Priority to US14/140,427 priority patent/US9263475B2/en
Publication of TW201443535A publication Critical patent/TW201443535A/zh
Priority to US14/990,110 priority patent/US9691792B2/en
Application granted granted Critical
Publication of TWI522716B publication Critical patent/TWI522716B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Description

薄膜電晶體基板及顯示裝置
本發明係關於一種薄膜電晶體基板及具有該薄膜電晶體基板之顯示裝置。
隨著科技的進步，顯示裝置已經廣泛的被運用在各種領域，尤其是液晶顯示裝置，因具有體型輕薄、低功率消耗及無輻射等優越特性，已經漸漸地取代傳統陰極射線管顯示裝置，而應用至許多種類之電子產品中，例如行動電話、可攜式多媒體裝置、筆記型電腦、液晶電視及液晶螢幕等等。
一般而言，顯示裝置係包含一顯示面板及一驅動模組。驅動模組具有一掃描驅動電路及一資料驅動電路。掃描驅動電路係藉由複數條掃描線與顯示面板電性連接，而資料驅動電路係藉由複數條資料線與顯示面板電性連接。另外，顯示面板具有複數個畫素，而該等資料線及該等掃描線係呈交錯設置以形成該等畫素陣列。當掃描驅動電路輸出一掃描訊號使掃描線導通時，資料驅動電路將對應每一行畫素的一資料訊號藉由資料線傳送至畫素的畫素電極，以使顯示面板顯示畫面。
掃描線輸出之掃描訊號的導通時間(即掃描時間)主要是由掃描線的數量及顯示頻率來決定。然而，由於顯示面板上之畫素陣列之寄生電容，例如為資料線的跨線(cross over)、開關電晶體之寄生電容(例如Cgd,Cgs,Csd等)，以及畫素的負載阻抗可能造成一理想的掃描訊號波形(例如方波)延遲及變形而成另一波形。此種訊號延遲及變形的現象(即RC distortion)尤其在大尺寸、高解析度以及立體(3D)的顯示裝置時所造成的問題可能會更加嚴重，例如可能會造成畫素的取樣錯誤而使顯示面板無法正常顯示。其中，若要降低訊號的延遲及變形的話，降低阻抗(R)與 減少電容(C)是必要的手段。除了電路設計的改善方面之外，在電路實際佈局(layout)上的效率提昇，也可達到相同的效果。
一般電路佈局的流程是先將等效電路畫好，再轉換為佈局圖面的方式來表示，最後以實際的生產製程來製作。但是，相同的等效電路卻有無限多種的佈局方式可以實現，因此在電路佈局效率上的提昇也是設計中很重要的環節。
因此，如何提出一種薄膜電晶體基板及具有此薄膜電晶體基板之顯示裝置，可藉由電路佈局的方式來減少其電容量，提升單位面積的元件佈局效率，進而降低顯示裝置之訊號的延遲及變形，已成為重要課題之一。
本發明之目的為提供一種可藉由電路佈局的方式來減少電容量，提升單位面積的元件佈局效率，進而降低訊號的延遲及變形之薄膜電晶體基板及顯示裝置。
為達上述目的，依據本發明之一種薄膜電晶體基板包括一基板、複數個畫素電極、一閘極層、一主動層、一第一源極層、一第二源極層以及一汲極層。該等畫素電極設置於基板上。閘極層設置於基板上。主動層與閘極層相對設置。第一源極層及第二源極層分別與主動層接觸。汲極層與主動層接觸，並與該等畫素電極的其中之一電性連接。閘極層、主動層、第一源極層及汲極層係形成一第一電晶體，閘極層、主動層、第二源極層及汲極層係形成一第二電晶體，第一電晶體及第二電晶體關閉時，第一源極層與第二源極層係電性絕緣。
為達上述目的，依據本發明之一種顯示裝置包括一薄膜電晶體基板，薄膜電晶體基板具有一基板、複數個畫素電極、一閘極層、一主動層、一第一源極層、一第二源極層以及一汲極層。該等畫素電極設置於基板上。閘極層設置於基板上。主動層與閘極層相對設置。第一源極層及第二源極層分別與主動層接觸。汲極層與主動層接觸，並與該等畫素電極的其中之一電性連接。閘極層、主動層、第一源極層及汲極層係形成一 第一電晶體，閘極層、主動層、第二源極層及汲極層係形成一第二電晶體，第一電晶體及第二電晶體關閉時，第一源極層與第二源極層係電性絕緣。
在一實施例中，閘極層具有一第一區域，主動層具有一第二區域，於薄膜電晶體基板的投影方向上，第一區域與第二區域係重疊。
在一實施例中，第一區域的尺寸大於第二區域的尺寸。
在一實施例中，第一源極層及第二源極層係鄰設於汲極層。
在一實施例中，薄膜電晶體基板更包括一第三源極層，其設置於基板上，並與主動層接觸，閘極層、主動層、第三源極層及汲極層係形成一第三電晶體。
在一實施例中，第一電晶體、第二電晶體及第三電晶體關閉時，第一源極層、第二源極層及第三源極層係電性絕緣。
在一實施例中，薄膜電晶體基板更包括另一汲極層，其設置於基板上，並與主動層接觸，閘極層、主動層、第一源極層及另一汲極層係形成一第三電晶體。
承上所述，因本發明之薄膜電晶體基板及顯示裝置中，閘極層與主動層相對設置，第一源極層及第二源極層分別與主動層接觸，汲極層與主動層接觸，並與該等畫素電極的其中之一電性連接。另外，閘極層、主動層、第一源極層及汲極層係形成一第一電晶體，閘極層、主動層、第二源極層及汲極層係形成一第二電晶體。此外，第一電晶體及第二電晶體關閉時，第一源極層與第二源極層係電性絕緣。由於本發明係將具有相同汲極層的不同薄膜電晶體元件，藉由佈局的方式將主動層合而為一，故可降低第一電晶體及第二電晶體所形成之主動層的面積，進而降低閘極層與主動層之間的重疊面積而減少電容的大小。因此，藉由本發明，可使薄膜電晶體基板及具有此薄膜電晶體基板之顯示裝置減少其寄生電容量、提升單位面積的元件佈局效率，進而提升電晶體單位面積的驅動能力而降低訊號的延遲及變形。
1、1a、1b、1c‧‧‧電路
A‧‧‧主動層
A1‧‧‧第一主動層
A2‧‧‧第二主動層
A3‧‧‧第三主動層
A4‧‧‧第四主動層
D、D1‧‧‧汲極層
G‧‧‧閘極層
S1‧‧‧第一源極層
S2‧‧‧第二源極層
S3‧‧‧第三源極層
S4‧‧‧第四源極層
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
T3‧‧‧第三電晶體
T4‧‧‧第四電晶體
Z1‧‧‧第一區域
Z2‧‧‧第二區域
Z3‧‧‧第三區域
Z4‧‧‧第四區域
Z5‧‧‧第五區域
Z6‧‧‧第六區域
圖1A為本發明一實施例之薄膜電晶體基板上具有之電路的示意圖。
圖1B為圖1A的電路中，習知一種電路佈局示意圖。
圖1C為圖1A的電路中，本發明較佳實施例之電路佈局的示意圖。
圖2A及圖2B分別為圖1A之電路中，本發明較佳實施例之電路佈局的另一示意圖。
圖3A為本發明之薄膜電晶體基板上具有之另一實施態樣的電路之示意圖。
圖3B為圖3A的電路中，習知一種電路佈局示意圖。
圖3C為圖3A的電路中，本發明較佳實施例之電路佈局的另一示意圖。
圖4A為本發明之薄膜電晶體基板上具有之另一實施態樣的電路之示意圖。
圖4B為圖4A的電路中，習知一種電路佈局示意圖。
圖4C為圖4A的電路中，本發明較佳實施例之電路佈局的另一示意圖。
圖5A為本發明之薄膜電晶體基板上具有之另一實施態樣的電路之示意圖。
圖5B為圖5A的電路中，習知一種電路佈局示意圖。
圖5C為圖5A的電路中，本發明較佳實施例之電路佈局的另一示意圖。
以下將參照相關圖式，說明依本發明較佳實施例之薄膜電晶體基板及具有此薄膜電晶體基板之顯示裝置，其中相同的元件將以相同的參照符號加以說明。
以下請參考相關圖示，以比較及說明本發明之電路佈局方式與習知技術不同之處。其中，本發明係將具有相同汲極層的不同薄膜電晶體元件，藉由佈局的方式將主動層合而為一，進而減少電容的大小，以提昇單位面積下的元件佈局效率。另外，係將本發明之電路佈局方式及概念應用於薄膜電晶體基板及具有此薄膜電晶體基板之顯示裝置。特別注意的是，本發明以下的電路只是一種舉例，主要是將其概念應用於薄膜電晶體基板及顯示裝置的電路佈局上，藉此來減少薄膜電晶體基板及顯示裝置的寄生電容、提升單位面積的元件佈局效率，進而降低訊號的延遲及變形。
請分別參照圖1A至圖1C所示，其中，圖1A為本發明一 實施例之薄膜電晶體基板上具有之電路1的示意圖，圖1B為圖1A的電路1中，習知一種電路佈局示意圖，而圖1C為圖1A的電路1中，本發明較佳實施例之電路佈局的示意圖。
如圖1A所示，電路1包括一第一電晶體T1及一第二電晶體T2，第一電晶體T1及第二電晶體T2分別為一薄膜電晶體，並設置於基板(圖未顯示)上。其中，第一電晶體T1及第二電晶體T2之閘極係電性連接，且第一電晶體T1及第二電晶體T2之汲極亦電性連接。因此，當閘極輸入訊號而使第一電晶體T1及第二電晶體T2導通時，第一電晶體T1之源極的訊號可傳送至汲極，第二電晶體T2之源極的訊號亦可傳送至汲極。
另外，請先參照圖1C所示，本發明之薄膜電晶體基板包括一基板(圖未顯示)、複數個畫素電極(圖未顯示)、一閘極層G、一主動層A、一第一源極層S1、一第二源極層S2以及一汲極層D。
複數個畫素電極設置於基板上，而閘極層G亦設置於基板上。其中，閘極層G的材質例如是金屬(例如鋁、銅、銀、鉬、鈦)或其合金所構成的單層或多層結構。部分用以傳輸驅動訊號之導線，可以使用與閘極同一層且同一製程之結構，彼此電性相連，例如掃描線(scan line)。
主動層A與閘極層G相對設置。在實施上，主動層A可為一半導體層，並例如但不限於包括一氧化物半導體。前述之氧化物半導體包括氧化物，且氧化物包括銦、鋅、鎵及鉿的至少其中之一，或其它材料。其中，氧化物半導體例如但不限於為氧化銦鎵鋅、氧化銦鉿鋅、氧化鋅或氧化銦。
第一源極層S1及第二源極層S2分別與主動層A接觸，且汲極層D亦與主動層A接觸。其中，第一源極層S1與汲極層D之間具有一間隔，而第二源極層S2與汲極層D之間亦具有一間隔。於此，閘極層G、主動層A、第一源極層S1及汲極層D係形成第一電晶體T1，而閘極層G、主動層A、第二源極層S2及汲極層D係形成第二電晶體T2。本發明並不限定第一電晶體T1及第二電晶體T2為一下閘極(bottom gate)或一上閘極(top gate)的電晶體。在本實施例中，係以一下閘極為例，即主動層A位於閘極層G之上。其中，於第一電晶體T1之主動層A未導通時，第一 源極層S1與汲極層D電性分離。另外，於第二電晶體T2之主動層A未導通時，第二源極層S2與汲極層D亦電性分離。
第一源極層S1及第二源極層S2係鄰設於汲極層D。換言之，第一源極層S1或第二源極層S2可位於汲極層D的上側、下側、左側或右側的鄰近位置。於此，係以第一源極層S1及第二源極層S2位於汲極層D的左、右兩側為例。此外，第一電晶體T1及第二電晶體T2亦可分別包含介電層、絕緣層、保護層或其它膜層(圖未顯示)。其中，第一源極層S1、第二源極層S2及汲極層D之材質可分別為金屬(例如鋁、銅、銀、鉬、鈦)或其合金所構成的單層或多層結構。部分用以傳輸驅動訊號之導線，可以使用與第一源極層S1、第二源極層S2及汲極層D同層且同一製程之結構，例如資料線(data line)。
另外，請參照圖1B所示，於習知的佈局中，由於第一電晶體T1之閘極與第二電晶體T2之閘極電性連接，故第一電晶體T1與第二電晶體T2共同具有一層閘極層G。另外，由於第一電晶體T1之汲極與第二電晶體T2之汲極電性連接，故第一電晶體T1與第二電晶體T2亦共同具有一層汲極層D，但是，第一電晶體T1之一第一主動層A1與第二電晶體T2之一第二主動層A2係彼此分離而不連接。
不過，請再參照圖1C所示，在本發明的電路佈局中，第一電晶體T1與第二電晶體T2共同具有閘極層G，第一電晶體T1與第二電晶體T2亦共同具有汲極層D，但第一電晶體T1與第二電晶體T2亦具有同一層的主動層A。其中，於薄膜電晶體基板的投影方向上，主動層A與閘極層G重疊設置。具體而言，本發明於形成第一電晶體T1與第二電晶體T2之主動層的製程中，係形成一個區域的主動層A，並將此主動層A同時作為第一電晶體T1及第二電晶體T2的主動層。因此，本發明係將具有相同汲極層的不同薄膜電晶體元件，藉由電路佈局的方式將主動層合而為一，進而減少電容的大小，藉此提昇單位面積下的元件佈局效率。
另外，在圖1C中，第一電晶體T1及第二電晶體T2關閉而不導通時(即閘極G不輸入訊號時)，第一源極層S1及第二源極層S2係彼此電性絕離。另外，本發明之汲極層D係電性連接至薄膜電晶體基板 之該等畫素電極的其中之一。此外，閘極層G具有一第一區域Z1，主動層A具有一第二區域Z2，於薄膜電晶體基板的投影方向上(即俯視方向上)，第一區域Z1與第二區域Z2係重疊，且第一區域Z1的尺寸(面積)係大於第二區域Z2的尺寸(面積)。
請比較圖1B與圖1C所示，於習知的圖1B的佈局中，第一主動層A1與第二主動層A2的面積共為392微米2，在本發明圖1C的佈局中，主動層A具有之第二區域Z2的面積只有308微米2，比習知減少了21.4%的佈局面積。由於兩層導電膜層之間可形成一電容，因此，若可降低某一層導電膜層的面積的話，就可降低兩者之間的重疊面積，進而降低寄生電容而提升單位面積的元件佈局效率，藉此可提升電晶體單位面積的驅動能力而降低顯示裝置之訊號的延遲及變形。因此，藉由圖1C的佈局方式，可使本發明之薄膜電晶體基板及具有此薄膜電晶體基板之顯示裝置減少其寄生電容，提升單位面積的元件佈局效率，進而降低訊號的延遲及變形。
另外，請分別參照圖2A及圖2B所示，其分別為圖1A之電路1中，本發明較佳實施例之電路佈局的另一示意圖。
如圖2A所示，與圖1C主要的不同在於，圖1C的第一源極層S1及第二源極層S2分別位於汲極層D之左、右兩側，但於圖2A的佈局中，第一源極層S1及第二源極層S2分別位於汲極層D的右側，並為右上側及右下側。此外，本實施例之主動層A具有之第二區域Z2的面積只有330微米2，比圖1B之習知減少了15.82%的主動層佈局面積。
另外，如圖2B所示，與圖2A主要的不同在於，圖2B的第一源極層S1及第二源極層S2分別位於汲極層D的左上側及右下側。另外，本實施例之主動層A具有之第二區域Z2的面積只有336微米2，比習知減少了14.29%的主動層佈局面積。
此外，圖2A及圖2B之電路佈局可參照上述之圖1C，不再贅述。
另外，請參照圖3A、圖3B及圖3C所示，其中，圖3A為本發明之薄膜電晶體基板上具有之另一實施態樣的電路1a之示意圖，圖3B 為圖3A的電路1a中，習知一種電路佈局示意圖，而圖3C為圖3A的電路1a中，本發明較佳實施例之電路佈局的另一示意圖。
與圖1A的電路1主要的不同在於，圖3A之電路1a更包括一第三電晶體T3，第三電晶體T3之閘極與第一電晶體T1及第二電晶體T2之閘極電性連接，而第三電晶體T3之源極與第一電晶體T1之源極電性連接。
因此，於圖3B的習知佈局中，閘極層G、一第三主動層A3、一第一源極層S1及另一汲極層D1係形成第三電晶體T3。其中，第一電晶體T1、第二電晶體T2及第三電晶體T3共同具有一層閘極層G，第一電晶體T1及第二電晶體T2共同具有一層汲極層D，但第三電晶體T3之汲極層D1與第一電晶體T1及第二電晶體T2之汲極層D分離而不連接。另外，第一電晶體T1之第一主動層A1、第二電晶體T2之第二主動層A2及第三電晶體T3之第三主動層A3係彼此分離而不連接。此外，第三主動層A3與閘極層G重疊設置。
在圖3C之本發明的佈局中，閘極層G、主動層A、第一源極層S1及汲極層D1係形成第三電晶體T3，且第一電晶體T1、第二電晶體T2及第三電晶體T3係具有同一層主動層A。具體而言，本發明於形成第一電晶體T1、第二電晶體T2及第三電晶體T3之主動層的製程中，係形成一個區域的主動層A，並將此主動層A同時作為第一電晶體T1、第二電晶體T2及第三電晶體T3的主動層。
習知之圖3B之第一主動層A1、第二主動層A2及第三主動層A3的面積總和為539微米2，而圖3C之佈局中，主動層A具有之一第四區域Z4的面積為484微米2，因此，可比習知圖3B減少了10.2%的主動層佈局面積。
另外，請參照圖4A、圖4B及圖4C所示，其中，圖4A為本發明之薄膜電晶體基板上具有之另一實施態樣的電路1b之示意圖，圖4B為圖4A的電路1b中，習知一種電路佈局示意圖，而圖4C為圖4A的電路1b中，本發明較佳實施例之電路佈局的另一示意圖。
與圖1A的電路1主要的不同在於，圖4A之電路1b更包 括一第三電晶體T3，第三電晶體T3設置於基板上。其中，第三電晶體T3之閘極與第一電晶體T1之閘極及第二電晶體T2之閘極電性連接，且第三電晶體T3之汲極與第一電晶體T1之汲極及第二電晶體T2之汲極電性連接。
於圖4B的習知佈局中，由於第一電晶體T1之閘極、第二電晶體T2之閘極及第三電晶體T3之閘極電性連接，故第一電晶體T1、第二電晶體T2及第三電晶體T3共同具有一層閘極層G。另外，由於第一電晶體T1之汲極、第二電晶體T2之汲極及第三電晶體T3之汲極電性連接，故第一電晶體T1、第二電晶體T2及第三電晶體T3亦共同具有一層汲極層D，但是第一電晶體T1之第一主動層A1、第二電晶體T2之第二主動層A2及第三電晶體T3之一第三主動層A3係彼此分離而不連接。
不過，在圖4C之本發明的佈局中，第一電晶體T1、第二電晶體T2及第三電晶體T3係共同具有閘極層G，第一電晶體T1、第二電晶體T2及第三電晶體T3亦共同具有汲極層D，且第一電晶體T1、第二電晶體T2及第三電晶體T3亦具有同一層的主動層A。其中，於薄膜電晶體基板的投影方向上，主動層A與閘極層G重疊設置。另外，第一電晶體T1、第二電晶體T2及第三電晶體T3之汲極層D係電性連接至薄膜電晶體基板之該等畫素電極(圖未顯示)的其中之一。另外，第一電晶體T1、第二電晶體T2及第三電晶體T3不導通時，第一源極層S1、第二源極層S2及第三源極層S3係彼此電性隔離。此外，閘極層G具有一第三區域Z3，主動層A具有一第四區域Z4，於薄膜電晶體基板的投影方向上，第三區域Z3與第四區域Z4係重疊，且第三區域Z3的尺寸係大於第四區域E4的尺寸。
另外，圖4B之第一主動層A1、第二主動層A2及第三主動層A3的面積總和為588微米2。在圖4C的佈局中，主動層A的第四區域Z4的面積為426微米2，因此，可比習知減少了27.55%的主動層佈局面積。
另外，請參照圖5A、圖5B及圖5C所示，其中，圖5A為本發明之薄膜電晶體基板上具有之另一實施態樣的電路1c之示意圖，圖5B為圖5A的電路1c中，習知一種電路佈局示意圖，而圖5C為圖5A的電路1c中，本發明較佳實施例之電路佈局的另一示意圖。
與圖4A的電路1b主動的不同在於，圖5A之電路1c更包括一第四電晶體T4，第四電晶體T4設置於基板上。其中，第四電晶體T4之閘極與第一電晶體T1之閘極、第二電晶體T2之閘極及第三電晶體T3之閘極電性連接，且第四電晶體T4之汲極與第一電晶體T1之汲極、第二電晶體T2之汲極及第三電晶體T3之汲極電性連接。
於圖5B的習知佈局中，第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4共同具有一層閘極層G。另外，第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4亦共同具有一層汲極層D，但是第一電晶體T1之第一主動層A1、第二電晶體T2之第二主動層A2、第三電晶體T3之第三主動層A3及第四電晶體T4之一第四主動層A4係彼此分離而不連接。
不過，在圖5C之本發明的佈局中，第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4共同具有閘極層G，第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4亦共同具有汲極層D，且第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4亦具有同一層的主動層A。其中，於薄膜電晶體基板的投影方向上，主動層A與閘極層G重疊設置。另外，第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4之汲極層D係電性連接至薄膜電晶體基板之該等畫素電極(圖未顯示)的其中之一。另外，第一電晶體T1、第二電晶體T2、第三電晶體T3及第四電晶體T4不導通時，第一源極層S1、第二源極層S2、第三源極層S3及第四源極層S4係彼此電性隔離。此外，閘極層G具有一第五區域Z5，主動層A具有一第六區域Z6，於薄膜電晶體基板的投影方向上，第五區域Z5與第六區域Z6係重疊，且第五區域Z5的尺寸係大於第六區域E6的尺寸。
另外，圖5B之第一主動層A1、第二主動層A2、第三主動層A3及第四主動層A4的面積總和為784微米2，在圖4C的佈局中，主動層A的第六區域Z6之面積為528微米2，比圖5B之習知減少了32.65%的主動層佈局面積。
另外，本發明之顯示裝置具有上述之薄膜電晶體基板，而 薄膜電晶體基板之電路佈局的方式可參照上述，不再贅述。其中，顯示裝置可為一液晶顯示裝置或一有機發光二極體顯示裝置。以液晶顯示裝置為例，除了薄膜電晶體基板之外，液晶顯示裝置更可包括一對向基板、一液晶層及一背光模組。對向基板與薄膜電晶體基板相對而設，而液晶層夾置於薄膜電晶體基板與對向基板之間。此外，背光模組設置於薄膜電晶體基板遠離對向基板之一側。
最後一提的是，本發明係將具有相同汲極層的不同薄膜電晶體元件，藉由佈局的方式將主動層合而為一，進而減少電容的大小，以提昇單位面積下的元件佈局效率，因此，並不限定只有上述的電路出現於薄膜電晶體基板及具有此薄膜電晶體基板的顯示裝置，只要符合這個概念的電路及其佈局方式都可涵蓋於本發明之薄膜電晶體基板及具有此薄膜電晶體基板的顯示裝置。
綜上所述，因本發明之薄膜電晶體基板及顯示裝置中，閘極層與主動層相對設置，第一源極層及第二源極層分別與主動層接觸，汲極層與主動層接觸，並與該等畫素電極的其中之一電性連接。另外，閘極層、主動層、第一源極層及汲極層係形成一第一電晶體，閘極層、主動層、第二源極層及汲極層係形成一第二電晶體。此外，第一電晶體及第二電晶體關閉時，第一源極層與第二源極層係電性絕緣。由於本發明係將具有相同汲極層的不同薄膜電晶體元件，藉由佈局的方式將主動層合而為一，故可降低第一電晶體及第二電晶體所形成之主動層的面積，進而降低閘極層與主動層之間的重疊面積而減少電容的大小。因此，藉由本發明，可使薄膜電晶體基板及具有此薄膜電晶體基板之顯示裝置減少其寄生電容量、提升單位面積的元件佈局效率，進而提升電晶體單位面積的驅動能力而降低訊號的延遲及變形。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。
A‧‧‧主動層
D‧‧‧汲極層
G‧‧‧閘極層
S1‧‧‧第一源極層
S2‧‧‧第二源極層
T1‧‧‧第一電晶體
T2‧‧‧第二電晶體
Z1‧‧‧第一區域
Z2‧‧‧第二區域

Claims (10)

  1. 一種薄膜電晶體基板，包括：一基板；複數個畫素電極，設置於該基板上；一閘極層，設置於該基板上；一主動層，與該閘極層相對設置；一第一源極層及一第二源極層，分別與該主動層接觸；以及一汲極層，與該主動層接觸，並與該等畫素電極的其中之一電性連接，其中，該閘極層、該主動層、該第一源極層及該汲極層係形成一第一電晶體，該閘極層、該主動層、該第二源極層及該汲極層係形成一第二電晶體，該第一電晶體及該第二電晶體關閉時，該第一源極層與該第二源極層係電性絕緣。
  2. 如申請專利範圍第1項所述之薄膜電晶體基板，其中該閘極層具有一第一區域，該主動層具有一第二區域，於該薄膜電晶體基板的投影方向上，該第一區域與該第二區域係重疊。
  3. 如申請專利範圍第2項所述之薄膜電晶體基板，其中該第一區域的尺寸大於該第二區域的尺寸。
  4. 如申請專利範圍第1項所述之薄膜電晶體基板，其中該第一源極層及該第二源極層係鄰設於該汲極層。
  5. 如申請專利範圍第1項所述之薄膜電晶體基板，更包括：一第三源極層，設置於該基板上，並與該主動層接觸，該閘極層、該主動層、該第三源極層及該汲極層係形成一第三電晶體。
  6. 如申請專利範圍第5項所述之薄膜電晶體基板，其中該第一電晶體、該第二電晶體及該第三電晶體關閉時，該第一源極層、該第二源極層及該第三源極層係電性絕緣。
  7. 如申請專利範圍第1項所述之薄膜電晶體基板，更包括：另一汲極層，設置於該基板上，並與該主動層接觸，該閘極層、該主動層、該第一源極層及該另一汲極層係形成一第三電晶體。
  8. 一種顯示裝置，包括： 一薄膜電晶體基板，具有：一基板；複數個畫素電極，設置於該基板上；一閘極層，設置於該基板上；一主動層，與該閘極層相對設置；一第一源極層及一第二源極層，分別與該主動層接觸；及一汲極層，與該主動層接觸，並與該等畫素電極的其中之一電性連接，該閘極層、該主動層、該第一源極層及該汲極層係形成一第一電晶體，該閘極層、該主動層、該第二源極層及該汲極層係形成一第二電晶體，該第一電晶體及該第二電晶體關閉時，該第一源極層與該第二源極層係電性絕緣。
  9. 如申請專利範圍第8項所述之顯示裝置，其中該第一源極層及該第二源極層係鄰設於該汲極層。
  10. 如申請專利範圍第8項所述之顯示裝置，更包括：另一汲極層，設置於該基板上，並與該主動層接觸，該閘極層、該主動層、該第一源極層及該另一汲極層係形成一第三電晶體。
TW102116735A 2013-05-10 2013-05-10 薄膜電晶體基板及顯示裝置 TWI522716B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102116735A TWI522716B (zh) 2013-05-10 2013-05-10 薄膜電晶體基板及顯示裝置
US14/140,427 US9263475B2 (en) 2013-05-10 2013-12-24 Thin film transistor substrate and display apparatus
US14/990,110 US9691792B2 (en) 2013-05-10 2016-01-07 Thin film transistor substrate and display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102116735A TWI522716B (zh) 2013-05-10 2013-05-10 薄膜電晶體基板及顯示裝置

Publications (2)

Publication Number Publication Date
TW201443535A TW201443535A (zh) 2014-11-16
TWI522716B true TWI522716B (zh) 2016-02-21

Family

ID=51864176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102116735A TWI522716B (zh) 2013-05-10 2013-05-10 薄膜電晶體基板及顯示裝置

Country Status (2)

Country Link
US (2) US9263475B2 (zh)
TW (1) TWI522716B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013251483A (ja) * 2012-06-04 2013-12-12 Ps4 Luxco S A R L 半導体装置
TWI522716B (zh) * 2013-05-10 2016-02-21 群創光電股份有限公司 薄膜電晶體基板及顯示裝置
US20210200927A1 (en) * 2019-12-31 2021-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Transistor Placement in Standard Cell Layout

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2620240B2 (ja) * 1987-06-10 1997-06-11 株式会社日立製作所 液晶表示装置
JPH0830825B2 (ja) * 1990-04-20 1996-03-27 シャープ株式会社 アクティブマトリクス表示装置
JP2900662B2 (ja) * 1991-10-18 1999-06-02 三菱電機株式会社 薄膜トランジスタアレイ
US5414283A (en) * 1993-11-19 1995-05-09 Ois Optical Imaging Systems, Inc. TFT with reduced parasitic capacitance
JP3527034B2 (ja) * 1996-09-20 2004-05-17 株式会社半導体エネルギー研究所 半導体装置
US6680223B1 (en) * 1997-09-23 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7629633B2 (en) * 2004-05-20 2009-12-08 Isaac Wing Tak Chan Vertical thin film transistor with short-channel effect suppression
CN101356557B (zh) * 2006-02-24 2011-01-12 夏普株式会社 有源矩阵基板、显示装置、电视接收机
TWI522716B (zh) * 2013-05-10 2016-02-21 群創光電股份有限公司 薄膜電晶體基板及顯示裝置

Also Published As

Publication number Publication date
US20160118413A1 (en) 2016-04-28
US9263475B2 (en) 2016-02-16
US20140332826A1 (en) 2014-11-13
US9691792B2 (en) 2017-06-27
TW201443535A (zh) 2014-11-16

Similar Documents

Publication Publication Date Title
CN108140946B (zh) 扫描天线及其制造方法
KR102497761B1 (ko) 어레이 기판
US10186526B2 (en) Display panel
US9612495B2 (en) Array substrate and display device
US10168593B2 (en) Liquid crystal display panel having dual capacitors connected in parallel to shift register unit and array substrate thereof
WO2016179972A1 (zh) 阵列基板、液晶显示面板及显示装置
WO2016110036A1 (zh) 阵列基板及显示装置
US10263018B2 (en) Signal line structure, array substrate, and display device
US9673230B2 (en) Pixel array
US20140160416A1 (en) Array substrate for tft-led, method of manufacturing the same, and display device
TWI469360B (zh) 顯示面板及顯示裝置
US10147744B2 (en) Array substrate, method of manufacturing the same, and display device
CN107300816B (zh) 显示装置
JP2007249201A (ja) 表示パネル
TWI522716B (zh) 薄膜電晶體基板及顯示裝置
CN110068971B (zh) 显示面板
WO2020019468A1 (zh) Tft阵列基板及其制造方法与柔性液晶显示面板
US20120120360A1 (en) Liquid crystal display panel and manufacturing method thereof
CN108538853B (zh) 显示装置及其阵列基板
JP3203753U (ja) 表示装置
TW201445229A (zh) 顯示裝置
US20180239204A1 (en) Fringe field switching (ffs) mode array substrate and manufacturing method therefor
KR102059787B1 (ko) 액정표시장치용 어레이 기판
TWI595298B (zh) 顯示面板
TW201411235A (zh) 顯示裝置