TWI517117B - 移位暫存器及其控制方法 - Google Patents

Description

移位暫存器及其控制方法

本發明係關於一種移位暫存器及其控制方法，特別有關於一種低功耗的移位暫存器及其控制方法。

一般而言，顯示面板包含有複數個畫素、閘極驅動電路以及源極驅動電路。源極驅動電路係用以寫入資料訊號至被開啟的畫素。閘極驅動電路包含複數級移位暫存器，用來提供複數個閘極訊號，以控制畫素之開啟與關閉。然而，先前技術中的移位暫存器因同時採用P型金屬氧化物半導體場效電晶體(PMOSFET)及N型金屬氧化物半導體場效電晶體(NMOSFET)，而使得電晶體數目過多，並造成佈局面積過大，而不利於實現窄邊框顯示面板的設計。

本發明之一實施例提供一種移位暫存器。上述的移位暫存器包含第一輸入端、第二輸入端、第一開關、上拉電路以及下拉電路。第一開關的第一端接收第一時脈訊號，第一開關的第二端耦接於移位暫存器的輸出端，而第一開關的控制端耦接於第一節點。上拉電路包含第二開關及第一控制電路。第二開關的第一端耦接於第一系統電壓端，而第二開關的控制端耦接於第一輸入端。第一控制電路用以依據第一系統電壓端的電位，控制第二開關的第二端與第一節點之間的電性連接。下拉電路包含第三開關、第二控制電路、第三控制電路、第四開關、第五開關、第六開關及第七開關。第三開關的第一端耦接於第一節點，第三開關的第二端耦接於移位暫存器的輸出端， 而第三開關的控制端耦接於第二節點。第二控制電路用以依據第一時脈訊號，控制第一系統電壓端與第三節點之間的電性連接，並依據第二時脈訊號，控制第一系統電壓端與第四節點之間的電性連接。第三控制電路用以依據第一輸入端的電位，控制第二系統電壓端與第二節點之間的電性連接以及第二系統電壓端與第三節點之間的電性連接。第四開關的第一端耦接於第四節點，第四開關的第二端耦接於第二節點，而第四開關的控制端耦接於第三節點。第五開關的第一端耦接於第四節點，第五開關的第二端耦接於第二系統電壓端，而第五開關的控制端耦接於輸出端。第六開關的第一端耦接於輸出端，第六開關的第二端耦接於第二系統電壓端，而第六開關的控制端耦接於第二節點。第七開關的第一端耦接於移位暫存器的輸出端，第七開關的第二端耦接於第二系統電壓端，而第七開關的控制端耦接於第二輸入端。

本發明之一實施例提供一種控制方法，用以上述的移位暫存器。上述的控制方法包含當第一時脈訊號為高電位時，使第二時脈訊號為低電位；以及當第二時脈訊號為高電位時，使第一時脈訊號為低電位。

透過本發明實施例之移位暫存器，可避免功耗的浪費，而具有節能的功效。再者，本發明實施例之移位暫存器的各開關可都採用同一類型的電晶體(如NMOSFET)，故可以使用較少的光罩製造本發明實施例之移位暫存器，而使移位暫存器的製程得以簡化。此外，由於移位暫存器採用精簡的設計，而具有較少的電晶體數目，故可降低製造成本，並適合用於窄邊框的面板設計。

100、300、500‧‧‧移位暫存器

110、510‧‧‧上拉電路

120、320、520‧‧‧下拉電路

150‧‧‧雙向選擇電路

512、712‧‧‧第一控制電路

520‧‧‧下拉電路

530‧‧‧第二控制電路

540‧‧‧第三控制電路

A至E‧‧‧節點

D2U‧‧‧第二選擇訊號

IN1‧‧‧第一輸入端

IN2‧‧‧第二輸入端

Q1至Q16‧‧‧開關

SR_N‧‧‧輸出端

SR_N-1‧‧‧前一級移位暫存器的輸出端

SR_N+1‧‧‧下一級移位暫存器的輸出端

T_A至T_D、T₁至T₇‧‧‧時間點

U2D‧‧‧第一選擇訊號

VDD‧‧‧第一系統電壓端

VSS‧‧‧第二系統電壓端

XCK‧‧‧第一時脈訊號

第1圖為本發明一實施例之移位暫存器的電路圖。

第2圖為第1圖移位暫存器的時序圖。

第3圖為本發明另一實施例之移位暫存器的電路圖。

第4圖為第3圖移位暫存器的時序圖。

第5圖為本發明再一實施例之移位暫存器的電路圖。

第6圖為第5圖移位暫存器的時序圖。

第7圖為本發明移位暫存器之第一控制電路的另一電路圖。

請參考第1圖及第2圖，第1圖為本發明一實施例之移位暫存器100的電路圖，而第2圖為第1圖移位暫存器100的時序圖。移位暫存器100可用於顯示面板的閘極驅動器，而閘極驅動電路可包含複數級的移位暫存器100，用來提供複數個閘極訊號以控制顯示面板的畫素之開啟與關閉。移位暫存器100具有開關Q1、上拉電路110、下拉電路120及雙向選擇電路150。上拉電路110用以依據第一輸入端IN1的電位，控制開關Q1的開啟和關閉，進而將移位暫存器100的輸出端SR_N的電位由低電位上拉至高電位。下拉電路120則用以當開關Q1關閉時，將移位暫存器100的輸出端SR_N的電位由高電位下拉至低電位。

雙向選擇電路150則用以依據第一選擇訊號U2D及第二選擇訊號D2U，將前一級移位暫存器的輸出端SR_N-1及下一級移位暫存器的輸出端SR_N+1選擇性地耦接至移位暫存器100的第一輸入端IN1及第二輸入端IN2。其中，當第一選擇訊號U2D為第一電位(例如：高電位)且第二選擇訊號D2U為第二電位(例如：低電位)時，雙向選擇電路150將輸出端SR_N-1耦接至第一輸入端IN1，並將輸出端SR_N+1耦接至第二輸入端IN2。當第一選擇訊號U2D為第二電位且第二選擇訊號D2U為第一電位時，雙向選擇電路150將輸出端SR_N-1耦接至第二輸入端IN2，並將輸出端SR_N+1耦接至第一輸入端IN1。

在本發明一實施例中，雙向選擇電路150可包含開關Q13至 Q16，其中開關Q13用以控制前一級移位暫存器的輸出端SR_N-1與第二輸入端IN2之間的電性連接，開關Q14用以控制前一級移位暫存器的輸出端SR_N-1與第一輸入端IN1之間的電性連接，開關Q15用以控制下一級移位暫存器的輸出端SR_N+1與第一輸入端IN1之間的電性連接，而開關Q16用以控制下一級移位暫存器的輸出端SR_N+1與第二輸入端IN2之間的電性連接。開關Q13和Q15受控於第二選擇訊號D2U，而開關Q14和Q16受控於第一選擇訊號U2D。當開關Q13及開關Q15開啟時，開關Q14及開關Q16關閉；當開關Q14及開關Q16開啟時，開關Q13及開關Q15關閉。

然而須瞭解地，雙向選擇電路150並非是移位暫存器100的必要元件，亦即移位暫存器100可在沒有雙向選擇電路150的情況下操作。例如：在本發明一實施例中，輸出端SR_N-1直接地耦接至第一輸入端IN1，而輸出端SR_N+1直接地耦接至第二輸入端IN2。在本發明另一實施例中，輸出端SR_N-1直接地耦接至第二輸入端IN2，而輸出端SR_N+1直接地耦接至第一輸入端IN1。

第2圖即繪示了當第一輸入端IN1耦接至輸出端SR_N-1，而第二輸入端IN2耦接至輸出端SR_N+1時，輸出端SR_N-1、SR_N及SR_N+1之電位、第一時脈訊號XCK與第二時脈訊號CK的波形與時序。假設移位暫存器100的開關Q1的第一端接收第一時脈訊號XCK，而前一級與下一級移位暫存器的開關Q1的第一端接收第二時脈訊號CK，則在時間點T_A至T_B期間，因第一輸入端IN1的電位為高電位且第二輸入端IN2的電位為低電位，故移位暫存器100中的開關Q2、Q8、Q11及Q12會被開啟，且開關Q7會被關閉。因此，節點A會因開關Q2和Q8的開啟而處於高電位，而節點B會因開關Q12的開啟而耦接於第二系統電壓端VSS並處於低電位。此外，開關Q1因節點A處於高電位而被開啟，開關Q6及Q3因節點B處於低電位而被關閉，而開關Q9和Q10因其控制端接耦接於第一系統電壓端VDD而被開啟。當開關Q9 和Q11都被開啟時，因移位暫存器100的開關Q9之寬長比(width-to-length ratio)遠小於開關Q11的寬長比，而使得開啟時的開關Q9之等效電阻值遠大於開啟時的開關Q11之等效電阻值，進而使節點C處於低電位，故開關Q4會因節點C處於低電位而被關閉。此外，因開關Q1被開啟，開關Q3、Q6及Q7被關閉，且第一時脈訊號XCK處於低電位，故輸出端SR_N的電位在時間點T_A至T_B期間會處於低電位。

在時間點T_B至T_C期間，因第一輸入端IN1和第二輸入端IN2的電位皆為低電位，故開關Q2、Q8、Q7、Q11及Q12會被關閉。此外，由於開關Q1的寄生電容的偶合(coupling)效應，當第一時脈訊號XCK從低電位被提升至高電位時，節點A會從高電位被提升至更高的電位。再者，因節點A處於更高的電位，而使開關Q1被開啟，因而使得輸出端SR_N的電位在時間點T_B會被上拉至高電位，進而使得開關Q5被開啟。此外，因開關Q9和Q10會被開啟，而開關Q11被關閉，而使得節點C處於高電位，並使開關Q4被開啟。因為此時開關Q5和Q10皆被開啟，所以此時節點D的電位會由開關Q10和Q5的阻值來分壓決定。因為開關Q5的寬長比遠大於開關Q10的寬長比，而使得開啟時的開關Q5之等效電阻值遠小於開啟時的開關Q10之等效電阻值，因此節點D的電位會近似於低電位。又因為開關Q4為開啟，所以節點B的電位會近似於節點D的電位，即為低電位。開關Q3和Q6因節點B處於低電位而被關閉。因此輸出端SR_N的電位在時間點T_B至T_C期間會維持在高電位。

在時間點T_C開始瞬間，因節點A的電位仍維持在上一個階段的狀態，即高電位的狀態，因此開關Q1也仍保持在開啟狀態。此時第一時脈訊號XCK由低電位轉變為高電位，使得輸出端SR_N亦由高電位轉變為低電位，且開關Q5因為輸出端SR_N處於低電位而被關閉。接著，在時間點T_C至 T_D期間，第一輸入端IN1的電位為低電位且第二輸入端IN2的電位為高電位，故開關Q2、Q8、Q11及Q12會被關閉，而開關Q7會被開啟。因開關Q9和Q10會被開啟，且開關Q11被關閉，而使得節點C處於高電位，並使開關Q4被開啟。節點B則因開關Q10及Q4的開啟而處於高電位，且開關Q3和Q6因節點B處於高電位而被開啟。由於開關Q3、Q6和Q7被開啟，會使得節點A的電位由高電位轉變為低電位，因此開關Q1會被關閉。此時由於開關Q6、Q7為開啟狀態且第二系統電壓端VSS為低電位，而使輸出端SR_N的電位在時間點T_C至T_D期間仍然保持在低電位，且開關Q5仍然保持在關閉狀態。總的來說，在時間點T_C至T_D期間，開關Q1一開始保持在上一階段的開啟狀態，而輸出端SR_N的電位因為第一時脈訊號XCK由高電位轉變為低電位而被下拉至低電位，之後節點A的電位由高電位轉變為低電位，導致開關Q1被關閉，開關Q1關閉後，輸出端SR_N的電位則由第二系統電壓端VSS來使其保持在低電位直到下一個圖框週期(Frame period)。

由於移位暫存器100的各開關Q1至Q16可都採用N型金屬氧化物半導體場效電晶體(NMOSFET)，故可使用較先前技術少兩個的光罩來製造移位暫存器100，而簡化移位暫存器100的製程。詳言之，先前技術中的移位暫存器因同時採用PMOSFET及NMOSFET，故其所使用的光罩數會較本發明之實施例單獨使用NMOSFET的移位暫存器100多兩個。

然而，儘管如此，移位暫存器100的設計還不夠完善。舉例來說，在時間點T_A至T_B期間，因開關Q9和Q11被開啟，故會產生由第一系統電壓端VDD而經過開關Q9及Q11而至第二系統電壓端VSS的直流電源路徑(direct current path)。此外，在時間點T_B至T_C期間，因開關Q10和Q5被開啟，故會產生由第一系統電壓端VDD而經過開關Q10及Q5而至第二系統電壓端VSS的直流電源路徑。由於移位暫存器100會產生上述的直流電源路 徑，而造成移位暫存器100多餘的功耗浪費。再者，第一時脈訊號XCK與第二時脈訊號CK必須如第2圖所示為非重疊(non-overlap)的訊號，亦即第一時脈訊號XCK的上升邊緣(rising edge)在時序上必須與第二時脈訊號CK的下降邊緣(falling edge)對齊，且第一時脈訊號XCK的下降邊緣在時序上必須與第二時脈訊號CK的上升邊緣對齊。倘若第一時脈訊號XCK與第二時脈訊號CK不是非重疊的訊號，則第一時脈訊號XCK與第二時脈訊號CK可能會同時為低電位。當第一時脈訊號XCK與第二時脈訊號CK同時為低電位，且輸出端SR_N-1及輸出端SR_N+1都為低電位時，因開關Q10和Q4被開啟而使節點B處於高電位，而開關Q6和Q3因節點B處於高電位而被開啟。然而因第一時脈訊號XCK為低電位，而使得節點A的電位在輸出端SR_N尚未被上拉至高電位之前就被下拉至低電位，而造成移位暫存器100作動錯誤。此外，如上所述，在時間點T_B至T_C期間，當第一時脈訊號XCK從低電位被提升至高電位時，節點A會從高電位被提升至更高的電位。假設第一系統電壓端VDD所提供第一系統電壓為VGH，而第二系統電壓端VSS所提供第二系統電壓為VGL，且開關Q2和Q8的臨界電壓為Vtn，其中VGH高於VGL，且VGL為負電位。如此，移位暫存器100的輸出端SR_N的最高電位和最低電位則會分別為VGH和VGL，且節點A在時間點T_B至T_C期間的電位會被提升至(2VGH-VGL-2Vtn)，而使得開關Q8的兩端會承受極大的(2VGH-2VGL-2Vtn)之壓差。若以開關Q8是NMOSFET為例，則表示開關Q8的汲極至源極的壓差會過大。

請參考第3圖及第4圖，第3圖為本發明一實施例之移位暫存器300的電路圖，而第4圖為第3圖移位暫存器300的時序圖。移位暫存器300可用於顯示面板的閘極驅動器，而閘極驅動電路可包含複數級的移位暫存器300，用來提供複數個閘極訊號以控制顯示面板的畫素之開啟與關閉。移位暫存器300具有開關Q1、上拉電路110、下拉電路320及雙向選擇電路150。 上拉電路110用以依據第一輸入端IN1的電位，控制開關Q1的開啟和關閉，進而將移位暫存器300的輸出端SR_N的電位由低電位上拉至高電位。下拉電路320則用以當開關Q1關閉時，將移位暫存器300的輸出端SR_N的電位由高電位下拉至低電位。至於選擇電路150的用途則可參考上述說明，在此即不再贅述。

假設第一輸入端IN1耦接至輸出端SR_N-1，而第二輸入端IN2耦接至輸出端SR_N+1，則輸出端SR_N-1、SR_N及SR_N+1之電位、第一時脈訊號XCK與第二時脈訊號CK的波形與時序即如第4圖所示。請同時參照第3圖及第4圖。在時間點T₁至T₂期間，因輸出端SR_N-1與第一輸入端IN1的電位為高電位，且輸出端SR_N+1與第二輸入端IN2的電位為低電位，故移位暫存器300中的開關Q2、Q8、Q11及Q12會被開啟，且開關Q7會被關閉。因此，節點A會因開關Q2和Q8的開啟而處於高電位，而節點B會因開關Q12的開啟而耦接於第二系統電壓端VSS並處於低電位。此外，開關Q1因節點A處於高電位而被開啟，而開關Q6及Q3因節點B處於低電位而被關閉。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q5因第二時脈訊號CK處於高電位而被開啟。此外，因開關Q11開啟而開關Q9關閉，故節點C會處於低電位，而開關Q4因節點C處於低電位而被關閉。此外，因開關Q1被開啟，開關Q3、Q6及Q7被關閉，且第一時脈訊號XCK處於低電位，故輸出端SR_N的電位在時間點T₁至T₂期間會處於低電位。

在時間點T₂至T₃期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器300中的開關Q2、Q8、Q11、Q12及Q7會被關閉。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q5因第二時脈訊號CK處於低電位也被關閉。如此，節點B和C皆因處於浮接狀態而維持在低電位。因節點B和C處於低電位， 故開關Q3、Q4及Q6會被關閉。此外，因開關Q3及Q8被關閉，而使節點A維持在高電位，而開關Q1因節點A維持在高電位而被開啟。因第一時脈訊號XCK處於低電位，故輸出端SRN的電位在時間點T₂至T₃期間仍處於低電位。

在時間點T₃至T₄期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器300中的開關Q2、Q8、Q11、Q12及Q7會被關閉。開關Q9因第一時脈訊號XCK處於高電位而被開啟，而開關Q5因第二時脈訊號CK處於低電位而被關閉。再者，因開關Q9開啟，而開關Q11關閉，故節點C會處於高電位，且開關Q4因節點C處於高電位而被開啟。由於開關Q5和Q12皆關閉，故節點B因處於浮接狀態而維持在低電位，並使開關Q3和Q6因節點B維持在低電位而被關閉。因開關Q8和Q3關閉，且第一時脈訊號XCK從低電位被提升至高電位，故節點A會因開關Q1之寄生電容的偶合效應從高電位被提升至更高的電位。開關Q1則因節點A處於更高的電位而維持在被開啟的狀態。由於開關Q1被開啟，開關Q3、Q6及Q7被關閉，且第一時脈訊號XCK在時間點T₃從低電位被提升至高電位，故輸出端SR_N的電位在時間點T₃會被上拉至高電位。

在時間點T₄至T₅期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器300中的開關Q2、Q8、Q11、Q12及Q7會被關閉。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q5因第二時脈訊號CK處於低電位也被關閉。如此，節點B和C皆因處於浮接狀態而分別維持在低電位及高電位。因節點B處於低電位，故開關Q3及Q6會被關閉。另外，開關Q4因節點C處於高電位而被開啟。此外，因開關Q3及Q8被關閉，而使節點A維持在高電位，而開關 Q1因節點A維持在高電位而被開啟。因第一時脈訊號XCK在時間點T₄從高電位被下拉至低電位，故輸出端SR_N的電位在時間點T₄會被下拉至低電位。

在時間點T₅至T₆期間，因輸出端SR_N-1與第一輸入端IN1的電位為低電位，且輸出端SR_N+1與第二輸入端IN2的電位為高電位，故移位暫存器300中的開關Q2、Q8、Q11及Q12會被關閉，且開關Q7會被開啟。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q5因第二時脈訊號CK處於高電位而被開啟。此外，因開關Q9及Q11被關閉，故節點C會因處於浮接狀態而維持在高電位，而開關Q4因節點C處於高電位而被開啟。由於開關Q4和Q5被開啟，且第二時脈訊號CK處於高電位，故節點B會處於高電位。由於節點B處於高電位，故開關Q3及Q6會被開啟。因開關Q3、Q6及Q7的開啟，且第一時脈訊號XCK為低電位，故節點A與輸出端SR_N的電位在時間點T₅至T₆期間會因耦接於第二系統電壓端VSS而為低電位。

在時間點T₆至T₇期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器300中的開關Q2、Q8、Q11、Q12及Q7會被關閉。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q5因第二時脈訊號CK處於低電位也被關閉。如此，節點B和C皆因處於浮接狀態而都維持在高電位。因節點B和C都處於高電位，故開關Q3、Q4及Q6會被開啟。此外，因開關Q3及Q6被開啟，而使節點A與輸出端SR_N的電位在時間點T₆至T₇期間維持在低電位。

由於移位暫存器300的各開關Q1至Q9及Q11至Q16可都採用NMOSFET，故可使用較先前技術少兩個的光罩來製造移位暫存器300，而簡化移位暫存器300的製程。換言之，先前技術中的移位暫存器因同時採用PMOSFET及NMOSFET，故其所使用的光罩數會較本發明之實施例單獨使用 NMOSFET的移位暫存器300多兩個。

然而，儘管如此，移位暫存器300的設計也還不夠完善。舉例來說，如上所述，在時間點T₃至T₄期間，由於開關Q5和Q12接關閉，故節點B因處於浮接狀態而維持在低電位。然而，因節點B是處於浮接狀態，故開關Q6會因此而無法完全地關閉，並使些微的電流會流經開關Q6，而造成移位暫存器300多餘的功耗浪費。此外，如上所述，在時間點T₃至T₄期間，因開關Q8和Q3關閉，且第一時脈訊號XCK從低電位被提升至高電位，故節點A會因開關Q1之寄生電容的偶合效應從高電位被提升至更高的電位。假設第一系統電壓端VDD所提供第一系統電壓為VGH，而第二系統電壓端VSS所提供第二系統電壓為VGL，且開關Q2和Q8的臨界電壓為Vtn，其中VGH高於VGL，且VGL為負電位。如此，移位暫存器300的輸出端SR_N的最高電位和最低電位則會分別為VGH和VGL，且節點A在時間點T₃至T₄期間的電位會被提升至(2VGH-VGL-2Vtn)，而使得開關Q8的兩端還是會承受極大的(2VGH-2VGL-2Vtn)之壓差。若以開關Q8是NMOSFET為例，則表示開關Q8的汲極至源極的壓差會過大。

請參考第5圖，第5圖為本發明再一實施例之移位暫存器500的電路圖。移位暫存器500包含第一輸入端IN1、第二輸入端IN2、開關Q1、上拉電路510以及下拉電路520。上拉電路510用以依據第一輸入端IN1的電位，控制開關Q1的開啟和關閉，進而將移位暫存器500的輸出端SR_N的電位由低電位上拉至高電位。下拉電路520則用以當開關Q1關閉時，將移位暫存器500的輸出端SR_N的電位由高電位下拉至低電位。至於移位暫存器500的選擇電路150之用途則可參考上述說明，在此即不再贅述。

開關Q1的第一端接收第一時脈訊號XCK，開關Q1的第二端耦 接於移位暫存器500的輸出端SR_N，而開關Q1的控制端耦接於節點A。上拉電路510包含開關Q2及第一控制電路512。開關Q2的第一端耦接於第一系統電壓端VDD，而開關Q2的控制端耦接於第一輸入端IN1。第一控制電路512用以依據第一系統電壓端VDD的電位，控制開關Q2的第二端與節點A之間的電性連接。下拉電路520包含開關Q3至Q7、第二控制電路530及第三控制電路540。開關Q3的第一端耦接於節點A，開關Q3的第二端耦接於移位暫存器500的輸出端SR_N，而開關Q3的控制端耦接於節點B。開關Q4的第一端耦接於節點D，開關Q4的第二端耦接於節點B，而開關Q4的控制端耦接於節點C。開關Q5的第一端耦接於節點D，開關Q5的第二端耦接於第二系統電壓端VSS，而開關Q5的控制端耦接於輸出端SR_N。開關Q6的第一端耦接於輸出端SR_N，開關Q6的第二端耦接於第二系統電壓端VSS，而開關Q6的控制端耦接於節點B。開關Q7的第一端耦接於移位暫存器500的輸出端SR_N，開關Q7的第二端耦接於第二系統電壓端VSS，而開關Q7的控制端耦接於第二輸入端IN2。

控制電路530用以依據第一時脈訊號XCK，控制第一系統電壓端VDD與節點C之間的電性連接，並依據第二時脈訊號CK，控制第一系統電壓端VDD與節點D之間的電性連接。其中，當第一時脈訊號XCK為第一電位(如：高電位)時，第二時脈訊號CK會為第二電位(如：低電位)，而控制電路530會建立第一系統電壓端VDD與節點C之間的電性連接，並中斷第一系統電壓端VDD與節點D之間的電性連接。當第二時脈訊號CK為第一電位時，第一時脈訊號XCK會為第二電位，而控制電路530會建立第一系統電壓端VDD與節點D之間的電性連接，並中斷第一系統電壓端VDD與節點C之間的電性連接。在本發明一實施例中，控制電路530可包含開關Q9和Q10，其中開關Q9的第一端耦接於第一系統電壓端VDD，開關Q9的第二端耦接於節點C，而開關Q9的控制端接收第一時脈訊號XCK。開關Q10的第一端 耦接於第一系統電壓端VDD，開關Q10的第二端耦接於節點D，而開關Q10的控制端接收第二時脈訊號CK。開關Q9依據第一時脈訊號XCK作動，而開關Q10依據第二時脈訊號XCK作動。

第三控制電路540用以依據第一輸入端IN1的電位，控制第二系統電壓端VSS與節點B之間的電性連接以及第二系統電壓端VSS與節點C之間的電性連接。當第一輸入端IN1為第一電位(如：高電位)時，第三控制電路540會建立第二系統電壓端VSS與節點B之間的電性連接以及第二系統電壓端VSS與節點C之間的電性連接；當第一輸入端IN1為第二電位(如：低電位)時，第三控制電路540會中斷第二系統電壓端VSS與節點B之間的電性連接以及第二系統電壓端VSS與節點C之間的電性連接。在本發明一實施例中，第三控制電路540可包含開關Q11和Q12，其中開關Q11的第一端耦接於節點C，開關Q11的第二端耦接於第二系統電壓端VSS，而開關Q11的控制端耦接於第一輸入端IN1。開關Q12的第一端耦接於第二節點B，開關Q12的第二端耦接於第二系統電壓端VSS，而開關Q12的控制端耦接於第一輸入端IN1。

假設移位暫存器500的第一輸入端IN1耦接至前一級移位暫存器的輸出端SR_N-1，而移位暫存器500的第二輸入端IN2耦接至下一級移位暫存器的輸出端SR_N+1，則輸出端SR_N-1、SR_N及SR_N+1之電位、第一時脈訊號XCK與第二時脈訊號CK的波形與時序即如第6圖所示。請同時參照第5圖及第6圖。在時間點T₁至T₂期間，因輸出端SR_N-1與第一輸入端IN1的電位為高電位，且輸出端SR_N+1與第二輸入端IN2的電位為低電位，故移位暫存器500中的開關Q2、Q11及Q12會被開啟，且開關Q7會被關閉。此外，開關Q8會因第一系統電壓端VDD為高電位而持續被開啟。因此，節點A會因開關Q2和Q8的開啟而處於高電位，而節點B會因開關Q12的開啟而耦接於第二 系統電壓端VSS並處於低電位。故開關Q6及Q3會因節點B處於低電位而被關閉。再者，開關Q9因第一時脈訊號XCK處於低電位而被關閉，開關Q10因第二時脈訊號CK處於高電位而被開啟。節點C則因開關Q9被關閉且開關Q11被開啟而耦接於第二系統電壓端VSS並處於低電位。故開關Q4會因節點C處於低電位而被關閉。因開關Q1被開啟，開關Q3、Q6及Q7被關閉，且第一時脈訊號XCK處於低電位，故輸出端SR_N的電位在時間點T₁至T₂期間會處於低電位，而開關Q5因輸出端SR_N處於低電位而被關閉。

在時間點T₃至T₃期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器500中的開關Q2、Q11、Q12及Q7都會被關閉。開關Q9因第一時脈訊號XCK處於低電位而被關閉。如此，節點C因處於浮接狀態而維持在低電位，而開關Q4因節點C維持在低電位而被關閉。此外，因開關Q4及Q12被關閉，而使節點B因處於浮接狀態也維持在低電位。因節點B和C處於低電位，故開關Q3及Q6會被關閉。此外，因開關Q2及Q3被關閉，而使節點A維持在高電位。開關Q1則因節點A維持在高電位而被開啟。在時間點T₂至T₃期間，由於第一時脈訊號XCK處於低電位，故輸出端SR_N的電位仍維持在低電位。此外，開關Q10因第二時脈訊號CK處於低電位也被關閉，而開關Q5因輸出端SR_N處於低電位而被關閉。

在時間點T₃至T₄期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器500中的開關Q2、Q11、Q12及Q7會被關閉。開關Q9因第一時脈訊號XCK處於高電位而被開啟，而開關Q10因第二時脈訊號CK處於低電位而被關閉。再者，因開關Q9開啟，而開關Q11關閉，故節點C會處於高電位，且開關Q4因節點C處於高電位而被開啟。此外，開關Q5因輸出端SR_N處於高電位而被開 啟。當開關Q4及Q5都被開啟時，第二系統電壓端VSS即透過開關Q5耦接於節點D，並透過開關Q5及Q4而耦接於節點B，而使節點B及D處於低電位。因此，開關Q3和Q6會因節點B處於低電位而被關閉。由於開關Q1被開啟，開關Q3、Q6及Q7被關閉，且第一時脈訊號XCK在時間點T₃從低電位被提升至高電位，故輸出端SR_N的電位在時間點T₃會被上拉至高電位。

此外，因開關Q8的控制端耦接於第一系統電壓端VDD，故當第一時脈訊號XCK在時間點T₃從低電位被提升至高電位時，耦接於開關Q8及Q2之間的節點E的電位會等於第一系統電壓端VDD的電位。假設第一系統電壓端VDD所提供第一系統電壓為VGH，而第二系統電壓端VSS所提供第二系統電壓為VGL，且開關Q2和Q8的臨界電壓為Vtn，其中VGH高於VGL，且VGL為負電位。如此，移位暫存器500的輸出端SR_N的最高電位和最低電位會分別為VGH和VGL。雖然節點A在時間點T₃至T₄期間的電位仍會被提升至(2VGH-VGL-2Vtn)，但因節點E的電位會等於VGH，故移位暫存器500的開關Q8的兩端的壓差會等於(VGH-VGL-2Vtn)，而小於移位暫存器100及300的開關Q8的兩端的壓差(2VGH-VGL-2Vtn)。因此，移位暫存器500的開關Q8在操作上相對地安全和穩定。另外，節點B在時間點T₃至T₄期間因被開啟的開關Q5及Q4而耦接於第二系統電壓端VSS，故節點B不會處於浮接的狀態，而使得開關Q6可更有效地被關閉，故移位暫存器500的功耗會較移位暫存器300的功耗低。

請再參考第5圖及第6圖。在時間點T₄至T₅期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器500中的開關Q2、Q11、Q12及Q7會被關閉。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q10因第二時脈訊號CK處於低電位也被關閉。此時，節點B和D因處於浮接狀態而維持在低電位，而節 點C因處於浮接狀態而維持在高電位。因節點B處於低電位，故開關Q3及Q6會被關閉。另外，開關Q4因節點C處於高電位而被開啟。此外，因開關Q3及Q2被關閉，而使節點A維持在高電位，而開關Q1因節點A維持在高電位而被開啟。因第一時脈訊號XCK在時間點T₄從高電位被下拉至低電位，故輸出端SR_N的電位在時間點T₄會被下拉至低電位。

在時間點T₅至T₆期間，因輸出端SR_N-1與第一輸入端IN1的電位為低電位，且輸出端SR_N+1與第二輸入端IN2的電位為高電位，故移位暫存器500中的開關Q2、Q11及Q12會被關閉，且開關Q7會被開啟。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q10因第二時脈訊號CK處於高電位而被開啟。此外，因開關Q9及Q11被關閉，故節點C會因處於浮接狀態而維持在高電位，而開關Q4因節點C處於高電位而被開啟。由於開關Q4和Q10被開啟，故節點B會因耦接於第一系統電壓端VDD而處於高電位。由於節點B處於高電位，故開關Q3及Q6會被開啟。因開關Q3、Q6及Q7的開啟，且第一時脈訊號XCK為低電位，故節點A與輸出端SR_N的電位在時間點T₅至T₆期間會因耦接於第二系統電壓端VSS而為低電位。

在時間點T₆至T₇期間，因輸出端SR_N-1、輸出端SR_N+1、第一輸入端IN1與第二輸入端IN2的電位都為低電位，故移位暫存器500中的開關Q2、Q11、Q12及Q7會被關閉。開關Q9因第一時脈訊號XCK處於低電位而被關閉，而開關Q10因第二時脈訊號CK處於低電位也被關閉。如此，節點B、C和D皆因處於浮接狀態而都維持在高電位。因節點B和C都處於高電位，故開關Q3、Q4及Q6會被開啟。此外，因開關Q3及Q6被開啟，而使節點A與輸出端SR_N的電位在時間點T₆至T₇期間維持在低電位。

上述實施例中的第一控制電路512包含有一個開關Q8，但本發明 並不以此為限。例如，第5圖中的移位暫存器500的第一控制電路512可由第7圖的第一控制電路712所取代，而第一控制電路712具有多個開關Q8。每一開關Q8的控制端耦接於第一系統電壓端VDD。這些開關Q8中的第一個開關Q8的第一端耦接於第二開關Q2的第二端(即節點E)，而這些開關Q8中的最後一個開關Q8的第二端耦接於節點A。藉由第一控制電路712的多個開關Q8，可更進一步地確保移位暫存器500的安全性及穩定性。

此外，如第6圖所示，第一時脈訊號XCK為高電位的時段與第二時脈訊號CK為高電位的時段互不重疊。再者，雖然在第6圖所示的實施例中，第一時脈訊號XCK與第二時脈訊號CK可同時為低電位，但移位暫存器500所適用的第一時脈訊號XCK與第二時脈訊號CK並不以此為限。舉例來說，在本發明另一實施例中，移位暫存器500的第一時脈訊號XCK的上升邊緣(rising edge)在時序上可與第二時脈訊號CK的下降邊緣(falling edge)對齊，而第一時脈訊號XCK的下降邊緣在時序上可與第二時脈訊號CK的上升邊緣對齊。

由於移位暫存器500的各開關Q1至Q16可都採用NMOSFET，故可使用較先前技術少兩個的光罩來製造移位暫存器500，而簡化移位暫存器500的製程。換言之，先前技術中的移位暫存器因同時採用PMOSFET及NMOSFET，故其所使用的光罩數會較本發明之實施例單獨使用NMOSFET的移位暫存器500多兩個。此外，如上所述，在時間點T₃至T₄期間，移位暫存器500的開關Q8的兩端的壓差會等於(VGH-VGL-2Vtn)，而使移位暫存器500的開關Q8在操作上相對地安全和穩定。再者，因節點B在時間點T₃至T₄期間不會處於浮接的狀態，而使得開關Q6可更有效地被關閉，故移位暫存器500的功耗會較移位暫存器300的功耗低。

綜上所述，透過本發明實施例之移位暫存器，可避免功耗的浪費，而具有節能的功效。再者，本發明實施例之移位暫存器的各開關可都採用同一類型的電晶體(如NMOSFET)，故可以使用較少的光罩製造本發明實施例之移位暫存器，而使移位暫存器的製程得以簡化。此外，由於移位暫存器採用精簡的設計，而具有較少的電晶體數目，故可降低製造成本，並適合用於窄邊框的面板設計。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

150‧‧‧雙向選擇電路

500‧‧‧移位暫存器

510‧‧‧上拉電路

512‧‧‧第一控制電路

520‧‧‧下拉電路

530‧‧‧第二控制電路

540‧‧‧第三控制電路

A至E‧‧‧節點

D2U‧‧‧第二選擇訊號

IN1‧‧‧第一輸入端

IN2‧‧‧第二輸入端

Q1至Q16‧‧‧開關

SR_N‧‧‧輸出端

SR_N-1‧‧‧前一級移位暫存器的輸出端

SR_N+1‧‧‧下一級移位暫存器的輸出端

U2D‧‧‧第一選擇訊號

VDD‧‧‧第一系統電壓端

VSS‧‧‧第二系統電壓端

XCK‧‧‧第一時脈訊號

Claims (14)

1. 一種移位暫存器，包含：一第一輸入端；一第二輸入端；一第一開關，具有一第一端、一第二端及一控制端，該第一端接收一第一時脈訊號，該第二端耦接於該移位暫存器的一輸出端，而該控制端耦接於一第一節點；一上拉電路，包含：一第二開關，具有一第一端、一第二端及一控制端，該第二開關的該第一端耦接於一第一系統電壓端，而該第二開關的該控制端耦接於該第一輸入端；以及一第一控制電路，用以依據該第一系統電壓端的電位，控制該第二開關的該第二端與該第一節點之間的電性連接；以及一下拉電路，包含：一第三開關，該第三開關的一第一端耦接於該第一節點，該第三開關的一第二端耦接於該輸出端，而該第三開關的一控制端耦接於一第二節點；一第二控制電路，用以依據該第一時脈訊號，控制該第一系統電壓端與一第三節點之間的電性連接，並依據一第二時脈訊號，控制該第一系統電壓端與一第四節點之間的電性連接；一第三控制電路，用以依據該第一輸入端的電位，控制一第二系統電壓端與該第二節點之間的電性連接以及該第二系統電壓端與該第三節點之間的電性連接；一第四開關，該第四開關的一第一端耦接於該第四節點，該第四開關的一第二端耦接於該第二節點，而該第四開關的一控制端耦接於 該第三節點；一第五開關，該第五開關的一第一端耦接於該第四節點，該第五開關的一第二端耦接於該第二系統電壓端，而該第五開關的一控制端耦接於該輸出端；一第六開關，該第六開關的一第一端耦接於該輸出端，該第六開關的一第二端耦接於該第二系統電壓端，而該第六開關的一控制端耦接於該第二節點；以及一第七開關，該第七開關的一第一端耦接於該輸出端，該第七開關的一第二端耦接於該第二系統電壓端，而該第七開關的一控制端耦接於該第二輸入端。
2. 如請求項1所述之移位暫存器，其中該第一控制電路包含一第八開關，該第八開關的一第一端耦接於該第二開關的第二端，該第八開關的一第二端耦接於該第一節點，而該第八開關的一控制端耦接於該第一系統電壓端。
3. 如請求項1所述之移位暫存器，其中該第一控制電路包含多個第八開關，每一第八開關的一控制端耦接於該第一系統電壓端，該些第八開關中的第一個第八開關的一第一端耦接於該第二開關的第二端，而該些第八開關中的最後一個第八開關的一第二端耦接於該第一節點。
4. 如請求項1所述之移位暫存器，其中該第二控制電路包含：一第九開關，該第九開關的一第一端耦接於該第一系統電壓端，該第九開關的一第二端耦接於該第三節點，而該第九開關的一控制端接收該第一時脈訊號；以及一第十開關，該第十開關的一第一端耦接於該第一系統電壓端，該第十 開關的一第二端耦接於該第四節點，而該第十開關的一控制端接收該第二時脈訊號。
5. 如請求項1所述之移位暫存器，其中該第三控制電路包含：一第十一開關，該第十一開關的一第一端耦接於該第三節點，該第十一開關的一第二端耦接於該第二系統電壓端，而該第十一開關的一控制端耦接於該第一輸入端；以及一第十二開關，該第十二開關的一第一端耦接於該第二節點，該第十二開關的一第二端耦接於該第二系統電壓端，而該第十二開關的一控制端耦接於該第一輸入端。
6. 如請求項1所述之移位暫存器，其中當該第一時脈訊號為高電位時，該第二時脈訊號為低電位，而當該第二時脈訊號為高電位時，該第一時脈訊號為低電位。
7. 如請求項6所述之移位暫存器，其中該第一時脈訊號為高電位的時段與該第二時脈訊號為高電位的時段互不重疊。
8. 如請求項1所述之移位暫存器，更包括一雙向選擇電路，用以將一前一級移位暫存器的輸出端及一下一級移位暫存器的輸出端選擇性地耦接至該移位暫存器的該第一輸入端及該第二輸入端。
9. 如請求項8所述之移位暫存器，其中該雙向選擇電路包含：一第十三開關，用以控制該前一級移位暫存器的該輸出端與該第二輸入端之間的電性連接；一第十四開關，用以控制該前一級移位暫存器的該輸出端與該第一輸入 端之間的電性連接；一第十五開關，用以控制該下一級移位暫存器的該輸出端與該第一輸入端之間的電性連接；以及一第十六開關，用以控制該下一級移位暫存器的該輸出端與該第二輸入端之間的電性連接；其中當該第十三開關及該第十五開關開啟時，該第十四開關及該第十六開關關閉；以及其中當該第十四開關及該第十六開關開啟時，該第十三開關及該第十五開關關閉。
10. 如請求項1、2、3、4、5或9所述之移位暫存器，其中每一開關為N型金屬氧化物半導體場效電晶體(NMOSFET)，而每一開關的控制端為N型金屬氧化物半導體場效電晶體的閘極。
11. 一種控制方法，用以控制如請求項1所述之移位暫存器，該控制方法包含：當該第一時脈訊號為高電位時，使該第二時脈訊號為低電位；以及當該第二時脈訊號為高電位時，使該第一時脈訊號為低電位。
12. 如請求項11所述之控制方法，另包含：使該第一時脈訊號為高電位的時段與該第二時脈訊號為高電位的時段互不重疊。
13. 如請求項11所述之控制方法，另包含：使該第一時脈訊號的上升邊緣(rising edge)在時序上與該第二時脈訊號的下降邊緣(falling edge)對齊；以及 使該第一時脈訊號的下降邊緣在時序上與該第二時脈訊號的上升邊緣對齊。
14. 如請求項11所述之控制方法，另包含：提供一第一系統電壓至該第一系統電壓端；以及提供一第二系統電壓至該第二系統電壓端；其中該第一系統電壓高於該第二系統電壓。