TWI509995B

TWI509995B - 注入鎖定鎖相迴路電路、其積體電路、和其方法

Info

Publication number: TWI509995B
Application number: TW102132371A
Authority: TW
Inventors: Chun Jen Chen; Hong Yeh Chang; Yen Liang Yeh
Original assignee: Ind Tech Res Inst
Priority date: 2013-09-09
Filing date: 2013-09-09
Publication date: 2015-11-21
Also published as: TW201511477A

Description

注入鎖定鎖相迴路電路、其積體電路、和其方法

本發明係有關於電子電路，尤指適用於高速電路的自我時序校正注入鎖定鎖相迴路、其積體電路、和其方法。

注入鎖定技術被廣泛地使用在微波及毫米波頻段的電路，其基本原理為：當一個注入時脈注入至一個振盪器，且注入時脈注入的頻率，或注入時脈的整數倍頻與該振盪器的本地振盪訊號頻率接近，並且注入時脈的功率夠大時，振盪器就會被注入鎖定，此時振盪器的輸出時脈頻率將會被注入時脈頻率所同步，所以輸出時脈頻率的相位雜訊會進一步改善。

當注入時脈與本地振盪訊號的頻率相差很大時，注入時脈同步本地振盪訊號的效果會減弱，甚至無效。

基於上述目的，本發明揭露了一種注入鎖定鎖相迴路電路，包括一鎖定鎖相迴路電路以及一類比延遲鎖相迴路電路。該鎖定鎖相迴路電路接收一參考時脈而產生一輸出時脈，以及將該輸出時脈除頻以提供一回授訊號。該類比延遲鎖相迴路電路耦接該鎖定鎖相迴路電路，根據該參考時脈和該回授訊號而自動產生一注入時脈，其中該注入時脈和該參考時脈同步，完成高速注入鎖定，進而降低該輸出時脈之相位雜訊與抖動。該鎖定鎖相迴路電路將該注入時脈耦接該輸出時脈以將該輸出時脈的一輸出相位對該注入時脈的一注入相位同步並產生一更新輸出時脈。

本發明更揭露了一種積體電路，包括一鎖定鎖相迴路電路以及一類比延遲鎖相迴路電路。該鎖定鎖相迴路電路接收一參考時脈而產生一輸出時脈，以及將該輸出時脈除頻以提供一回授訊號。該類比延遲鎖相迴路電路耦接該鎖定鎖相迴路電路，根據該參考時脈和該回授訊號而自動產生一注入時脈，其中該注入時脈和該參考時脈同步，完成高速注入鎖定，進而降低該輸出時脈之相位雜訊與抖動。該鎖定鎖相迴路電路將該注入時脈耦接該輸出時脈以將該輸出時脈的一輸出相位對該注入時脈的一注入相位同步並產生一更新輸出時脈。

本發明更揭露了一種時脈產生方法，適用於注入鎖定鎖相迴路電路，包括：藉由一鎖定鎖相迴路電路，接收一參考時脈而產生一輸出時脈；藉由該鎖定鎖相迴路電路，將該輸出時脈除頻以提供一回授訊號；藉由一類比延遲鎖相迴路電路，根據該參考時脈和該回授訊號而自動產生一注入時脈，其中該注入時脈和該參考時脈同步；以及藉由該鎖定鎖相迴路電路，將該注入時脈耦接該輸出時脈以將該輸出時脈的一輸出相位對該注入時脈的一注入相位同步並產生一更新輸出時脈。

10‧‧‧時脈產生器

12‧‧‧注入鎖定鎖相迴路

14‧‧‧DSP/MCU

16‧‧‧傳送類比前端電路

160‧‧‧DAC

164‧‧‧濾波器

166‧‧‧PA

18‧‧‧接收類比前端電路

180‧‧‧LNA

182‧‧‧濾波器

186‧‧‧ADC

30‧‧‧PLL

300‧‧‧PD+(V/I)_PD

302‧‧‧FD+(V/I)_FD

304‧‧‧VCO

306‧‧‧除頻器

32‧‧‧類比DLL

320‧‧‧PD

322‧‧‧VCDL

40‧‧‧倍頻器

S700、S702...、S706‧‧‧步驟

第1圖係為適用本發明實施例注入鎖定鎖相迴路之無線通訊系統1的區塊圖。

第2圖係顯示本發明實施例中注入鎖定鎖相迴路的原理。

第3圖係為本發明實施例中一種注入鎖定鎖相迴路12的區塊圖。

第4圖係為本發明實施例中另一種注入鎖定鎖相迴路12的區塊圖。

第5圖係為本發明實施例中另一種注入鎖定鎖相迴路12的區塊圖。

第6圖係顯示本發明實施例中注入鎖定鎖相迴路12的運作方式。

第7圖係顯示本發明實施例中時脈產生方法7的流程圖。

在此必須說明的是，於下揭露內容中所提出之不同實施例或範例，係用以說明本發明所揭示之不同技術特徵，其所描述之特定範例或排列係用以簡化本發明，然非用以限定本發明。此外，在不同實施例或範例中可能重覆使用相同之參考數字與符號，此等重覆使用之參考數字與符號係用以說明本發明所揭示之內容，而非用以表示不同實施例或範例間之關係。

第1圖係為適用本發明實施例注入鎖定鎖相迴路之無線通訊裝置1的區塊圖，具有用於傳收高頻無線資料的收發機，包括時脈產生器10、注入鎖定鎖相迴路(Phase-Locked Loop，以下稱為PLL)12、數位訊號處理器或微控制器(Digital Signal Processor/Micro Control Unit，以下稱為DSP/MCU)14、傳輸類比前端電路(Transmitting Analog Front End)16和接收類比前端電路18(Receiving Analog Front End)。

無線通訊裝置1可以是手機、平板電腦、手提電腦、掌上型遊戲機、遙控裝置、消費電子裝置、或其他電子裝置。無線通訊裝置1可與外部服務網路(未圖示)進行通訊，使用不同的無線頻率收發無線訊號S_tx 和S_rx 。

注入鎖定鎖相迴路12接收參考時脈CK_ref 以產生輸出時脈CK_VCO1 ,CK_VCO2 分送至傳輸類比前端電路16和接收類比前端電路18，以分別調變產生無線訊號S_tx 以及解調變無線訊號S_rx 。參考時脈CK_ref 可由外部晶體振盪電路產生。注入鎖定鎖相迴路12可採用積體電路或是離散電路元件實現。在某些實施例中，注入鎖定鎖相迴路12也可用以產生輸出時脈CK_VCO3 (未圖示)送至DSP/MCU14或其他數位電路(未圖示)，作為數位電路的同步時脈，同步數位電路中的數位訊號。在作為調變/解調變時脈或同步時脈的情況，輸出時脈內的訊號抖動(jitter)會造成訊號干擾、傳輸資料損失、以及降低電路效能。因此注入鎖定鎖相迴路12採用注入鎖定技術來減少或移除輸出時脈中的訊號抖動。

注入鎖定鎖相迴路12包括一鎖相迴路和一延遲鎖相迴路，其中鎖相迴路係為包括一壓控振盪器(Voltage Controlled Oscillator，VCO)的迴圈電路，而延遲鎖相迴路係為包括一類比壓控延遲線(Voltage Controlled Delay Line，VCDL)的迴圈電路。注入鎖定鎖相迴路12首先使用鎖相迴路鎖定輸出時脈CK_VCO1 ,CK_VCO2 的正確頻率，再使用類比延遲鎖相迴路自動產生和參考時脈CK_ref 同步的注入時脈CK_INJ ，將注入時脈CK_INJ 耦接注入至輸出時脈CK_VCO1 ，CK_VCO2 以將輸出時脈CK_VCO1 ,CK_VCO2 的相位同步至注入時脈CK_INJ 的相位，藉以減低或移除原來輸出時脈CK_VCO1 ,CK_VCO2 內部的訊號抖動。第2到7圖有對低抖動之注入鎖定鎖相迴路12的詳細說明。

第2圖係顯示注入鎖定鎖相迴路12中幾個時脈訊號的相位雜訊，其中縱軸表示訊號頻率f，縱軸表示相位雜訊S_Φ (ω)。第2圖顯示4條曲線，即表示壓控振盪器VCO輸出時脈之相位雜訊的虛線S_free-running 、表示鎖相迴路PLL輸出時脈之相位雜訊的虛線S_PLL 、表示延遲鎖相迴路DLL注入時脈之相位雜訊的虛線S_INJ 、以及表示注入鎖定鎖相迴路12輸出時脈之相位雜訊的實線S_IL-PLL 。

首先，虛線S_free-running 顯示壓控振盪器VCO之自由振盪(free-running)訊號所輸出相位雜訊隨著頻率減低而增加。

虛線S_PLL 顯示鎖相迴路PLL輸出時脈的相位雜訊會分別被高通與低通轉移函數所抑制，因此鎖相迴路PLL之相位雜訊S_PLL 較壓控振盪器VCO之輸出相位S_free-running 為低。當相位雜訊S_PLL 在偏移中心頻率約為迴路頻寬時，輸出時脈的相位雜訊S_PLL 主要由鎖相迴路PLL的壓控振盪器VCO與相位頻率偵測器所貢獻。雖然鎖相迴路PLL可抑制壓控振盪器VCO在迴路頻寬內的雜訊，但是在中心頻(in-band)附近，還是有其它元件貢獻雜訊。另外，當壓控振盪器VCO的頻率越高，其本身貢獻的雜訊也隨之增加，雖然可以選擇較寬的迴路頻寬抑制壓控振盪器的相位雜訊，但是最大的迴路頻寬f_BW 會被參考時脈CK_ref 的參考頻率所限制，一般而言，為了使鎖相迴路穩定，最大迴路頻寬f_BW 至少要小於十分之一的參考頻率。

接著請參考延遲鎖相迴路DLL注入時脈之相位雜訊S_INJ ，相位雜訊S_INJ 低於壓控振盪器VCO的相位雜訊S_free-running 以及鎖相迴路PLL的相位雜訊S_PLL 。當注入時脈與鎖相迴路PLL的輸出時脈經由次諧波注入鎖定振盪器結合後，會產生介於兩者相位雜訊之間的注入鎖定鎖相迴路12相位雜訊S_IL-PLL ，因此改善了鎖相迴路PLL的輸出相位雜訊。在注入鎖定範圍f_L 內，相位雜訊為次諧波訊號的相位雜訊(S_INJ )加上20log(n)，其中n為輸出頻率與注入時脈頻率的比例，如公式(1)所示：

超出鎖定範圍f_L 外，操作模式為鎖相迴路的輸出相位雜訊。雖然注入時脈CK_INJ 具有良好的相位雜訊曲線S_INJ ，但因次諧波注入鎖定振盪器通常會設計於一個高品質因數的共振腔，導致注入鎖定範圍較窄，所以容易受到溫度變異而使自由振盪頻率改變，導致次諧波注入鎖定振盪器操作在非鎖定狀態。因此注入時脈CK_INJ 與輸出時脈CK_VCO 必須同步，否則注入鎖定鎖相迴路12將會操作在不穩定的狀態。

實施例中之注入鎖定鎖相迴路12藉由將注入時脈CK_INJ 和參考時脈CK_ref 同步，使得兩者輸出相位一致，且注入時脈CK_INJ 與輸出時脈CK_VCO 大致同步，因此注入時脈CK_INJ 會在次諧波注入鎖定振盪器的鎖定範圍內，再將注入時脈CK_IN 注入壓控振盪器VCO以鎖定鎖相迴路PLL的輸出時脈CK_VCO ，進一步改善相位雜訊。注入鎖定鎖相迴路12可以達到低相位雜訊與抖動的改善，並且容易實現於微波及毫米波頻段，對於製程變異不敏感，相當適合應用於需要低抖動的接收機中。

第3圖係為本發明實施例中一種注入鎖定鎖相迴路12的區塊圖，包括鎖相迴路PLL電路30以及類比延遲鎖相迴路DLL電路32。

注入鎖定鎖相迴路12為雙迴路鎖相迴路架構，利用鎖相迴路PLL電路30先追蹤輸出時脈CK_VCO 至正確的輸出頻率，再利用類比延遲鎖相迴路DLL電路32調整注入訊號CK_INJ 的相位，使其與參考時脈CK_ref 及輸出時脈CK_VCO 的輸出相位一致，並將注入訊號CK_INJ 注入到鎖相迴路PLL電路30內之壓控振盪器304以輸出更新輸出時脈CK_VCO ，藉以減低或移除輸出時脈CK_VCO 中的訊號抖動。

鎖相迴路PLL電路30包括相位偵測器(Phase Detector，PD)300、、器(Frequency Detector，FD)302、包括電阻R2和電容C1、C2的濾波器、壓控振盪器304以及除頻器306。相位偵測器300和頻率偵測器302、濾波器、壓控振盪器304、以及除頻器306順序耦接成為一迴路。

PLL電路30會接收並同步輸入參考訊號CK_ref 以及回授訊號CK_DIV,I 和CK_DIV,Q 。回授訊號CK_DIV,I 和CK_DIV,Q 係為壓控振盪器304之輸出時脈CK_VCO 經由除頻器306除頻後而產生的同相和正交訊號。整個回授機制會藉由比較回授訊號CK_DIV,I 和CK_DIV,Q 及參考訊號CK_ref 之間相位來改變壓控振盪器304輸出時脈CK_VCO 的相位，最後在迴路鎖定時會使得參考訊號CK_ref 和輸出時脈CK_VCO 保持固定相位且倍頻的關係，其中輸出時脈CK_VCO 的頻率經由除頻器306除頻後大致等於參考訊號CK_ref 的頻率。

實作上，相位偵測器300和頻率偵測器302會接收輸入參考訊號CK_ref 以及回授訊號CK_DIV,I 和CK_DIV,Q 以分別偵測參考訊號和回授訊號之間的相位差和頻率差，將偵測到之相位差和頻率差轉換為對應的電流，經過濾波器將電流轉為電壓V_tune,PLL 並將雜訊濾除後傳送至壓控振盪器304用來控制輸出時脈CK_VCO 的頻率和相位。壓控振盪器304係為一種次諧波注入鎖定振盪器，可耦接注入時脈CK_INJ 和輸出時脈CK_VCO ，其輸出時脈CK_VCO 頻率和相位可由電壓V_tune,PLL 控制。當參考訊號和回授訊號間的的相位差和頻率差相差很大時電壓V_tune,PLL 會隨之改變，進而改變輸出時脈CK_VCO 的頻率和相位。當參考訊號和回授訊號間的的相位差和頻率差大致相同時電壓V_tune,PLL 會維持大致不變，鎖住輸出時脈CK_VCO 的頻率和相位，達到穩定的狀態。當參考訊號CK_ref 通過PLL電路30內部電路產生輸出時脈CK_VCO 時，通過的PLL電路30內部電路包括相位偵測器300、相位偵測器302、濾波器和壓控振盪器304都會貢獻一些相位雜訊至輸出時脈CK_VCO ，造成訊號抖動。

注入鎖定鎖相迴路12利用類比延遲鎖相迴路DLL電路32作為自我時序校正迴路，將注入時脈CK_INJ 和參考時脈CK_ref 同步，使得兩者輸出相位一致，並將注入時脈CK_IN 耦接注入至壓控振盪器VCO以鎖定鎖相迴路PLL輸出時脈CK_VCO 的相位，進一步對輸出時脈CK_VCO 改善相位雜訊並減低訊號抖動。類比DLL電路32包括相位偵測器320、壓控延遲線322、除頻器306以及電容C3。相位偵測器320、電容C3、壓控延遲線322、除頻器306順序耦接成為一迴路。

類比DLL電路32會接收參考訊號CK_ref 並延遲某個訊號週期後自動鎖定注入時脈CK_INJ 。首先，相位偵測器320會比較參考訊號CK_ref 以及回授訊號(CK_DIV,I ，CK_DIV,Q )之間的相位差並將偵測到之相位差轉換為對應的電流，經過濾波器C3將電流轉為電壓V_tune,DLL 並將雜訊濾除後傳送至壓控延遲線322用來調整延遲大小以改變注入時脈CK_INJ 的相位。壓控延遲線322係由類比電壓所控制，並允許快速且即時的注入時脈CK_INJ 之相位調整。

當注入時脈CK_INJ 鎖定時會與參考訊號CK_ref 同步。參考時脈CK_ref 相對於輸出時脈CK_VCO 是一種頻率較穩定、較低相位雜訊和較小訊號抖動的訊號，因此和參考訊號CK_ref 同步的注入時脈CK_INJ 也具有較少的相位雜訊和訊號抖動。當將注入時脈CK_INJ 注入輸出時脈CK_VCO 時，壓控振盪器304會將注入時脈CK_INJ 和輸出時脈CK_VCO 耦接。當注入時脈CK_INJ 和輸出時脈CK_VCO 頻率相近且注入時脈CK_INJ 的功率夠強時，輸出時脈CK_VCO 的輸出相位會和注入時脈CK_INJ 的注入相位大致同步或相位對齊並產生更新的輸出時脈CK_VCO ，進而減低或移除輸出時脈CK_VCO 原有的相位雜訊或訊號抖動。更新的輸出時脈CK_VCO 可以提供給需要低抖動的接收機或時脈應用。

另外，因為類比DLL電路32比較參考訊號CK_ref 以及回授訊號(CK_DIV,I ，CK_DIV,Q )且回授訊號(CK_DIV,I ，CK_DIV,Q ) 為輸出時脈CK_VCO 除頻N倍之後的訊號，所以注入時脈CK_INJ 以及輸出時脈CK_VCO 會以1/N倍輸出時脈CK_VCO 頻率清除抖動及更新一次。在某些實施例中，注入鎖定鎖相迴路12可以藉由將倍頻器放置在壓控延遲線322和壓控振盪器304之間，以比1/N倍輸出時脈CK_VCO 頻率更頻繁的頻率清除抖動，如第4圖所示。和第3圖相比，第4圖顯示的注入鎖定鎖相迴路12的壓控延遲線322和壓控振盪器304之間具有多一個倍頻器40，可將類比DLL電路32產生注入時脈CK_INJ 倍頻並耦接至壓控振盪器304。倍頻器40係為一N倍頻倍頻器，所產生的注入時脈CK_INJ 會和輸出時脈CK_VCO 同頻。因此，壓控振盪器304會在每個輸出時脈都清除一次抖動以及相位雜訊，產生高頻且低抖動的更新輸出時脈CK_VCO 。

第3和4圖的注入鎖定鎖相迴路12藉由類比DLL電路32自動將注入時脈CK_INJ 和參考訊號CK_ref 同步，接著將注入時脈CK_INJ 注入輸出時脈CK_VCO 以獲得低相位雜訊和低抖動的輸出時脈CK_VCO 。

第5圖係為本發明實施例中另一種注入鎖定鎖相迴路12的區塊圖，其中參考時脈CK_ref 的頻率為2.5GHz，輸出時脈CK_VCO 的頻率為10GHz，除頻器306的倍數為4。

除頻器306將輸出時脈CK_VCO 的頻率除4以產生頻率為2.5GHz回授訊號(CK_DIV,I ，CK_DIV,Q )。如前述段落的描述，類比DLL電路32將參考訊號CK_ref 以及回授訊號(CK_DIV,I ，CK_DIV,Q )以2.5GHz的頻率比較兩者的相位差，根據相位差調整注入時脈CK_INJ 而使得注入時脈CK_INJ 和參考訊號CK_ref 同步。注入時脈CK_INJ 以2.5GHz的頻率注入輸出時脈CK_VCO 導致兩者的相位同步，藉以減低相位雜訊和訊號抖動。請一併參考第6圖，第6圖係顯示第5圖注入鎖定鎖相迴路12的運作方式。起初PLL電路30先追蹤到正確的輸出頻率10GHz，然而因為PLL電路30內部電路的影響輸出時脈CK_VCO 會帶有訊號抖動。第6圖上半部的電壓V_tune,PLL 的初始波動顯示注入鎖定鎖相迴路12開機後PLL電路30正在追蹤正確的輸出頻率，而後面的穩定控制電壓顯示PLL電路30鎖定正確的輸出頻率。然後類比DLL電路32將自動進行參考訊號CK_ref 以及回授訊號(CK_DIV,I ，CK_DIV,Q )的相位比較，使得注入時脈CK_INJ 與參考訊號CK_ref 同步，讓整個自我時序注入鎖定鎖相迴路12之輸出相位雜訊可以進一步改善。電壓V_tune,DLL 的初始控制電壓顯示注入鎖定鎖相迴路12開機後類比PLL電路32追蹤正確的參考相位，而後面的穩定控制電壓顯示類比PLL電路323鎖定正確的參考相位。第6圖下半部顯示注入時脈CK_INJ 與參考訊號CK_ref 同步的過程以及注入時脈CK_INJ 注入輸出時脈CK_VCO 相位同步的過程。注意注入時脈CK_INJ 對應到上半部的電壓V_tune,DLL 以及輸出時脈CK_VCO 對應到上半部的電壓V_tune,PLL 變化。當電壓V_tune,DLL 穩定時注入時脈CK_INJ 即與參考訊號CK_ref 同步。當電壓V_tune,PLL 穩定時輸出時脈CK_VCO 即與參考訊號CK_ref 同步並與注入時脈CK_INJ 的相位同步。

實施例的自我時序校正技術，可使注入式鎖相迴路之工作頻率提升至微波與毫米波頻段。

第7圖係顯示本發明實施例中時脈產生方法7的流程圖，適用於第1圖之鎖定鎖相迴路12。

系統1開機後，鎖定鎖相迴路12即被初始化，首先，PLL電路30接收參考訊號CK_ref 先追蹤到正確頻率而產生輸出時脈CK_VCO (S700)。在PLL電路30中除頻電路306將輸出時脈CK_VCO 除頻以提供回授訊號CK_DIV (S702)。接著類比DLL電路32根據參考訊號CK_ref 和回授訊號CK_DIV 而自動產生注入時脈CK_INJ ，其中注入時脈CK_INJ 和參考訊號CK_ref 同步(S704)。最後，類比DLL電路32將注入時脈CK_INJ 注入PLL電路30，讓壓控振盪器304將注入時脈CK_INJ 耦接到輸出時脈CK_VCO 以將輸出時脈CK_VCO 的輸出相位與該注入時脈CK_INJ 的注入相位同步並產生更新輸出時脈CK_VCO (S706)。在某些實施例中，類比DLL電路32會另外包括倍頻器，其可將類比DLL電路32產生注入時脈CK_INJ 倍頻並耦接至壓控振盪器304，使得壓控振盪器304可以輸出時脈CK_VCO 同樣速度同步輸出時脈CK_VCO 。

熟習於本技藝人士可理解資訊和訊號可使用各種不同的技術來表現。例如說明書中描述的資料、指令、資訊、訊號、位元、符元以及晶片可由電壓、電流、電磁波、磁場或顆粒、光場或顆粒、或以上的任意組合來表示。

熟習於本技藝人士可更理解說明書中所述之各個邏輯區塊、模組、處理器、執行裝置、電路和演算法步驟可由電路硬體(例如數位實現硬體、類比實現硬體，或兩者的結合，其可由來源碼或或其他相關技術加以設計實現)，使用指令之各種形式的程式碼或設計碼(這裡可另外稱為軟體或軟體模組)，或上述兩者的結合而加以實現。為了清楚顯示上述軟體和硬體的互換性，說明書描述之各種圖示元件、區塊、模組、電路、及步驟通常以其功能進行描述。這些功能要以軟體或硬體實現會會和完整系統的特定應用和設計限制有關。熟習於本技藝人士可針對每個特定應用而以各種方式實現描述之功能，但是實現方式的決定不會偏離本發明的精神和範圍。

另外，本發明描述之各種邏輯區塊、模組、以及電路可以使用積體電路(Integrated Circuit，IC)實現或由接入終端或存取點執行。積體電路可包括通用處理器、數位訊號處理器(Digital Signal Processor，DSP)、特定應用積體電路(Application Specific Integrated Circuit，ASIC)、可程式規劃邏輯元件(Field Programmable Gate Array，FPGA)或其他可程控邏輯元件、離散式邏輯電路或電晶體邏輯閘、離散式硬體元件、電性元件、光學元件、機械元件或用於執行本發明所描述之執行的功能之其任意組合，其可執行積體電路內駐、外部，或兩者皆有的程式碼或程式指令。通用處理器可以為微處理器，或者，該處理器可以為任意商用處理器、控制器、微處理器、或狀態機。處理器也可由計算裝置的結合加以實現，例如DSP和微處理器、複數個微處理器、一或多個微處理器以及DSP核心、或其他各種設定的結合。

熟習於本技藝人士可理解本發明揭露程序步驟的特定順序或序列僅為舉例。根據設計偏好，熟習於本技藝人士可理解只要不偏離本發明的精神和範圍，本發明揭露程序步驟的特定順序或序列可以以其他順序重新排列。本發明實施例之方法和要求所伴隨的各種步驟順序只是舉例，而不限定於本發明揭露程序步驟的特定順序或序列。

所述之方法或演算法步驟可以以硬體或處理器執行軟體模組，或以兩者結合的方式實現。軟體模組(例如包括可執行指令和相關資料)及其他資料可內駐於資料記憶體之內，如RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、軟碟、光碟片、或是任何其他機器可讀取(如電腦可讀取)儲存媒體。資料儲存媒體可耦接至機器，如電腦或處理器(其可稱為“處理器”)，處理器可從儲存媒體讀取及寫入程式碼。資料儲存媒體可整合至處理器。處理器和儲存媒體可內駐ASIC之內。ASIC可內駐在用戶設備。或者處理器和儲存媒體可以以離散元件的形式駐在用戶設備之內。另外，適用的電腦程式產品可包括電腦可讀取媒體，包括關於一或多個揭露書揭露的程式碼。在一些實施例中，適用的電腦程式產品可包括封裝材料。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。