[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI550805B - 晶片堆疊封裝結構 - Google Patents

晶片堆疊封裝結構 Download PDF

Info

Publication number
TWI550805B
TWI550805B TW104112561A TW104112561A TWI550805B TW I550805 B TWI550805 B TW I550805B TW 104112561 A TW104112561 A TW 104112561A TW 104112561 A TW104112561 A TW 104112561A TW I550805 B TWI550805 B TW I550805B
Authority
TW
Taiwan
Prior art keywords
wafer
package structure
pads
stack package
active surface
Prior art date
Application number
TW104112561A
Other languages
English (en)
Other versions
TW201639104A (zh
Inventor
吳自勝
Original Assignee
南茂科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南茂科技股份有限公司 filed Critical 南茂科技股份有限公司
Priority to TW104112561A priority Critical patent/TWI550805B/zh
Priority to CN201510352871.4A priority patent/CN106206556A/zh
Application granted granted Critical
Publication of TWI550805B publication Critical patent/TWI550805B/zh
Publication of TW201639104A publication Critical patent/TW201639104A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)

Description

晶片堆疊封裝結構
本發明是有關於一種封裝結構，且特別是有關於一種結 合覆晶及打線之晶片堆疊封裝結構。
在目前的晶片封裝製程中，通常是透過打線接合(wire bonding)或覆晶接合(flip chip bonding)等方式使晶片電性連接至線路載板。就打線接合而言，其係以相對於晶片的主動表面的背面連接線路載板的晶片接合區，並透過金屬導線電性連接主動表面上的接墊與線路載板上的接點。另，就覆晶接合而言，其係先在晶片的主動表面上的接墊上製作焊料凸塊(solder bump)，接著使晶片以其主動表面朝向線路載板的晶片接合區，並使焊料凸塊對準於線路載板上的接點。之後，迴焊焊料凸塊藉以電性連接主動表面上的接墊與線路載板上的接點。
再者，單以打線接合來使晶片電性連接至線路載板，則 線路載板上的接點僅能設置於晶片接合區的周圍。又，單以覆晶接合來使晶片電性連接至線路載板，則線路載板上的接點僅能設 置於晶片接合區內。然而，在現今電子產業對於電性效能最大化、低成本與積體電路的高積集度、微間距(fine pitch)等的要求下，單以打線接合或覆晶接合來電性連接晶片與線路載板的封裝製程與封裝結構，已無法完全滿足現今電子產業的要求。
本發明提供一種晶片堆疊封裝結構，其可符合高積集度以及微間距的設計需求。
本發明提出一種晶片堆疊封裝結構，其包括線路載板、第一晶片、多個焊球、第二晶片以及多條焊線。線路載板具有多個第一接墊以及環繞這些第一接墊的多個第二接墊。第一晶片設置於線路載板上。第一晶片具有第一主動表面、相對於第一主動表面的第一背面以及位於第一主動表面上的多個第一導電柱。這些焊球分別電性連接這些第一導電柱與這些第一接墊。第二晶片具有第二主動表面、相對於第二主動表面的第二背面以及位於第二主動表面上的多個第二導電柱，其中第二晶片設置於第一晶片上，且第二背面與第一背面彼此相對。這些焊線分別電性連接這些第二導電柱與這些第二接墊。
在本發明的一實施例中，上述的焊線的材質包括銅、金、銀或上述金屬的合金。
在本發明的一實施例中，上述的第一導電柱與第二導電柱之材質係選自於由銅、金、銀或上述金屬的合金所組成之族群 中的一種材質。
在本發明的一實施例中，上述的各個第二導電柱具有金屬層。各個金屬層位於對應的第二導電柱相對遠離第二主動表面的端部。
在本發明的一實施例中，上述的金屬層之材質包含鋁。
在本發明的一實施例中，上述的第一接墊位在該第一晶片在線路載板上的正投影內。
在本發明的一實施例中，上述的第二接墊位在第一晶片在線路載板上的正投影外。
在本發明的一實施例中，上述的晶片堆疊封裝結構更包括黏膠層。黏膠層連接第一晶片的第一背面與第二晶片的第二背面。
在本發明的一實施例中，上述的晶片堆疊封裝結構更包括封裝膠體，包覆這些第二接墊、第一晶片、第二晶片、這些第二導電柱以及這些焊線，並填入第一主動表面與線路載板之間以包覆這些第一導電柱、這些焊球以及這些第一接墊。
在本發明的一實施例中，上述的第一背面的表面積大於或等於第二背面的表面積。
基於上述，本發明的晶片堆疊封裝結構可包括相互堆疊的第一晶片與第二晶片，其中第一晶片可以覆晶接合的方式使第一導電柱電性連接於第一接墊，且第二晶片可以打線接合的方式使第二導電柱電性連接於第二接墊，因此在佈線面積有限的線路 載板上，亦能獲致高腳數，以符合高積集度與微間距的設計需求。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、100A‧‧‧晶片堆疊封裝結構
110‧‧‧線路載板
111‧‧‧基材
111a‧‧‧表面
112‧‧‧第一接墊
113‧‧‧第二接墊
120‧‧‧第一晶片
121‧‧‧第一主動表面
122‧‧‧第一背面
123‧‧‧第一導電柱
130‧‧‧焊球
140‧‧‧第二晶片
141‧‧‧第二主動表面
142‧‧‧第二背面
143‧‧‧第二導電柱
143a‧‧‧端部
144‧‧‧金屬層
150‧‧‧焊線
160‧‧‧黏膠層
170‧‧‧封裝膠體
圖1是本發明一實施例的晶片堆疊封裝結構的俯視示意。
圖2是圖1的晶片堆疊封裝結構沿A-A剖線的剖面示意圖。
圖3是本發明另一實施例的晶片堆疊封裝結構的剖面示意圖。
圖1是本發明一實施例的晶片堆疊封裝結構的俯視示意。圖2是圖1的晶片堆疊封裝結構沿A-A剖線的剖面示意圖，為求清楚表示與便於說明，圖1省略繪示封裝膠體170。請參考圖1與圖2，在本實施例中，晶片堆疊封裝結構100包括線路載板110、第一晶片120、多個焊球130、第二晶片140以及多條焊線150，其中線路載板110的基材111的材質例如是印刷電路板的基材所通常採用之材質，例如是FR4、FR5或BT材料。然而，線路載板110的基材111的材質並不限定於前述提及之FR4、FR5或BT等材料，線路載板110的基材111亦可採用聚醯亞胺(PI)、聚乙烯對苯二甲酸酯(PET)、聚醚(PES)、碳酸脂(PC)或其他適合的可 撓性材料所構成。另一方面，基材111的表面111a上形成有多個第一接墊112以及環繞這些第一接墊112的多個第二接墊113。一般而言，第一接墊112與第二接墊113的材質可包括銅、金、銀、鋁或上述金屬的合金。
第一晶片120設置於線路載板110上，其中第一晶片120具有第一主動表面121、相對於第一主動表面121的第一背面122以及位於第一主動表面121上的多個第一導電柱123。如圖2所示，第一晶片120以其第一主動表面121朝向基材111的表面111a而設置於線路載板110上。詳細而言，第一導電柱123的數量會與第一接墊112的數量相對應，且在第一晶片120設置於線路載板110上之後，各個第一導電柱123會與對應的第一接墊112相對準。另一方面，在將第一晶片110設置於線路載板110上之前，會先在各個第一導電柱123遠離第一主動表面121的端部123a上形成焊球130。因此，在將第一晶片110設置於線路載板110上之後，各個第一導電柱123可透過對應的焊球130抵接於對應的第一接墊112，並藉由迴焊處理以使各個第一導電柱123透過對應的焊球130電性連接於對應的第一接墊112。換言之，第一晶片120例如是透過覆晶接合的方式而與線路載板110電性連接。
第二晶片140具有第二主動表面141、相對於第二主動表面141的第二背面142以及位於第二主動表面141上的多個第二導電柱143，其中第二晶片140例如是以其第二背面142朝向第一晶片120的第一背面122而設置於第一晶片120上，使得第二背 面142與第一背面122彼此相對。在本實施例中，晶片堆疊封裝結構100更包括黏膠層160，例如是絕緣膠層、絕緣膠膜或絕緣散熱膠等具黏著力之膠體。在將第二晶片140疊置於第一晶片120上之後，便是利用黏膠層160來連接第一晶片120的第一背面122與第二晶片140的第二背面142，以將第二晶片140黏貼固定於第一晶片110上。在本實施例中，第一晶片120的尺寸與第二晶片140的尺寸實質上一致，因此第一晶片120的第一背面122的表面積例如是與第二晶片140的第二背面142的表面積相等，但本發明不限於此。在其他實施例中，第一晶片120的尺寸亦可大於第二晶片140的尺寸，此時的第一晶片120的第一背面122的表面積例如是大於第二晶片140的第二背面142的表面積。
如圖1與圖2所示，本實施例的第一晶片120上的第一導電柱123的數量例如是與第二晶片140上的第二導電柱143的數量相同，惟第一導電柱123在主動表面121上的位置分佈與第二導電柱143在主動表面121上的位置分佈有所不同。換言之，在將第二晶片140疊置於第一晶片120上之後，第一導電柱123與第二導電柱143例如是非對稱地設置於黏膠層160的相對兩側。在另一實施例中，數量相同的第導電柱123與第二導電柱143可以是對稱地設置於黏膠層160的相對兩側。在又一實施例中，第一晶片120上的第一導電柱123的數量可不同於第二晶片140上的第二導電柱143的數量，而使第一導電柱123與第二導電柱143非對稱地設置於黏膠層160的相對兩側。
如圖2所示，第一接墊112例如是位在第一晶片120在線路載板110上的正投影內，而圍繞第一接墊112的第二接墊113則位在第一晶片120在線路載板110上的正投影外，以利於第二晶片140透過打線接合的方式與第二接墊113電性連接。在本實施例中，焊線150的其中一端連接至第二晶片140的第二導電柱143，且焊線150的另一端連接至與線路載板110的第二接墊113，以電性連接第二導電柱143與第二接墊113。一般而言，焊線150的材質可包括銅、金、銀或上述金屬的合金。
簡言之，由於本實施例的晶片堆疊封裝結構100包括相互堆疊的第一晶片120與第二晶片140，其中第一晶片120可以覆晶接合的方式使第一導電柱123電性連接於第一接墊112，且第二晶片140可以打線接合的方式使第二導電柱143電性連接於第二接墊113，因此在佈線面積有限的線路載板110上，亦能獲致高腳數，以符合高積集度與微間距的設計需求。
此外，第一導電柱123與第二導電柱143之材質可選自於由銅、金、銀或上述金屬的合金所組成之族群中的一種材質，較佳的是，第一導電柱123與第二導電柱143皆為銅或銅合金柱，但本發明不以此為限。具體來說，第一晶片120透過銅柱接合於線路載板110後便可由銅柱支撐於線路載板110的上方，連帶著，相互堆疊的第一晶片120與第二晶片140亦是由位於第一晶片120的主動表面121上的銅柱所支撐，故無需填充底膠(underfill)於第一晶片120的主動表面121與基材111的表面111a之間。由於銅 為低電阻及抗電致遷移能力高的金屬材料，因此利用銅柱來作為第一晶片120與線路載板110之間電性連接的媒介，以及利用銅柱來作為焊線150與第二晶片140之間電性連接的媒介，皆能有效降低電流推擠以及電致遷移(electromigration)效應的發生機率。
請參考圖2，在本實施例中，晶片堆疊封裝結構100更包括封裝膠體170，其材質可為環氧樹脂。封裝膠體170形成於基材111的表面111a上，用以包覆第二接墊113、第一晶片120、第二晶片140、第二導電柱143以及焊線150，其中封裝膠體170更進一步填入第一主動表面121與線路載板110之間以包覆第一導電柱123、焊球130以及第一接墊112。由於第一導電柱123可提高線路載板110及第一晶片120與封裝膠體170之間的結合面積與結合強度，且第二導電柱143可提高第二晶片140與封裝膠體170之間的結合面積與結合強度，因此有助於改善封裝膠體170脫層(delamination)的現象，以提高晶片堆疊封裝結構100的可靠度。
以下將列舉其他實施例以作為說明。在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖3是本發明另一實施例的晶片堆疊封裝結構的剖面示意圖。請參考圖3，圖3的晶片堆疊封裝結構100A與圖2的晶片堆疊封裝結構100大致相似，惟兩者的主要差異在於：在晶片堆 疊封裝結構100A中，各個第二導電柱143可具有金屬層144，其中各個金屬層144位於對應的第二導電柱143相對遠離第二主動表面141的端部143a。一般而言，各個金屬層144例如是透過電鍍的方式而形成於對應的第二導電柱143的端部143a，其中金屬層144的材質可為鋁，且厚度約介於0.6微米至0.9微米之間。因此，本實施例的焊線150可透過金屬層144接合於第二導電柱143的端部143a，藉以增加焊線150與第二導電柱143彼此間的結合強度。
綜上所述，本發明的晶片堆疊封裝結構可包括相互堆疊的第一晶片與第二晶片，其中第一晶片可以覆晶接合的方式使第一導電柱電性連接於第一接墊，且第二晶片可以打線接合的方式使第二導電柱電性連接於第二接墊，因此在佈線面積有限的線路載板的上，亦能獲致高腳數，以符合高積集度與微間距的設計需求。另一方面，第一晶片可由第一導電柱支撐於線路載板的上方，故無需填充底膠於第一晶片與線路載板之間。由於第一導電柱與第二導電柱皆例如是銅柱，其中銅為低電阻及抗電致遷移能力高的金屬材料，因此利用銅柱來做為第一晶片與線路載板之間電性連接的媒介，以及利用銅柱來做為焊線與第二晶片之間電性連接的媒介，皆能有效降低電流推擠以及電致遷移(效應的發生機率。 另外，封裝膠體亦可透過第一導電柱與第二導電柱，以緊密地結合於線路載板以及相對堆疊的第一晶片與第二晶片，而有助於改善封裝膠體脫層的現象，以提高晶片堆疊封裝結構的可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧晶片堆疊封裝結構
110‧‧‧線路載板
111‧‧‧基材
111a‧‧‧表面
112‧‧‧第一接墊
113‧‧‧第二接墊
120‧‧‧第一晶片
121‧‧‧第一主動表面
122‧‧‧第一背面
123‧‧‧第一導電柱
130‧‧‧焊球
140‧‧‧第二晶片
141‧‧‧第二主動表面
142‧‧‧第二背面
143‧‧‧第二導電柱
150‧‧‧焊線
160‧‧‧黏膠層
170‧‧‧封裝膠體

Claims (10)

  1. 一種晶片堆疊封裝結構，包括：一線路載板，具有多個第一接墊以及環繞該些第一接墊的多個第二接墊；一第一晶片，設置於該線路載板上，該第一晶片具有一第一主動表面、相對於該第一主動表面的一第一背面以及位於該第一主動表面上的多個第一導電柱；多個焊球，分別電性連接該些第一導電柱與該些第一接墊；一第二晶片，具有一第二主動表面、相對於該第二主動表面的一第二背面以及連接該第二主動表面上的多個第二導電柱，其中該第二晶片設置於該第一晶片上，且該第二背面與該第一背面彼此相對；以及多條焊線，分別電性連接該些第二導電柱與該些第二接墊，其中各該焊線的其中一端連接至對應的該第二導電柱，且各該焊線的另一端連接至對應的該第二接墊。
  2. 如申請專利範圍第1項所述的晶片堆疊封裝結構，其中該些焊線的材質包括銅、金、銀或上述金屬的合金。
  3. 如申請專利範圍第1項所述的晶片堆疊封裝結構，其中該些第一導電柱與該些第二導電柱之材質係選自於由銅、金、銀或上述金屬的合金所組成之族群中的一種材質。
  4. 如申請專利範圍第3項所述的晶片堆疊封裝結構，其中各該第二導電柱具有一金屬層，各該金屬層位於對應的該第二導電 柱相對遠離該第二主動表面的一端部。
  5. 如申請專利範圍第4項所述的晶片堆疊封裝結構，其中該些金屬層之材質包含鋁。
  6. 如申請專利範圍第1項所述的晶片堆疊封裝結構，其中該些第一接墊位在該第一晶片在該線路載板上的正投影內。
  7. 如申請專利範圍第1項所述的晶片堆疊封裝結構，其中該些第二接墊位在該第一晶片在該線路載板上的正投影外。
  8. 如申請專利範圍第1項所述的晶片堆疊封裝結構，更包括：一黏膠層，連接該第一背面與該第二背面。
  9. 如申請專利範圍第1項所述的晶片堆疊封裝結構，更包括：一封裝膠體，包覆該些第二接墊、該第一晶片、該第二晶片、該些第二導電柱以及該些焊線，並填入該第一主動表面與該線路載板之間以包覆該些第一導電柱、該些焊球以及該些第一接墊。
  10. 如申請專利範圍第1項所述的晶片堆疊封裝結構，其中該第一背面的表面積大於或等於該第二背面的表面積。
TW104112561A 2015-04-20 2015-04-20 晶片堆疊封裝結構 TWI550805B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104112561A TWI550805B (zh) 2015-04-20 2015-04-20 晶片堆疊封裝結構
CN201510352871.4A CN106206556A (zh) 2015-04-20 2015-06-24 芯片堆叠封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104112561A TWI550805B (zh) 2015-04-20 2015-04-20 晶片堆疊封裝結構

Publications (2)

Publication Number Publication Date
TWI550805B true TWI550805B (zh) 2016-09-21
TW201639104A TW201639104A (zh) 2016-11-01

Family

ID=57445168

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104112561A TWI550805B (zh) 2015-04-20 2015-04-20 晶片堆疊封裝結構

Country Status (2)

Country Link
CN (1) CN106206556A (zh)
TW (1) TWI550805B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114551364A (zh) * 2022-04-28 2022-05-27 珠海市人民医院 一种多芯片扇出型封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI240342B (en) * 2004-09-23 2005-09-21 Taiwan Semiconductor Mfg Aluminum cap for reducing scratch and wire-bond bridging of bond pads
US7087458B2 (en) * 2002-10-30 2006-08-08 Advanpack Solutions Pte. Ltd. Method for fabricating a flip chip package with pillar bump and no flow underfill
TWI460845B (zh) * 2010-07-19 2014-11-11 Tessera Inc 具有區域陣列單元連接器之可堆疊模製微電子封裝

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100698527B1 (ko) * 2005-08-11 2007-03-22 삼성전자주식회사 금속 범프를 이용한 기둥 범프를 구비하는 칩 적층 패키지및 그의 제조방법
CN100481420C (zh) * 2005-09-08 2009-04-22 南茂科技股份有限公司 堆叠型芯片封装结构、芯片封装体及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087458B2 (en) * 2002-10-30 2006-08-08 Advanpack Solutions Pte. Ltd. Method for fabricating a flip chip package with pillar bump and no flow underfill
TWI240342B (en) * 2004-09-23 2005-09-21 Taiwan Semiconductor Mfg Aluminum cap for reducing scratch and wire-bond bridging of bond pads
TWI460845B (zh) * 2010-07-19 2014-11-11 Tessera Inc 具有區域陣列單元連接器之可堆疊模製微電子封裝

Also Published As

Publication number Publication date
CN106206556A (zh) 2016-12-07
TW201639104A (zh) 2016-11-01

Similar Documents

Publication Publication Date Title
US9449941B2 (en) Connecting function chips to a package to form package-on-package
US11600545B2 (en) Semiconductor devices including a lower semiconductor package, an upper semiconductor package on the lower semiconductor package, and a connection pattern between the lower semiconductor package and the upper semiconductor package
US20070254406A1 (en) Method for manufacturing stacked package structure
US10121736B2 (en) Method of fabricating packaging layer of fan-out chip package
TW201351579A (zh) 高密度立體封裝
CN105990267A (zh) 半导体装置
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
US11869829B2 (en) Semiconductor device with through-mold via
CN107946291B (zh) 半导体装置
US20130256915A1 (en) Packaging substrate, semiconductor package and fabrication method thereof
TWI688067B (zh) 半導體裝置及其製造方法
TWI550805B (zh) 晶片堆疊封裝結構
JP2010073771A (ja) 半導体装置の実装構造
US10008441B2 (en) Semiconductor package
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
CN212342601U (zh) 一种多芯片超薄扇出型封装结构
KR101607989B1 (ko) 패키지 온 패키지 및 이의 제조 방법
TWM548889U (zh) 埋入式基板封裝結構
JPWO2016199437A1 (ja) 半導体装置
US20240079366A1 (en) Semiconductor package
JP2004006482A (ja) 半導体装置およびその製造方法
JP2005026469A (ja) 半導体装置およびその製造方法
TWI585924B (zh) 隨機動態記憶體晶片封裝結構
CN107731759A (zh) 半导体封装
JP5297445B2 (ja) 半導体装置