TWI543165B - 半導體裝置 - Google Patents
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Description
所公開的發明關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的儲存裝置可以粗分為如果沒有電力供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供給也保持儲存內容的非揮發性儲存裝置。
作為揮發性儲存裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。在DRAM中，藉由選擇構成記憶元件的電晶體並將電荷儲存在電容器中而儲存資訊。
由於根據上述原理，當從DRAM讀出資訊時電容器的電荷消失，因此每次讀出資訊時都需要重新進行寫入工作。另外，因為在構成記憶元件的電晶體中因截止狀態下的源極電極和汲極電極之間的洩漏電流(截止電流)等而即使電晶體未被選擇電荷也流出或流入，所以資料的保持期間較短。為此，需要按規定的週期重新進行寫入工作(刷新工作)，由此，難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的其他儲存裝置以實現較長期間的儲存內容的保持。
作為揮發性儲存裝置的其他例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。然而，因為SRAM使用正反器等電路，所以存在每儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性儲存裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，使該浮動閘極保持電荷而進行儲存，因此，快閃記憶體具有資料保持期間極長(半永久)、不需要進行揮發性儲存裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
然而，由於當進行寫入時產生的穿隧電流會引起構成記憶元件的閘極絕緣層的劣化，因此產生記憶元件因重複進行寫入而不能工作的問題。為了回避上述問題，例如，使用使各記憶元件的寫入次數統一的方法，然而，為了使用該方法，需要具有複雜的週邊電路。另外，即使使用了上述方法，也不能從根本上解決使用壽命的問題。即，快閃記憶體不適合於資訊的改寫頻度高的用途。
另外，為了在浮動閘極中注入電荷或者去除該電荷，需要高電壓和用於該目的的電路。再者，還有為了注入或去除電荷需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1] 日本專利申請公開昭57-105889號公報
鑒於上述問題，所公開的發明的一個方式的目的之一是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的具有新結構的半導體裝置。
在所公開的發明中，使用被高純度化的氧化物半導體來構成半導體裝置。因為使用被高純度化的氧化物半導體來構成的電晶體的洩漏電流極小，所以可以在極長期間內保持資訊。
更明確而言，例如可以採用如下結構。
本發明的一個方式是一種半導體裝置，包括：共同位元線；與共同位元線電連接的多個分割位元線；源極電極線；字線；信號線；選擇線；其閘極電極與選擇線電連接的選擇電晶體；以及包括多個儲存單元的儲存單元陣列，其中，構成儲存單元陣列的多個儲存單元按每個多個行分割成多個塊，在每個塊中，共同位元線藉由選擇電晶體電連接到分割位元線，儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體；以及電容器，第一通道形成區包含與第二通道形成區不同的半導體材料，源極電極線與第一源極電極電連接，分割位元線與第一汲極電極及第二源極電極電連接，字線與電容器的電極中的一方電連接，信號線與第二閘極電極電連接，並且，第一閘極電極、第二汲極電極和電容器的電極的另一方電連接而構成保持電荷的節點。
本發明的另一個方式是一種半導體裝置，包括：共同位元線；與共同位元線電連接的多個分割位元線；源極電極線；字線；第一信號線；第二信號線；選擇線；其閘極電極與選擇線電連接的選擇電晶體；以及包括多個儲存單元的儲存單元陣列，其中，構成儲存單元陣列的多個儲存單元按每個多個行分割成多個塊，在每個塊中，共同位元線藉由選擇電晶體電連接到分割位元線，儲存單元之一包括；包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體；以及電容器，第一通道形成區包含與第二通道形成區不同的半導體材料，源極電極線與第一源極電極電連接，分割位元線與第一汲極電極電連接，字線與電容器的電極中的一方電連接，第一信號線與第二閘極電極電連接，第二信號線與第二汲極電極電連接，並且，第一閘極電極、第二汲極電極和電容器的電極的另一方電連接而構成保持電荷的節點。
在上述半導體裝置中，第二電晶體的第二通道形成區較佳包含氧化物半導體。另外，在上述半導體裝置中，第一電晶體的第一通道形成區較佳包含單晶矽。另外，在上述半導體裝置中，選擇電晶體的通道形成區較佳包含單晶矽。
另外，雖然在上述半導體裝置中使用氧化物半導體材料構成電晶體，然而所公開的發明不侷限於此。在上述半導體裝置中也可以使用能夠實現與氧化物半導體材料同等的截止電流特性的材料，例如碳化矽等的寬頻隙材料(更明確而言，例如，能隙Eg大於3eV的半導體材料)等。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。另外，“上”或“下”只是為了便於說明而使用的。
另外，在本說明書等中，“電極”或“佈線”不限定這些構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
此外，“源極電極”、“汲極電極”以及“閘極電極”也可以簡單地稱為“源極”、“汲極”以及“閘極”。另外，“源極電極”和“汲極電極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書等中，“源極電極”和“汲極電極”可以互相調換。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由使用該電晶體可以在極長期間內保持儲存內容。即，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒
有電力供給，也可以在較長期間內保持儲存內容。
另外，在根據所公開的發明的半導體裝置中，寫入資訊時不需要高電壓，從而也沒有元件劣化的問題。例如，不像現有的非揮發性記憶體的情況那樣，不需要對浮動閘極注入電子或從浮動閘極抽出電子，所以根本不發生閘極絕緣層的劣化等的問題。即，根據所公開的發明的半導體裝置對能夠改寫的次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為藉由根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以容易可以實現高速工作。另外，還有不需要用於擦除資訊的工作的優點。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由組合該電晶體和使用氧化物半導體的電晶體而使用，可以充分地確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以適當地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的材料的電晶體(作更廣義解釋，能夠進行足夠的高速工作的電晶體)和使用氧化物半導體的電晶體(作更廣義解釋，截止電流足夠小的電晶體)設置為一體，可以實現具有從來沒有的特徵的半導體裝置。
再者，在所公開的發明的一個方式中，藉由在儲存單元陣列的每個塊中藉由選擇電晶體分割位元線，可以降低半導體裝置的耗電量。再者，可以提高半導體裝置的讀出性能。
下面，使用圖式對本發明的實施方式的一個例子進行說明。然而，本發明不侷限於以下說明，所屬[發明所屬之技術領域]的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，圖式等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
在本實施方式中，參照圖1A-1至圖4對根據所公開的發明的一個方式的半導體裝置的電路結構及其工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
首先，參照圖1A-1和圖1A-2對基本電路結構及其工作進行說明。在圖1A-1所示的半導體裝置中，第一佈線(1st Line)與電晶體160的源極電極電連接，第二佈線(2nd Line)與電晶體160的汲極電極電連接。另外，第三佈線(3rd Line)與電晶體162的源極電極(或汲極電極)電連接，第四佈線(4th Line)與電晶體162的閘極電極電連接。再者，電晶體160的閘極電極與電晶體162的汲極電極(或源極電極)與電容器164中的一方電連接，第五佈線(5th Line)與電容器164的電極中的另一方電連接。
在此，例如，將使用氧化物半導體的電晶體用於電晶體162。使用氧化物半導體的電晶體具有截止電流極為小的特徵。因此，藉由使電晶體162成為截止狀態，可以極長時間地保持電晶體160的閘極電極的電位。再者，藉由具有電容器164，容易保持施加到電晶體160的閘極電極的電荷，另外，也容易讀出所保持的資訊。
另外，對電晶體160沒有特別的限制。從提高資訊的讀出速度的觀點而言，例如，較佳採用使用單晶矽的電晶體等的開關速度高的電晶體。
在圖1A-1所示的半導體裝置中，藉由有效地利用可以保持電晶體160的閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入和保持進行說明。首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位。即，對電晶體160的閘極電極施加所定的電荷(寫入)。在此，將施加兩個不同的電位的電荷(以下將施加低電位的電荷稱為電荷QL，將施加高電位的電荷稱為電荷QH)中的任一方施加到電晶體160的閘極電極。另外，也可以使用施加三個或三個以上的不同的電位的電荷來提高儲存容量。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，而使電晶體162成為截止狀態，來保持對電晶體160的閘極電極施加的電荷(保持)。
因為電晶體162的截止電流極為小，所以電晶體160的閘極電極的電荷被長時間地被保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加預定的電位(恒電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體160的閘極電極中的電荷量，第二佈線具有不同的電位。一般而言，這是因為在電晶體160為n通道型的情況下，對電晶體160的閘極電極施加電荷QH時的外觀上的臨界值Vth_H低於對電晶體160的閘極電極施加電荷QL時的外觀上的臨界值Vth_L的緣故。在此，外觀上的臨界值是指為了使電晶體160成為“導通狀態”而需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H和Vth_L的中間電位V0，可以辨別對電晶體160的閘極電極施加的電荷。例如，在寫入中，在對電晶體160的閘極電極施加有電荷QH的情況下，當第五佈線的電位成為V0(>Vth_H)時，電晶體160成為“導通狀態”。在對電晶體160的閘極電極施加電荷QL的情況下，即使第五佈線的電位成為V0(<Vth_L)，電晶體160也一直處於“截止狀態”。其結果是，在第二佈線中發現不同的電位，在測量第二佈線的電位時可以讀出所保持的資訊。
另外，當將儲存單元配置為陣列狀而使用時，需要可以唯讀出所希望的儲存單元的資訊。像這樣，為了讀出所定的儲存單元的資訊，且不讀出除此以外的儲存單元的資訊，當在電晶體160並聯連接時，對讀出的物件之外的儲存單元的第五佈線施加不管閘極電極的狀態如何都使電晶體160成為“截止狀態”的電位，即小於Vth_H的電位，即可。另外，當在電晶體160串聯連接時，對第五佈線施加不管閘極電極的狀態如何都使電晶體160成為“導通狀態”的電位，即大於Vth_L的電位，即可。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入和保持同樣進行。即，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，對電晶體160的閘極電極和電容器164施加第三佈線的電位(有關新資訊的電位)。然後，藉由將第四佈線的電位設定為使電晶體162成為截止狀態的電位，使電晶體162成為截止狀態，而電晶體160的閘極電極成為供應有關新資訊的電荷的狀態。
像這樣，根據所公開的發明的半導體裝置藉由重新進行資訊的寫入來可以直接改寫資訊。因此，不需要快閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的工作，可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
另外，電晶體162的汲極電極(或源極電極)藉由與電晶體160的閘極電極電連接，起到與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘相同的作用。由此，有時將圖式中的電晶體162的汲極電極(或源極電極)與電晶體160的閘極電極電連接的部分稱為浮動閘極部FG。當電晶體162處於截止狀態時，可以認為該浮動閘極部FG被埋設在絕緣體中，在浮動閘極部FG中保持有電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體等而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮因電晶體162的洩漏而導致的儲存在浮動閘極部FG中的電荷的消失。即，藉由使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也能夠保持資訊的非揮發性的儲存裝置。
例如，當電晶體162的室溫(25℃)下的截止電流為10zA(1zA(仄普托安培：zeptoampere)等於1×10-21A)以下，並電容器164的電容值為10fF左右時，至少可以保持資料104秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在此情況下不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。即，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣膜的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，不需要現有的浮動閘極型電晶體當寫入和擦除資訊時所需要的高電壓。
構成圖1A-1所示的半導體裝置的電晶體等的要素被認為包括如圖1A-2所示那樣的電阻器和電容器。即，可以認為在圖1A-2中，電晶體160和電容器164分別包括電阻器和電容器而構成。R1和C1分別是電容器164的電阻值和電容值，電阻值R1相當於構成電容器164的絕緣層的電阻值。另外，R2和C2分別是電晶體160的電阻值和電容值，電阻值R2相當於電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容以及形成在閘極電極和通道形成區之間的電容)的電容值。
在電晶體162處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在電晶體162的閘極洩漏充分小的條件下，當R1和R2滿足R1ROS、R2ROS時，主要根據電晶體162的截止電流來決定電荷的保持期間(也可以稱為資訊的保持期間)。
與此相反，當不滿足上述條件時，即使電晶體162的截止電流充分小，難以充分確保保持期間。這是因為電晶體162的截止電流以外的洩漏電流(例如，產生在源極電極和閘極電極之間的洩漏電流等)大的緣故。由此，可以說本實施方式所公開的半導體裝置較佳滿足上述關係。
另一方面，C1和C2較佳滿足C1C2的關係。這是因為藉由增大C1，當由第五佈線控制浮動閘極部FG的電位時，可以高效地將第五佈線的電位供應到浮動閘極部FG，從而可以將施加到第五佈線的電位間(例如，讀出電位和非讀出電位)的電位差抑制為小的緣故。
藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1和R2由電晶體160的閘極絕緣層或電容器164的絕緣層控制。C1和C2也是相同的。因此，較佳適當地設定閘極絕緣層的材料或厚度等，以滿足上述關係。
在本實施方式所示的半導體裝置中，浮動閘極部FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，然而，本實施方式的浮動閘極部FG具有與快閃記憶體等的浮動閘極根本不同的特徵。因為在快閃記憶體中施加到控制閘極的電壓高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要使各單元之間保持一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該原因起因於施加高電場而產生穿隧電流的快閃記憶體的根本原理。
另一方面，根據本實施方式的半導體裝置根據使用氧化物半導體的電晶體的開關工作，而不使用如上所述的由穿隧電流而起的電荷注入的原理。即，不像快閃記憶體，不需要用來注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
另外，不需要高電場，不需要大型週邊電路(升壓電路等)這些特徵也優越於快閃記憶體。例如，在寫入兩個步驟(1位元)的資訊的情況下，在一個儲存單元中，可以使施加到根據本實施方式的儲存單元的電壓(同時施加到儲存單元的各端子的最大電位與最小電位之間的差異)的最大值為5V以下，較佳為3V以下。
在使構成電容器164的絕緣層的相對介電常數εr1與構成電晶體160的絕緣層的相對介電常數εr2不同的情況下，容易在構成電容器164的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2‧S2S1(較佳滿足S2S1)的同時，實現C1C2。換言之，容易在縮減構成電容器164的絕緣層的面積的同時實現C1C2。明確地說，例如，在構成電容器164的絕緣層中，可以採用由氧化鉿等的high-k材料構成的膜或由氧化鉿等的high-k材料構成的膜與由氧化物半導體構成的膜的疊層結構，並將εr1設定為10以上，較佳設定為15以上，並且在構成閘極電容的絕緣層中，可以採用氧化矽，並滿足εr2=3至4。
藉由採用這種結構的組合，可以使根據所公開的發明的半導體裝置進一步高集成化。
另外，為了增大半導體裝置的儲存容量，除了高集成化以外還可以採用多值化的方法。例如，藉由採用對儲存單元之一寫入三個步驟以上的資訊的結構，與寫入兩個步驟的資訊的情況相比，可以增大儲存容量。例如，藉由不僅向第一電晶體的閘極電極供應如上所述的施加低電位的電荷QL、施加高電位的電荷QH，而且還供應施加其他電位的電荷Q，可以實現多值化。在此情況下，即使採用不使F2充分小的電路結構也可以確保充分的儲存容量。
另外，上述說明是使用以電子為多數載子的n型電晶體(n通道型電晶體)時的說明，然而當然可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
接著，參照圖2至圖4對應用圖1A-1和圖1A-2所示的電路的更具體電路結構及工作進行說明。
圖2是指按每個多個行分割成塊，且具有多個儲存單元的半導體裝置的電路圖的一個例子。在根據本發明的一個方式的半導體裝置中，儲存單元1100按每個k行(k表示2以上的整數)分割成m個(m表示2以上的整數)塊(第一塊至第m塊)，且該根據本發明的一個方式的半導體裝置包括縱k×m個(列)×橫n個(行)(n表示2以上的整數)的配置為矩陣狀的儲存單元陣列、k×m條信號線S、k×m條字線WL、n條共同位元線BL、在每個儲存單元中共同的共同源極電極線SL、m條的選擇線G、m×n個選擇電晶體180、m×n條分割位元線LBL。另外，在每個塊中，共同位元線BL藉由選擇電晶體180電連接到分割位元線LBL，且選擇線G與選擇電晶體180的閘極電極電連接。另外，當在圖2中每個塊包括多條相同種類的佈線時，將數字付加到佈線的符號。另外，在不同塊的相同種類的佈線中，將在括弧中示出的數字付加到佈線的符號。
在此，作為儲存單元1100，應用在圖1A-1中示出的結構。每個儲存單元1100具有第一電晶體、第二電晶體、電容器。在每個儲存單元1100中，第一電晶體的閘極電極、第二電晶體的汲極電極(或源極電極)和電容器的電極中的一方電連接，且共同源極電極線SL和第一電晶體的源極電極電連接。再者，分割位元線LBL、第一電晶體的汲極電極和第二電晶體的源極電極(或汲極電極)電連接，字線WL和電容器中的另一方電連接，信號線S和第二電晶體的閘極電極電連接。即，共同源極電極線SL相當於圖1A-1所示的結構中的第一佈線(1st Line)，且分割位元線LBL相當於第二佈線(2nd Line)及第三佈線(3rd Line)，信號線S相當於第四佈線(4th Line)，字線WL相當於第五佈線(5th Line)。
另外，第二電晶體的源極電極(或汲極電極)未必與分割位元線LBL電連接，例如，如圖13所示，也可以藉由形成n條第二信號線SS而在每個列中與該佈線電連接。
另外，在圖2所示的儲存單元陣列的每個塊中，分割位元線LBL之一連接有佈置在同一列上的k個儲存單元1100。此外，字線WL之一及信號線S之一分別連接有佈置在同一行上的n個儲存單元1100。另外，一條選擇線G佈置在每個塊，且連接有佈置在同一行上的n個選擇電晶體180。在此，在每個塊中，分割位元線LBL藉由選擇電晶體180連接到共同位元線BL，即，共同位元線BL之一藉由選擇電晶體180連接有佈置在同一列上的m個分割位元線LBL。另外，雖然所有的儲存單元共同使用共同源極電極線SL，然而也可以按每個塊設置一條、按每個列設置一條。
在此，包括在儲存單元陣列的一個塊中的儲存單元的行數可以按包括在儲存單元陣列中的儲存單元及塊的數目決定，例如，較佳為8行至64行。
此外，共同位元線BL、共同源極電極線SL、信號線S、字線WL以及選擇線G電連接到在儲存單元陣列的周邊形成的驅動電路。該驅動電路可以按每個佈線的種類獨立設置，也可以採用多個種類的佈線電連接到一個驅動電路的方式設置。
接著，對寫入工作及讀出工作進行說明。圖3為圖2所示的半導體裝置的寫入工作及讀出工作的時序圖的一個例子。
對將資料寫入到第一塊中第一行的儲存單元1100的情況，以及從第一塊中第一行的儲存單元1100讀出資料的情況進行說明。另外，以下將對第一塊中第一行第一列的儲存單元1100(以下有時記載為儲存單元(1，1，1))進行寫入的資料設定為“1”，且將對第一塊中第一行第二列至第一塊中第一行第n列的儲存單元1100(以下有時記載為儲存單元(1，1，2)至(1，1，n))進行寫入的資料設定為“0”，而對該情況進行說明。
首先，對寫入工作進行說明。首先，對選擇線G(1)施加電位V3，而使第一塊的選擇電晶體180成為導通狀態，而使共同位元線BL1至BLn和分割位元線LBL1(1)至LBLn(1)分別導通。另外，對選擇線G(2)至G(m)施加電位0V，使第二至第m塊的選擇電晶體180成為截止狀態，而使共同位元線BL1至BLn和分割位元線LBL1(1)至LBLn(1)以外的分割位元線LBL非導通。
在此，在第一塊中，對第一行的信號線S1(1)施加電位V3，而使第一行的第二電晶體成為導通狀態。另外，對第二至第k行的信號線S2(1)至Sk(1)施加電位V4(V40V)，而使第二至第k行的第二電晶體成為截止狀態。
然後，在第一塊中，對第一行的字線WL1(1)施加電位0V，並對第二至第k行的字線WL2(1)至WLk(1)施加電位V5(V50V)。藉由將第二至第k行的字線WL2(1)至WLk(1)設定為電位V5，在第二至第k行中，無論儲存單元保持資料“0”和“1”中的任一個，第一電晶體都成為截止狀態。從而，在第一塊中的第二行至第k行中，即使共同源極電極線SL與共同位元線BL1至BLn的電位不同，電流也不流過。
然後，對第一列的共同位元線BL1施加電位V2，對第二至第n列的共同位元線BL2至BLn施加電位0V。與此同時，對共同源極電極線SL也施加電位V2。
其結果，對儲存單元(1，1，1)的浮動閘極部FG施加電位V2，對儲存單元(1，1，2)至(1，1，n)的浮動閘極部FG施加電位0V。並且，將第一行的信號線S1(1)的電位設定為0V，使第一行的第二電晶體成為截止狀態，這樣便寫入結束。
另外，在此，將電位V3設定為高於電位V2加第二電晶體的臨界值電壓而得的值。由此，在寫入時，儲存單元(1，1，1)的浮動閘極部FG被施加電位V2。此外，在此，將電位V2設定為高於第一電晶體的臨界值電壓的電位。由此，可以使後面說明的讀出時的字線WL1(1)的電位為0V，因此是較佳的。另外，在寫入結束時，在使共同位元線BL1的電位變化之前，將第一塊第一行的信號線S1(1)設定為電位0V，而使第一行的第二電晶體成為截止狀態。
另外，將寫入時的工作電位例如可以設定為V2=2V，V3=4V，V4=-2V，V5=-4V。
在此，在選擇塊的第一塊中，需要對非選擇行的字線WL2(1)至字線WLk(1)施加負電位(電位V5)。在非選擇塊的第二至第m塊中，共同位元線BL與分割位元線LBL非導通，沒有藉由第二至第m塊的分割位元線LBL共同位元線BL與源極電極線SL導通。由此，在非選擇塊的第二至第m塊中，只要保持儲存單元的資料即可，所以第一電晶體既可以成為導通狀態又可以成為截止狀態。因此，在非選擇塊的第二至第m塊中，字線WL及信號線S的電位可以保持與資料保持狀態相同的狀態(例如，0V)。像這樣，在寫入工作中不需要使非選擇塊中的字線WL及信號線S的電位變化，所以可以減少因非選擇塊中的字線WL及信號線S的充放電等產生的耗電量。
換言之，藉由在各塊中使共同位元線BL藉由選擇電晶體180分割為分割位元線LBL，可以減少寫入時的半導體裝置的耗電量。
在此，對在寫入工作中在第一塊中第二至第k行的信號線S2(1)至Sk(1)以及第二至第k行的字線WL2(1)至WLk(1)施加的電位進行說明。對第二至第k行的字線WL2(1)至WLk(1)施加電位V5(V50V)是因為防止在共同位元線BL與源極電極線SL之間恒定電流流過的緣故。藉由對第二至第k行的字線WL2(1)至WLk(1)施加電位V5(V50V)，在第二至第k行中無論儲存單元保持資料“0”和“1”中的任一個，第一電晶體都成為截止狀態。從而，在第一塊的第二行至第k行中即使共同源極電極線SL與共同位元線BL1至BLn的電位不同，電流也不流過。
此外，在第一塊中對第二至第k行的信號線S2(1)至Sk(1)施加電位V4(V40V)是因為保持第二至第k行的儲存單元的資料的緣故。藉由對第二至第k行的字線WL2(1)至WLk(1)施加電位V5(V50V)，有可能第二至第k行的儲存單元的浮動閘極部FG成為負電位。在此情況下，藉由對第二至第k行的信號線S2(1)至Sk(1)施加電位V4(V40V)，可以使第二至第k行的第二電晶體成為截止狀態。
再者，對在寫入工作中對共同源極電極線SL施加的電位進行說明。由於在對共同位元線BL施加電位V2(對應於資料“1”)時，共同位元線BL與共同源線SL相同的電位，所以恒定電流不流過。此外，由於在對共同位元線BL施加0V(對應於資料“0”)時，對進行寫入的儲存單元的浮動閘極部FG施加0V，所以第一電晶體成為截止狀態。從而，可知在共同位元線BL與源極電極線SL之間電流不流過。另外，在寫入資料都為“0”時，對源極電極線SL施加電位0V，即可。像這樣，在該寫入工作中，減少在寫入時流過在共同位元線BL中的電流，從而可以減少耗電量。
接著，對讀出進行說明。在此，共同位元線BL1至BLn電連接有圖4所示的讀出電路。
首先，對選擇線G(1)施加電位V1，而使第一塊的選擇電晶體180成為導通狀態，而使共同位元線BL1至BLn和分割位元線LBL1(1)至LBLn(1)分別導通。另外，對選擇線G(2)至G(m)施加電位0V，使第二至第m塊的選擇電晶體180成為截止狀態，而使共同位元線BL1至BLn和分割位元線LBL1(1)至LBLn(1)以外的分割位元線LBL非導通。
此時，在第一塊中，對第一行的字線WL1(1)施加電位0V，並對第二至第k行的字線WL2(1)至WLk(1)施加電位V5(V50V)。當將字線WL1(1)的電位設定為0V時，在第一行中，保持有資料“0”的儲存單元中的第一電晶體成為截止狀態，而保持有資料“1”的儲存單元中的第一電晶體成為導通狀態。藉由將字線WL2(1)至WLk(1)設定為電位V5，在第二至第k行中，無論儲存單元保持有資料“0”或資料“1”，第一電晶體都成為截止狀態。
此外，在第一塊中，對第一行的信號線S1(1)施加電位0V，第二至第k行的信號線S2(1)至Sk(1)施加電位V4(V40V)，並且使第一塊中的第二電晶體都成為截止狀態。
在此，由於第一塊中第一行的浮動閘極部FG的電位為0V或V2，所以藉由將信號線S1(1)設定為電位0V，可以使所有第一塊中第一行的第二電晶體成為截止狀態。另一方面，在對字線WL2(1)至WLk(1)施加電位V5(V50V)時，第一塊中第二至第k行的浮動閘極部FG的電位成為負電位。在此情況下，藉由對第二至第k行的信號線S2(1)至Sk(1)施加電位V4(V40V)，可以使第一塊中的第二至第k行的第二電晶體成為截止狀態。藉由上述步驟，可以使第一塊中的第二電晶體都成為截止狀態。
其結果是，因為儲存單元(1，1，1)的第一電晶體處於導通狀態，所以共同位元線BL1-共同源極電極線SL間成為低電阻狀態，而因為儲存單元(1，1，2)至(1，1，n)的第一電晶體處於截止狀態，所以共同位元線BL2至BLn-共同源極電極線SL間分別成為高電阻狀態。連接於共同位元線BL1至BLn的讀出電路可以由共同位元線-共同源極電極線間的電阻狀態的高低來讀出資料。
對作為讀出電路使用圖4所示的電路時的輸出電位進行說明。在圖4所示的讀出電路中，共同位元線BL藉由由讀使能信號(RE信號)控制的開關與時鐘反相器及電晶體連接，該電晶體與電位V1被施加的佈線二極體連接。此外，對源極電極線SL施加低電位(例如0V)。由於共同位元線BL1-源極電極線SL間為低電阻，所以低電位被輸入到時鐘反相器，而輸出DO1為High。由於共同位元線BL2至BLn-各源極電極線SL間為高電阻，所以高電位被輸入到時鐘反相器，而輸出DO2至DOn為Low。
另外，將寫入時的工作電位例如可以設定為V1=2V，V4=-2V，V5=-4V。
在此，與寫入時同樣在讀出時，在選擇塊的第一塊中，需要對非選擇行的字線WL2(1)至字線WLk(1)施加負電位(電位V5)。因為在非選擇塊的第二至第m塊中，共同位元線BL與分割位元線LBL非導通，所以不藉由第二至第m塊的分割位元線LBL共同位元線BL與源極電極線SL導通。
由此，在非選擇塊的第二至第m塊中，只要保持儲存單元的資料即可，所以第一電晶體既可以成為導通狀態又可以成為截止狀態。因此，在非選擇塊的第二至第m塊中，字線WL及信號線S的電位可以保持與資料保持狀態相同的狀態(例如，0V)。像這樣，在讀出工作中不需要使非選擇塊中的字線WL及信號線S的電位變化，所以可以減少因非選擇塊中的字線WL及信號線S的充放電等產生的耗電量。
另外，藉由在各塊中使共同位元線BL藉由選擇電晶體180分割為分割位元線LBL，可以減少流過在共同位元線中的洩漏電流。這是因為在不分割位元線時，將k×m個儲存單元直接連接到位元線，但如本發明那樣採用使位元線分割的結構，m個選擇電晶體連接到共同位元線。其結果是，可以提高讀出工作的穩定性或實現讀出工作的高速化。
換言之，藉由在各塊中使共同位元線BL藉由選擇電晶體180分割為分割位元線LBL，可以減少讀出時的半導體裝置的耗電量。再者，可以提高半導體裝置的讀出性能。
藉由將包括截止電流極小的氧化物半導體的半導體裝置用作圖2所示的半導體裝置，能夠在極為長期內保持儲存內容。即，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，在圖2所示的半導體裝置中，在寫入資訊時不需要高電壓，從而也沒有元件劣化的問題。由此，圖2所示的半導體裝置對能夠改寫的次數沒有限制，這是現有的非揮發性記憶體所存在的問題，所以可以顯著提高可靠性。再者，因為藉由根據電晶體的導通狀態或截止狀態而進行資訊的寫入，所以容易可以實現高速工作。另外，還有不需要用於擦除資訊的工作的優點。
此外，因為使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由將該電晶體和使用氧化物半導體的電晶體組合而使用，可以充分地確保半導體裝置的工作(例如，資訊的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以適當地實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
像這樣，藉由將使用氧化物半導體以外的材料而成的電晶體和使用氧化物半導體而成的電晶體形成為一體，可以實現具有新穎的特徵的半導體裝置。
再者，在圖2所示的半導體裝置中，藉由在各塊中將共同位元線BL藉由選擇電晶體180分割為分割位元線LBL，可以在寫入及讀出時將非選擇塊的字線WL及信號線S的電位保持為與資料保持狀態相同的狀態(例如0V)。其結果是，由於在寫入及讀出時不需要使非選擇塊的字線WL及信號線S的電位變化，所以可以減少半導體裝置的耗電量。再者，可以提高半導體裝置的讀出性能。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
在本實施方式中，參照圖5A至圖10C對根據所公開的發明的一個方式的半導體裝置的結構及其製造方法進行說明。
圖5A和圖5B是對應於圖1A-1所示的電路或圖2所示的儲存單元1100的半導體裝置的結構的一個例子。圖5A示出半導體裝置的剖面，圖5B示出半導體裝置的平面。這裏，圖5A相當於沿圖5B的線A1-A2及線B1-B2的剖面。此外，在圖5B中，為了避免複雜，省略該半導體裝置的構成要素的一部分(佈線154、佈線158等)。
圖5A和圖5B所示的半導體裝置在下部具有使用第一半導體材料的電晶體160並在上部具有使用第二半導體材料的電晶體162。在此，第一半導體材料較佳為與第二半導體材料不同的材料。例如，可以將氧化物半導體以外的半導體材料用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳使用單晶半導體。除此之外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性，能夠長時間地保持電荷。
作為電晶體160及電晶體162，可以使用n通道型電晶體、p通道型電晶體的任何一種。在此，以n通道型電晶體為電晶體160，並以n通道型電晶體為電晶體162來進行說明。另外，所公開的發明的技術本質在於為了保持資訊而將如氧化物半導體那樣的能夠充分地降低截止電流的半導體材料用於電晶體162，因此用於半導體裝置的材料或半導體裝置的結構等的半導體裝置的具體結構不需要侷限於這裏所示的結構。
圖5A和圖5B中的電晶體160包括：設置在基底基板100上的半導體層中的通道形成區134；夾著通道形成區134地設置的雜質區132(也表示為源極區及汲極區)；設置在通道形成區134上的閘極絕緣層122a；以及與通道形成區134重疊地設置在閘極絕緣層122a上的閘極電極128a。注意，雖然有時在圖式中不明顯地具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。此外，在此情況下，為了說明這種電晶體的連接關係，有時源極區和源極電極共稱為“源極電極”，而汲極區和汲極電極共稱為“汲極電極”。換言之，在本說明書中源極電極的記載會包括源極區。
另外，設置在基底基板100上的半導體層中的雜質區126連接有導電層128b。在此，導電層128b也用作電晶體160的源極電極和汲極電極。另外，在雜質區132和雜質區126之間設置有雜質區130。另外，覆蓋電晶體160地設置有絕緣層140。另外，為了實現高集成化，較佳採用如圖5A和圖5B所示那樣電晶體160不具有側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘極電極128a的側面設置側壁絕緣層，並設置包括具有不同雜質濃度的區域的雜質區132。
圖5A和圖5B中的電晶體162包括：設置在絕緣層140等上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極或汲極電極142a及源極電極或汲極電極142b；覆蓋氧化物半導體層144、源極電極或汲極電極142a及源極電極或汲極電極142b的閘極絕緣層146；在閘極絕緣層146上與氧化物半導體層144重疊地設置的閘極電極148a。
在此，氧化物半導體層144較佳藉由被充分地去除氫等的雜質，或者被供給充分的氧，而被高純度化。明確地說，例如將氧化物半導體層144的氫濃度設定為5×1019atoms/cm3以下，較佳設定為5×1018atoms/cm3以下，更佳設定為5×1017atoms/cm3以下。另外，上述氧化物半導體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectroscopy)來測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供給充分的氧來降低起因於氧缺乏的能隙中的缺陷能階的氧化物半導體層144中，載子濃度為低於1×1012/cm3，較佳為低於1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培：zeptoampere)是1×10-21A)以下，較佳為10zA以下。如此，藉由使用被i型化(本質化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，雖然在圖5A和圖5B的電晶體162中，為了抑制起因於微型化而產生在元件之間的洩漏，使用被加工為島狀的氧化物半導體層144，但是也可以採用氧化物半導體層144不被加工為島狀的結構。在不將氧化物半導體層144加工為島狀的情況下，可以防止由於加工時的蝕刻導致的氧化物半導體層144的污染。
另外，圖5A和圖5B所示的電晶體162的結構是閘極電極148a與源極電極或汲極電極142a及源極電極或汲極電極142b重疊的結構，但是不侷限於此。例如，也可以採用在氧化物半導體層144中具有不與閘極電極148a、源極電極或汲極電極142a、源極電極或汲極電極142b重疊的區域(以下稱為偏移區)的結構。由於偏移區用作電晶體工作時的電阻區，所以藉由在氧化物半導體層144中設置偏移區，可以降低電晶體162的截止電流。
圖5A和圖5B所示的電容器164包括源極電極或汲極電極142a、閘極絕緣層146和導電層148b。換言之，將源極電極或汲極電極142a用作電容器164的一方的電極，將導電層148b用作電容器164的另一方的電極。藉由採用這種結構，可以確保足夠的電容。另外，當層疊氧化物半導體層144和閘極絕緣層146時，可以充分確保源極電極或汲極電極142a和導電層148b之間的絕緣性。
另外，在電晶體162和電容器164中，源極電極或汲極電極142a以及源極電極或汲極電極142b的端部也可以為錐形形狀。藉由將源極電極或汲極電極142a、源極電極或汲極電極142b的端部形成為錐形形狀，可以提高閘極絕緣層146的覆蓋性且防止斷開。此時，較佳將錐形角例如設定為30°以上且60°以下。注意，錐形角是指當從垂直於剖面(與基底基板100的表面正交的面)的方向觀察具有錐形形狀的層(例如，源極電極或汲極電極142a)時，該層的側面和底面所形成的傾斜角。
在本實施方式中，以與電晶體160至少部分重疊的方式設置有電晶體162及電容器164。藉由採用這種平面佈局，可以實現半導體裝置的高集成化。
在電晶體162和電容器164上設置有絕緣層150。並且，在形成於閘極絕緣層146及絕緣層150中的開口中設置有佈線154。佈線154是連接儲存單元之一與其他儲存單元的佈線，將佈線154用作圖2所示的半導體裝置中的分割位元線LBL。佈線154藉由源極電極或汲極電極142b及導電層128b連接到雜質區126。由此，與將電晶體160中的源極區或汲極區和電晶體162中的源極電極或汲極電極142b分別連接到不同佈線的情況相比可以減少佈線數目，從而可以提高半導體裝置的集成度。
另外，藉由設置導電層128b，可以重疊設置雜質區126與源極電極或汲極電極142b連接的位置和源極電極或汲極電極142b與佈線154連接的位置。藉由採用這種平面佈局，可以抑制起因於接觸區域的元件面積的增大。就是說，可以提高半導體裝置的集成度。
再者，在佈線154上設置有絕緣層156。在絕緣層156上與佈線154重疊地設置有佈線158。佈線158是連接儲存單元之一與其他儲存單元的佈線，將佈線158用作圖2所示的半導體裝置中的共同分割位元線BL。像這樣，藉由與佈線154重疊地設置佈線158，可以抑制起因於佈線158的佔有面積的增大。由此，可以不降低半導體裝置的集成度地製造圖2所示的半導體裝置。藉由採用這種平面佈局，以最小加工尺寸為F，可以使儲存單元所占的面積例如為8F2至20F2。
接著，參照圖6A和圖6B對形成在與圖5A和圖5B所示的半導體裝置同一基板上的對應於圖2所示的選擇電晶體180的半導體裝置的結構的一個例子進行說明。在此，圖6A的C1一側示出與圖5A的B2一側相同的部分。在圖6A和圖6B中與圖5A和圖5B相同的部分使用相同的圖式標記。而省略其重複說明。
圖6A示出半導體裝置的剖面，圖6B示出半導體裝置的平面。在此，圖6A相當於圖6B中的C1-C2的剖面。此外，在圖6B中，為了避免複雜，省略該半導體裝置的構成要素的一部分(雜質區130、雜質區132等)。
圖6A及圖6B所示的半導體裝置的下部包括使用上述第一半導體材料而成的選擇電晶體180。像這樣，藉由作為選擇電晶體180的材料使用第一半導體材料，容易可以實現選擇電晶體180的高速工作，所以可以實現之前的實施方式所示的半導體裝置的寫入及讀出工作的高速化。
作為電晶體180，都可以使用n通道型電晶體、p通道型電晶體的任何一種。在此，以n通道型電晶體為選擇電晶體180來說明。另外，與電晶體160及電晶體162相同，用於半導體裝置的材料或半導體裝置的結構等，半導體裝置的具體結構不侷限於在此所示的結構。
圖6A和圖6B中的選擇電晶體180具有與圖5A和圖5B所示的電晶體160同樣的結構，選擇電晶體180包括：設置在基底基板100上的半導體層中的通道形成區184；夾著通道形成區184地設置的雜質區132(也表示為源極區及汲極區)；設置在通道形成區184上的閘極絕緣層122a；以及與通道形成區184重疊地設置在閘極絕緣層122a上的閘極電極128c。另外，在圖6A和圖6B所示的選擇電晶體180中，採用閘極電極128c上覆蓋閘極電極128c地形成導電層142c的結構。但是，不一定需要設置導電層142c。
另外，設置在基底基板100上的半導體層中的雜質區188與導電層128d連接。在此，將導電層128d也用作選擇電晶體180的源極電極或汲極電極。此外，在雜質區132與雜質區188之間設置有雜質區130。此外，在雜質區132與雜質區126之間也設置有雜質區130。因此，雜質區126與雜質區188藉由選擇電晶體180電連接。
在導電層128d上覆蓋導電層128d地設置有導電層142d，藉由形成在閘極絕緣層146、絕緣層150及絕緣層156中的開口絕緣層156上的佈線158與導電層142d連接。佈線158藉由導電層142d和導電層128d連接於雜質區188。由此，選擇電晶體180中的源極區或汲極區與佈線158電連接。像這樣，佈線158藉由選擇電晶體180與佈線154電連接。注意，不一定需要設置導電層142d。
接著，對上述半導體裝置的製造方法的一個例子進行說明。以下，首先，參照圖7A至圖7E及圖8A至圖8C對下部的電晶體160的製造方法進行說明，然後參照圖9A至圖9D及圖10A至圖10C對上部電晶體162以及電容器164的製造方法進行說明。
參照圖7A至圖7E及圖8A至圖8C對下部的電晶體160的製造方法進行說明。
首先，準備包含半導體材料的基板。作為包含半導體材料的基板，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板或SOI基板等。當作為包含半導體材料的基板，使用矽等的單晶半導體基板時，可以使半導體裝置的讀出工作高速化，所以是較佳的。
在此，對作為包含半導體材料的基板，使用在基底基板100上隔著絕緣層102及絕緣層112設置有半導體層的SOI基板的情況進行說明。注意，一般來說，“SOI基板”是指在絕緣表面上設置有矽半導體層的基板，但是，在本說明書等中，“SOI基板”還指在絕緣表面上設置有包括矽以外的材料的半導體層的基板。也就是說，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層設置有半導體層的基板。
作為基底基板100可以使用由絕緣體構成的基板。明確而言，可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板。另外，也可以使用以氮化矽和氧化鋁為主要成分的熱膨脹係數接近於矽的陶瓷基板。
另外，作為基底基板100可以使用單晶矽基板、單晶鍺基板等半導體基板。這裏，作為半導體基板，可以使用太陽能電池級矽(SOG-Si:Solar Grade Silicon)基板等。此外，還可以使用多晶半導體基板。與使用單晶矽基板等的情況相比，使用太陽能電池級矽或多晶半導體基板等時可以抑制製造成本。
在本實施方式中，對使用玻璃基板作為基底基板100的情況進行說明。藉由使用廉價的能夠實現大面積化的玻璃基板作為基底基板100，可以實現低成本化。
作為絕緣層102，例如可以使用氮化矽膜(SiNx)或氮氧化矽膜(SiNxOy)(x>y)等的含有氮的絕緣膜的單層或疊層。絕緣層102可以使用CVD法、濺射法等形成。
作為絕緣層112，例如可以使用氧化矽膜(SiOx)、氧氮化矽膜(SiOxNy)等的單層或疊層。絕緣層112可以使用CVD法、濺射法、熱處理(熱氧化處理或熱氮化處理等)等形成。
將半導體層加工為島狀來形成半導體層120(參照圖7A)。另外，在該製程的前後，為了控制電晶體的臨界值電壓，也可以將賦予n型導電性的雜質元素或賦予p型導電性的雜質元素添加到半導體層。在半導體為矽時，作為賦予n型導電性的雜質元素，例如可以使用磷、砷等。另外，作為賦予p型導電性的雜質元素，例如可以使用硼、鋁、鎵等。
接著，覆蓋半導體層120地形成絕緣層122(參照圖7B)。絕緣層122是後面成為閘極絕緣層的層。絕緣層122例如可以藉由對半導體層120表面進行熱處理(熱氧化處理或熱氮化處理等)而形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等中的任何氣體的混合氣體進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層122較佳採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或多層結構。另外，至於絕緣層122的厚度，例如可以設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。在此，藉由利用電漿CVD法形成包含氧化矽的絕緣層的單層。
接著，在絕緣層122上形成掩模124，將賦予一種導電型的雜質元素添加到半導體層120，來形成雜質區126(參照圖7C)。因為在此製造p型電晶體，所以對添加賦予p型導電性的雜質元素的情況進行說明，但是當製造n型電晶體時，添加賦予n型導電性的雜質元素即可。此外，在添加雜質元素之後，去除掩模124。此外，由於雜質區188可以使用與雜質區126同樣的方法形成，所以也可以同時形成圖6A和圖6B所示的雜質區188。
接著，藉由在絕緣層122上形成掩模，去除絕緣層122的與雜質區126重疊的區域的一部分，來形成閘極絕緣層122a(參照圖7D)。作為絕緣層122的一部分的去除方法，可以使用濕蝕刻或乾蝕刻等的蝕刻處理。
接著，在閘極絕緣層122a上形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極128a及導電層128b(參照圖7E)。
作為用於閘極電極128a及導電層128b的導電層，可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，可以藉由使用抗蝕劑掩模的蝕刻進行導電層的加工。另外，閘極電極128c及導電層128d可以使用與閘極電極128a及導電層128b同樣的方法及同樣的材料形成，也可以同時形成圖6A和圖6B所示的閘極電極128c及導電層128d。
接著，以閘極電極128a及導電層128b為掩模，將賦予一種導電型的雜質元素添加到半導體層，來形成通道形成區134、雜質區132及雜質區130(參照圖8A)。因為在此形成p型電晶體，所以添加硼(B)或鋁(Al)等的雜質元素，但是當形成n型電晶體時，添加磷(P)、砷(As)等的雜質元素即可。這裏，可以適當地設定所添加的雜質元素的濃度。另外，在添加雜質元素之後，進行用於活化的熱處理。在此，雜質區的濃度按雜質區126、雜質區132、雜質區130的順序依次增高。另外，由於通道形成區184可以使用與通道形成區134同樣的方法形成，所以可以同時形成圖6A和圖6B所示的通道形成區184。
接著，以覆蓋閘極絕緣層122a、閘極電極128a、導電層128b的方式形成絕緣層140(參照圖8B)。
絕緣層140可以使用包含氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是較佳將低介電常數(low-k)材料用於絕緣層140，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層140。因為多孔絕緣層的介電常數比密度高的絕緣層較低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層140。在本實施方式中，對作為絕緣層140使用按順序層疊氧氮化矽、氮氧化矽、氧化矽的絕緣層的情況進行說明。另外，雖然在此以絕緣層140為三層的疊層結構，但是所公開的發明的一個方式不侷限於此。作為上述絕緣層既可以採用單層或兩層結構，又可以採用四層以上的疊層結構。
接著，藉由對絕緣層140進行CMP(化學機械拋光)處理或蝕刻處理，使絕緣層140平坦化，使閘極電極128a及導電層128b的上表面露出(參照圖8C)。如本實施方式所示那樣，在作為絕緣層140使用按順序層疊有氧氮化矽、氮氧化矽、氧化矽的絕緣層時，進行CMP處理直到露出用作蝕刻停止層的氮氧化矽為止，然後進行蝕刻處理直到露出閘極電極128a及導電層128b的一部分為止。作為該蝕刻處理較佳使用乾蝕刻，但是也可以使用濕蝕刻。在使閘極電極128a及導電層128b的一部分露出的製程中，為了提高後面形成的電晶體162的特性，較佳使絕緣層140的表面盡可能地為平坦。
藉由上述製程，可以形成下部的電晶體160(參照圖8C)。
另外，也可以在上述各製程前後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集成化的半導體裝置。
接著，參照圖9A至圖9D及圖10A至圖10C對上部的電晶體162的製造方法進行說明。
首先，在閘極電極128a、導電層128b、絕緣層140等上形成氧化物半導體層，並加工該氧化物半導體層來形成氧化物半導體層144(參照圖9A)。另外，在形成氧化物半導體層之前，可以在絕緣層140上設置用作基底的絕緣層。該絕緣層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法等來形成。
作為用於氧化物半導體層的材料，可以使用：四元金屬氧化物的In-Sn-Ga-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料、In-sn-Zn-O類材料、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；或者單元金屬氧化物的In-O類材料、Sn-O類材料、Zn-O類材料等。此外，也可以使上述材料包含SiO2。在此，例如，In-Ga-Zn-O類材料是指含有銦(In)、鎵(Ga)、鋅(Zn)的氧化物膜，對其組成比沒有特別的限制。此外，也可以包含In、Ga及Zn以外的元素。
另外，氧化物半導體層可以使用以化學式InMO3(ZnO)m(m>0)表示的材料的薄膜。在此，M表示選自Ga、Al、Mn及Co中的一種或多種金屬元素。例如，作為M，可以使用Ga、Ga及Al、Ga及Mn或Ga及Co等。
此外，較佳將氧化物半導體層的厚度設定為3nm以上且30nm以下。這是因為有若使氧化物半導體層的厚度過厚(例如，厚度為50nm以上)，則有電晶體成為常導通狀態的擔憂。
氧化物半導體層較佳使用氧、水、羥基或氫化物等的雜質不容易混入的方式製造。例如，可以藉由濺射法等製造氧化物半導體層。
在本實施方式中，藉由使用In-Ga-Zn-O類氧化物半導體成膜用靶材的濺射法，形成氧化物半導體層。
當將In-Ga-Zn-O類材料用作氧化物半導體時，作為所使用的靶材，例如可以舉出其組成比為In2O3：Ga2O3：ZnO=1：1：1[莫耳比]的氧化物半導體成膜用靶材。另外，不侷限於該靶材的材料及組成，例如也可以使用In2O3：Ga2O3：ZnO=1：1：2[莫耳比]的氧化物半導體成膜用靶材。
此外，也可以使用In-Zn-O類材料作為氧化物半導體。另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為使原子數比為In：Zn=50：1至1：2(換算為莫耳比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=20：1至1：1(換算為莫耳比則為In2O3：ZnO=10：1至1：2)，更佳為In：Zn=15：1至1.5：1(換算為莫耳比則為In2O3：ZnO=15：2至3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y的關係。
此外，In-Sn-Zn-O類材料可以稱為ITZO。在作為氧化物半導體使用In-Sn-Zn-O類材料時，使用將組成比設定為使原子數比為In：Sn：Zn為1：2：2、2：1：3、1：1：1或20：45：35等的氧化物靶材。
氧化物半導體成膜用靶材的填充率為90%以上且100%以下，較佳為95%以上且99.9%以下。其理由是：藉由使用高填充率的氧化物半導體成膜用靶材，可以將氧化物半導體層形成得緻密。
作為成膜時的氣圍，採用稀有氣體(典型的是氬)氣圍、氧氣圍或稀有氣體和氧的混合氣圍等，即可。另外，為了防止氫、水、羥基、氫化物等混入到氧化物半導體層中，較佳採用使用充分地去除氫、水、羥基、氫化物等的雜質的高純度氣體的氣圍。
例如，可以藉由下述製程形成氧化物半導體層。
首先，在被保持為減壓狀態的沉積室內保持基板，並對基板進行加熱以使基板溫度超過200℃且500℃以下，較佳超過300℃且500℃以下，更佳為350℃以上且450℃以下。
接著，一邊去除沉積室中的殘留水分，一邊引入充分地去除了氫、水、羥基、氫化物等的雜質的高純度氣體，並使用上述靶材來在基板上形成氧化物半導體層。為了去除沉積室中的殘留水分，作為排氣單元，較佳使用低溫泵、離子泵、鈦昇華泵等的吸附型的真空泵。另外，作為排氣單元，也可以使用提供有冷阱的渦輪泵。由於利用低溫泵進行了排氣的沉積室中，例如氫、水、羥基或氫化物等的雜質(更佳還包括包含碳原子的化合物)等被去除，因此可以降低在該沉積室中形成的氧化物半導體層所含有的氫、水、羥基或氫化物等的雜質的濃度。
當成膜時的基板溫度低(例如，100℃以下)時，有含有氫原子的物質混入到氧化物半導體中的憂慮，所以較佳在上述溫度下加熱基板。藉由在上述溫度下加熱基板形成氧化物半導體層，基板溫度變高，從而氫鍵被熱切斷，含有氫原子的物質不容易被引入到氧化物半導體層中。因此，藉由在上述溫度下加熱基板的狀態下形成氧化物半導體層，可以充分地降低氧化物半導體層所含有的氫、水、羥基或氫化物等的雜質的濃度。另外，可以減輕由濺射導致氧化物半導體的損傷。
作為成膜條件的一個例子，採用如下條件：基板與靶材之間的距離為60mm；壓力為0.4Pa；直流(DC)電源為0.5kW；基板溫度為400℃；成膜氣圍為氧(氧流量比率為100%)氣圍。另外，當使用脈衝直流電源時，可以減輕在進行成膜時產生的粉狀物質(也稱為微粒、塵屑)，膜厚度的不均勻性也降低，所以是較佳的。
另外，較佳的是，在藉由濺射法形成氧化物半導體層之前，進行引入氬氣體產生電漿的反濺射，來去除附著於氧化物半導體層的被形成表面上的粉狀物質(也稱為微粒、塵屑)。反濺射是指如下一種方法，其中對基板施加電壓來在基板附近形成電漿，而對基板一側的表面進行改性。此外，也可以使用氮、氦、氧等的氣體代替氬。
作為氧化物半導體層的加工，可以在氧化物半導體層上形成所希望的形狀的掩模之後對該氧化物半導體層進行蝕刻。可以藉由光刻製程等的方法形成上述掩模。或者，也可以藉由噴墨法等的方法形成掩模。另外，作為氧化物半導體層的蝕刻，可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。
然後，可以對氧化物半導體層144進行熱處理(第一熱處理)。藉由進行熱處理，可以進一步去除包含在氧化物半導體層144中的含有氫原子的物質，而改善氧化物半導體層144的結構，降低能隙中的缺陷能階。在惰性氣體氣圍下，熱處理的溫度設定為250℃以上且700℃以下，較佳為450℃以上且600℃以下。注意，較佳低於基板的應變點。作為惰性氣體氣圍，較佳採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳設定為0.1ppm以下)。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層144接觸大氣以防止水或氫的混入。
藉由進行熱處理減少雜質以形成i型(本質)半導體或無限接近於i型的氧化物半導體層，可以實現具有極優越的特性的電晶體。
另外，上述熱處理具有去除氫或水等的作用，所以也將該熱處理稱為脫水化處理或脫氫化處理等。該熱處理例如可以在將氧化物半導體層加工為島狀之前或在形成閘極絕緣膜之後等進行。另外，這種脫水化處理、脫氫化處理不侷限於進行一次，也可以進行多次。
接著，在氧化物半導體層144等上形成用來形成源極電極及汲極電極(包括使用與該源極電極及汲極電極相同的層形成的佈線)的導電層，加工該導電層來形成源極電極或汲極電極142a、源極電極或汲極電極142b(參照圖9B)。
作為導電層，可以利用PVD法或CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。作為導電層，也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，有易於將源極電極或汲極電極142a及源極電極或汲極電極142b加工為錐形形狀的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物可以採用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物。
另外，較佳以形成的源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式對導電層進行蝕刻。在此情況下，錐形角例如較佳為30°以上且60°以下。藉由以源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
上部電晶體的通道長度(L)由源極電極或汲極電極142a的下端部與源極電極或汲極電極142b的下端部之間的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，較佳使用短波長即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)。利用超紫外線的曝光的解析度高且聚焦深度大。由此，可以將後面形成的電晶體的通道長度(L)形成為10nm以上且1000nm(1μm)以下，而可以提高電路的工作速度。再者，藉由進行微型化可以降低半導體裝置的耗電量。
另外，導電層142c及導電層142d可以使用與源極電極或汲極電極142a、源極電極或汲極電極142b同樣的方法及同樣的材料形成，所以可以同時形成圖6A和圖6B所示的導電層142c及導電層142d。
接著，以覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b並與氧化物半導體層144的一部分接觸的方式形成閘極絕緣層146(參照圖9C)。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146較佳以含有氧化矽、氮化矽、氧氮化矽、氧化鎵、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用組合上述材料的疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的工作較佳將其形成得較薄。例如，當使用氧化矽時，可以將其形成為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
如上所述那樣，當將閘極絕緣層形成得較薄時，存在因隧道效應等引起閘極洩漏電流的問題。為了解決閘極洩漏電流的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極洩漏電流。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等的膜的疊層結構。
在形成閘極絕緣層146之後，較佳在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，其向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺陷，而可以形成i型(本質)半導體或無限接近於i型的氧化物半導體層。
另外，在本實施方式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不侷限於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上所述那樣，藉由使用第一熱處理和第二熱處理中的至少一方，可以以使其儘量不包含含有氫原子的物質的方式使氧化物半導體層144高純度化。
另外，在形成氧化物半導體層之後、形成氧化物半導體層144之後或形成閘極絕緣層146之後的任一中，也可以進行氧摻雜處理。“氧摻雜”是指將氧(至少包含氧自由基、氧原子、氧離子中的任一種)添加到塊體(bulk)中的處理。另外，該術語“塊體”是為了明確顯示不僅將氧添加到薄膜表面還將氧添加到薄膜內部的情況的目的而使用。另外，“氧摻雜”包括將電漿化的氧添加到塊體中的“氧電漿摻雜”。
接著，形成用來形成閘極電極(包括使用與該閘極電極相同的層形成的佈線)的導電層，加工該導電層來形成閘極電極148a及導電層148b(參照圖9D)。
氧摻雜處理較佳藉由利用ICP(Inductively Coupled Plasma：電感耦合電漿方式)，使用由微波(例如，頻率為2.45GHz)激發的氧電漿來進行。
作為閘極電極148a及導電層148b，可以使用鉬、鈦、鉭、鎢、鋁、銅、釹、鈧等金屬材料或以該金屬材料為主要成分的合金材料來形成。另外，閘極電極148a及導電層148b可以採用單層結構或疊層結構。
接著，在閘極絕緣層146、閘極電極148a及導電層148b上形成絕緣層150(參照圖10A)。絕緣層150可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成。另外，作為絕緣層150較佳使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣層150的介電常數減少，可以降低產生在佈線、電極等之間的電容，從而實現工作的高速化的緣故。另外，在本實施方式中，雖然採用絕緣層150的單層結構，但是所公開的發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構。
接著，在閘極絕緣層146、絕緣層150中形成到達源極電極或汲極電極142b的開口。然後，在絕緣層150上形成與源極電極或汲極電極142b接觸的佈線154(參照圖10B)。另外，藉由使用掩模等選擇性地進行蝕刻來形成該開口。
在使用PVD法或CVD法形成導電層之後，對該導電層進行構圖來形成佈線154。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。作為導電層的材料，也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
更明確而言，例如，可以在包括絕緣層150的開口的區域中藉由PVD法形成薄的鈦膜，並藉由PVD法形成薄(5nm左右)的鈦膜，然後埋入開口地形成鋁膜。在此藉由PVD法形成的鈦膜具有還原被形成面的氧化膜(自然氧化膜等)並降低與下部電極等(在此源極電極或汲極電極142b)的接觸電阻的功能。另外，可以防止鋁膜的小丘的產生。另外，也可以在形成使用鈦或氮化鈦等的障壁膜之後藉由鍍敷法形成銅膜。
形成在絕緣層150中的開口較佳形成在與導電層128b重疊的區域中。藉由在這種區域中形成開口，可以抑制起因於接觸區域的元件面積的增大。
接著，以覆蓋佈線154的方式形成絕緣層156。接著，在閘極絕緣層146、絕緣層150及絕緣層156中形成到達圖6A和圖6B所示的導電層142d的開口。然後，在絕緣層156上與佈線154重疊地形成佈線158(參照圖10C、圖6A)。另外，佈線158可以使用與佈線154同樣的方法及同樣的材料形成。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162及電容器164(參照圖10C)。
在本實施方式所示的電晶體162中，由於氧化物半導體層144被高純度化，其氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。另外，氧化物半導體層144的載子密度與通常的矽晶片中的載子密度(1×1014/cm3左右)相比是足夠小的值(例如，低於1×1012/cm3，更佳為低於1.45×1010/cm3)。由此，其截止電流充分變小。例如，將電晶體162的室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(zeptoampere)是1×10-21A)以下，較佳為10zA以下。
如此，藉由使用被高純度化而被本質化或實質上被本質化的氧化物半導體層144，可以充分地降低電晶體的截止電流。並且，藉由使用這種電晶體，可以獲得能夠在極長期間內保持儲存內容的半導體裝置。
此外，藉由與佈線154重疊地設置佈線158，可以抑制起因於佈線158的佔有面積的增大。由此，可以不降低半導體裝置的集成度地製造圖2所示的半導體裝置。由此，可以不降低半導體裝置的集成度地降低半導體裝置的耗電量，還可以提高半導體裝置的讀出性能。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構和方法等適當地組合而使用。
接著，參照圖11A至11H對用於製造上述半導體裝置的SOI基板的製造方法的一個例子進行說明。
首先，準備基底基板100(參照圖11A)。作為基底基板100可以使用由絕緣體構成的基板。明確而言，可以舉出鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鋇硼矽酸鹽玻璃等用於電子工業的各種玻璃基板、石英基板、陶瓷基板、藍寶石基板。另外，也可以使用以氮化矽和氧化鋁為主要成分的熱膨脹係數接近於矽的陶瓷基板。
另外，作為基底基板100可以使用單晶矽基板、單晶鍺基板等半導體基板。當使用半導體基板作為基底基板100時，由於與使用玻璃基板等的情況相比熱處理的溫度條件更緩和，所以更容易獲得優質的SOI基板。這裏，作為半導體基板，可以使用太陽能電池級矽(SOG-Si：Solar Grade Silicon)基板等。此外，還可以使用多晶半導體基板。與使用單晶矽基板等的情況相比，使用太陽能電池級矽或多晶半導體基板等時可以抑制製造成本。
在本實施方式中，對使用玻璃基板作為基底基板100的情況進行說明。藉由使用廉價的能夠實現大面積化的玻璃基板作為基底基板100可以實現低成本化。
較佳預先對上述基底基板100的表面進行清洗。明確而言，使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫水以及純水的混合液)等對基底基板100進行超聲波清洗。藉由進行該清洗處理，可以提高基底基板100的表面的平坦性並去除殘留在基底基板100表面上的研磨粒子等。
接著，在基底基板100的表面上形成絕緣層102(例如，氮化矽膜(SiNx)或氮氧化矽膜(SiNxOy)(x>y)等的含有氮的絕緣層)(參照圖11B)。絕緣層102可以使用CVD法、濺射法等形成。
在本實施方式中形成的絕緣層102成為後面用來貼合單晶半導體層的層(接合層)。另外，絕緣層102還用作防止基底基板100中含有的鈉(Na)等雜質擴散到單晶半導體層中的阻擋層。
如上所述，由於在本實施方式中將絕緣層102用作接合層，所以較佳以其表面具有規定的平坦性的方式形成絕緣層102。明確而言，將絕緣層102形成為：表面的平均面粗糙度(Ra，也稱為算術平均粗糙度)為0.5nm以下，均方根粗糙度(Rms)為0.60nm以下，更佳的是，平均面粗糙度為0.35nm以下，均方根粗糙度為0.45nm以下。另外，作為上述平均面粗糙度及均方根粗糙度例如可以使用在10μm×10μm的區域中進行測量的值。將該絕緣層的厚度設定為10nm以上且200nm以下的範圍內，較佳設定為50nm以上且100nm以下的範圍內。像這樣，藉由提高表面的平坦性，可以防止單晶半導體層的接合不良。
接著，準備接合基板。這裏作為接合基板使用單晶半導體基板110(參照圖11C)。另外，雖然在這裏使用單晶體的基板作為接合基板，但是接合基板的結晶性不侷限於單晶體。
作為單晶半導體基板110，例如可以使用如單晶矽基板、單晶鍺基板、單晶矽鍺基板等的由第14族元素構成的單晶半導體基板。此外，還可以使用如砷化鎵、磷化銦等的化合物半導體基板。作為在市場上出售的矽基板，典型的有尺寸為直徑5英寸(大約為125mm)、直徑6英寸(大約為150mm)、直徑8英寸(大約為200mm)、直徑12英寸(大約為300mm)、直徑16英寸(大約為400mm)的圓形基板。另外，單晶半導體基板110的形狀不侷限於圓形，例如，還可以使用被加工為矩形的基板。另外，單晶半導體基板110可以利用CZ(提拉)法及FZ(浮區)法製造。
在單晶半導體基板110的表面形成絕緣層112(參照圖11D)。另外，從去除污染物的觀點來看，較佳在形成絕緣層112之前預先使用鹽酸和過氧化氫水的混合液(HPM)、硫酸和過氧化氫水的混合液(SPM)、氨水和過氧化氫水以及純水的混合液(APM)、稀氫氟酸(DHF)、FPM(氫氟酸和過氧化氫以及純水的混合液)等對單晶半導體基板110的表面進行清洗。也可以藉由交替噴出稀釋的氫氟酸和臭氧水來進行清洗。
例如，可以形成氧化矽膜、氧氮化矽膜等的單層或疊層作為絕緣層112。作為上述絕緣層112的製造方法，有熱處理(熱氧化處理或熱氮化處理等)、CVD法或濺射法等。此外，當使用CVD法形成絕緣層112時，較佳使用四乙氧基矽烷(簡稱TEOS：化學式Si(OC2H5)4)等的有機矽烷
形成氧化矽膜，以實現良好的貼合。
在本實施方式中，藉由對單晶半導體基板110進行熱氧化處理來形成絕緣層112(這裏為SiOx膜)。作為熱氧化處理，較佳在氧化氣圍中添加鹵素來進行。
例如，可以藉由在添加有氯(Cl)的氧化氣圍中對單晶半導體基板110進行熱氧化處理，形成被氧化的絕緣層112。在這種情況下，絕緣層112成為含有氯原子的膜。藉由利用該氧化俘獲外來雜質的重金屬(例如，Fe、Cr、Ni、Mo等)形成金屬氯化物，然後再將該金屬氯化物去除到外部，可以降低單晶半導體基板110的污染。此外，在與基底基板100貼合之後，固定來自基底基板的Na等雜質，由此可以防止單晶半導體基板110被污染。
另外，在絕緣層112中包含的鹵素原子不侷限於氯原子。也可以使絕緣層112包含氟原子。作為使單晶半導體基板110表面氧化的方法，例如可以舉出以下方法：在將單晶半導體基板110浸漬在HF溶液中之後在氧化氣圍中進行熱氧化處理；或者將NF3添加到氧化氣圍中進行熱氧化處理等。
接著，藉由對單晶半導體基板110照射由電場加速的離子並進行添加，在單晶半導體基板110的規定的深度中形成結晶結構受到損傷的脆化區114(參照圖11E)。
可以藉由利用離子的動能、離子的質量和電荷、離子的入射角等來調節形成脆化區114的區域的深度。此外，脆化區114被形成在與離子的平均侵入深度基本相同的深
度的區域中。由此，可以藉由利用離子的添加深度來調節從單晶半導體基板110分離的單晶半導體層的厚度。例如，可以以使單晶半導體層的厚度大致成為10nm以上且500nm以下，較佳為50nm以上且200nm以下的方式調節平均侵入深度。
可以使用離子摻雜裝置或離子植入裝置進行該離子照射處理。作為離子摻雜裝置的典型例子可以舉出將使工藝氣體電漿激發而產生的所有離子種照射到被處理體的非質量分離型的裝置。在該裝置中，不對電漿中的離子種進行質量分離而將其照射到被處理體。針對於此，離子植入裝置是質量分離型的裝置。在離子植入裝置中，對電漿中的離子種進行質量分離，並將某個特定的質量的離子種照射到被處理體。
在本實施方式中，對使用離子摻雜裝置將氫添加到單晶半導體基板110的例子進行說明。作為源氣體，使用包含氫的氣體。至於照射的離子，較佳將H3 +的比例設定為高。明確而言，相對於H+、H2 +、H3 +的總量，使H3 +的比例為50%以上(更佳為80%以上)。藉由提高H3 +的比例，可以使離子照射的效率得到提高。
另外，添加的離子不侷限於氫。也可以添加氦等的離子。此外，添加的離子不侷限於一種，也可以添加多種離子。例如，當使用離子摻雜裝置同時照射氫和氦時，與在不同的製程中進行照射的情況相比可以減少製程數，並且可以進一步抑制後面形成的單晶半導體層的表面粗糙。
另外，當使用離子摻雜裝置形成脆化區114時，雖然有同時添加入重金屬的憂慮，但是藉由隔著含有鹵素原子的絕緣層112進行離子照射，可以防止這些重金屬對單晶半導體基板110的污染。
接著，使基底基板100和單晶半導體基板110對置，並使絕緣層102的表面與絕緣層112貼合。由此，貼合基底基板100和單晶半導體基板110(參照圖11F)。
在進行貼合時，較佳對基底基板100或單晶半導體基板110的一處施加0.001N/cm2以上且100N/cm2以下，較佳為1N/cm2以上且20N/cm2以下的壓力。藉由施加壓力使接合平面接近而貼合，在被貼合的部分中絕緣層102與絕緣層112接合，並以該部分為起點開始自發性地接合進而擴展至幾乎整個面。該接合利用范德華力和氫鍵作用，並可以在常溫下進行。
另外，在貼合單晶半導體基板110與基底基板100之前，較佳對進行貼合的表面進行表面處理。藉由進行表面處理，可以提高單晶半導體基板110和基底基板100的介面的接合強度。
作為表面處理，可以使用濕處理、乾處理或濕處理與乾處理的組合。此外，還可以使用不同的濕處理的組合或不同的乾處理的組合。
另外，在貼合之後，也可以進行熱處理以增高接合強度。將該熱處理的溫度設定為不使脆化區114發生分離的溫度(例如，室溫以上且低於400℃)。另外，也可以在該溫度範圍內邊加熱邊接合絕緣層102和絕緣層112。作為上述熱處理，可以使用如擴散爐或電阻加熱爐等的加熱爐、RTA(快速熱退火：Rapid Thermal Annealing)裝置、微波加熱裝置等。另外，上述溫度條件只是一個例子而已，所公開的發明的一個方式不應被解釋為限定於此。
接著，藉由進行熱處理使單晶半導體基板110在脆化區114中進行分離，而在基底基板100上隔著絕緣層102及絕緣層112形成單晶半導體層116(參照圖11G)。
另外，進行上述分離時的熱處理的溫度較佳盡可能低。這是因為進行分離時的溫度越低越能夠抑制單晶半導體層116的表面粗糙的緣故。明確而言，例如，可以將進行上述分離時的熱處理的溫度設定為300℃以上且600℃以下，當將溫度設定為400℃以上且500℃以下時更有效。
另外，也可以在分離單晶半導體基板110之後，以500℃以上的溫度對單晶半導體層116進行熱處理以降低殘留在單晶半導體層116中的氫濃度。
接著，藉由對單晶半導體層116的表面照射雷射，形成表面平坦性提高了且缺陷減少了的單晶半導體層118(參照圖11H)。另外，還可以進行熱處理來代替雷射照射處理。
另外，在本實施方式中，雖然在進行了用來分離單晶半導體層116的熱處理之後連續進行了雷射照射處理，但是所公開的發明的一個方式不應被解釋為限定於此。既可以在用來分離單晶半導體層116的熱處理之後進行蝕刻處理來去除單晶半導體層116表面缺陷多的區域，然後再進行雷射照射處理，又可以在提高單晶半導體層116表面的平坦性之後進行雷射照射處理。另外，上述蝕刻處理可以使用濕蝕刻或乾蝕刻。另外，在本實施方式中，還可以在進行上述那樣的雷射照射之後進行減薄單晶半導體層116的厚度的薄膜化製程。作為單晶半導體層116的薄膜化，既可以使用乾蝕刻或濕蝕刻中的任一種，也可以使用其兩者。
藉由上述製程，可以形成具有良好特性的單晶半導體層118的SOI基板(參照圖11H)。
藉由將這種SOI基板用作實施方式2所示的包含半導體材料的基板，可以使電晶體進行高速工作。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
在本實施方式中，使用圖12A至圖12F對將上述的實施方式所說明的半導體裝置應用於電子裝置的情況進行說明。在本實施方式中，對將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)、數位相機、數碼攝像機等影像拍攝裝置、電子紙、電視裝置(也稱為電視或電視接收機)等的電子裝置的情況進行說明。
圖12A示出筆記本型個人電腦，包括外殼701、外殼702、顯示部703以及鍵盤704等。在外殼701和外殼702中的至少一方中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種筆記本型個人電腦，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖12B示出可攜式資訊終端(PDA)，其本體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸屏筆712等。在本體711中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種可攜式資訊終端，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖12C示出安裝有電子紙的電子書閱讀器720，包括外殼721和外殼723的兩個外殼。外殼721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源開關731、操作鍵733以及揚聲器735等。在外殼721和外殼723中的至少一個中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種電子書閱讀器，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖12D示出行動電話機，包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以從如圖12D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、照相用透鏡747以及外部連接端子748等。此外，外殼740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線內置在外殼741中。在外殼740和外殼741中的至少一個中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種行動電話機，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖12E示出數位相機，包括本體761、顯示部767、取景器763、操作開關764、顯示部765以及電池766等。在本體761中設置有之前的實施方式所示的半導體裝置。因此，可以實現一種數位相機，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
圖12F示出電視裝置770，包括外殼771、顯示部773以及支架775等。可以藉由外殼771具有的開關和遙控操作機780來進行電視裝置770的操作。在外殼771和遙控操作機780中安裝有之前的實施方式所示的半導體裝置。因此，可以實現一種電視裝置，其中寫入和讀出資訊的速度很快，可以在較長期間內保持儲存，並且耗電量被充分地降低。
如上所述，本實施方式所示的電子裝置安裝有根據之前的實施方式的半導體裝置。所以，可以實現耗電量被降低的電子裝置。
100．．．基底基板
102．．．絕緣層
110．．．單晶半導體基板
112．．．絕緣層
116．．．單晶半導體層
118．．．單晶半導體層
120．．．半導體層
122．．．絕緣層
122a．．．閘極絕緣層
124．．．掩模
126．．．雜質區
128a．．．閘極電極
128b．．．導電層
128c．．．閘極電極
128d．．．導電層
130．．．雜質區
132．．．雜質區
134．．．通道形成區
140．．．絕緣層
142a．．．源極電極或汲極電極
142b．．．源極電極或汲極電極
142c．．．導電層
142d．．．導電層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．導電層
150．．．絕緣層
152．．．絕緣層
154．．．佈線
156．．．絕緣層
158．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容器
166．．．電晶體
180．．．選擇電晶體
184．．．通道形成區
188．．．雜質區
701．．．外殼
702．．．外殼
703．．．顯示部
704．．．鍵盤
711．．．本體
712．．．觸屏筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．外殼
723．．．外殼
725．．．顯示部
727．．．顯示部
731．．．電源開關
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．外殼
741．．．外殼
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．指向裝置
747．．．照相用透鏡
748．．．外部連接端子
749．．．太陽電池單元
750．．．外部記憶體插槽
761．．．本體
763．．．取景器
764．．．操作開關
765．．．顯示部
766．．．電池
767‧‧‧顯示部
770‧‧‧電視裝置
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控操作機
1100‧‧‧儲存單元
在圖式中：
圖1A-1和圖1A-2是半導體裝置的電路圖；
圖2是半導體裝置的電路圖；
圖3是時序圖；
圖4是半導體裝置的電路圖；
圖5A和圖5B是半導體裝置的剖面圖及平面圖；
圖6A和圖6B是半導體裝置的剖面圖及平面圖；
圖7A至圖7E是關於半導體裝置的製造製程的剖面圖；
圖8A至圖8C是關於半導體裝置的製造製程的剖面圖；
圖9A至圖9D是關於半導體裝置的製造製程的剖面圖；
圖10A至圖10C是關於半導體裝置的製造製程的剖面圖；
圖11A至圖11H是關於用於半導體裝置的製造的半導體基板的製造製程的剖面圖；
圖12A至圖12F是用來說明使用半導體裝置的電子裝置的圖；
圖13是半導體裝置的電路圖。
BL1、BL2、BLn．．．共同位元線
180．．．選擇電晶體
LBL1(1)、LBL2(1)、LBLn(1)．．．分割位元線
OS．．．電晶體
SL．．．共同源極電極線
G(1)、G(m)．．．選擇線
S1(1)、S2(1)、Sk(1)．．．信號線
WL1(1)、WL2(1)、WLk(1)．．．字線
1100．．．儲存單元
Claims (11)
- 一種半導體裝置，包括：共同位元線；與該共同位元線電連接的多個分割位元線；源極電極線；字線；信號線；選擇線；其閘極電極與該選擇線電連接的選擇電晶體；按每個多個行分割成多個塊的多個儲存單元陣列；以及包括在該多個儲存單元陣列中的每一個中的多個儲存單元，該多個儲存單元陣列之一中的該多個儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體；以及電容器，其中，該共同位元線藉由該選擇電晶體與該多個分割位元線的第一分割位元線電連接，其中，該源極電極線與該第一源極電極電連接，其中，該第一分割位元線與該第一汲極電極及該第二源極電極電連接， 其中，該字線與該電容器中的一個電極電連接，其中，該信號線與該第二閘極電極電連接，其中，該第一閘極電極、該第二汲極電極和該電容器中的另一個電極彼此電連接，其中，該第一通道形成區包括單晶矽，以及其中，該第二通道形成區包括氧化物半導體。
- 一種半導體裝置，包括：共同位元線；與該共同位元線電連接的多個分割位元線；源極電極線；字線；第一信號線；第二信號線；選擇線；其閘極電極與該選擇線電連接的選擇電晶體；按每個多個行分割成多個塊的多個儲存單元陣列；以及包括在該多個儲存單元陣列中的每一個中的多個儲存單元，該多個儲存單元陣列之一中的該多個儲存單元之一包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體；以及 電容器，其中，該共同位元線藉由該選擇電晶體與該多個分割位元線的第一分割位元線電連接，其中，該源極電極線與該第一源極電極電連接，其中，該第一分割位元線與該第一汲極電極電連接，其中，該字線與該電容器中的一個電極電連接，其中，該第一信號線與該第二閘極電極電連接，其中，該第二信號線與該第二源極電極電連接，其中，該第一閘極電極、該第二汲極電極和該電容器中的另一個電極彼此電連接，其中，該第一通道形成區包括單晶矽，以及其中，該第二通道形成區包括氧化物半導體。
- 一種半導體裝置，包括：共同位元線；與該共同位元線電連接的多個分割位元線；源極電極線；字線；信號線；選擇線；其閘極電極與該選擇線電連接的選擇電晶體；按每個多個行分割成多個塊的多個儲存單元陣列；以及包括在該多個儲存單元陣列中的一個中的儲存單元，該儲存單元包括： 包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體；以及電容器，其中，該共同位元線藉由該選擇電晶體與該多個分割位元線的第一分割位元線電連接，其中，該源極電極線與該第一源極電極電連接，其中，該第一分割位元線與該第一汲極電極及該第二源極電極電連接，其中，該字線與該電容器中的一個電極電連接，其中，該信號線與該第二閘極電極電連接，其中，該第一閘極電極、該第二汲極電極和該電容器中的另一個電極彼此電連接，其中，該第一通道形成區包括單晶矽，以及其中，該第二通道形成區包括氧化物半導體。
- 一種半導體裝置，包括：共同位元線；與該共同位元線電連接的多個分割位元線；源極電極線；字線；信號線；選擇線；其閘極電極與該選擇線電連接的選擇電晶體；以及 包括與該多個分割位元線的一個電連接的儲存單元的儲存單元陣列，該儲存單元包括：包括第一閘極電極、第一源極電極、第一汲極電極以及第一通道形成區的第一電晶體；包括第二閘極電極、第二源極電極、第二汲極電極以及第二通道形成區的第二電晶體；以及電容器，其中，該共同位元線藉由該選擇電晶體與該多個分割位元線的一個分割位元線電連接，其中，該源極電極線與該第一源極電極電連接，其中，該多個分割位元線的該一個分割位元線與該第一汲極電極和該第二源極電極電連接，其中，該字線與該電容器中的一個電極電連接，其中，該信號線與該第二閘極電極電連接，其中，該第一閘極電極、該第二汲極電極和該電容器中的另一個電極彼此電連接，其中，該第一通道形成區包括單晶矽，以及其中，該第二通道形成區包括氧化物半導體。
- 一種半導體裝置，包括：第一位元線；藉由第一選擇電晶體與該第一位元線電連接的第二位元線；分別與該第二位元線電連接的多個第一儲存單元；藉由第二選擇電晶體與該第一位元線電連接的第三位 元線；以及分別與該第三位元線電連接的多個第二儲存單元；該多個第一儲存單元的每一個包括：包括閘極電極、源極電極及汲極電極的第一電晶體，其中該第一電晶體的該源極電極與源極電極線電連接，並且該第一電晶體的該汲極電極與該第二位元線電連接；包括閘極電極、源極電極及汲極電極的第二電晶體，其中該第二電晶體的該源極電極與該第二位元線電連接，並且該第二電晶體的該閘極電極與第一信號線電連接；以及包括第一電極和第二電極的第一電容器，其中該第一電容器的該第一電極與該第一電晶體的該閘極電極和該第二電晶體的該汲極電極電連接，並且該第一電容器的該第二電極與第一字線電連接；該多個第二儲存單元的每一個包括：包括閘極電極、源極電極及汲極電極的第三電晶體，其中該第三電晶體的該源極電極與該源極電極線電連接，並且該第三電晶體的該汲極電極與該第三位元線電連接；包括閘極電極、源極電極及汲極電極的第四電晶體，其中該第四電晶體的該源極電極與該第三位元線電連接，並且該第四電晶體的該閘極電極與第二信號線電連接；以及包括第一電極和第二電極的第二電容器，其中該第二電容器的該第一電極與該第三電晶體的該閘極電極和該第 四電晶體的該汲極電極電連接，並且該第二電容器的該第二電極與第二字線電連接，其中，該第一電晶體的第一通道形成區包括單晶矽，以及其中，該第二電晶體的第二通道形成區包括氧化物半導體。
- 根據申請專利範圍第1至4項中任一項之半導體裝置，其中該選擇電晶體的通道形成區包括單晶矽。
- 根據申請專利範圍第5項之半導體裝置，其中該第一選擇電晶體的通道形成區和該第二選擇電晶體的通道形成區包括單晶矽。
- 根據申請專利範圍第1至5項中任一項之半導體裝置，其中該氧化物半導體包括In、Ga、和Zn。
- 根據申請專利範圍第1至5項中任一項之半導體裝置，其中該第一電晶體與該第二電晶體重疊。
- 根據申請專利範圍第1至4項中任一項之半導體裝置，其中該第一電晶體與該第二電晶體和該電容器重疊。
- 根據申請專利範圍第5項之半導體裝置，其中該第一電晶體與該第二電晶體和該第一電容器重疊。
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