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TWI542009B - 用於功率mosfet應用的端接溝槽及其製備方法 - Google Patents

用於功率mosfet應用的端接溝槽及其製備方法 Download PDF

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TWI542009B
TWI542009B TW103105994A TW103105994A TWI542009B TW I542009 B TWI542009 B TW I542009B TW 103105994 A TW103105994 A TW 103105994A TW 103105994 A TW103105994 A TW 103105994A TW I542009 B TWI542009 B TW I542009B
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mask
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Inventor
李亦衡
馬督兒 博德
立德 高
哈姆紥 依瑪茲
王曉彬
潘繼
常虹
金鐘五
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萬國半導體股份有限公司
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Description

用於功率MOSFET應用的端接溝槽及其製備方法
本發明主要有關於功率MOSFET，本發明具體有關於用於功率MOSFET元件的基於溝槽的端接結構。
功率MOSFET元件中的主動晶胞設計能夠提供高擊穿電壓。然而，主動晶胞的設計通常不會為元件的局域部分提供保護。確切地說，由於元件邊緣附近很陡的電壓梯度，元件很容易受損。在元件的邊緣附近，電場必須平滑地從源極電位降至汲極電位。
習知技術嘗試平滑降低電壓梯度時，通常在元件晶片的邊緣附近佔據相當大的空間。嘗試使用基於溝槽的端接結構將電壓平滑地降至汲極電位，需要在晶片的邊緣附近形成多個溝槽。端接區所需的額外空間是不能用於主動元件的。使用端接溝槽更可以使主動區中最外面的溝槽失效。因此，端接區可能消耗更多的空間。除了多個溝槽需要額外的空間之外，這些溝槽更需要額外的處理製程，導致元件成本升高。因此，必須設計一種緊湊的端接區，可以使最外面的溝槽也作為一個有用的溝槽。
本發明提供一種用於功率MOSFET應用的端接溝槽，可使最外面的溝槽也作為一個有用的溝槽，減少晶片空間消耗，降低成本。
為實現上述目的，本發明提供一種端接結構，其包含：端接溝槽，形成在第一導電類型的半導體材料中，其中端接溝槽包圍著形成在半導體材料中的一個或複數個主動半導體元件，其中端接溝槽的側壁內襯電介質材料；導電材料的第一部分，沉積在內襯最靠近主動半導體元件的端接溝槽側壁的電介質材料周圍；導電材料的第二部分，沉積在內襯離主動半導體元件最遠的端接溝槽側壁的電介質材料周圍，其中導電材料的第二部分與導電材料的第一部分電絕緣。
上述導電材料的第一部分和導電材料的第二部分都是電浮動的。
上述導電材料的第一部分維持在閘極電位，導電材料的第二部分維持在汲極電位。
該端接結構更包含：第一導電類型的源極層，形成在半導體材料頂部，以最外面的主動半導體元件和端接溝槽構成邊界；以及第二導電類型的本體層，形成在源極層下方。
上述最外面的主動半導體元件和端接溝槽之間的距離，等於各主動半導體元件相互間的距離。
該端接結構更包含：端接遮罩，形成在導電材料的第一和第二部分之間，其中端接遮罩與導電材料的第一和第二部分電絕緣，其中端接遮罩維持在源極電位。
該端接結構更包含形成在端接結構下面的肖特基接頭。
該端接結構更包含第二導電類型的電場線調諧區，形成在端 接溝槽下方。
上述內襯端接溝槽側壁頂部的電介質材料為第一厚度，內襯端接溝槽側壁底部的電介質材料為第二厚度，其中第二厚度大於第一厚度。
上述端接溝槽更包圍著靜電放電可選件。
上述端接溝槽更包圍著閘極拾起可選件。
上述肖特基接頭形成在端接溝槽外部。
上述肖特基接頭包含本體箝位可選件。
一種用於製備端接結構的方法，其包含：a)在第一導電類型的半導體基板中製備端接溝槽，其中端接溝槽包圍著半導體基板的主動半導體元件區；b)用電介質材料內襯端接溝槽的側壁和底面；c)在端接溝槽中沉積導電材料，其中沉積的導電材料內襯側壁和底面上的電介質材料；d)除去端接溝槽底面上的導電材料，其中導電材料的第一部分仍然在最靠近一個或複數個個主動半導體元件的端接溝槽側壁上，其中導電材料的第二部分仍然在離一個或複數個主動半導體元件最遠的端接溝槽側壁上，其中導電材料的第一和第二部分並不相互接觸；並且e)用溝槽填充絕緣材料，填充導電材料的第一和第二部分之間的空間。
上述導電材料的第一部分和導電材料的第二部分是電浮動的。
上述方法更包含將導電的第一部分維持在閘極電位，以及將導電的第二部分維持在汲極電位。
上述方法更包含：在半導體材料的頂部，製備第一導電類型 的源極層，以最外面的主動半導體元件和端接溝槽構成邊界；並且在源極層下方，製備第二導電類型的本體層。
上述方法更包含：d’)用絕緣材料內襯導電材料的第一和第二部分，並用導電材料填充溝槽的剩餘部分，藉以構成遮罩電極。
上述方法更包含：f)藉由溝槽填充材料和溝槽底部的電介質材料刻蝕；並且g)用導電材料填充溝槽，藉以構成肖特基接頭。
上述方法更包含，在端接溝槽下方，製備第二導電類型的電場線調諧區。
上述用電介質材料內襯端接溝槽的側壁和底面包含，用電介質材料內襯端接溝槽的頂部至第一厚度，以及用電介質材料內襯端接溝槽的底部至第二厚度，其中第二厚度大於第一厚度。
上述製備端接溝槽包含在第一導電類型的半導體基板的頂面上方，製備遮罩，並且藉由遮罩中的開口刻蝕半導體基板，藉以在半導體基板中形成端接溝槽。
上述遮罩為硬遮罩，包含第一、第二和第三絕緣層，其中第二層夾在第一層和第三層之間，其中第三層夾在第二層和半導體基板的頂面之間，並且其中第二層可以抵抗刻蝕第一和第三層材料的第一次刻蝕製程，其中第一和第三層抵抗刻蝕第二層材料的第二次刻蝕製程。
本發明用於功率MOSFET應用的端接溝槽及製備方法和習知技術相比，其優點在於，本發明可使最外面的溝槽也作為一個有用的溝槽，將電壓平滑地降至閘極電位，並減少晶片空間消耗，降低成本。
100‧‧‧元件結構、元件
100’‧‧‧元件
100”‧‧‧元件
201‧‧‧半導體晶片、半導體基板、基板
202‧‧‧主動區、主動元件區
204‧‧‧汲極接頭
205‧‧‧汲極區
206‧‧‧漂流區
208‧‧‧氮化層
211‧‧‧電介質材料
214‧‧‧閘極電極、溝槽填充材料
214’‧‧‧閘極拾起電極、閘極拾起
215A‧‧‧第一導電材料、導電部份、第一導電部份、第一部份、導電材料
215B‧‧‧第二導電材料、導電部份、第一部份、第二部分、導電材料
216‧‧‧電場線調諧區、場調諧區
217‧‧‧絕緣材料、端接溝槽絕緣物、溝槽絕緣物
218‧‧‧絕緣閘極蓋、絕緣蓋
219‧‧‧本體層、本體區
220‧‧‧源極區
221‧‧‧第一絕緣墊片、第一墊片
207、222‧‧‧絕緣層
223‧‧‧第二絕緣層、第二絕緣墊片
224‧‧‧外部絕緣物
227‧‧‧第二絕緣墊片
228‧‧‧閘極接頭、垂直連接
229‧‧‧源極金屬、垂直接觸、垂直連接
230‧‧‧閘極金屬
231‧‧‧源極金屬、源極閘極
232‧‧‧遮罩電極、遮罩部份
233‧‧‧垂直閘極接頭、垂直連接
234‧‧‧肖特基接頭
235‧‧‧垂直連接
236‧‧‧ESD金屬
237‧‧‧垂直連接
238‧‧‧ESD絕緣蓋、ESD保護蓋
239‧‧‧ESD電極
240‧‧‧肖特基接頭
241‧‧‧本體嵌位(BCL)區
242‧‧‧金屬接頭
271、273‧‧‧頂部
272、274‧‧‧底部
305‧‧‧重摻雜汲極接觸區
306‧‧‧漂流區、場線調諧區
307‧‧‧ONO硬遮罩層、底部氧化層
308‧‧‧ONO硬遮罩層、氮化層
309‧‧‧ONO硬遮罩層、氧化層
310‧‧‧溝槽
311a‧‧‧襯墊氧化物、基板氧化物、襯裏氧化物、氧化層
311b‧‧‧襯裏氧化物
311c‧‧‧閘極氧化物、溝槽氧化物、氧化物
312‧‧‧氮化層、氮化物
313‧‧‧溝槽
314‧‧‧閘極端接、電極
314’‧‧‧閘極拾起電極、電極
315‧‧‧導電材料
315A‧‧‧部分、第一部分
315B‧‧‧部分、第二部分
316‧‧‧場線調諧區
317‧‧‧導電材料、絕緣材料、絕緣溝槽材料
318‧‧‧絕緣蓋
319‧‧‧本體區
320‧‧‧源極區
321‧‧‧第一絕緣墊片、絕緣墊片
321’‧‧‧犧牲絕緣層、絕緣層
322‧‧‧襯墊氧化物、基板氧化物、氧化層
323‧‧‧犧牲氮化層、氮化層、氮化物終止層、絕緣材料
324‧‧‧絕緣材料、源極金屬、磷酸矽玻璃(BPSG)、BPSG層
325‧‧‧接觸溝槽
326‧‧‧接觸溝槽
327‧‧‧第二絕緣墊片材料
328‧‧‧垂直連接
329‧‧‧垂直連接
330‧‧‧閘極金屬
331‧‧‧源極金屬
332‧‧‧遮罩電極
352‧‧‧溝槽
第1A圖為依據本發明的各個方面，含端接一起使用的晶片佈局的俯視圖。
第1B圖為解釋說明電壓電位的第1A圖所示的端接結構剖面圖。
第1C圖為解釋說明各區域中電場圖的第1A所示的端接剖面圖。
第2A至2E圖為依據本發明的不同方面，沿第1A圖所示的線A-A，主動元件結構合元件晶片的端接結構的剖面圖，以及沿第1A圖所示的線B-B，閘極拾起結構的剖面圖。
第3A至3N圖為依據本發明的一個方面，第2A圖所示的端接溝槽的一種製備方法。
第4A至4C圖為依據本發明的一個方面，第2B圖所示的端接溝槽的製備方法中的可選製程。
第5圖為依據本發明的一個方面，第2C圖所示的端接溝槽的製備方法中的可選製程。
儘管為了解釋說明，以下詳細說明包含了許多具體細節，但是本領域具通常知識者應明確以下細節的各種變化和修正都屬於本發明的範圍。因此，提出以下本發明的典型實施例，並沒有使所聲明的方面損失任何普遍性，也沒有提出任何侷限。
在以下詳細說明中，參照圖式，表示本發明可以實施的典型實施例。就這一點而言，根據圖中所示方向，使用“頂部”、“底部”、“正面”、“背面”、“向前”、“向後”等方向術語。由於 本發明實施例的零部件，可以位於各種不同方向上，因此所用的方向術語僅用於解釋說明，不用於侷限。應明確，無需偏離本發明的範圍，就能實現其他實施例，做出結構或邏輯上的變化。因此，以下詳細說明不用於侷限，本發明的範圍應由所附的申請專利範圍限定。
另外，本文中的濃度、數量以及其他資料都在範圍格式中表示。要理解的是，此範圍格式的目的僅僅為了方便簡潔，應靈活理解為不僅包含明確列出的範圍極限值，而且更包含所有的獨立數值或範圍內所包含的子範圍，也就是說各數值和子區間都明確列出。例如，1nm左右至200nm左右的厚度範圍，應認為不僅包含1nm左右和200nm左右明確列出的極限值，更包含單獨的數值，包含但不限於2nm、3nm、4nm以及子範圍，例如10nm至50nm、20nm至100nm等都在所指的範圍內。
在下文中，帶有N-型外延層和P-型頂層的元件用於解釋說明。使用相同的製程，相反的導電類型，可以製備出類似的元件。
本發明的各個方面提出了用於功率MOSFET元件的端接結構，及其製備方法。依據本發明的第一方面，端接溝槽形成在主動區周圍，主動元件就形成在主動區中。端接溝槽包含第一和第二導電部分。絕緣材料將導電部分相互分開。依據本發明的各個方面，這兩個導電部分都可以電浮動。依據本發明的其他方面，第一導電部分維持在閘極電位，第二導電部分維持在汲極電位。端接溝槽更可以選擇含有一個場線調諧區。
本發明的其他方面更包含一個端接遮罩電極。端接遮罩電極形成在溝槽中的第一和第二部分導電材料之間，連接到源極電位。藉由絕緣材料，端接遮罩電極與導電溝槽的第一和第二部分電絕緣。
依據本發明的其他方面，肖特基接頭形成在端接溝槽下方。所形成的垂直連接，完全穿過絕緣材料，將端接溝槽的導電材料的第一和第二部分分開。然後，垂直連接與端接溝槽下方的漂流區以及源極金屬形成電連接。
如第1A圖所示，形成在半導體晶片201上的元件結構100的俯視圖。元件結構100包含一個主動區202，被端接溝槽包圍。在主動區202中帶有元件溝槽。元件溝槽內襯電介質材料(圖中沒有表示出)，並用導電材料填充，構成閘極電極214。閘極拾起電極214’電連接到閘極電極214，藉由閘極接頭228，連接到閘極金屬(圖中沒有表示出)。閘極電極214和閘極拾起214’可以由同種材料(例如多晶矽)製成，在通用過程中，形成在相應的溝槽中。閘極接頭228可以由鎢等導電材料製成。閘極接頭128垂直於圖平面延伸，與閘極金屬形成電接觸。最初形成的閘極金屬作為與源極金屬相同的金屬層的一部分。藉由常用的遮罩、刻蝕和電介質填充等製程，使閘極金屬與源極金屬電絕緣。
端接溝槽包含第一導電材料215A和第二導電材料215B。這兩部分都藉由絕緣材料217分開。作為示例，但不作為侷限，兩個導電部分215A、215B都由多晶矽材料製成。作為示例，絕緣材料217可以是氧化物。如圖所示，在第1A圖中，第一導電材料215A可以電連接到閘極金屬，第二導電材料215B可以藉由垂直汲極接頭204，電連接到汲極金屬。當第一導電部分215A連接到閘極電極時，主動區202中最外面的元件就是一個功能完善的元件。因此，端接溝槽應與最外面的主動元件間隔一段距離，這個距離與各主動元件之間的距離相等。然而，要注意的是，第一導電材料215A和第二導電材料215B可能是電浮動的。
如第2A圖所示，依據本發明的第一方面，沿第1A圖所示的線A-A和B-B，元件結構100的剖面圖。雖然這兩個剖面位於元件結構100不同的平面中，但是為了簡便，在本文的其他部分中，這兩個剖面將並排顯示。沿線A-A所示的剖面顯示在頁面的左側，表示主動元件結構和端接溝槽結構。剖面B-B顯示在頁面的右側，表示閘極拾起結構。
元件結構100形成在半導體基板201上。此外，正如半導體製備中常用地那樣，多個這樣的元件100形成在同一個基板上。將基板201適當摻雜成N-型或P-型基板。作為示例，但不作為侷限，半導體基板201可以是N-型矽基板。半導體基板具有一個重摻雜的N+汲極區205。作為示例，汲極區205的摻雜濃度約為1019cm-3或更大。汲極區205電連接到汲極電極(圖中沒有表示出)，汲極電極形成在半導體基板的底面上。輕摻雜的N-漂流區206在汲極區205上方。作為示例，漂流區206的摻雜濃度約在1015cm-3和1017cm-3之間。在漂流區206上方，形成一個適當摻雜的第二導電類型的本體層219，第二導電類型與半導體基板的第一導電類型相反。第一導電類型的源極區220形成在本體層219頂部。作為示例，正如本說明中其他部分所述的，半導體基板201為N-型半導體，本體區219為P-型，源極區220為N-型。
依據本發明的各個方面，元件結構100的主動區202包含多個基於溝槽的功率MOSFET。藉由製備穿過P-本體區219延伸到漂流區206中的溝槽，形成基於溝槽的功率MOSFET。各溝槽都含有一個頂部271和一個底部272。電介質材料211內襯溝槽壁。電介質材料211在溝槽底部272的厚度為T2，電介質材料211在溝槽頂部271的厚度為T1。依據本發明的其他方面，厚度T1小於厚度T2。作為示例， 電介質材料211可以是氧化物。溝槽的剩餘部分可以用適當的材料填充，構成一個閘極電極214。作為示例，閘極電極214可以由多晶矽製成。藉由沉積在溝槽210上方的絕緣閘極蓋218，閘極電極214與源極金屬229電絕緣。絕緣層222也可以形成在源極區220上方。第一絕緣墊片221沿絕緣閘極蓋218的各垂直邊緣沉積。作為示例，但不作為侷限，第一絕緣墊片221的材料與絕緣蓋218的材料相同。作為示例，但不作為侷限，絕緣閘極蓋218、絕緣層222以及第一絕緣墊片221都可以是氧化物。
源極區220電連接到源極金屬231。作為示例，但不作為侷限，可以利用穿過絕緣層222延伸的垂直連接229來形成上述連接。作為示例，但不作為侷限，垂直連接229可以由鎢等導電材料製成。本發明的其他方面更包含一個內襯垂直連接229的勢壘金屬(圖中沒有表示出)。勢壘金屬用於防止不必要的擴散。作為示例，但不作為侷限，勢壘金屬可以是鈦或氮化鈦。
另外，第二絕緣墊片227可以將垂直接觸229與第一絕緣墊片221分開。作為示例，但不作為侷限，第一絕緣墊片由抵抗蝕刻劑的材料製成，蝕刻劑可以選擇性地除去製備第二絕緣墊片227的材料。作為示例，第一絕緣墊片221可以是氧化物，第二絕緣墊片227可以是氮化物。氧化物能夠抵抗熱磷酸，而氮化物可以藉由熱磷酸選擇性地刻蝕掉。此外，第一絕緣墊片221和第二絕緣墊片227可以由氮化物等相同的絕緣材料製成。第一絕緣墊片221和第二絕緣墊片227使垂直連接229自對準。使用元件100上現有的自對準結構，而不用配置接觸遮罩，製備源極接頭的垂直連接229，可以將偏離所造成的可能性誤差降至最低。
依據本發明的一個方面，在剖面A-A中，更提出了一種端接溝槽結構。端接溝槽的寬度大於主動元件結構的寬度。為端接溝槽選擇合適的寬度，當用溝槽填充材料214填充元件溝槽時，使得溝槽填充材料僅內襯端接溝槽的側壁和底部。作為示例，但不作為侷限，端接溝槽至少要比元件溝槽寬兩倍，例如，如果元件溝槽寬度約為0.5微米，那麼端接溝槽的寬度應為1.0微米或更寬。各端接溝槽都有一個頂部273和底部274。電介質材料211內襯端接溝槽的壁。電介質材料211在溝槽底部274的寬度為T4，在溝槽頂部273的厚度為T3。依據本發明的各個方面，厚度T3小與厚度T4。依據本發明的其他方面，厚度T3與厚度T1大致相等，厚度T4與厚度T2大致相等。靠近主動區102的內襯端接溝槽側壁的溝槽填充材料，可以稱為導電材料的第一部分215A，遠離主動區102的內襯端接溝槽壁的溝槽填充材料，可以稱為導電材料的第一部分215B。
藉由端接溝槽絕緣物217，導電材料215A、215B的第一和第二部分相互電絕緣。作為示例，端接溝槽絕緣物217可以是氧化物。第一絕緣墊片221沿溝槽絕緣物217的各垂直邊緣，沉積在絕緣層222上方。作為示例，但不作為侷限，第一絕緣墊片221的材料可以與溝槽絕緣物217的材料相同。另外，第二絕緣層223可以沿第一絕緣墊片的裸露側壁，形成在端接溝槽絕緣物217上方。作為示例，但不作為侷限，第一絕緣墊片221可以由抵抗蝕刻劑的材料製成，蝕刻劑可以選擇性地除去製備第二絕緣層223的材料。作為示例，第一絕緣墊片221可以是氧化物，第二絕緣墊片223可以是氮化物。氧化物可以抵抗熱磷酸，而氮化物會被熱磷酸選擇性地刻蝕掉。另外，第一絕緣墊片221和第二絕緣層223可以由氮化物等同一種絕緣材料製成。第一絕緣墊片221和第二絕緣墊片223的組合沿第一絕緣墊片 221的裸露側壁形成，第一絕緣墊片221最靠近主動元件區202，使垂直連接229在最外面的主動元件和端接溝槽之間自對準。外部絕緣物224形成在第二絕緣層223上方。作為示例，但不作為侷限，外部絕緣物224可以是硼磷矽玻璃(BPSG)。
依據本發明的其他方面，導電材料的第一部分215A可以電連接到閘極電位，導電材料的第二部分215B可以電連接到汲極電位。如第1A圖所示，導電材料的第一部分215A連接到閘極拾起溝槽，導電材料的第二部分215B連接到汲極接頭。依據本發明的其他方面，導電材料的第一部份215A和第二部分215B可以是電浮動的，也就是說，它們並沒有維持在源極、閘極或汲極電位。更可選擇，導電材料的第一部分215A維持在閘極電位，導電材料的第二部分215B是電浮動的。由於主動區102中最外面的主動元件仍然是一個功能完善的元件，因此可以將導電材料的第一部分215A維持在閘極電位。
依據本發明的另一個方面，電場線調諧區216可以選擇形成在端接溝槽下方。藉由用硼等P-型摻雜物摻雜端接溝槽213下面的半導體基板201，形成電場線調諧區216。調節注入劑量，可以進一步控制端接溝槽處的電場線分佈。例如，在30至80KeV的能量下，注入硼的劑量範圍在2e11至5e12個原子/cm2之間。
藉由製備類似於主動元件溝槽的閘極拾起溝槽，形成第2A圖中B-B部分所示的閘極拾起結構。另外，第二絕緣層223可以沿第一絕緣墊片221的頂面，以及第一墊片221的裸露側表面，形成在絕緣蓋218的頂面上方。外部絕緣物224形成在第二絕緣層223上方。作為示例，但不作為侷限，外部絕緣物224可以是硼磷矽玻璃(BPSG)。拾起溝槽中的導電溝槽填充材料稱為閘極拾起電極 214’。閘極拾起電極214’可以電連接到閘極金屬230。作為示例，但不作為侷限，利用垂直閘極接頭228形成上述連接，其中垂直閘極接頭228穿過外部絕緣物224、第二絕緣層223以及絕緣蓋218延伸。作為示例，但不作為侷限，垂直連接228由鎢等絕緣材料製成。依據本發明的某些方面，垂直連接228可以內襯鈦或氮化鈦等勢壘材料(圖中沒有表示出)。
依據本發明的其他方面，如第2B圖所示，表示元件100’。主動元件結構和閘極拾起結構都與第2A圖所示的元件基本類似。元件100’含有一個在端接溝槽結構中的導電端接遮罩電極232。遮罩電極232形成在導電材料的第一部分215A和導電材料的第二部分215B之間。遮罩部分與導電材料的第一部份215A和第二部分215B都是相同的材料。作為示例，遮罩部分232可以是多晶矽。藉由電極溝槽絕緣物217，遮罩部分與導電材料的第一部份215A和第二部分215B電絕緣。另外，遮罩部分232可以電連接到源極金屬231。作為示例，但不作為侷限，利用垂直閘極接頭233形成上述連接，垂直閘極接頭233穿過外部絕緣物224和第二絕緣層223延伸。作為示例，但不作為侷限，垂直連接233可以由鎢等導電材料製成。依據本發明的其他方面，垂直連接228可以內襯鈦或氮化鈦等勢壘材料(圖中沒有表示出)。遮罩部分改善了元件100’的擊穿電壓。
依據本發明的其他方面，如第2C圖所示，表示元件100”。主動元件結構和閘極拾起結構都與第2A圖所示的元件基本類似。元件100”含有一個在端接溝槽結構中的肖特基接頭234。除了導電材料的第一部份215A和第二部分215B之外，垂直連接235也電連接到源極金屬231，並且穿過外部絕緣物224、第二絕緣層223、溝槽絕緣物217以及電介質材料211延伸，藉以將源極閘極231連接到漂流 區206或端接溝槽結構下方的場調諧區216。
依據本發明的各個方面，元件100、100’或100”可以引入一個靜電放電(ESD)元件或肖特基接頭。Lee等人於2012年12月21日存檔的題為《帶有自對準主動接頭的高密度基於溝槽的功率MOSFET及其製備方法》，共同擁有的美國專利申請號為13/724,228的專利，詳細介紹了在帶有類似主動晶胞的元件中引入和製備這些附加可選件，特此引用。
如第2D圖所示，元件100更包含一個ESD結構。ESD保護可選件形成在絕緣層207上方。氮化層208沉積在絕緣層207的頂面上方。在氮化層208上方，形成一個ESD電極239。作為示例，但不作為侷限，ESD電極239可以由多晶矽製成。藉由ESD絕緣蓋238，ESD電極239沿除底面之外的所有表面大幅遮罩。作為示例，ESD絕緣蓋238可以是氧化物。第一絕緣墊片221也可以沿ESD絕緣蓋238的邊緣以及氮化層208的邊緣形成。第二絕緣層223可以形成在第一絕緣墊片221周圍以及ESD絕緣蓋238的頂面上方。外部絕緣物224可以形成在第二絕緣層223周圍。作為示例，但不作為侷限，外部絕緣物224可以是硼酸矽玻璃(BPSG)。ESD電極239電連接到ESD金屬236。作為示例，但不作為侷限，利用垂直連接237形成上述連接，其中垂直連接237穿過外部絕緣物224、第二絕緣層223以及ESD保護蓋238延伸。作為示例，但不作為侷限，垂直連接228由鎢等絕緣材料製成。依據本發明的某些方面，垂直連接237可以內襯鈦或氮化鈦等勢壘材料(圖中沒有表示出)。
如第2E圖所示，元件100更包含一個肖特基接頭240，源極金屬231在肖特基接頭240處接觸基板。外部肖特基接頭240形成 在端接溝槽結構外面。另外，外部肖特基接頭包含一個或多個本體嵌位(BCL)區241，用於防止主動元件在擊穿電壓以上運行。因此必須設計BCL區241的深度，使得這些區域的肖特基擊穿電壓高於主動元件擊穿電壓。在N-型半導體基板中，在基板101中注入P-型摻雜物，構成BCL區241。作為示例，但不作為侷限，利用離子注入系統，藉由一次或多次注入製程，引入摻雜物。注入摻雜物的電壓範圍在10keV和500keV之間。本發明的某些方面包含金屬接頭242，金屬接頭242是之前製備垂直連接228、229的製程過程中的剩餘物。作為示例，但不作為侷限，金屬接頭242可以是鎢。依據本發明的其他方面，鈦或氮化鈦等勢壘金屬(圖中沒有表示出)，可以在肖特基接頭240處，沉積在源極金屬231和半導體基板201之間。
如第1B圖所示，表示使用類似於本發明所述的端接溝槽的益處，表示電壓電位的輪廓(區域越暗越靠近汲極電位)。如圖所示，端接溝槽使電壓電位擴散到元件邊緣附近。另外，第1C圖表示縮減端接溝槽附近的絕對電場(V/cm)。
如第3A至3N圖所示，表示依據本發明的一個方面，元件100的製備方法。
如第3A圖所示，表示半導體元件結構100。元件結構形成在基板上，基板適當摻雜成N-型或P-型基板。作為示例，但不作為侷限，半導體基板可以是N-型矽基板。本文所述的元件結構100的基板應稱為N-型矽基板。半導體基板包含一個形成在基板頂部的輕摻雜漂流區306，以及一個形成在半導體基板頂部的重摻雜汲極接觸區305。氧化物-氮化物-氧化物(ONO)硬遮罩層形成在輕摻雜漂流區306上方。作為示例，但不作為侷限，底部氧化層307約為200Å， 氮化層308約為3500Å，頂部的氧化層309約為1400Å。
如第3B圖所示，表示多個初始製程後的元件結構100。首先，利用一個溝槽遮罩和刻蝕製程，製備溝槽310、313的頂部。溝槽刻蝕製程包含蝕刻機除去ONO硬遮罩層307、308、309，使基板的頂面裸露出來，第二次刻蝕製程製成溝槽310、313的頂部。作為示例，但不作為侷限，溝槽310、313的頂部約為0.5μm深。溝槽310形成在元件結構100的主動區中是為了構成主動元件，形成在主動區外是為了形成閘極拾起。端接溝槽313形成在主動區外，是為了構成端接溝槽。端接溝槽313可以比溝槽310更寬。適當選擇端接溝槽313的寬度，使得在後續溝槽填充製程中，溝槽310能用導電材料完全填充，而相同的填充過程，僅能使端接溝槽313內襯導電材料。作為示例，但不作為侷限，端接溝槽313的寬度可以是溝槽310的兩倍。一旦形成溝槽之後，可以在各溝槽310、313中熱生長一個大約100Å厚的襯墊氧化物311a。生長襯墊氧化物311a之後，要在基板氧化物311a上方沉積一個氮化層312。作為示例，但不作為侷限，氮化層312的厚度約為500Å。
如第3C圖所示，表示製備溝槽底部。首先，藉由一次或多次刻蝕製程，除去溝槽底面上的氮化層312和氧化層311a。然後，刻蝕溝槽底部下方的漂流區306，以增大溝槽310、313的深度。作為示例，但不作為侷限，溝槽310、313的頂部和底部的總深度約為1.0μm。然後，在溝槽底部的裸露矽中熱生長襯裏氧化物311b。作為示例，但不作為侷限，溝槽310底部的襯裏氧化物311b可以到600Å左右的厚度T2。作為示例，但不作為侷限，溝槽313底部的襯裏氧化物311b可以到600Å左右的厚度T4。厚度T2和T4可以相近或相等。沿溝槽頂部內壁的氮化層312可以作為一個遮罩，減小溝槽底部的寬 度。
如第3D圖所示，藉由濕浸，除去溝槽頂部側壁處的氮化物312和襯墊氧化物311a。然後，閘極氧化物311c在溝槽310頂部側壁處的裸露矽上生長至所需的厚度T1，溝槽氧化物311c沿端接溝槽313的頂部側壁生長至所需厚度T3。厚度T1、T3可以相近或相等。作為示例，但不作為侷限，對於12V元件來說，氧化物311c的厚度T1、T3約為265Å。因此，氧化物311在溝槽底部的厚度T2或T4大於溝槽頂部的厚度T1、T3。雖然，上述說明提出的氧化物311的厚度可以根據溝槽的深度變化，但是恒定的閘極氧化物厚度311也在本發明的範圍內。
然後，在第3D圖中，用導電材料填充溝槽310，形成閘極端接314和閘極拾起電極314’。作為示例，但不作為侷限，導電材料可以是N+-摻雜的多晶矽，藉由化學氣相沉積(CVD)可以沉積多晶矽。在溝槽填充過程中，端接溝槽311也用導電材料部分填充。由於端接溝槽313比溝槽310更寬，因此端接溝槽313中的導電材料315將只能內基板部和側壁。
如第3E圖所示，除去多餘的多晶矽以及電極314、314’，並且利用化學機械拋光(CMP)使導電材料315與硬遮罩的表面相平。然後，如第3E圖所示，將電極314、314’和導電材料315回刻至半導體基板的表面。作為示例，但不作為侷限，利用幹刻蝕製程進行刻蝕。在這個過程中，內襯端接溝槽313底部的導電材料315也被除去，藉以形成導電端接溝槽材料的兩個獨立的部分315A、315B。另外，除去端接溝槽313底部的導電材料315之後，可以在端接溝槽313下方形成場線調諧區316。藉由注入導電類型與漂流區306相反 的摻雜物，製成場線調諧區306。作為示例，但不作為侷限，可以在30至80KeV的能量下，注入劑量範圍在2e11至5e12個原子/cm2的硼。
如第3F圖所示，利用ONO硬遮罩作為自對準遮罩，在各電極314、314’上方形成一個絕緣蓋318。當主動元件的間距降至深亞微米級別時，為絕緣蓋318使用自對準遮罩可以降低偏離的可能性。作為示例，但不作為侷限，絕緣蓋可以是氧化物。在製備絕緣蓋318時，也用導電材料317填充端接溝槽313。絕緣材料317將導電端接溝槽材料的第一部分315A和第二部分315B電分開。一旦形成絕緣蓋318和端接溝槽絕緣材料317之後，就可以藉由CMP除去ONO硬遮罩的頂部氧化層309。藉由CMP，更可以使絕緣蓋318和端接溝槽絕緣材料317與氮化層308相平。
如第3G圖所示，除去ONO硬遮罩的氮化層308。作為示例，藉由熱磷酸濕浸可以選擇性地除去硬遮罩。然後，形成本體區319。作為示例，但不作為侷限，可以藉由本體遮罩和全面注入，或者藉由離子注入系統選擇性地注入離子，形成本體區319。第3G圖更表示製備源極區320。作為示例，但不作為侷限，藉由源極遮罩和全面源極注入，或者藉由離子注入系統選擇性地注入離子，形成源極區320。閉鎖閘極拾起區和在端接溝槽313外面的那部分元件結構，使其不會接受本體注入和源極注入。
如第3H圖所示，表示沉積一個很厚的犧牲絕緣層321’。作為示例，犧牲絕緣層的厚度可以是1100Å。更作為示例，絕緣層321’可以是利用TEOS等源極氣體藉由CVD沉積的氧化物。更可選擇，絕緣層321’是利用SiH4和NH3氣體混合物，藉由CVD沉積的 氮化物材料。然後，在第3I圖中，利用各向異性刻蝕(例如乾刻蝕製程)，刻蝕厚絕緣層321’，藉以沿電極溝槽絕緣材料317的邊緣，在各絕緣蓋318的邊緣上形成第一絕緣墊片321。作為示例，絕緣墊片321的厚度可以是1000Å。當絕緣層321’為氧化物時，刻蝕製程可以在矽基板的表面終止，藉以在ONO硬遮罩上，除去沒有位於第一絕緣墊片321下方的那部分底部氧化層307。然後，在基板的表面上，生長一個襯墊氧化物322。作為示例，但不作為侷限，基板氧化物322的厚度可以是100Å。
更可選擇，利用類似的製程，藉由使用氮化物材料製成的犧牲絕緣層321’，在元件中形成第一絕緣墊片321。在這種情況下，各向異性刻蝕製程可以選擇性地刻蝕掉氮化物材料，而在合適的位置保留ONO硬遮罩的底部氧化層307。因此，不需要生長襯墊氧化物322。一旦形成第一絕緣墊片321之後，具有氮化層材料製成的第一絕緣墊片的元件製備製程，將與具有氧化物製成的第一絕緣墊片321的製備製程基本相同。
形成第一絕緣墊片321之後，如第3J圖所示，可以在表面上方沉積一個犧牲氮化層323。作為示例，氮化層323的厚度可以是300Å。可以利用SiH4和NH3氣體混合物，藉由CVD製程沉積氮化層323。如第3K圖所示，藉由CVD製程，在氮化層323上方沉積一層很厚的磷酸矽玻璃(BPSG)324。
如第3L圖所示，利用一個接觸遮罩，形成接觸溝槽325，為導電垂直連接提供接觸閘極拾起電極314’的介面。刻蝕製程可以使用三個獨立的刻蝕過程。首先，利用蝕刻劑除去BPSG層324，而不除去BPSG下面的氮化層323。由於氮化物終止層323的存在，不 會發生過度刻蝕，因此可以快速刻蝕。然後，利用第二種蝕刻劑藉由氮化層323選擇性地刻蝕。最後利用對氧化物具有高度選擇性的第三種蝕刻劑，為閘極拾起電極314’穿通絕緣蓋318。
如第3M圖所示，沉積一層光致抗蝕劑(圖中沒有表示出)，利用第二接觸遮罩使主動晶胞區裸露出來。然後，進行第一次刻蝕製程，選擇性地除去主動區上方的BPSG層324。進行第二次各向異性刻蝕製程(例如乾刻蝕製程)選擇性地除去犧牲氮化層323。由於各向異性刻蝕的定向選擇性，刻蝕後仍然存在一部分犧牲氮化層323。犧牲氮化層323的剩餘物稱為第二絕緣墊片材料327。第二絕緣墊片材料327自對準接觸溝槽326。由於自對準的源極接頭降低了偏離的幾率，藉以改善了可擴展性。接下來的刻蝕製程除去擴大的氧化層322，最後刻蝕半導體基板，藉以藉由自對準的接觸溝槽326，形成與源極和本體區的連接。
如第3N圖所示，表示元件結構100的最終處理製程。首先在整個表面上沉積勢壘金屬(圖中沒有表示出)。勢壘金屬防止擴散到源極區320中。作為示例，但不作為侷限，勢壘金屬可以是藉由物理氣相沉積(PVD)的鈦，或者是藉由CVD或PVD沉積的TiN等合金。沉積勢壘金屬之後，沉積導電材料，構成垂直連接328、329。作為示例，但不作為侷限，垂直連接可以由藉由CVD沉積的鎢製成。一旦沉積了這層鎢之後，回刻鎢，保留原來在摻雜接觸孔中的鎢。然後，在整個表面上沉積金屬，提供到垂直連接328、329的合適的接頭。作為示例，但不作為侷限，沉積的金屬可以是濺射的鋁。最後，利用一個金屬遮罩，刻蝕掉那部分沉積的金屬，藉以使源極金屬331和閘極金屬330中的接觸區電絕緣。
如第4A至4C圖所示，表示用於製備第2B圖所示的元件100’的額外步驟。按照與第3A至3E圖所示相同的製程流程製備元件100’。與第3F圖所示的用導電材料317完全填充端接溝槽313不同，僅僅沉積絕緣材料317，內襯導電材料的第一部分315A和第二部分315B的裸露側壁以及氧化層311上方的溝槽底部。然後，在溝槽313中沉積導電材料，形成一個遮罩電極332。作為示例，遮罩電極332可以是多晶矽。絕緣溝槽材料317使遮罩電極332與溝槽313中的導電材料第一和第二部分電絕緣。在第4B圖中，藉由刻蝕除去多餘的導電材料，保留與絕緣溝槽材料317的頂面共面的遮罩電極332的頂面。然後按照與元件100類似的製程繼續進行，直到使用第一接觸遮罩為止。第4C圖表示元件100’所用的第一接觸遮罩。如圖所示，在遮罩電極332上方形成一個額外的溝槽350，遮罩電極332穿過絕緣材料324、323。然後，按照元件100的製程繼續進行，其中如第2B圖所示，形成垂直連接233，將遮罩電極連接到源極金屬324上。
按照與元件100相同的製備製程製備第2C圖所示的元件100”，直到使用第一接觸遮罩為止。第5圖表示完全藉由端接溝槽313形成溝槽352的方法。為垂直連接235提供介面，在與元件100基本類似的後續金屬化製程中，垂直連接235將源極金屬231連接到漂流區306或端接溝槽313下面的場線調諧區。
儘管以上是本發明的較佳實施例的完整說明，但是也有可能使用各種較佳、修正和等效手段。因此，本發明的範圍不應侷限於以上說明，而應由所附的申請專利範圍及其全部等效內容決定。本方法中所述步驟的順序並不用於侷限進行相關步驟的特定順序的要求。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否) 組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。除非在指定的申請專利範圍中用“意思是”特別指出，否則所附的申請專利範圍應認為是包含意義及功能的限制。
儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域具通常知識者閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
100‧‧‧元件結構、元件
201‧‧‧半導體晶片、半導體基板、基板
202‧‧‧主動區、主動元件區
204‧‧‧汲極接頭
214‧‧‧閘極電極、溝槽填充材料
214’‧‧‧閘極拾起電極、閘極拾起
215A‧‧‧第一導電材料、導電部份、第一導電部份、第一部份、導電材料
215B‧‧‧第二導電材料、導電部份、第一部份、第二部分、導電材料
217‧‧‧絕緣材料、端接溝槽絕緣物、溝槽絕緣物
228‧‧‧閘極接頭

Claims (21)

  1. 一種端接結構，其包含：端接溝槽，形成在第一導電類型的半導體材料中，其中端接溝槽包圍著形成在半導體材料中的一或複數個主動半導體元件，其中端接溝槽的側壁內襯電介質材料；導電材料的第一部分，沉積在內襯最靠近主動半導體元件的端接溝槽側壁的電介質材料周圍；導電材料的第二部分，沉積在內襯離主動半導體元件最遠的端接溝槽側壁的電介質材料周圍，其中導電材料的第二部分與導電材料的第一部分電絕緣；其中，端接結構更包含：第一導電類型的源極層，形成在半導體材料頂部，以最外面的主動半導體元件和端接溝槽構成邊界；以及第二導電類型的本體層，形成在源極層下方。
  2. 如申請專利範圍第1項所述之端接結構，其中該導電材料的第一部分和導電材料的第二部分都是電浮動的。
  3. 如申請專利範圍第1項所述之端接結構，其中該導電材料的第一部分維持在閘極電位，導電材料的第二部分維持在汲極電位。
  4. 如申請專利範圍第1項所述之端接結構，其中該最外 面的主動半導體元件和端接溝槽之間的距離，等於每個主動半導體元件相互間的距離。
  5. 如申請專利範圍第1項所述之端接結構，其更包含：端接遮罩，形成在導電材料的第一和第二部分之間，其中端接遮罩與導電材料的第一和第二部分電絕緣，其中端接遮罩維持在源極電位。
  6. 如申請專利範圍第1項所述之端接結構，其更包含形成在端接結構下面的肖特基接頭。
  7. 如申請專利範圍第1項所述之端接結構，其更包含第二導電類型的電場線調諧區，形成在端接溝槽下方。
  8. 如申請專利範圍第1項所述之端接結構，其中內襯端接溝槽側壁頂部的電介質材料為第一厚度，內襯端接溝槽側壁底部的電介質材料為第二厚度，其中第二厚度大於第一厚度。
  9. 如申請專利範圍第1項所述之端接結構，其中端接溝槽更包圍著靜電放電可選件。
  10. 如申請專利範圍第1項所述之端接結構，其中端接溝槽更包圍著閘極拾起可選件。
  11. 如申請專利範圍第1項所述之端接結構，其中肖特基接頭形成在端接溝槽外部。
  12. 如申請專利範圍第1項所述之端接結構，其中肖特基接頭包含本體箝位可選件。
  13. 一種用於製備端接結構的方法，其包含： a)在第一導電類型的半導體基板中製備端接溝槽，其中端接溝槽包圍著半導體基板的主動半導體元件區；b)用電介質材料內襯端接溝槽的側壁和底面；c)在端接溝槽中沉積導電材料，其中沉積的導電材料內襯側壁和底面上的電介質材料；d)除去端接溝槽底面上的導電材料，其中導電材料的第一部分仍然在最靠近一或複數個主動半導體元件的端接溝槽側壁上，其中導電材料的第二部分仍然在離一或複數個主動半導體元件最遠的端接溝槽側壁上，其中導電材料的第一和第二部分並不相互接觸；並且e)用溝槽填充絕緣材料，填充導電材料的第一和第二部分之間的空間；其中，用於製備端接結構的方法更包含：在半導體材料的頂部，製備第一導電類型的源極層，以最外面的主動半導體元件和端接溝槽構成邊界；並且在源極層下方，製備第二導電類型的本體層。
  14. 如申請專利範圍第13項所述之方法，其中導電材料的第一部分和導電材料的第二部分是電浮動的。
  15. 如申請專利範圍第13項所述之方法，其更包含將導電的第一部分維持在閘極電位，以及將導電的第二 部分維持在汲極電位。
  16. 如申請專利範圍第13項所述之方法，其更包含：d’)用絕緣材料內襯導電材料的第一和第二部分，並用導電材料填充溝槽的剩餘部分，從而構成遮罩電極。
  17. 如申請專利範圍第13項所述之方法，其更包含：f)藉由溝槽填充材料和溝槽底部的電介質材料刻蝕；並且g)用導電材料填充溝槽，從而構成肖特基接頭。
  18. 如申請專利範圍第13項所述之方法，其更包含，在端接溝槽下方，製備第二導電類型的電場線調諧區。
  19. 如申請專利範圍第13項所述之方法，其中用電介質材料內襯端接溝槽的側壁和底面包含，用電介質材料內襯端接溝槽的頂部至第一厚度，以及用電介質材料內襯端接溝槽的底部至第二厚度，其中第二厚度大於第一厚度。
  20. 如申請專利範圍第13項所述之方法，其中製備端接溝槽包含在第一導電類型的半導體基板的頂面上方，製備遮罩，並且藉由遮罩中的開口刻蝕半導體基板，從而在半導體基板中形成端接溝槽。
  21. 如申請專利範圍第20項所述之方法，其中遮罩為硬遮罩，包含第一、第二和第三絕緣層，其中第二層夾 在第一層和第三層之間，其中第三層夾在第二層和半導體基板的頂面之間，並且其中第二層可以抵抗刻蝕第一和第三層材料的第一次刻蝕製程，其中第一和第三層抵抗刻蝕第二層材料的第二次刻蝕製程。
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