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TWI426482B - 顯示裝置及控制該裝置之閘脈衝調變之方法 - Google Patents

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TWI426482B
TWI426482B TW099119127A TW99119127A TWI426482B TW I426482 B TWI426482 B TW I426482B TW 099119127 A TW099119127 A TW 099119127A TW 99119127 A TW99119127 A TW 99119127A TW I426482 B TWI426482 B TW I426482B
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Namwook Cho
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Lg Display Co Ltd
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Description

顯示裝置及控制該裝置之閘脈衝調變之方法
本發明涉及一種顯示裝置及控制該裝置之閘脈衝調變之方法。
由於具有重量輕、超薄、低功耗驅動等特點，液晶顯示器(“LCD”)已被廣泛應用。所述LCD已被用作可擕式電腦如筆記本電腦、辦公自動化裝置、音頻/視頻裝置、室內/室外廣告顯示器或類似的裝置。LCD藉由控制施加至LC單元的電場以調整來自背光燈的光，從而顯示影像。
主動矩陣型LCD包括提供有薄膜電晶體(“TFTs”)的顯示面板元件，其中TFT設置在各個像素上並轉換對像素電極所提供的資料電壓、資料驅動電路，其把資料電壓提供給顯示面板元件內的資料線、閘驅動電路，其依序把閘脈衝(或掃描脈衝)提供給顯示面板元件內之閘線；以及時序控制器，其控制上述驅動電路的運作時序。
在主動矩陣型LCD中，LC單元內充電的電壓受由TFT內寄生電容所產生之迴彈電壓(或通過電壓的饋送)△Vp影響。迴彈電壓△Vp如下面方程式(1)所示。
其中“Cgd”代表寄生電容，其在與閘線連接的TFT之閘終端及與LC單元內像素電極連接之TFT的汲終端之間產生，“VGH-VGL”代表在提供給閘線之閘脈衝的閘高電壓和閘低電壓之間的差值。
迴彈電壓△Vp可改變施加至LC單元內之像素電極的電壓，藉以顯示閃爍、後續成像、色差或類似的情形。降低迴彈電壓△Vp的方法有一閘脈衝調變(“GPM”)方法，該方法用於在閘脈衝的下降邊緣處調變閘高電壓VGH。第1圖為波形圖，說明閘脈衝未被調變(無GPM)的實例和閘脈衝被調變(GPM)的實例。閘高電壓VGH在所調變之閘脈衝之下降邊緣被降低。
時序控制器產生用來控制閘脈衝之調變時序的閘脈衝調變控制信號(以下稱為“FLK信號”)以及用來位移閘啟動脈衝GSP的閘位移時脈。通常，產生閘位移時脈作為依序延遲的兩個或兩個以上相位的時脈，並且FLK信號與每一個時脈同步。閘驅動電路內的閘脈衝調變電路調變閘高電壓VGH與FLK信號同步。
如第2圖所示，如果第N個閘脈衝Nth GP(其中N為正整數)和第(N+1)個閘脈衝(N+1)th GP彼此交疊，則閘高電壓VGH不僅在閘脈衝的邊緣降低，而且也在閘高電壓VGH需要被維持的脈衝寬度期間被降低。在第2圖中，參考數值“VGHM”表示閘高電壓調變與FLK信號同步。在閘高電壓VGH需要被維持期間執行調變，其引起電流消耗增加，且進一步引起顯示面板元件內資料電壓的充電比降低。
為了解決該問題，可考慮的方法為將FLK信號分成兩個或兩個以上相位以及閘調變電路對於每個FLK信號彼此獨立配置。然而，這個方法存在的問題是FLK信號的數量增加，從而在時序控制器內添加電路並增加了時序控制器的輸出引腳，以及隨著閘脈衝的交疊期間延長，FLK信號的數量增加。
本發明實施例提供一種顯示裝置及控制該裝置之閘脈衝調變之方法，能夠調變彼此交疊的閘脈衝而不需要改變時序控制器的配置。
根據本發明實施例，一顯示裝置包括；一顯示面板，資料線與閘線在其內彼此交叉；一時序控制器，被配置以輸出單個閘脈衝調變控制信號(“FLK信號”)及依序延遲的I-相位閘位移時脈(其中I為等於或大於2的整數)；一FLK除法電路，被配置以劃分該單個FLK信號以輸出J個FLK信號(其中J為等於或大於2且小於I的整數)；一資料驅動電路，被配置以將數位視頻資料轉換成資料電壓以為該等資料線提供該等資料電壓；以及一閘驅動電路，被配置以藉由該等閘位移時脈的位階位移電壓產生閘脈衝、調變閘脈衝之下降邊緣電壓以響應所劃分的FLK信號、以及持續地為該等閘線提供調變的閘脈衝。
閘位移時脈至少彼此部分地交疊，在該情況下，在預定時間內第N個閘位移時脈(其中N為正整數)與第(N-1)個閘位移時脈之後面部分交疊，以及在預定時間內第N個閘位移時脈與第(N+1)個閘位移時脈之前面部分交疊。
單個FLK信號的頻率可為每一個閘位移時脈的頻率的I倍。
閘位移時脈可包括依序延遲的第一至第六閘位移時脈。FLK除法電路可包括第一FLK除法電路及第二FLK除法電路，該第一FLK除法電路被配置以對單個FLK信號、第N個閘位移時脈及第(N+2)個閘位移時脈執行“及”(AND)運算，從而產生第一至第六FLK信號，以及該第二FLK除法電路被配置以對第一FLK信號和第四FLK信號執行“或”(OR)運算，以產生第Ⅰ個FLK信號，以及對第二FLK信號與第五FLK信號執行“OR”運算，以產生第Ⅱ個FLK信號，並對第三FLK信號和第六FLK信號執行“OR”運算，以產生第Ⅲ個FLK信號。
第一至第六FLK信號可具有與閘位移時脈相同的相位差，以及具有與閘位移時脈基本上相同的頻率。第Ⅰ至第Ⅲ個FLK信號中之每一個的頻率是第一至第六FLK信號中之每一個的頻率的兩倍。
閘驅動電路包括第一閘脈衝調變電路、第二閘脈衝調變電路、第三閘脈衝調變電路、第四閘脈衝調變電路、第五閘脈衝調變電路以及第六閘脈衝調變電路，該第一閘脈衝調變電路被配置以輸出第一閘脈衝以響應第Ⅰ個FLK信號及第一閘位移時脈，並將第一閘脈衝的電壓減小至在第Ⅰ個FLK信號之下降邊緣及第一閘位移時脈之下降邊緣間的預定閘調變高電壓；該第二閘脈衝調變電路被配置以輸出第二閘脈衝以響應第Ⅱ個FLK信號及第二閘位移時脈，並將該第二閘脈衝的電壓減小至在第Ⅱ個FLK信號之下降邊緣與第二閘位移時脈之下降邊緣間的閘調變高電壓；該第三閘脈衝調變電路被配置以輸出第三閘脈衝以響應第Ⅲ個FLK信號及第三閘位移時脈，並將第三閘脈衝的電壓減小至在第Ⅲ個FLK信號之下降邊緣及第三閘位移時脈之下降邊緣間的閘調變高電壓；該第四閘脈衝調變電路被配置以輸出第四閘脈衝以響應第Ⅰ個FLK信號與第四閘位移時脈，並將第四閘脈衝的電壓減小至在第Ⅰ個FLK信號之下降邊緣與第四閘位移時脈之下降邊緣間的閘調變高電壓；第五閘脈衝調變電路被配置以輸出第五閘脈衝以響應第Ⅱ個FLK信號與第五閘位移時脈，並將第五閘脈衝的電壓減小至在第Ⅱ個FLK信號之下降邊緣與第五閘位移時脈之下降邊緣間的閘調變高電壓；該第六閘脈衝調變電路被配置以輸出第六閘脈衝以響應第Ⅲ個FLK信號與第六閘位移時脈，並將第六閘脈衝的電壓減小至在第Ⅲ個FLK信號之下降邊緣與第六閘位移時脈之下降邊緣間的閘調變高電壓，此處，閘脈衝均在閘高電壓和閘低電壓之間變化，並依序以與閘位移時脈相同的相位差延遲，以及閘調變高電壓係高於閘低電壓並低於閘高電壓。
閘位移時脈可包括依序延遲的第一至第四閘位移時脈。此處，FLK除法電路包括第一FLK除法電路以及第二FLK除法電路，該第一FLK除法電路被配置以對單個FLK信號、第N個閘位移時脈及第(N+1)個閘位移時脈執行“AND”運算，從而產生第一至第四FLK信號，該第二FLK除法電路被配置以對第一FLK信號及第三FLK信號執行“OR”運算，以產生第Ⅰ個FLK信號，並對第二FLK信號及第四FLK信號執行“OR”運算，以產生第Ⅱ個FLK信號。
第一至第四FLK信號可具有與閘位移時脈相同的相位差，以及具有與閘位移時脈實質上相同的頻率。此處，第Ⅰ和第Ⅱ個FLK信號中之每一個的頻率是第一至第四FLK信號中之每一個的頻率的兩倍。
閘驅動電路可包括第一閘脈衝調變電路、第二閘脈衝調變電路、第三閘脈衝調變電路、以及第四閘脈衝調變電路，該第一閘脈衝調變電路被配置以輸出第一閘脈衝以響應第Ⅰ個FLK信號與第一閘位移時脈，並將第一閘脈衝的電壓減小至在第Ⅰ個FLK信號之下降邊緣和第一閘位移時脈之下降邊緣間的預定閘調變高電壓；該第二閘脈衝調變電路被配置以輸出第二閘脈衝以響應第Ⅱ個FLK信號和第二閘位移時脈，並將第二閘脈衝的電壓減小至在第Ⅱ個FLK信號之下降邊緣與第二閘位移時脈之下降邊緣間的閘調變高電壓；該第三閘脈衝調變電路被配置以輸出第三閘脈衝以響應第Ⅲ個FLK信號與第三閘位移時脈，並將第三閘脈衝的電壓減小至在第Ⅲ個FLK信號之下降邊緣與第三閘位移時脈之下降邊緣間的閘調變高電壓，該第四閘脈衝調變電路被配置以輸出第四閘脈衝以響應第Ⅱ個FLK信號及第四閘位移時脈，並將第四閘脈衝的電壓減小至在第Ⅱ個FLK信號之下降邊緣與第四閘位移時脈之下降邊緣間的閘調變高電壓。此處，閘脈衝均在閘高電壓與閘低電壓之間變化，並依序以與閘位移時脈相同的相位差延遲，以及閘調變高電壓係高於閘低電壓並低於閘高電壓。
顯示裝置可為液晶顯示器(LCD)、有機發光二極體(OLED)顯示器和電泳顯示器(EPD)中任何一種。
根據本發明實施例，提供一種控制閘脈衝調變的方法，該方法包括劃分單個FLK信號以輸出J個FLK信號(其中J為等於或大於2並小於I的整數)；以及藉由閘位移時脈的位階位移電壓產生閘脈衝、調變閘脈衝之下降邊緣電壓以響應所劃分的FLK信號、以及為閘線持續地提供調變的閘脈衝。
本發明顯示裝置包括任何其他持續地提供閘脈衝(或掃描脈衝)至閘線的顯示裝置，用以以線性順序掃描方法將視頻資料寫入像素。例如，顯示裝置包括但不限為液晶顯示器(LCD)、有機發光二極體(OLED)顯示器、電泳顯示器(EPD)或其他類似的顯示器。
當藉由LC模式、扭曲向列(TN)模式、垂直配向(VA)模式、平面轉換(IPS)模式、邊界電場切換(FFS)模式或類似模式分類時，可實施本發明LCD。此外，當按照透射率-電壓特性分類時，本發明LCD可藉由執行正常白色模式或正常黑色模式來完成。本發明LCD可由其他類型來實施，例如：傳導LCD、傳輸反射LCD、反射LCD或類似的類型。
參看所附圖式，將透過示例性LCD描述本發明示例性實施例。值得注意的是，以下實施例說明主要基於一LCD，但本發明並不限於該LCD。貫通說明，相似的參考數值代表相似的元件。在以下說明中，當對有關本發明的已知功能或結構的詳細描述不能模糊本發明的精神時，其詳細描述將省略。
為說明方便，選擇以下說明中所用的各個元件的名稱，可能與實際產品不同。
參看第3圖，本發明實施例顯示器包括顯示面板元件10、資料驅動電路、FLK除法電路21、閘驅動電路、以及時序控制器11等。
顯示面板元件10具有置於兩面板之間的LC層。顯示面板元件10的下面板為TFT陣列面板，其包括資料線、與資料線相交的閘線、設置在資料線和閘線的各個交點的TFT、與TFT連接的LC單元，由像素電極1和公共電極2之間產生的電場驅動、以及儲存電容。顯示面板元件10的上面板為彩色濾光片陣列面板，其包括黑色矩陣和彩色濾光片。公共電極2以垂直電場驅動類型，如TN模式和VA模式，設置在上面板上，以水平電場驅動模式，如IPS模式和FFS模式，沿著像素電極設置在下面板上。偏光鏡的光軸相互垂直並分別黏接在顯示面板元件10的下和上面板的外表面。此外，配向層在與LC層接觸的內表面形成，以設置LC層配向角。
顯示面板元件10由有機發光二極體(OLED)顯示器和電泳顯示器(EPD)中的任何一個顯示面板元件來實施，不限於LCD。
資料驅動電路包括複數個源驅動器IC 12。源驅動器IC 12從時序控制器11接收數位影像資料RGB。源驅動器IC 12將數位影像資料RGB轉換為正/負類比資料電壓，以響應來自時序控制器11的源時序控制信號，並為顯示面板元件10內的資料線提供資料電壓而與閘脈衝同步。源驅動器IC 12藉由COG(玻璃上晶片技術)過程或TAB(捲帶自動結合)過程，與顯示面板元件10內的資料線連接。第3圖顯示一實例，其中源驅動器IC安置在膠帶載具封裝(TCP)上並透過TAB模式與印刷電路板(PCB)14和顯示面板元件10的下面板連接。
FLK除法電路21連接在時序控制器11和閘驅動電路之間。FLK除法電路21安置在PCB 14上。FLK除法電路21將從時序控制器11輸出的單個FLK信號劃分，以產生一些FLK信號FLKⅠ至FLKⅢ，並為閘驅動電路提供FLK信號FLKⅠ至FLKⅢ。
閘驅動電路包括位階位移器22以及連接在時序控制器11與顯示面板件10內之資料線間的位移暫存器13。
位階位移器22位階位移從時序控制器11輸出之閘位移時脈CLK的TTL(雙電晶體邏輯)位階電壓，以具有閘高電壓VGH和閘低電壓VGL。閘位移時脈GCLK1至GCLK6輸入至位階位移器22作為具有預定相位差異的I-相位時脈(其中I為等於或大於2的正整數)。在第3圖中，六-相位時脈顯示為閘位移時脈GCLK1至GCLK6的實例。
位階位移器22調變閘高電壓VGH，以在已被位階位移之閘位移時脈的下降邊緣具有低位階，用以響應從FLK除法電路21輸出的FLK信號FLKⅠ至FLKⅢ。因此，迴彈電壓△Vp減小。位移暫存器13位移從位階位移器22輸出的時脈，用以為顯示面板元件10內閘線持續地提供閘脈衝。
閘驅動電路透過GIP(gate in panel)模式直接地形成在顯示面板元件10的下面板上，或透過TAB模式連接在顯示面板元件10內之掃描線與時序控制器11之間。藉由GIP模式，位階位移器22可安置在PCB14上，以及位移暫存器13可形成於顯示面板元件10的下面板上。藉由TAB模式，位階位移器與位移暫存器可整合至一塊晶片上、安置在TCP上、以及黏接在顯示面板元件10的下面板。FLK除法電路21可嵌入在位階位移器22。
時序控制器11經由表面如LVDS(低壓差分信號)表面，TMDS(最小化傳輸差分信號)表面或類似，接收來自外部裝置的數位影像資料RGB。時序控制器11將來自外部裝置的數位影像資料傳送至源驅動器IC12。
時序控制器11經由LVDS或TMDS表面接收電路接收來自外部裝置的時序信號，例如垂直同步信號Vsync、水平同步信號Hsync、資料致能信號DE、主要時脈MCLK等。時序控制器11產生時序控制信號，用以控制有關來自外部裝置的時序信號的資料驅動電路和閘驅動電路的運行時序。時序控制信號包括用以控制閘驅動電路之運行時序的閘時序控制信號、和用以控制源驅動器IC 12與資料電壓極性之運行時序的資料時序信號。
閘時序控制信號包括閘啟動脈衝GSP、閘位移時脈CLK、單個FLK信號、閘輸出致能信號GOE(未顯示)等。將閘啟動脈衝GSP輸入至位移暫存器22以控制位移啟動時序。閘位移時脈CLK輸入至位階位移器22及位階位移，接著輸入至位移暫存器13，用作時脈信號，以位移閘啟動脈衝GSP。產生單個FLK信號FLK作為與閘位移時脈CLK之每一個時脈同步的時脈，並控制閘脈衝的調變時序。閘輸出致能信號GOE控制位移暫存器13的輸出時序。
資料時序控制信號包括源啟動脈衝SSP、源取樣時脈SSC、極性控制信號POL、源輸出致能信號SOE等。源啟動脈衝SSP控制源驅動器IC 12中的位移啟動時序。源取樣時脈SSC為控制有關源驅動器IC 12內的上升邊緣或下降邊緣之資料取樣時序的時脈信號。極性控制信號POL控制從源驅動器IC 12輸出的資料電壓極性。如果在時序控制器11和源驅動器IC 12之間資料傳輸介面為微型LVDS介面，則可省略源啟動脈衝SSP與源取樣時脈SSC。
第4圖為波形圖，說明從時序控制器11輸出的單個FLK信號FLK和六-相位閘位移時脈。
參考第4圖，時序控制器11輸出依序相位延遲的六-相位閘位移時脈GCLK1至GCLK6，且單個FLK信號FLK的頻率高於六-相位閘位移時脈GCLK1至GCLK6中之每一個的頻率。閘位移時脈GCLK1至GCLK6與單個FLK信號FLK在接地電壓(0V)GND和邏輯電源電壓(3.3V)Vcc間變化。
在閘位移時脈GCLK1至GCLK6中，在預定時間內第N個閘位移時脈(其中在第4圖中，N為1至6之間的整數)係與第(N-1)個閘位移時脈之後面部分交疊，並與第(N+1)個閘位移時脈之前面部分交疊。例如，第六閘位移時脈GCLK6與第五閘位移時脈GCLK5之後面部分交疊，和第一閘位移時脈GCLK1之前面部分交疊。
單個FLK信號FLK的時脈與各個閘位移時脈GCLK1至GCLK6同步。因此，FLK信號FLK的頻率約為每一個閘位移時脈GCLK1至GCLK6的6倍。
第5圖為說明FLK除法電路21的方塊圖。
參考第5圖，FLK除法電路21包括第一FLK除法電路31已及第二FLK除法電路32。
第一FLK除法電路31藉由使用如第6圖所示的AND閘，對單個FLK信號FLK、第N閘位移時脈及第(N+2)個閘位移時脈執行“AND”運算，從而產生第一至第六FLK信號FLK1至FLK6。第一至第六FLK信號FLK1至FLK6具有與閘位移時脈GCLK1至GCLK6相同的相位差，以及具有與閘位移時脈GCLK1至GCLK6相同的頻率。即，在兩個相鄰的FLK信號間的相位差與相鄰閘位移時脈間的相位差相同。
第二FLK除法電路32藉由使用如第7圖所示的“OR”閘，對第一FLK信號FLK1與第四FLK信號FLK4執行“OR”運算，從而產生第I個FLK信號FLKⅠ，並對第二FLK信號FLK2與第五FLK信號FLK5執行“OR”運算，從而產生第Ⅱ個FLK信號FLKⅡ。此外，第二FLK除法電路32對第三FLK信號FLK3與第六FLK信號FLK6執行“OR”運算以產生第Ⅲ個FLK信號FLKⅢ。第I至第Ⅲ個FLK信號FLKⅠ至FLKⅢ中之每一個的頻率是第一至第六FLK信號FLK1至FLK6中之每一個的頻率的兩倍。
第8圖為說明位階位移器22的詳細電路圖。第9圖為說明由FLK除法電路21劃分之FLK信號FLKⅠ至FLKⅢ以及位階位移器22之輸出的波形圖。
在第8圖和第9圖中，位階位移器22包括第一至第六閘脈衝調變電路821至826。
閘脈衝調變電路821至826中之每一個提供有FLK信號FLKⅠ至FLKⅢ中之任何一個以及閘位移時脈GCLK1至GCLK6中之任何一個。此外，閘脈衝調變電路821至826中之任何一個提供有閘高電壓VGH、閘調變高電壓VGM以及閘低電壓VGL。閘高電壓VGH設置為等於或大於在顯示面板元件10之TFT陣列面板上所形成之TFT的閾值電壓，其大約為20V。閘低電壓VGL設置為等於或小於在顯示面板元件10之TFT陣列面板上所形成之TFT的閾值電壓，其大約為-5V。閘調變高調變VGM係低於閘高電壓VGH並高於閘低電壓VGL。
第一閘脈衝調變電路821輸出第一閘脈衝GPM1以響應第Ⅰ個FLK信號FLK Ⅰ及第一閘位移時脈GCLK1。第二閘脈衝調變電路822輸出第二閘脈衝GPM2以響應第Ⅱ個FLK信號FLKⅡ及第二閘位移時脈GCLK2。第三閘脈衝調變電路823輸出第三閘脈衝GPM3以響應第Ⅲ個FLK信號FLKⅢ及第三閘位移時脈GCLK3。第四閘脈衝調變電路824輸出第四閘脈衝GPM4以響應第I個FLK信號FLKⅠ及第四閘位移時脈GCLK4。第五閘脈衝調變電路825輸出第五閘脈衝GPM5以響應第Ⅱ個FLK信號FLKⅡ及第五閘位移時脈GCLK5。第六閘脈衝調變電路826輸出第六閘脈衝GPM6以響應第Ⅲ個FLK信號FLKⅢ及第六閘位移時脈GCLK6。閘脈衝GPM1至GPM6均在閘高電壓VGH與閘低電壓VGL間變化，並依序以與閘位移時脈GCLK1至GCLK6相同的相位差延遲。閘脈衝GPM1至GPM6的下降邊緣電壓從與FLK信號FLKⅠ至FLKⅢ同步之閘高電壓VGH減小至閘調變高電壓VGM，然後從閘調變高電壓VGM減小至閘低電壓VGL。閘脈衝GPM1至GPM6經由位移暫存器13提供給顯示面板元件10內的資料線。
各個閘脈衝調變電路821至826包括邏輯單元83以及第一至第三電晶體T1至T3。第一和第二電晶體T1及T2係由n型MOS(金屬氧化物半導體)TFT執行，第三電晶體T3係由p型MOS TFT執行。
邏輯單元83控制電晶體T1至T3的開啟與關閉運行時序以響應任何一個FLK信號FLKⅠ至FLKⅢ及任何一個閘位移時脈GCLK1至GCLK6。邏輯單元83經由第一輸出端輸出第一開關控制信號，用於控制第一電晶體T1。邏輯單元83經由第二輸出端輸出第二開關控制信號，用於控制第二電晶體T2。邏輯單元83經由第三輸出端輸出第三開關控制信號，用於控制第三電晶體T3。
在邏輯單元83的控制下，開啟第一電晶體T1，與閘位移時脈GCLK1至GCLK6的上升邊緣同步，並將閘高電壓VGH傳送至閘脈衝調變電路821至826的輸出終端，並與FLK信號FLKⅠ至FLKⅢ的下降邊緣同步關閉。第一電晶體T1的閘終端與邏輯單元83的輸出終端連接，第一電晶體T1的汲終端與閘脈衝調變電路821至826的輸出終端連接。第一電晶體T1的源終端被施加閘高電壓VGH。
在邏輯單83的控制下，開啟第二電晶體T2，與FLK信號FLKⅠ至FLKⅢ的下降邊緣同步，將閘調變高電壓VGM傳送至閘脈衝調變電路821至826的輸出終端，並與FLK信號閘位移時脈GCLK1至GCLK6的下降邊緣同步關閉。第二電晶體T2的閘終端與邏輯單元83的輸出終端連接，第二電晶體T2的源終端與閘脈衝調變電路821至826的輸出終端連接，第二電晶體T2的汲終端被施加閘調變高電壓VGM。
在邏輯單83的控制下，開啟第三電晶體T3，與閘位移時脈GCLK1至GCLK6的下降邊緣同步，將閘低電壓VGL傳送至閘脈衝調變電路821至826的輸出終端，並與閘位移時脈GCLK1至GCLK6的上升沿同步關閉。第三電晶體T3的閘終端與邏輯單元83的輸出終端連接，第三電晶體T3的汲終端與閘脈衝調變電路821至826的輸出終端連接。第三電晶體T3的源終端被施加閘低電壓VGL。
時序控制器11可產生四-相位閘位移時脈GCLK1至GCLK4。第10圖至第15圖說明四-相位閘位移時脈GCLK1至GCLK4的閘脈衝調變方法。
第10圖為波形圖，說明從時序控制器11輸出的單個FLK信號FLK及四相位閘位移時脈GCLK1至GCLK4。
參考第10圖，時序控制器11輸出四-相位閘位移時脈GCLK1至GCLK4，四-相位閘位移時脈GCLK1至GCLK4依序相位延遲，並且單個FLK信號FLK的頻率高於閘位移時脈GCLK1至GCLK4中之每一個的頻率。閘位移時脈GCLK1至GCLK4以及單個FLK信號FLK在接地電壓(0V)GND和邏輯電源電壓(3.3V)Vcc間變化。
在閘位移時脈GCLK1至GCLK4中，在預定時間內第N個閘位移時脈(其中在第10圖中，N為1至4之間整數)與第(N-1)個閘位移時脈的後面部分交疊，並與第(N+1)個閘位移時脈的前面部分交疊。例如，第四閘位移時脈GCLK4係與第三閘位移時脈GCLK3之後面部分交疊，並與第一閘位移時脈GCLK1之前面部分交疊。
單個FLK信號FLK的時脈係與各個閘位移時脈GCLK1至GCLK4同步。因此，FLK信號FLK之頻率約為每一個閘位移時脈GCLK1至GCLK4之頻率的4倍。
同時，本發明實施例閘位移時脈不限於上述的六相位閘位移時脈或後來描述的四相位閘位移時脈。例如，時序控制器可輸出單個FLK信號FLK以及依序延遲的I-相位閘位移時脈(其中I為等於或大於2的整數)。FLK除法電路21可將單個FLK信號FLK劃分輸出J個FLK信號(其中J為等於或大於2並小於I的整數)。
第11圖為方塊圖，說明如第10圖所示之劃分單個FLK信號FLK的FLK除法電路21。
在第11圖中，FLK除法電路21包括第一FLK除法電路31以及第二FLK除法電路32。
第一FLK除法電路31藉由使用如第12圖所示的AND閘來對單個FLK信號FLK、第N個閘位移時脈及第(N+1)個閘位移時脈執行“AND”運算，從而產生第一至第四FLK信號FLK1至FLK4。第一至第四FLK信號FLK1至FLK4具有與閘位移時脈GCLK1至GCLK4相同的相位差，以及具有與閘位移時脈GCLK1至GCLK4相同的頻率。即兩個相鄰FLK信號間的相位差與兩個相鄰閘位移時脈間的相位差相同。
第二FLK除法電路32係藉由使用第13圖所示的“OR” 閘來對第一FLK信號FLK1與第三FLK信號FLK3執行“OR” 運算，從而產生第I個FLK信號FLKⅠ，並對第二FLK信號FLK2和第四FLK信號FLK4執行“OR” 運算，從而產生第Ⅱ個FLK信號FLKⅡ。第Ⅰ和第Ⅱ個FLK信號FLKⅠ和FLKⅡ中之每一個的頻率是第一至第四FLK信號FLK1至FLK4中之每一個的頻率的二倍。
第14圖為說明位階位移器22的詳細電路圖，位階位移器22位階位移如第10圖所示的四相位閘位移時脈GCLK1至GCLK4。第15圖為波形圖，說明如第11圖所示之由FLK除法電路21所劃分出的FLK信號FLKⅠ和FLKⅡ，以及如第14圖所示之位階位移器22的輸出。
在第14圖和第15圖中，位階位移器22包括第一至第四閘脈衝調變電路821至824。
閘脈衝調變電路821至824中之每一個提供有FLK信號FLKⅠ和FLKⅡ中之任何一個以及閘位移時脈GCLK1至GCLK4中之任何一個。此外，閘脈衝調變電路821至824中之任何一個提供有閘高電壓VGH、閘調變高電壓VGM以及閘低電壓VGL。
第一閘脈衝調變電路821輸出第一閘脈衝GPM1以響應第I個FLK信號FLKⅠ及第一閘位移時脈GCLK1。第二閘脈衝調變電路822輸出第二閘脈衝GPM2以響應第Ⅱ個FLK信號FLKⅡ及第二閘位移時脈GCLK2。第三閘脈衝調變電路823輸出第三閘脈衝GPM3以響應第Ⅰ個FLK信號FLKⅠ及第三閘位移時脈GCLK3。第四閘脈衝調變電路824輸出第四閘脈衝GPM4以響應第Ⅱ個FLK信號FLKⅡ及第四閘位移時脈GCLK4。閘脈衝GPM1至GPM4的每一個均在閘高電壓VGH與閘低電壓VGL間變化，並依序以與閘位移時脈GCLK1至GCLK4相同的相位差延遲。閘脈衝GPM1至GPM4之下降邊緣電壓係從閘高電壓VGH減小至閘調變高電壓VGM，與FLK信號FLKⅠ和FLKⅡ同步，接著從閘調變高電壓VGM減小至閘低電壓VGL。閘脈衝GPM1至GPM4經由位移暫存器13提供給顯示面板元件10內的資料線。
各個閘脈衝調變電路821至824包括邏輯單元83及第一至第三電晶體T1至T3。第一和第二電晶體T1及T2係由n型MOS TFT實施，第三電晶體T3係由p型MOS TFT實施。
如上所述，根據本發明實施例，可劃分從時序控制器輸出的單個FLK信號，並利用所劃分的FLK信號調變閘脈衝的下降邊緣電壓，從而調變相互交疊而不改變時序控制器結構的閘脈衝。
上所述者僅為用以解釋本發明之較佳實施例，並非企圖據以對本發明作任何形式上之限制，是以，凡有在相同之發明精神下所作有關本發明之任何修飾或變更，皆仍應包括在本發明意圖保護之範疇。
1．．．像素電極
2．．．公共電極
10．．．顯示面板元件
11．．．時序控制器
12．．．源驅動器IC
13．．．位移暫存器
14．．．印刷電路板
21．．．FLK除法電路
22．．．位階位移器
31．．．第一FLK除法電路
32．．．第二FLK除法電路
83．．．邏輯單元
821．．．第一閘脈衝調變電路
822．．．第二閘脈衝調變電路
823．．．第三閘脈衝調變電路
824．．．第四閘脈衝調變電路
825．．．第五閘脈衝調變電路
826．．．第六閘脈衝調變電路
所附圖式其中提供關於本發明實施例的進一步理解並且結合與構成本說明書的一部份，說明本發明的實施例並且與描述一同提供對於本發明實施例之原則的解釋。圖式中：
第1圖為閘脈衝位階位移和閘高電壓調變的波形圖；
第2圖為波形圖用以說明利用閘脈衝交疊驅動內單個FLK信號調變閘脈衝的實例；
第3圖為說明本發明實施例顯示器的方塊圖；
第4圖為波形圖用以說明從如第3圖所示的時序控制器輸出地單個FLK信號和六-相位閘位移時脈；
第5圖為說明如第3圖所示之FLK除法電路的第一實施例的方塊圖；
第6圖為說明如第5圖所示之第一FLK除法電路的詳細電路圖；
第7圖為說明如第5圖所示之二FLK除法電路的詳細電路圖；
第8圖為說明如第3圖所示位階位移器第一實施例的詳細電路圖；
第9圖為波形圖用以說明由如第5圖所示之FLK除法電路劃分的FLK信號和如第8圖所示的位階位移器的輸出；
第10圖為波形圖用以說明如第3圖所示從時序控制器輸出的單個FLK信號和四-相位閘位移時脈；
第11圖為說明如第3圖所示之FLK除法電路的第二實施例的方塊圖；
第12圖為說明如第11圖所示之第一FLK除法電路的詳細電路圖；
第13圖為說明如第11圖所示之第二FLK除法電路的詳細電路圖；
第14圖為說明如第3圖所示位階位移器的第二實施例的詳細電路圖；以及
第15圖為波形圖用以說明由如第11圖所示之FLK除法電路劃分的FLK信號和如第14圖所示的位階位移器的輸出。
1．．．像素電極
2．．．公共電極
10．．．顯示面板元件
11．．．時序控制器
12．．．源驅動器IC
13．．．位移暫存器
14．．．印刷電路板
21．．．FLK除法電路
22．．．位階位移器

Claims (18)

  1. 一種顯示裝置，包括：一顯示面板，資料線和閘線在其內彼此交叉；一時序控制器，被配置以輸出一單個閘脈衝調變控制信號(“FLK信號”)以及依序延遲的I-相位閘位移時脈(其中I為等於或大於2的整數)；一FLK除法電路，被配置以劃分該單個FLK信號以輸出J個FLK信號(其中J為等於或大於2且小於I的整數)；一資料驅動電路，被配置以將數位視頻資料轉換成資料電壓以為該等資料線提供該等資料電壓；以及一閘驅動電路，被配置以藉由該等閘位移時脈的位階位移電壓產生閘脈衝、調變該等閘脈衝之下降邊緣電壓以響應該等劃分的FLK信號，以及持續地為該等閘線提供該等調變的閘脈衝。
  2. 依據申請專利範圍第1項所述的顯示裝置，其中該等閘位移時脈至少部分地彼此交疊，以及其中，在一預定時間內，第N個閘位移時脈(其中N為正整數)與第(N-1)個閘位移時脈的後面部分交疊，以及在一預定時間內，該第N閘位移時脈與第(N+1)個閘位移時脈的前面部分交疊。
  3. 依據申請專利範圍第2項所述的顯示裝置，其中，該單個FLK信號的頻率為該等閘位移時脈之每一個的頻率的I倍。
  4. 依據申請專利範圍第3項所述的顯示裝置，其中，該等閘位移時脈包括依序延遲的第一至第六閘位移時脈，以及其中，該FLK除法電路包括：第一FLK除法電路，被配置以對該單個FLK信號、第N個閘位移時脈及第(N+2)個閘位移時脈執行“及”(AND)運算，從而產生第一至第六FLK信號；以及第二FLK除法電路，被配置以對該第一FLK信號及該第四FLK信號執行“或”(OR)運算以產生第Ⅰ個FLK信號，對該第二FLK信號及該第五FLK信號執行“OR”運算以產生第Ⅱ個FLK信號，以及對該第三FLK信號和該第六FLK信號執行“OR”運算以產生第Ⅲ個FLK信號。
  5. 依據申請專利範圍第4項所述的顯示裝置，其中，該第一至第六FLK信號具有與該等閘位移時脈相同的相位差，及具有與該等閘位移時脈實質上相同的頻率，以及其中，該第Ⅰ至第Ⅲ個FLK信號中之每一個的頻率是該第一至第六FLK信號中之每一個的頻率的兩倍。
  6. 依據申請專利範圍第5項所述的顯示裝置，其中，該閘驅動電路包括：第一閘脈衝調變電路，被配置以輸出第一閘脈衝以響應該第Ⅰ個FLK信號及該第一閘位移時脈，並將該第一閘脈衝的電壓減小至在該第Ⅰ個FLK信號之下降邊緣與該第一閘位移時脈之下降邊緣間的預定閘調變高電壓；第二閘脈衝調變電路，被配置以輸出第二閘脈衝以響應該第Ⅱ個FLK信號及該第二閘位移時脈，並將該第二閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣與該第二閘位移時脈之下降邊緣間的閘調變高電壓；第三閘脈衝調變電路，被配置以輸出第三閘脈衝以響應該第Ⅲ個FLK信號和該第三閘位移時脈，並將該第三閘脈衝的電壓減小至在該第Ⅲ個FLK信號之下降邊緣和該第三閘位移時脈之下降邊緣間的閘調變高電壓；第四閘脈衝調變電路，被配置以輸出第四閘脈衝以響應該第Ⅰ個FLK信號和該第四閘位移時脈，並將該第四閘脈衝的電壓減小至在該第Ⅰ個FLK信號之下降邊緣和該第四閘位移時脈之下降邊緣間的閘調變高電壓；第五閘脈衝調變電路，被配置以輸出第五閘脈衝以響應該第Ⅱ個FLK信號及該第五閘位移時脈，並將該第五閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣和該第五閘位移時脈之下降邊緣間的閘調變高電壓；以及第六閘脈衝調變電路，被配置以輸出第六閘脈衝以響應該第Ⅲ個FLK信號和該第六閘位移時脈，並將該第六閘脈衝的電壓減小至在第Ⅲ個FLK信號之下降邊緣與第六閘位移時脈之下降邊緣間的閘調變高電壓，其中，該等閘脈衝均在一閘高電壓和一閘低電壓間變化，並依序以與該等閘位移時脈相同的相位差延遲，以及該閘調變高電壓係高於該閘低電壓並低於該閘高電壓。
  7. 依據申請專利範圍第3項所述的顯示裝置，其中，該等閘位移時脈包括依序延遲的第一至第四閘位移時脈，以及其中，該FLK除法電路包括：第一FLK除法電路，被配置以對該單個FLK信號、該第N個閘位移時脈及該第(N+1)個閘位移時脈執行“AND”運算，從而產生第一至第四FLK信號；以及第二FLK除法電路，被配置以對該第一FLK信號和該第三FLK信號執行“OR”運算以產生第Ⅰ個FLK信號，並對該第二FLK信號和該第四FLK信號執行“OR”運算以產生第Ⅱ個FLK信號。
  8. 依據申請專利範圍第7項所述的顯示裝置，其中，該第一至第四FLK信號具有與該等閘位移時脈相同的相位差，並實質上具有與該等閘位移時脈相同的頻率，以及其中，該第Ⅰ和第Ⅱ個FLK信號中之每一個的頻率是該第一至第四FLK信號中之每一個的頻率的兩倍。
  9. 依據申請專利範圍第8項所述的顯示裝置，其中，該閘驅動電路包括：第一閘脈衝調變電路，被配置以輸出第一閘脈衝以響應該第I個FLK信號和該第一閘位移時脈，並將該第一閘脈衝的電壓減小至在該第I個FLK信號之下降邊緣與該第一閘位移時脈之下降邊緣間的預定閘調變高電壓；第二閘脈衝調變電路，被配置以輸出第二閘脈衝以響應該第Ⅱ個FLK信號和該第二閘位移時脈，並將該第二閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣與該第二閘位移時脈之下降邊緣間的閘調變高電壓；第三閘脈衝調變電路，被配置以輸出一第三閘脈衝以響應該第Ⅲ個FLK信號和該第三閘位移時脈，並將該第三閘脈衝的電壓減小至在該第Ⅲ個FLK信號之下降邊緣和該第三閘位移時脈之下降邊緣間的閘調變高電壓；以及第四閘脈衝調變電路，被配置以輸出第四閘脈衝以響應該第Ⅱ個FLK信號和該第四閘位移時脈，並將該第四閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣和該第四閘位移時脈之下降邊緣間的閘調變高電壓；其中，該等閘脈衝均在一閘高電壓和一閘低電壓間變化，依序以與該等閘位移時脈相同的相位差延遲，以及該閘調變高電壓係高於該閘低電壓並低於該閘高電壓。
  10. 一種用於控制顯示裝置內閘脈衝調變之方法，該顯示裝置包括：一顯示面板，資料線和閘線在其內彼此交叉；一時序控制器，被配置以輸出一單個閘脈衝調變控制信號(“FLK信號”)以及依序延遲的I-相位閘位移時脈(其中I為等於或大於2的整數)；以及一資料驅動電路，被配置以將數位視頻資料轉換成資料電壓以為該等資料線提供該等資料電壓，該方法包括：劃分該單個FLK信號以輸出J個FLK信號(其中J為等於或大 於2並小於I的整數)；以及藉由該等閘位移時脈的位階位移電壓產生閘脈衝、調變該等閘脈衝的下降邊緣電壓以響應該等劃分的FLK信號，以及為該等閘線持續地提供該等調變的閘脈衝。
  11. 依據申請專利範圍第10項所述之方法，其中，該等閘位移時脈至少部分地彼此交疊，以及其中，在一預定時間內，第N個閘位移時脈(其中N為正整數)與第(N-1)個閘位移時脈的後面部分交疊，以及在一預定時間內，該第N個閘位移時脈與第(N+1)個閘位移時脈的前面部分交疊。
  12. 依據申請專利範圍第11項所述之方法，其中，該單個FLK信號的頻率為該等閘位移時脈之每一個的頻率的I倍。
  13. 依據申請專利範圍第12項所述之方法，其中，該等閘位移時脈包括依序延遲的第一至第六閘位移時脈，以及其中，該劃分該單個FLK信號的步驟包括：對該單個FLK信號、該第N個閘位移時脈和第(N+2)個閘位移時脈執行“AND”運算，從而產生第一至第六FLK信號；以及對該第一FLK信號和該第四FLK信號執行“OR”運算以產生第I個FLK信號，對該第二FLK信號和該第五FLK信號執行“OR”運算以產生第Ⅱ FLK信號，以及對第三FLK信號和該第六FLK信號執行“OR”運算以產生第Ⅲ個FLK信號。
  14. 依據申請專利範圍第13項所述之方法，其中，該第一至第六FLK信號具有與該等閘位移時脈相同的相位差，並實質上與該等閘位移時脈具有相同的頻率，以及其中，該第I至第Ⅲ個FLK信號中之每一個的頻率是該第一至第六FLK信號中之每一個的頻率的兩倍。
  15. 依據申請專利範圍第14項所述之方法，其中，該產生該等閘脈衝的步驟包括：輸出第一閘脈衝以響應該第I個FLK信號和該第一閘位移時脈，並將該第一閘脈衝的電壓減小至在該第I個FLK信號之下降邊緣和該第一閘位移時脈之下降邊緣間的預定閘調變高電壓；輸出第二閘脈衝以響應該第Ⅱ個FLK信號和該第二閘位移時脈，並將該第二閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣與該第二閘位移時脈之下降邊緣間的閘調變高電壓；輸出第三閘脈衝以響應該第Ⅲ個FLK信號和該第三閘位移時脈，並將該第三閘脈衝的電壓減小至在該第Ⅲ個FLK信號之下降邊緣與該第三閘位移時脈之下降邊緣間的閘調變高電壓；輸出第四閘脈衝以響應該第I個FLK信號和該第四閘位移時脈，並將該第四閘脈衝的電壓減小至在該第I個FLK信號之下降邊緣與該第四閘位移時脈之下降邊緣間的閘調變高電壓；輸出第五閘脈衝以響應該第Ⅱ個FLK信號和該第五閘位移時脈，並將該第五閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣與該第五閘位移時脈之下降邊緣間的閘調變高電壓；以及輸出第六閘脈衝以響應該第Ⅲ個FLK信號和該第六閘位移時脈，並將該第六閘脈衝的電壓減小至在該第Ⅲ個FLK信號之下降邊緣與該第六閘位移時脈之下降邊緣間的閘調變高電壓，其中，該等閘脈衝均在一閘高電壓與一閘低電壓間變化，並依序以與該等閘位移時脈相同的相位差延遲，以及該閘調變高電壓係高於該閘低電壓並低於該閘高電壓。
  16. 依據申請專利範圍第12項所述之方法，其中該等閘位移時脈包括依序延遲的第一至四閘位移時脈，以及其中該劃分該單個FLK信號的步驟包括： 對該單個FLK信號、該第N個閘位移時脈和該第(N+1)個閘位移時脈執行“AND”運算以產生第一至第四FLK信號；以及對該第一FLK信號和該第三FLK信號執行“OR”運算以產生第I個FLK信號，對該第二FLK信號和該第四FLK信號執行“OR”運算以產生第Ⅱ個FLK信號。
  17. 依據申請專利範圍第16項所述之方法，其中該第一至第四FLK信號具有與該等閘位移時脈相同的相位差，並具有與該等閘位移時脈實質上相同的頻率，以及其中，該第I和第Ⅱ個FLK信號中之每一個的頻率是該第一至第四FLK信號中之每一個的頻率的兩倍。
  18. 依據申請專利範圍第17項所述之方法，其中該產生該等閘脈衝的步驟包括：輸出第一閘脈衝以響應該第I個FLK信號和該第一閘位移時脈，並將該第一閘脈衝的電壓減小至在該第I個FLK信號之下降邊緣與該第一閘位移時脈之下降邊緣間的預定閘調變高電壓；輸出第二閘脈衝以響應該第Ⅱ個FLK信號和該第二閘位移時脈，並將該第二閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣與該第二閘位移時脈之下降邊緣間的閘調變高電壓；輸出第三閘脈衝以響應該第Ⅲ個FLK信號和該第三閘位移時脈，並將該第三閘脈衝的電壓減小至在該第Ⅲ個FLK信號之下降邊緣與該第三閘位移時脈之下降邊緣間的閘調變高電壓；以及輸出第四閘脈衝以響應該第Ⅱ個FLK信號和該第四閘位移時脈，並將該第四閘脈衝的電壓減小至在該第Ⅱ個FLK信號之下降邊緣與該第四閘位移時脈之下降邊緣間的閘調變高電壓，其中，該等閘脈衝均在一閘高電壓與一閘低電壓之間變化，並依序以與該等閘位移時脈相同的相位差延遲，以及該閘調變高電壓係高於該閘低電壓並低於該閘高電壓。
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