TWI413255B - 半導體元件及其製作方法 - Google Patents
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Description
本發明係有關一種半導體元件及其製程，特別是關於一種提供高積集度的雙通道電晶體結構及其製作方法，其可適用於各種半導體元件，例如動態隨機存取記憶體(dynamic random access memory,DRAM)。
傳統之動態隨機存取記憶體(DRAM)之記憶胞係由一金屬氧化物場效電晶體與一電容器構成，其中該電晶體之源極係電氣連接於該電容器之上層電極。電容器可分為堆疊式和深溝渠式二種型態。堆疊式電容器係直接在矽基板表面形成電容器，而深溝渠式電容器則是在矽基板內部形成電容器。近年來，動態隨機存取記憶體之集積度隨著半導體製程技術之創新而快速地增加。欲達成高集積度之目的，必須縮小記憶胞之尺寸，習知技藝主要係藉由縮小電晶體與電容器之尺寸而縮小記憶胞之整體尺寸，然而電晶體源極和汲極之間的通道長度將隨著記憶胞尺寸縮小而變短，當電晶體的通道長度縮短之後，除了會造成起始電壓(threshold voltage，Vt)的下降與閘極電壓(gate voltage，Vg)對電晶體的控制發生問題，尚有短通道效應(short channel effect)的現象發生而影響電晶體的操作。
過去已有人提出方法，以避免發生短通道效應，例如，增加摻雜濃度等，然而，此方法卻可能同時增加接面漏電流(junction leakage)，而影響元件的可靠度。此外，縮小記憶胞之尺寸之後，接觸接插和源極/汲極之間的接觸面積也隨之變小，因而造成片電阻上升。
有鑑於此，本發明提出一種電晶體結構及其製程，以解決上述習知技藝的問題，本發明之電晶體適合使用於各種記憶體元件，尤其是DRAM元件。
根據本發明之一較佳實施例，一種具有雙通道電晶體的半導體元件，包含：一主動區域，其中一向第一方向延伸之第一淺溝渠隔離和一向第二方向延伸之第二淺溝渠隔離定義出主動區域，第一淺溝渠隔離和第二淺溝渠隔離相交，一閘極溝渠嵌入在主動區域，並且向第二方向延伸，一閘極位於閘極溝渠中，並且向第二方向延伸，一第一介電層位於閘極溝渠中並且包覆閘極，一第一源極/汲極區位於主動區域之一上表面，並向第二方向延伸，一第二介電層嵌入於主動區域並且位於第一源極/汲極區之間，一第一U形通道區域位於第一源極/汲極區之間並且圍繞第二介電層，一第二源極/汲極區位於主動區域之上表面，並向第二方向延伸，一第三介電層嵌入於主動區域並且位於第二源極/汲極區之間以及一第二U形通道區域位於第二源極/汲極區之間並且圍繞第三介電層。
根據本發明之另一較佳實施例，一種形成半導體元件的方法，包含：首先，提供一主動區域，其中一向第一方向延伸之第一淺溝渠隔離和一向第二方向延伸之第二淺溝渠隔離定義出主動區域，第一淺溝渠隔離和第二淺溝渠隔離相交，以及一第一介電層沿著該第一方向埋入於該主動區域，然後形成一閘極溝渠嵌入在主動區域中，閘極溝渠沿該第二方向延伸並且截斷第一介電層，接著，形成一第二介電層於該閘極溝渠之表面，接著，形成一閘極於開極溝渠中，其中閘極向第二方延伸，之後，形成一第三介電層於閘極上，最後形成一第一源極/汲極區和一第二源極/汲極區於閘極溝渠之側壁上，其中第一源極/汲極區和第二源極/汲極區係位於閘極之相對兩側，並且第一介電層分別位於第一源極/汲極區之間和第二源極/汲極區之間。
根據本發明之另一較佳實施例，一種半導體元件，包含：一主動區域，其中一向第一方向延伸之第一淺溝渠隔離和一向第二方向延伸之第二淺溝渠隔離定義出主動區域，第一淺溝渠隔離和第二淺溝渠隔離相交，一閘極溝渠嵌入在主動區域，並且向第二方向延伸，一閘極位於開極溝渠中，其中一第一U形通道區域和一第二U形通道區域各別位於閘極之相對兩側之主動區域中。
根據本發明之另一較佳實施例，一種半導體元件，包含：一基底包含複數條第一淺溝渠隔離沿一第一方向排列和複數條第二淺溝渠隔離沿一第二方向排列，其中第一淺溝渠隔離和第二淺溝渠隔離相交並且定義出複數個主動區域，複數個電晶體，各個電晶體係分別設置於等主動區域中之一對應的主動區域，其中各個電晶體包含：一閘極位於主動區域中，並且向第二方向延伸，一第一源極/汲極區位於主動區域之一上表面，並向第二方向延伸，一第一U形通道區域位於第一源極/汲極區之間，一第二源極/汲極區位於主動區域之上表面，並向第二方向延伸；一第二U形通道區域位於第二源極/汲極區之間以及複數條源極線向第一方向延伸，複數條源極線中之一源極線連接第一源極/汲極區中的一第一源極和第二源極/汲極區中的一第二源極。
第1圖至第2圖為根據本發明之一較佳實施例繪示的單閘極雙通道電晶體之立體透視圖。如第1圖所示，一主動區域22(於第1圖中以虛線表示)由一向第一方向延伸之第一淺溝渠隔離12(於第1圖中以實線表示)和一向第二方向延伸之第二淺溝渠隔離20(於第1圖中以實線表示)定義出來，其中第一方向係和第二方向相交，較佳者，第一方向係垂直於第二方向。一單閘極雙通道電晶體50設置於該主動區域22中。第2圖繪示單閘極雙通道電晶體50之結構示意圖，為清楚表示單閘極雙通道電晶體50之結構，第一淺溝渠隔離12和第二淺溝渠隔離20省略未繪示。如第2圖所示，一閘極溝渠26向第二方向延伸嵌入於主動區域22中。一金屬閘極30向第二方向延伸並且設置於閘極溝渠26之底部，主動區域22之上部區域具有一第一U形鮨狀結構160和一第二U形鮨狀結構162，第一U形鮨狀結構160之內包含一第一U形通道區域60，第二U形鮨狀結構162之內包含一第二U形通道區域62，金屬閘極30介於第一U形通道區域160和第二U形通道區162之間。第一U形鮨狀結構160和第二U形鮨狀結構162之外形皆近似音叉，並且相對於金屬閘極30呈對稱。為了使圖示簡單明瞭，在第1圖和第2圖中的單閘極雙通道電晶體50之介電層、源極/汲極區和其它元件皆於以省略，該些省略的元件將在後敘做詳細的教示。
第3圖至第10圖為根據本發明之一較佳實施例所繪示的單閘極雙通道電晶體之製作方法示意圖。為了保持圖示簡明，在第3圖至第10圖中僅以一個電晶體單元為例。
如第3圖所示，提供一基底10，接著沿第一方向形成一第一淺溝渠隔離12於基底10中，雖然在圖示中僅繪示一條第一淺溝渠隔離12，實際在基底10有複數條第一淺溝渠隔離12以重複排列於基底10中，一介電層14平行於第一淺溝渠隔離12嵌入於基底10中，介電層14係界於兩條第一淺溝渠隔離12之間。
如第4圖所示，形成一圖案化遮罩(圖未示)於基底10上，然後以圖案化遮罩作為遮罩蝕刻基底10，以形成一淺溝渠16於基底10中，接著一介電層填滿淺溝渠16以形成一第二淺溝渠隔離20，之後移除圖案化遮罩。此時於基底10中由第一淺溝渠隔離12和第二淺溝渠隔離20定義出一主動區域22。請參閱第1圖，於第1圖中可更清楚的得知第一淺溝渠隔離12、第二淺溝渠隔離20和主動區域22之相對位置。同樣地，實際在基底10有複數條第二淺溝渠隔離20以重複排列於基底10中，並且第二淺溝渠隔離20之上表面高於主動區域22之上表面。
如第5圖所示，形成一側壁子24於高於主動區域22之上表面的第二淺溝渠隔離20之側壁上，然後，進行一自我對準蝕刻製程以側壁子24作為蝕刻遮罩，蝕刻主動區域22，以形成一向第二方向延伸之條狀的閘極溝渠26於主動區域22中，向第二方向延伸之閘極溝渠26與向第一方向延伸介電層14相交，閘極溝渠26之底部低於介電層14之底部，此時，主動區域22之上部區域經由閘極溝渠26被分隔成一第一U形鮨狀結構160和一第二U形鮨狀結構162。
如第6圖所示，形成一介電層28順應地覆蓋閘極溝渠26之側壁和底部，根據本發明之較佳實施例，介電層28可以為氧化矽、氮化矽、氮氧化矽或氧化矽-氮化矽-氧化矽，但不限於此。介電層28可以利用傳統的方式例如熱氧化製程或是化學氣相沈積製程而形成。介電層28係作為一閘極介電層。
如第7圖所示，沿著第二方向形成一金屬閘極30於閘極溝渠26之底部，接著，移除在金屬閘極30之上介電層28，然後形成一介電層32於金屬閘極30、閘極溝渠26之側壁、側壁子24和曝露的第二淺溝渠隔離20上。
如第8圖所示，進行一回蝕刻製程將位於側壁子24、第二淺溝渠隔離20的介電層32完全去除以及去除部分位於閘極溝渠26側壁的介電層32，此時位於金屬閘極30上的介電層32作為溝渠上氧化層(trench top oxide)，介電層32、28共同包覆金屬閘極30，並且曝露出部分的主動區域22。
如第9圖所示，同時形成一第一源極/汲極區34於第一U形鮨狀結構160中以及形成一第二源極/汲極區44於第二U形鮨狀結構162中，第一源極/汲極區34和第二源極/汲極區44係位於金屬閘極30之兩側，而介電層14設置於第一源極/汲極區34和第二源極/汲極區44之間，第一源極/汲極區34和第二源極/汲極區44可利用離子植入、磊晶製程或是其它適合的製程而形成。第一源極/汲極區34具有一第一源極36和一第一汲極38，第二源極/汲極區44具有一第二源極40和一第二汲極區42。
接著，分別選擇性地形成一第一導電層46和一第二導電層48於第一源極/汲極區34和第二源極/汲極區44上，更詳細的說，第一導電層46係形成於閘極溝渠26之側壁和主動區域22之上表面，而第二導電層48係形成於閘極溝渠26之另一側壁和主動區域22之上表面上。然後，移除高於第一導電層46和第二導電層48之上表面的側壁子24和第二淺溝渠隔離20，側壁子24和第二淺溝渠隔離20可以利用化學機械研磨製程或是其它適合的製程來移除。此時，本發明之單閘極雙通道電晶體50業已完成。
如第10圖所示，形成一第一層間介電層(圖未示)於單閘極雙通道電晶體50上，形成接著一源極線52在第一層間介電層中以電連接第一源極/汲極區34中的第一源極36和第二源極/汲極區44中的一第二源極40。然後形成一第二層間介電層(圖未示)於第一層間介電層上，接著形成一汲極接觸插塞54於第一層間介電層和第二層間介電層中，以同時電連接第一源極/汲極區34中的第一汲極38和第二源極/汲極區44中的第二汲極42。汲極接觸插塞54的下端係同時連接第一汲極38和第二汲極42，而汲極接觸插塞54的上端可以電連接一電容(圖未示)以形成交叉點記憶體(cross-point memory cell)或其它形態之記憶體。前述之選擇性形成的第一導電層46和第二導電層48可在形成汲極接觸插塞54時提供較大的製程寬裕度。
第11圖為根據本發明之較佳實施例繪示的單閘極雙通道電晶體陣列之佈局示意圖。第12圖繪示的是第11圖中沿AA’切線方向之單閘極雙通道電晶體陣列之側視圖。第13圖繪示的是第11圖中沿BB’切線方向之單閘極雙通道電晶體陣列之側視圖。第14圖繪示的是第11圖中沿CC’切線方向之單閘極雙通道電晶體陣列之側視圖。
如第11圖所示，複數個單閘極雙通道電晶體50排列成陣列設於基底10上。複數條第一淺溝渠隔離12和複數條第二淺溝渠隔離20彼此相交，並且於基底10上定義出複數個主動區域22。複數條源極線52以與第一淺溝渠隔離12平行之方向設於基底10上。
如第10圖和第11-14圖所示，單閘極雙通道電晶體50包含主動區域22，主動區域22係設置在基底10上，由一向第一方向延伸之第一淺溝渠隔離12和一向第二方向延伸之第二淺溝渠隔離20定義出來，其中第一方向和第二方向相交，較佳者，第一方向垂直於第二方向，一向第二方向延伸的閘極溝渠26嵌入於主動區域22中，一金屬閘極30向第二方向延伸並且設置於閘極溝渠26之底部，一介電層66包覆金屬閘極30，並且介電層66之上表面低於主動區域22之上表面，一第一源極/汲極區34和一第二源極/汲極區44沿著第二方向分別設置於金屬閘極30相對兩側的主動區域22之上表面，詳細來說第一源極/汲極區34和第二源極/汲極區44可以為位於主動區域22中的摻雜區或是位於主動區域22上之導電磊晶層。若是第一源極/汲極區34和第二源極/汲極區44為設於主動區域22中的摻雜區，則第一導電層46和第二導電層48可以選擇性地分別覆蓋在第一源極/汲極區34和第二源極/汲極區44上，仔細來說，第一導電層46的位置是在閘極溝渠26之側壁和主動區域22之上表面，而第二導電層48則是在閘極溝渠26之另一相對側壁和主動區域22之上表面，第一導電層46和第二導電層48較佳為磊晶層。一介電層14包含一介電層114和一介電層214設置在金屬閘極30相對兩側的主動區域22中，介電層114係介於第一源極/汲極區34之間，介電層214係介於第二源極/汲極區44之間，第一源極/汲極區34和第二源極/汲極區44相對於金屬閘極30呈對稱設置。一第一U形通道區域60位於第一源極/汲極區34之間並且圍繞介電層114，一第二U形通道區域62位於第二源極/汲極區44之間並且圍繞介電層214，第二U形通道區域62之位置可參考第1圖和第2圖，由於介電層114、214使得在第一源極/汲極區34之間流通的電流路徑以及在第二源極/汲極區44之間流通的電流路徑延長，並形成一U形，因此可以有效地避免短通道效應。
第一U形通道區域60和第二U形通道區域62相對於金屬閘極30呈對稱設置，此外，主動區域22具有一上部區域T和一下部區域L，而第一U形通道區域60和第二U形通道區域62係設置於主動區域22的上部區域T，主動區域22的下部區域L則成為第一U形通道區域60和第二U形通道區域62之電荷供應庫。
請參閱第10圖，一源極線52電連接第一源極/汲極區34中的第一源極36和第二源極/汲極區44中的第二源極40，一汲極接觸插塞54同時電連接第一源極/汲極區34中的第一汲極38和第二源極/汲極區44中的第二汲極42，汲極接觸插塞54的一端係同時連接第一汲極38和第二汲極42，而汲極接觸插塞54的另一端可以電連接一電容(圖未示)，當一訊號由源極線52輸入，第一U形通道區域60和第二U形通道區域62會同時被開啟，並將訊號經由汲極接觸插塞54傳送置電容。
根據本發明之另一較佳實施例，前述之在陣列區域的源極線52和在周邊電路區域的一周邊電路閘極，可利用相同製程同時形成。下列第15圖至第22圖繪示源極線和周邊電路閘極之製作方法示意圖，其中具有相同功能的元件將使用相同的標號。第15圖繪示單閘極雙通道電晶體陣列及周邊電路區之佈局示意圖，第15圖陣列之中的各個單閘極雙通道電晶體皆具有第9圖所示之結構。第16圖繪示第15圖中沿DD’切線方向之單閘極雙通道電晶體陣列之側視圖。第17圖至第22圖中的製程為接續第9圖之後的步驟。
請參閱第15圖至第16圖，一周邊電路區300和一陣列區400設置於基底10上，複數條周邊電路係設置於周邊電路區300，而單閘極雙通道電晶體50則以陣列方式排列於陣列區400，各個單閘極雙通道電晶體50已完成了第9圖之步驟。複數條第一淺溝渠隔離12和複數條第二淺溝渠隔離20設置於基底10上並且彼此相交而在基底10上定義出複數個主動區域22，各個單閘極雙通道電晶體50則各別位於其所對應的主動區域22，製作出上述雙通道電晶體50結構之方法已在本發明之第1圖至第9圖中詳細介紹，在此不再贅述。
如第17圖所示，形成一閘極介電層202於周邊電路區300和陣列區400，閘極介電層202可以覆蓋側壁子24和第一導電層46，然後，形成一導電層204於周邊電路區300和陣列區400中的閘極介電層202上，導電層204較佳為摻有摻雜的多晶矽。
如第18圖所示，移除在陣列區400中的導電層204，其移除方式舉例如下：首先，形成一圖案化光阻(圖未示)遮蔽周邊電路區300並且曝露出陣列區400，然後利用乾式蝕刻去除陣列區400上的導電層204，之後再移除周邊電路區300上的圖案化光阻，曝露出周邊電路區300中的導電層204。
如第19圖所示，一層間介電層206全面性地形成於周邊電路區300內的導電層204上和陣列區400內的閘極介電層202上，層間介電層206可以為利用沉積方式或是其它方式形成的氧化矽。
如第20圖所示，移除位於周邊電路區300內的層間介電層206，其移除方式舉例如下：首先，形成一圖案化光阻(圖未示)遮蔽陣列區400並且曝露出周邊電路區300，然後利用乾式蝕刻去周邊電路區300上的層間介電層206，之後再移除陣列區400內的圖案化光阻，以曝露出陣列區400內的層間介電層206。接著，形成複數個源極線接觸洞208於陣列區400內的閘極介電層202和層間介電層206中，側壁子24和部分的第一導電層46經由源極線接觸洞208曝露出來。
然後，形成一導電層210於陣列區400和周邊電路區300內，導電層210填滿各個源極線接觸洞208並且覆蓋陣列區400內的層間介電層206，導電層210較佳為含有摻質的多晶矽層。請參閱第9圖，導電層210同時與第一源極/汲極區34中的第一源極36和第二源極/汲極區44中的第二源極40電連接。
如第21圖所示，依序形成一導電層212和一保護層214在導電層210上，導電層212可以為金屬而保護層214可以為氮化矽。如第22圖所示，此時，多層材料層，如導電層210、212和保護層214，皆共同覆蓋於周邊電路區300和陣列區400中，前述三層材料層在後續文中共同稱之為堆疊層250，接著圖案化堆疊層250、導電層204以及閘極介電層202以形成至少一周邊電路閘極216於周邊電路區300內和複數條源極線52於陣列區400內。源極線52係平行於第一淺溝渠隔離12，在本較佳實施例中源極線52的位置係和第11圖中的源極線52位置相同，請參閱第11圖以了解源極線52和其它元件的相對位置，如第11圖所示，源極線52電連接第一源極/汲極區34中的第一源極36和第二源極/汲極區44中的第二源極40。周邊電路閘極216和源極線52具有至少一相同的材料層，例如堆疊層250中的導電層210、212或保護層214。
本發明之單閘極雙通道電晶體係利用一個閘極同時控制兩個U形通道的開啟和關閉，此外，由於閘極溝渠是利用自我對準製程來形成，因此可以縮小第一U形鮨狀結構和第二U形鮨狀結構的厚度，使得位於閘極溝渠中的閘極可以有適當的厚度。另外，較薄的第一U形鮨狀結構和第二U形鮨狀結構也同時和閘極以及閘極介電層共同組成薄體矽覆絕緣電晶體(thin body SOI transistor)，可提高單閘極雙通道電晶體之效能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
12．．．第一淺溝渠隔離
14、66、114、214．．．介電層
16．．．淺溝渠
20．．．第二淺溝渠隔離
22．．．主動區域
24．．．側壁子
26．．．閘極溝渠
28、32．．．介電層
30．．．金屬閘極
34．．．第一源極/汲極區
36．．．第一源極
38．．．第一汲極
40．．．第二源極
42．．．第二汲極區
44．．．第二源極/汲極區
46．．．第一導電層
48．．．第二導電層
50．．．單閘極雙通道電晶體
52．．．源極線
54．．．汲極接觸插塞
60．．．第一U形通道區域
62．．．第二U形通道區域
160．．．第一U形鮨狀結構
162．．．第二U形鮨狀結構
202．．．閘極介電層
204、210、212．．．導電層
206．．．層間介電層
208‧‧‧源極線接觸洞
214‧‧‧保護層
216‧‧‧周邊電路閘極
250‧‧‧堆疊層
300‧‧‧周邊電路區
400‧‧‧陣列區
第1圖至第2圖為根據本發明之一較佳實施例繪示的單閘極雙通道電晶體之立體透視圖。
第3圖至第10圖為根據本發明之一較佳實施例繪示的單閘極雙通道電晶體之製作方法示意圖。
第11圖為根據本發明之較佳實施例繪示的單閘極雙通道電晶體陣列之佈局示意圖。
第12圖繪示的是第11圖中沿AA’切線方向之單閘極雙通道電晶體陣列之側視圖。
第13圖繪示的是第11圖中沿BB’切線方向之單閘極雙通道電晶體陣列之側視圖。
第14圖繪示的是第11圖中沿CC’切線方向之單閘極雙通道電晶體陣列之側視圖。
第15圖至第22圖繪示的是源極線和周邊電路閘極之製作方法示意圖。
22．．．主動區域
26．．．閘極溝渠
30．．．金屬閘極
50．．．單閘極雙通道電晶體
60．．．第一U形通道區域
62．．．第二U形通道區域
160．．．第一U形鮨狀結構
162．．．第二U形鮨狀結構
Claims (6)
- 一種形成半導體元件的方法，包含：提供一主動區域，其中一向第一方向延伸之第一淺溝渠隔離和一向第二方向延伸之第二淺溝渠隔離定義出該主動區域，該第一淺溝渠隔離和該第二淺溝渠隔離相交，以及一第一介電層沿著該第一方向埋入於該主動區域；形成一側壁子於曝露出的該第二淺溝渠隔離之側壁上，並以該側壁子為遮罩蝕刻該主動區域，以形成一閘極溝渠嵌入在該主動區域中，該閘極溝渠沿該第二方向延伸並且截斷該第一介電層；形成一第二介電層於該閘極溝渠之表面；形成一閘極於該開極溝渠中，其中該閘極向該第二方延伸；形成一第三介電層於該閘極上；形成一第一源極/汲極區和一第二源極/汲極區於該閘極溝渠之側壁上，其中該第一源極/汲極區和該第二源極/汲極區位於該閘極之相對兩側，並且該第一介電層分別位於該第一源極/汲極區之間和該第二源極/汲極區之間；以及平坦化該第二淺溝渠隔離和該側壁子，使該第二淺溝渠隔離和該側壁子之上表面和該第一源極/汲極區和該第二源極/汲極區之上表面切齊。
- 如申請專利範圍第1項所述之形成半導體元件的方法，其中該第一淺溝渠隔離、該第二淺溝渠隔離和該第一介電層之形成方法包含： 提供一基底；形成該第一淺溝渠隔離於該基底中；形成該第一介電層於該基底中，該第一介電層與該第一淺溝渠隔離平行；形成一圖案化遮罩於該基底上；圖案化該基底以形成一淺溝渠與該第一淺溝渠隔離垂直；形成一第四介電層填滿該淺溝渠以形成該第二淺溝渠隔離，其中該第一淺溝渠隔離和該第二淺溝渠隔離於該基底上定義出該主動區域；以及去除該圖案化遮罩並且曝露出部分之該第四介電層。
- 如申請專利範圍第1項所述之形成半導體元件的方法，其中該第一源極/汲極區包含一第一導電層設於閘極溝渠之側壁和該主動區域之上表面。
- 如申請專利範圍第1項所述之形成半導體元件的方法，其中該第二源極/汲極區包含一第二導電層設於閘極溝渠之側壁和該主動區域之上表面。
- 如申請專利範圍第1項所述之形成半導體元件的方法，另包含：形成一源極線連接該第一源極/汲極區中的一第一源極和該第二源極/汲極區中的一第二源極；以及形成一汲極接觸插塞連接該第一源極/汲極區中的一第一汲極和該 第二源極/汲極區中的一第二汲極。
- 如申請專利範圍第1項所述之形成半導體元件的方法，其中在該第一源極/汲極區和該第二源極/汲極區形成之後，另包含：形成一堆疊層於一周邊電路區上、該第一源極和該第二源極上；以及圖案化該堆疊層以形成至少一周邊電路閘極於該周邊電路區以及形成一源極線連接該第一源極/汲極區中的一第一源極和該第二源極/汲極區中的一第二源極。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11063054B2 (en) | 2017-01-10 | 2021-07-13 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
| TWI748457B (zh) * | 2018-04-27 | 2021-12-01 | 美商美光科技公司 | 電晶體及電晶體陣列 |
| US11201207B2 (en) | 2017-01-09 | 2021-12-14 | Micron Technology, Inc. | Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5718585B2 (ja) * | 2010-05-19 | 2015-05-13 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法、並びにデータ処理システム |
| US8309418B2 (en) * | 2010-08-23 | 2012-11-13 | International Business Machines Corporation | Field effect transistor device with shaped conduction channel |
| US8298913B2 (en) | 2010-10-12 | 2012-10-30 | International Business Machines Corporation | Devices with gate-to-gate isolation structures and methods of manufacture |
| US8455330B2 (en) * | 2010-10-12 | 2013-06-04 | International Business Machines Corporation | Devices with gate-to-gate isolation structures and methods of manufacture |
| JP2013030582A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 半導体装置の製造方法 |
| US8569168B2 (en) * | 2012-02-13 | 2013-10-29 | International Business Machines Corporation | Dual-metal self-aligned wires and vias |
| JP2014199898A (ja) * | 2013-03-11 | 2014-10-23 | ソニー株式会社 | 固体撮像素子および製造方法、並びに、電子機器 |
| US9105478B2 (en) * | 2013-10-28 | 2015-08-11 | Globalfoundries Inc. | Devices and methods of forming fins at tight fin pitches |
| CN104282737B (zh) * | 2013-11-20 | 2017-05-24 | 沈阳工业大学 | 高集成度h形源漏栅辅控u形沟道高迁移率无结晶体管 |
| CN104282742B (zh) * | 2013-11-20 | 2017-05-24 | 沈阳工业大学 | 折叠栅控l形沟道低泄漏电流隧穿晶体管 |
| CN105470298B (zh) * | 2014-09-10 | 2018-10-02 | 中国科学院微电子研究所 | 一种FinFET器件结构及其制造方法 |
| CN104465728B (zh) * | 2014-12-24 | 2017-12-05 | 上海华虹宏力半导体制造有限公司 | 分离栅功率器件的栅极结构及工艺方法 |
| CN105206662A (zh) * | 2015-08-31 | 2015-12-30 | 上海华力微电子有限公司 | 一种半导体器件中的沟道结构 |
| EP3352224B1 (en) * | 2017-01-24 | 2020-03-11 | Nxp B.V. | Semiconductor device comprising a switch |
| US10340364B2 (en) * | 2017-11-14 | 2019-07-02 | International Business Machines Corporation | H-shaped VFET with increased current drivability |
| TWI659501B (zh) * | 2018-04-13 | 2019-05-11 | 華邦電子股份有限公司 | 記憶體裝置及其製造方法 |
| US10903080B2 (en) * | 2018-08-21 | 2021-01-26 | Nanya Technology Corporation | Transistor device and method for preparing the same |
| US10910370B2 (en) * | 2018-11-02 | 2021-02-02 | Samsung Electronics Co., Ltd. | Integrated circuit devices including a vertical field-effect transistor (VFET) and a fin field-effect transistor (FinFET) and methods of forming the same |
| US11189712B2 (en) | 2019-08-22 | 2021-11-30 | International Business Machines Corporation | Formation of vertical transport field-effect transistor structure having increased effective width |
| US11355496B2 (en) * | 2020-01-31 | 2022-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | High-density 3D-dram cell with scaled capacitors |
| CN112071841A (zh) * | 2020-09-17 | 2020-12-11 | 芯盟科技有限公司 | 半导体结构及其形成方法 |
| US20240268099A1 (en) * | 2023-02-06 | 2024-08-08 | Nanya Technology Corporation | Semiconductor structure and manufacturing method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200505020A (en) * | 2003-07-24 | 2005-02-01 | Samsung Electronics Co Ltd | Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same |
| US20090111265A1 (en) * | 2007-10-26 | 2009-04-30 | Spansion Llc | Selective silicide formation using resist etchback |
| US20090114989A1 (en) * | 2007-11-05 | 2009-05-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| US20090238000A1 (en) * | 2008-03-20 | 2009-09-24 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
| US20090251946A1 (en) * | 2008-04-03 | 2009-10-08 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
| TW200947567A (en) * | 2008-02-19 | 2009-11-16 | Micron Technology Inc | Devices including fin transistors robust to gate shorts and methods of making the same |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210729A (ja) | 2000-01-24 | 2001-08-03 | Nec Corp | 半導体記憶装置及びその製造方法 |
| DE10361695B3 (de) | 2003-12-30 | 2005-02-03 | Infineon Technologies Ag | Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs |
| US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| US7034408B1 (en) | 2004-12-07 | 2006-04-25 | Infineon Technologies, Ag | Memory device and method of manufacturing a memory device |
| US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
| US8501581B2 (en) | 2006-03-29 | 2013-08-06 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| US7939403B2 (en) | 2006-11-17 | 2011-05-10 | Micron Technology, Inc. | Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells |
| US9202921B2 (en) | 2010-03-30 | 2015-12-01 | Nanya Technology Corp. | Semiconductor device and method of making the same |
-
2010
- 2010-03-30 US US12/749,532 patent/US9202921B2/en active Active
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200505020A (en) * | 2003-07-24 | 2005-02-01 | Samsung Electronics Co Ltd | Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same |
| US20060027869A1 (en) * | 2003-07-24 | 2006-02-09 | Samsung Electronics Co., Ltd. | Vertical double-channel silicon-on-insulator transistor and method of manufacturing the same |
| US20090111265A1 (en) * | 2007-10-26 | 2009-04-30 | Spansion Llc | Selective silicide formation using resist etchback |
| US20090114989A1 (en) * | 2007-11-05 | 2009-05-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
| TW200947567A (en) * | 2008-02-19 | 2009-11-16 | Micron Technology Inc | Devices including fin transistors robust to gate shorts and methods of making the same |
| US20090238000A1 (en) * | 2008-03-20 | 2009-09-24 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
| US20090251946A1 (en) * | 2008-04-03 | 2009-10-08 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11201207B2 (en) | 2017-01-09 | 2021-12-14 | Micron Technology, Inc. | Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor |
| US11063054B2 (en) | 2017-01-10 | 2021-07-13 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
| TWI748457B (zh) * | 2018-04-27 | 2021-12-01 | 美商美光科技公司 | 電晶體及電晶體陣列 |
Also Published As
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