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TWI400731B - 電容元件及其製造方法 - Google Patents

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TWI400731B
TWI400731B TW097133268A TW97133268A TWI400731B TW I400731 B TWI400731 B TW I400731B TW 097133268 A TW097133268 A TW 097133268A TW 97133268 A TW97133268 A TW 97133268A TW I400731 B TWI400731 B TW I400731B
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Shu Ming Chang
Chia Wen Chiang
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Ind Tech Res Inst
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Description

電容元件及其製造方法
本發明係關於一種電容元件；特別是有關於一種採晶圓級製程的電容元件。
運算積體電路元件通常需要耦合電容來降低雜訊，離積體電路元件越近的電容，所產生的寄生電感愈小，可以有較佳的電性表現。已知的電容元件有表面安裝式電容元件(Surface Mounting Device type capacitor)、薄膜電容元件及溝槽式電容元件。傳統的表面安裝式電容元件1是以多層方式達到高電容，如第一圖所示，主要是以厚膜印刷方式印刷電極12在介電層10上，再作堆疊與燒結。燒結溫度通常需要千度以上。雖然可以使用多層製作，電容值可以高，但因為製作出來的表面安裝式電容元件1需要再一次組裝於基板20上，如第二圖所示，會增加組裝的成本。再者，去耦合電容元件1與積體電路元件22的距離相隔著基板20，利用該電容元件1降低積體電路元件22雜訊的效果不佳。再者，隨著可攜式電子元件縮裝的需求下，電子封裝整體的尺寸不斷的縮小，表面安裝式電容元件1的尺寸也逐漸縮小，但尺寸的縮小卻也增加組裝時的成本。
薄膜電容元件已知有使用薄膜製程製作，而利用介電材料層厚度的降低來提高電容。此一製作方法可與積體電路製程相結合，但單位面積的電容密度還是有一定的限制，如果使用多層結構來達到高電容密度，則會增加光罩數目與製作成本。溝槽式電容元件係在矽晶圓上挖出間隔很密且洞很小的溝槽，並在溝槽內填入薄的介電材料，以 得到相當高的電容密度，但此一方式製程困難，製造費用比較昂貴，如美國專利第5,150,276號及美國專利第5,393,373號。
本發明提供一種電容元件及其製造方法，係可在低溫下將具高介電材料及多層垂直式平板電極的電容元件製作在一晶圓上，而與該晶圓上的主動元件整合在一起，可縮短電容元件與主動元件的距離，使電容元件與主動元件有效結合，以提高主動元件的電性表現。
本發明提供一種電容元件及其製造方法，係可採低溫製程將該電容元件直接製作在一晶圓上，以減少該電容元件組裝及製作的費用。
本發明提供一種電容元件及其製造方法，係採晶圓級低溫製程將具高介電材料及多層垂直式平板電極的電容元件直接製作在晶圓上。
本發明提供一種電容元件垂直堆疊結構及其製造方法，係利用矽導孔(Through Silicon Via,TSV)技術於每一電容元件內形成垂直導線，再藉由對接該等電容元件的垂直導線，以於晶圓上製作垂直堆疊電容元件。
據上述，本發明提供的一種電容元件，係包括一具有至少一主動元件的半導體基底及至少一電容元件係具有一介電材料基體、複數個第一平板電極、一第一共同導線、複數個第二平板電極及一第二共同導線。該電容元件形成於該半導體基底中一預定區域，該介電材料基體係位於該半導體基底中該預定區域。該等第一平板電極係從該半導體基底的一表面垂直延伸於該介電材料基體中而彼此平行 配置。該第一共同導線係形成於該半導體基底之該表面上並電性連接該等第一平板電極。該等第二平板電極係從該半導體基底的該表面垂直延伸於該介電材料基體中並與該等第一平板電極交錯平行配置。該第二共同導線係相對於該第一共同導線而形成於該半導體基底之該表面上並電性連接該等第二平板電極。
本發明亦提供一種電容元件之製造方法，其包括：提供一半導體基底，該半導體基底係具有至少一主動元件；形成至少一空腔於該半導體基底中一預定區域；填入一介電材料基體於該空腔中；形成複數個彼此平行的平板狀孔洞垂直貫穿該介電材料基體；及形成複數個平板電極於該等平板狀孔洞內並同時形成一導線圖案於該半導體基底的一表面上，其中該等平板電極包含彼此交錯配置的第一組平板電極及第二組平板電極，該導線圖案包含一第一共同導線係連接該等第一組平板電極、一第二共同導線係連接該等第二組平板電極、一第一平行導線係連接該第一組平板電極的最外側平板電極及一第二平行導線係連接該第二組平板電極的最外側平板電極。
本發明亦提供另一種電容元件之製造方法，其包括：提供一半導體基底，該半導體基底係具有至少一主動元件；形成至少一空腔於該半導體基底中一預定區域；填入一介電材料基體於該空腔中；形成複數個彼此平行的第一平板狀孔洞垂直貫穿該介電材料基體；形成複數個第一平板電極於該等第一平板狀孔洞內；形成複數個彼此平行的第二平板狀孔洞垂直貫穿該介電材料基體並與該等第一平板電極交錯配置；及形成複數個第二平板電極於該等第二平板狀孔洞內並同時形成一導線圖案於該半導體基底的一 表面上，其中該導線圖案包含一第一共同導線係連接該等第一平板電極、一第二共同導線係連接該等第二平板電極、一第一平行導線係連接最外側的該第一平板電極及一第二平行導線係連接最外側的該第二平板電極。
本發明提供的一種電容元件係可採晶圓級的低溫製程將電容元件直接製作在晶圓上。本發明的低溫製程泛指製程溫度是晶圓上積體電路元件可以承受的溫度以下，例如400℃以下。如第三圖所示，係本發明採晶圓級(wafer-level)製程製作在一晶圓3上的多個電容元件30正視示意圖。第四A圖係第三圖所示的單一個電容元件30的正視示意圖，而第四B圖係該電容元件3沿B-B線的截面示意圖。參第四A圖，該電容元件30係可製作在該晶圓3上的一預定區域A，以與該晶圓3上的主動元件(圖中未示出)整合在一起。該電容元件3係具有一具高介電常數例如大於1000的介電材料基體(bulk capacitor material)301、複數個第一平板電極302a、一第一共同導線303a、複數個第二平板電極302b及一第二共同導線303b。該介電材料基體301係位於該晶圓3中該預定區域A。在本發明中係以黏著層306將該介電材料基體301貼合於該預定區域A的該晶圓3內部(參第四B圖)。該等第一平板電極302a係從該晶圓3的一表面垂直延伸於該介電材料基體301中而彼此平行配置。該第一共同導線303a係形成於該晶圓3之該表面上並電性連接該等第一平板電極302a，以將該等第一平板電極302a電性連接至一共同電壓端(未示出)。該等第二平板電極302b係從該晶圓3的該表面垂直 延伸於該介電材料基體301中並與該等第一平板電極302a交錯平行配置。該第二共同導線303b係相對於該第一共同導線303a而形成於該晶圓3之該表面上並電性連接該等第二平板電極302b，以將該等第二平板電極302b電性連接至另一共同電壓端(未示出)，其電性係相反於該等第一平板電極302a連接的該共同電壓端。參第四A圖及第四B圖，該電容元件30又包含一第一垂直導線304a、一第一平行導線305a、一第二垂直導線304b及一第二平行導線305b。該第一垂直導線304a貫穿該晶圓3，該第一平行導線305a形成於該晶圓3之該表面上並電性連接該第一垂直導線304a與最外側的該第一平板電極302a。該第二垂直導線304b相對於該第一垂直導線304a貫穿該晶圓3及該第二平行導線305b形成於該晶圓3之該表面上並電性連接該第二垂直導線304b與最外側的該第二平板電極302b。
本發明該電容元件30係可製作在該晶圓3的主動面(active side)或背面(back side)上。換句話說，該電容元件30可與主動元件製作在該晶圓3的同一側或相對側。參第四A圖，本發明該電容元件30具有多個垂直式平板電極302a,302b及具介電常數大於1000的該介電材料基體301，因而可提供高電容。再者，本發明可藉由縮短前述平板電極302a,302b之間的距離，進一步提高該電容元件30的電容。再者，該電容元件30藉由前述第一垂直導線304a與第二垂直導線304b的設計，可利於多個該電容元件30彼此垂直堆疊，並且藉由該等第一垂直導線304a與第二垂直導線304b建立垂直導通連線。因此，本發明亦可在該晶圓3上製作具垂直堆疊結構的電容元件。
本發明提供的前述電容元件30的製造方法，將藉由 以下具體實施例配合所附圖式予以詳細說明如下。第五A圖至第五E圖係本發明前述電容元件30的製造方法的一第一具體實施例的各步驟對應截面結構示意圖。在第一具體實施例中，參第五A圖，首先提供一半導體基底(晶圓)3，係具有至少一主動元件32形成於該半導體基底3的一第一表面上(在此定義為該半導體基底3的主動面)。接著，形成至少一空腔300於該半導體基底3的一預定區域內相對於該等主動元件32。也就是說，該空腔300係從相對於該第一表面的一第二表面延伸進入該半導體基底3內。在第一具體實施例中，本發明可以乾蝕刻或感應耦合電漿(ICP)蝕刻方式形成該空腔300於該半導體基底3中。第五A圖雖例示說明該空腔300形成於該等主動元件32的相對側，但該空腔300亦可形成於與該等主動元件32同側的該半導體基底3中。參第五B圖，將一高介電常數例如大於1000的介電材料基體301填入該空腔300內並藉由一黏著層306而貼合於該半導體基底3內。該介電材料基體301可以是經過高溫燒結後的鈦酸鋇(BaTiO3 )材料，再填入該空腔300內，而其介電常數係達數千至數萬。參第五C圖，形成複數個彼此平行的平板狀孔洞302垂直貫穿該介電材料基體301，並且該等平板狀孔洞302係分成一組第一平板狀孔洞302及一組第二平板狀孔洞302(請配合參考第四A圖)。該等第一平板狀孔洞302及該等第二平板狀孔洞302係彼此平行交錯配置於該介電材料基體301，該等第一平板狀孔洞302朝該介電材料基體301的一側邊延伸，而該等第二平板狀孔洞302係朝該介電材料基體301相對的另一側邊延伸。在本發明中例如可以感應耦合電漿蝕刻方式或雷射鑽孔方式在該介電材料基體301形 成該等平板狀孔洞302。參第五D圖，接著，使用電鍍或物理氣相沈積(PVD)或化學氣相沈積方式將導電材料例如鋁、銅、鎢或多晶矽沈積於該等第一及第二平板狀孔洞302內，以分別形成複數個第一平板電極302a及複數個第二平板電極302b，並且該等第一平板電極302a與該等第二平板電極302b係彼此平行交錯配置於該介電材料基體301。 在此一製程步驟，本發明同時形成一導線圖案於該半導體基底3的第二表面上。請參考第四A圖及第五D圖，該導線圖案包含一第一共同導線303a、一第二共同導線303b、一第一平行導線305a及一第二平行導線305b。該第一共同導線303a及該第二共同導線303b係分別連接該等第一平板電極302a及該等第二平板電極302b，並且該第一平行導線305a連接最外側的一該第一平板電極302a及該第二平行導線305b連接最外側的一該第二平板電極302b。直至此製程步驟，本發明即完成該電容元件30的主要結構，係一種多層式金屬-介電層-金屬電容元件(MIM capacitor)結構。參第五E圖，接著利用矽導孔(TSV)技術形成一對垂直貫穿孔304分別於該介電材料基體301兩對側，並分別垂直通過該第一平行導線305a及該第二平行導線305b以及該半導體基底3。接著，以電鍍或物理氣相沈積(PVD)或化學氣相沈積方式將相同於該第一平板電極302a及該第二平板電極302b的導電材料填入該對垂直貫穿孔304，以分別形成一第一垂直導線304a及一第二垂直導線304b。如此一來，該第一平行導線305a係連接於最外側的該第一平板電極302a與該第一垂直導線304a之間，而該第二平行導線305b係連接於最外側的該第二平板電極302b與該第二垂直導線304b之間。此外，在此一製 程步驟，本發明同時形成一對第一電性接觸307a分別於該第一垂直導線304a的兩端及一對第二電性接觸307b分別於該第二垂直導線304b的兩端。參第五F圖，形成複數個導電性銲墊308於該半導體基底3的第一表面下方，並形成複數個導電凸塊例如錫球309分別接合於該半導體基底3的第二表面下方的該第一電性接觸307a、該第二電性接觸307b及該等導電性銲墊308。
本發明藉由該電容元件30的第一垂直導線304a及第二垂直導線304b的設計，可做多個前述電容元件30的垂直堆疊。參第六圖，本發明係可將第五E圖所示製作完成的多個該電容元件30a、30b、30c垂直堆疊，使該等第一垂直導線304a及該等第二垂直導線304b分別彼此對齊接合，以建立該等電容元件30a、30b、30c的垂直導通連線，並且藉由該電容元件30c下方的錫球309與外界建立電性連接。如此一來，本發明即可完成具垂直堆疊結構的電容元件。
本發明係可先將具高介電常數例如大於1000的介電材料經過高溫燒結後製作成該介電材料基體301。之後，再將成型的該介電材料基體301以黏著層306貼合於該半導體基底3的預留空腔300內部，後續再以低溫製程於該半導體基底3製作該電容元件30。本發明該電容元件30具有多個垂直式平板電極及高介電常數的介電材料，可提供高電容，並且可進一步藉由調整垂直式平板電極的數目及彼此的間距，進一步提高該電容元件30的電容。再者，本發明的該電容元件30的製造方法係可將該電容元件30直接製作在具有主動元件32的該半導體基底3上，而與該等主動元件32共同整合在該半導體基底3上，可減少電容 元件組裝的成本並且可縮短與該等主動元件32之間的距離，降低寄生電感，減少主動元件32的雜訊。
第七A圖至第七F圖係本發明電容元件的製造方法的一第二具體實施例的各製程步驟對應的截面結構示意圖。參第七A圖，首先提供一半導體基底4，該半導體基底4的一第一表面上形成至少一個主動元件42。接著，形成至少一空腔400於該半導體基底4的一預定區域內相對於該等主動元件42。也就是說，該空腔400係從相對於該第一表面的一第二表面延伸進入該半導體基底4內。在第二具體實施例中，本發明可以乾蝕刻或感應耦合電漿(ICP)蝕刻方式形成該空腔400於該半導體基底4中。第七A圖雖例示說明該空腔400形成於該等主動元件42的相對側，但該空腔400亦可形成於與該等主動元件42同側的該半導體基底4中。參第七B圖，將一高介電常數例如大於1000的介電材料基體401填入該空腔400內並藉由一黏著層406而貼合於該半導體基底4內。該介電材料基體401可以是經過高溫燒結後的鈦酸鋇(BaTiO3 )材料，再填入該空腔400內，而其介電常數係達數千至數萬。參第七C圖，形成複數個彼此平行的第一平板狀孔洞402垂直貫穿該介電材料基體401，例如可以感應耦合電漿蝕刻方式或雷射鑽孔方式在該介電材料基體401形成該等第一平板狀孔洞402。該等第一平板狀孔洞402係朝該介電材料基體401的一側邊延伸(第七C圖未示出)。接著，參第七D圖，使用電鍍或物理氣相沈積(PVD)或化學氣相沈積方式將導電材料例如鋁、銅、鎢或多晶矽沈積於該等第一平板狀孔洞402內，以分別形成複數個第一平板電極402a。參第七E圖，接著例如以感應耦合電漿蝕刻方式或雷射鑽孔方式形成複數個 第二平板狀孔洞403垂直貫穿該介電材料基體401並且與該等第一平板電極402a呈彼此平行交錯配置關係。該等第二平板狀孔洞403係朝該介電材料基體401相對的另一側邊延伸(第七E圖未示出)。在此製程步驟，本發明係可藉由已填入該等第一平板狀孔洞402內的導電材料增加該介電材料基體401的支撐力，以利於該等第二平板狀孔洞403的形成。接下來，使用電鍍或物理氣相沈積(PVD)或化學氣相沈積方式將相同於第一平板電極402a的導電材料沈積於該等第二平板狀孔洞403內，以形成複數個第二平板電極403a，並且該等第一平板電極402a與該等第二平板電極403a係彼此平行交錯配置於該介電材料基體401。在此一製程步驟，本發明同時形成一導線圖案於該半導體基底4的第二表面上。請同時配合參考第四A圖，該導線圖案包含一第一共同導線(相同於第四A圖的第一共同導線303a)、一第二共同導線(相同於第四A圖的第二共同導線303b)、一第一平行導線404及一第二平行導線405。該第一共同導線及該第二共同導線係分別連接該等第一平板電極402a及該等第二平板電極403a，並且該第一平行導線404連接最外側的一該第一平板電極402a及該第二平行導線405連接最外側的一該第二平板電極403a。參第七F圖，接著利用矽導孔(TSV)技術形成一對垂直貫穿孔407分別於該介電材料基體401兩對側，並分別垂直通過該第一平行導線404及該第二平行導線405以及該半導體基底4。接著，以電鍍或物理氣相沈積(PVD)或化學氣相沈積方式將相同於該第一平板電極402a及該第二平板電極403a的導電材料填入該對垂直貫穿孔407，以分別形成一第一垂直導線407a及一第二垂直導線407b。如此一來，該第一 平行導線404係連接於最外側的該第一平板電極402a與該第一垂直導線407a之間，而該第二平行導線405係連接於最外側的該第二平板電極403b與該第二垂直導線407b之間。此外，在此一製程步驟，本發明同時形成一對第一電性接觸408a分別於該第一垂直導線407a的兩端及一對第二電性接觸408b分別於該第二垂直導線407b的兩端。如此一來，即完成本發明具垂直電性連接的電容元件的主要結構。
本發明電容元件的製造方法的第二具體實施例係採兩階段式挖孔填孔方式，係於該介電材料基體401形成多個第一平板狀孔洞後，先填入導電材料於該等第一平板狀孔洞，以提高該介電材料基體401的支撐力。接著，形成多個第二平板狀孔洞於該介電材料基體401中並與該等第一平板狀孔洞交錯配置，再填入導電材料於該等第二平板狀孔洞內。根據本發明的第二具體實施例即可製作電極板數目更多及電極板間距更小的高電容電容元件。
以上所述僅為本發明之具體實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
1‧‧‧表面安裝式電容元件
3、4‧‧‧半導體基底
10‧‧‧介電層
12‧‧‧電極
20‧‧‧基板
22‧‧‧積體電路元件
30、30a、30b、30c‧‧‧電容元件
32、42‧‧‧主動元件
300、400‧‧‧空腔
301、401‧‧‧介電材料基體
302a、402a‧‧‧第一平板電極
302b、403a‧‧‧第二平板電極
304、407‧‧‧垂直貫穿孔
303a‧‧‧第一共同導線
303b‧‧‧第二共同導線
304a、407a‧‧‧第一垂直導線
304b、407b‧‧‧第二垂直導線
305a、404‧‧‧第一平行導線
305b、405‧‧‧第二平行導線
306、406‧‧‧黏著層
307a、408a‧‧‧第一電性接觸
307b、408b‧‧‧第二電性接觸
308‧‧‧銲墊
309‧‧‧錫球
第一圖係一傳統表面安裝式電容元件的立體結構示意圖；第二圖係組裝有第一圖的表面安裝式電容元件的晶圓側視結構示意圖；第三圖係本發明具有多個電容元件的晶圓正視示意圖，係說明本發明電容元件可以晶圓級製程製作於該晶圓上；第四A圖係本發明電容元件的正視示意圖；第四B圖係第四A圖電容元件沿B-B線的截面示意圖；第五A圖至第五F圖係本發明電容元件製造方法的第一具體實施例各製程步驟對應的截面結構示意圖；第六圖係本發明具垂直堆疊結構的電容元件截面示意圖；及第七A圖至第七F圖係本發明電容元件製造方法的第二具體實施例各製程步驟對應的截面結構示意圖。
3‧‧‧半導體基底
30‧‧‧電容元件
32‧‧‧主動元件
301‧‧‧介電材料基體
302a‧‧‧第一平板電極
302b‧‧‧第二平板電極
304‧‧‧垂直貫穿孔
304a‧‧‧第一垂直導線
304b‧‧‧第二垂直導線
305a‧‧‧第一平行導線
305b‧‧‧第二平行導線
306‧‧‧黏著層
307a‧‧‧第一電性接觸
307b‧‧‧第二電性接觸

Claims (14)

  1. 一種電容元件，其包括：一半導體基底，係具有至少一主動元件；至少一電容元件，係形成於該半導體基底中一預定區域，該電容元件包括：一介電材料基體，係位於該半導體基底中該預定區域；複數個第一平板電極，係從該半導體基底的一表面垂直延伸於該介電材料基體中而彼此平行配置；一第一共同導線，係形成於該半導體基底之該表面上並電性連接該等第一平板電極；複數個第二平板電極，係從該半導體基底的該表面垂直延伸於該介電材料基體中並與該等第一平板電極交錯平行配置；一第二共同導線，係相對於該第一共同導線而形成於該半導體基底之該表面上並電性連接該等第二平板電極；及一第一垂直導線、一第一平行導線、一第二垂直導線及一第二平行導線，該第一垂直導線貫穿該半導體基底及該第一平行導線形成於該半導體基底之該表面上並電性連接該第一垂直導線與最外側的該第一平板電極，該第二垂直導線相對於該第一垂直導線貫穿該半導體基底及該第二平行導線形成於該半導體基底之該表面上並電性連接該第二垂直導線與最外側的該第二平板電極；其中，該介電材料基體的介電常數大於1000。
  2. 如申請專利範圍第1項所述之電容元件，其中包含 一黏著層接合於該介電材料基體與該半導體基底之間。
  3. 如申請專利範圍第1項所述之電容元件，其中包含一黏著層接合於該介電材料基體與該半導體基底之間。
  4. 如申請專利範圍第1項所述之電容元件，其中該電容元件與該至少一主動元件位於該半導體基底之同側或對側。
  5. 如申請專利範圍第1項所述之電容元件，其中更包含至少一如申請專利範圍第2項所述之電容元件堆疊於該具高電容高整合度電容元件之該表面上並且該等電容元件的該等第一垂直導線及該等第二垂直導線分別對齊接合。
  6. 如申請專利範圍第5項所述之電容元件，其中更包含複數個導電凸塊形成於最下方的該電容元件的另一表面下方並分別與該第一垂直導線、該第二垂直導線電性接觸。
  7. 一種電容元件製造方法，其包括：提供一半導體基底，該半導體基底係具有至少一主動元件；形成至少一空腔於該半導體基底中一預定區域；填入一介電材料基體於該空腔中；形成複數個彼此平行的平板狀孔洞垂直貫穿該介電材料基體；形成複數個平板電極於該等平板狀孔洞內並同時形成一導線圖案於該半導體基底的一表面上，其中該等平板 電極包含彼此交錯配置的第一組平板電極及第二組平板電極，該導線圖案包含一第一共同導線係連接該等第一組平板電極、一第二共同導線係連接該等第二組平板電極、一第一平行導線係連接該第一組平板電極的最外側平板電極及一第二平行導線係連接該第二組平板電極的最外側平板電極；形成一對垂直貫穿孔分別於該介電材料基體對側並且通過該半導體基底；及形成一第一垂直導線及一第二垂直導線分別於該對垂直貫穿孔內，並且該第一垂直導線連接該第一平行導線及該第二垂直導線連接該第二平行導線；其中，該介電材料基體的介電常數大於1000。
  8. 如申請專利範圍第7項所述之電容元件製造方法，其中更包含以一黏著層接合該介電材料基體與該半導體基底。
  9. 如申請專利範圍第7項所述之電容元件製造方法，其中更包含以一黏著層接合該介電材料基體與該半導體基底。
  10. 如申請專利範圍第7項所述之電容元件製造方法，其中前述形成複數個彼此平行的平板狀孔洞垂直貫穿該介電材料基體的步驟包含同時形成第一組彼此平行的平板狀孔洞及第二組彼此平行的平板狀孔洞，並且該等第一組平板狀孔洞係與該等第二組平板狀孔洞交錯配置。
  11. 如申請專利範圍第7項所述之電容元件製造方法，其中前述形成複數個彼此平行的平板狀孔洞垂直貫穿該介電材料基體的步驟包含同時形成第一組彼此平行的平板狀孔洞及第二組彼此平行的平板狀孔洞，並且該等第一組平板狀孔洞係與該等第二組平板狀孔洞交錯配置。
  12. 一種電容元件製造方法，其包括：提供一半導體基底，該半導體基底係具有至少一主動元件；形成至少一空腔於該半導體基底中一預定區域；填入一介電材料基體於該空腔中；形成複數個彼此平行的第一平板狀孔洞垂直貫穿該介電材料基體；形成複數個第一平板電極於該等第一平板狀孔洞內；形成複數個彼此平行的第二平板狀孔洞垂直貫穿該介電材料基體並與該等第一平板電極交錯配置；形成複數個第二平板電極於該等第二平板狀孔洞內並同時形成一導線圖案於該半導體基底的一表面上，其中該導線圖案包含一第一共同導線係連接該等第一平板電極、一第二共同導線係連接該等第二平板電極、一第一平行導線係連接最外側的該第一平板電極及一第二平行導線係連接最外側的該第二平板電極；形成一對垂直貫穿孔分別於該介電材料基體對側並且通過該半導體基底；及形成一第一垂直導線及一第二垂直導線分別於該對垂直貫穿孔內，並且該第一垂直導線連接該第一平行導線及該第二垂直導線連接該第二平行導線； 其中，該介電材料基體的介電常數大於1000。
  13. 如申請專利範圍第12項所述之電容元件製造方法，其中更包含以一黏著層接合該介電材料基體與該半導體基底。
  14. 如申請專利範圍第12項所述之電容元件製造方法，其中更包含以一黏著層接合該介電材料基體與該半導體基底。
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