TWI495074B - 減能結構 - Google Patents
減能結構 Download PDFInfo
- Publication number
- TWI495074B TWI495074B TW101145178A TW101145178A TWI495074B TW I495074 B TWI495074 B TW I495074B TW 101145178 A TW101145178 A TW 101145178A TW 101145178 A TW101145178 A TW 101145178A TW I495074 B TWI495074 B TW I495074B
- Authority
- TW
- Taiwan
- Prior art keywords
- energy
- reducing
- substrate
- glass
- circle
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/1316—Iron [Fe] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/12—All metal or with adjacent metals
- Y10T428/12444—Embodying fibers interengaged or between layers [e.g., paper, etc.]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/21—Circular sheet or circular blank
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T442/00—Fabric [woven, knitted, or nonwoven textile or cloth, etc.]
- Y10T442/30—Woven fabric [i.e., woven strand or strip material]
- Y10T442/3008—Woven fabric has an elastic quality
- Y10T442/3024—Including elastic strand or strip
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T442/00—Fabric [woven, knitted, or nonwoven textile or cloth, etc.]
- Y10T442/30—Woven fabric [i.e., woven strand or strip material]
- Y10T442/3033—Including a strip or ribbon
- Y10T442/3041—Woven fabric comprises strips or ribbons only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Re-Forming, After-Treatment, Cutting And Transporting Of Glass Products (AREA)
- Laminated Bodies (AREA)
Description
本發明是有關於一種降低應力的裝置,且特別是有關於一種用於降低玻璃中介層之應力的裝置。
近年來,半導體產業發展利用3D堆疊技術來縮短晶片之間的導線、縮小元件尺寸及幫助建構完整立體堆疊晶片架構,而基板通孔(Through-Substrate Vias)是3D堆疊技術中用以連結垂直堆疊晶片的重要構件。
在基板通孔的應用中,除了使用傳統的矽通孔(Through-Silicon Vias,TSV)外,目前也發展出玻璃通孔(Through-Glass Vias,TGV)。然而,由於玻璃通孔內填材料與玻璃之間熱膨脹係數(coefficient of thermal expansion,CTE)的差異,加上玻璃基板的脆性較大且彈性較差,故使得在玻璃通孔周圍產生不均勻的熱應力,進而導致玻璃通孔發生剝離和填孔彈出(pop up),甚至導致晶片斷裂等情形。
在習知降低應力的方法中,通常採用改變玻璃通孔的材料及外型,或是在結構中增加其他材料等。但上述方法除了皆需對現有技術或結構進行改變外,還有會增加製造成本的問題。因此,亟需一種可使用現有技術達到降低應力的改善方法。
本發明提供一種減能結構,其可用於降低玻璃通孔與基板之間的應力。
本發明提出一種減能結構,包括減能主體、至少一第一減能基底及至少一第二減能基底。減能主體具有彼此相對的上表面及下表面。第一減能基底設置於減能主體的上表面上。第二減能基底設置於減能主體的下表面上。其中,至少一第一減能基底與至少一第二減能基底互相交錯。
基於上述,本發明所提出之減能結構,可應用於現有製程中,並可有效降低由於玻璃通孔與基板之間的熱膨脹係數不匹配所產生的應力,以及降低能量釋放率進而減少熱導致的破裂。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A是依照本發明之一實施例的減能結構的上視示意圖。圖1B是依照本發明之一實施例的減能結構的剖面示意圖。圖2是依照本發明之另一實施例的減能結構的上視示意圖。
請同時參照圖1A、圖1B及圖2,減能結構100及減能結構200包括減能主體102、至少一減能基底104a及至少一減能基底104b。
減能主體102具有彼此相對的上表面102a及下表面
102b。減能主體102的材料例如是彈性材料或脆性材料。在一實施例中,減能主體102的材料例如是金屬、高分子材料或碳系材料,其中金屬例如是銅鎢、鐵或前述材料合金;高分子材料例如聚乙炔;碳系材料例如是活性炭、碳纖維或碳奈米管等。減能主體102的形狀例如是圓形、多邊形、或具備幾何中心的形狀。在圖1A、圖1B及圖2中,雖然繪示減能主體102的形狀為圓形,但本發明並不限定於此。
減能基底104a設置於減能主體102的上表面102a上。減能基底104a的材料例如是金屬、高分子材料或碳系材料,其中金屬例如是銅鎢、鐵或前述材料合金;高分子材料例如聚乙炔;碳系材料例如是活性炭、碳纖維或碳奈米管等。減能基底104a的形狀例如是矩形、圓形或尖型。在圖1A、圖1B及圖2中,雖然繪示減能基底104a的形狀為矩形,但本發明並不限定於此。另外,當減能基底104a的數量為多個時,這些減能基底104a彼此之間互相交錯。請參照圖2,減能結構200之減能基底104a的數量為兩個,且這些減能基底104a以90度彼此相交錯。雖然圖2中繪示減能基底104a的數量為兩個,且交錯角度為90度,但本發明並不限於此。在其他實施例中,減能基底104a的數量可以是三個以上,而減能基底104a彼此之間只要有交錯即可。
減能基底104b設置於減能主體102的下表面102b上。減能基底104b的材料例如是金屬、高分子材料或碳系
材料,其中金屬例如是銅鎢、鐵或前述材料合金;高分子材料例如聚乙炔;碳系材料例如是活性炭、碳纖維或碳奈米管等。減能基底104b的形狀例如是矩形、圓形或尖型。在圖1A、圖1B及圖2中,雖然繪示減能基底104b的形狀為矩形,但本發明並不限定於此。此外,在圖1A、圖1B及圖2中,雖然繪示減能基底104a與減能基底104b的形狀皆為矩形,但本發明並不限定於此,減能基底104a與減能基底104b的形狀可相同或不相同。另外,當減能基底104b的數量為多個時,這些減能基底104b彼此之間互相交錯。請參照圖2,減能結構200之減能基底104b的數量為兩個,且這些減能基底104b以90度彼此相交錯。雖然圖2中繪示減能基底104b的數量為兩個,且交錯角度為90度,但本發明並不限於此。在其他實施例中,減能基底104b的數量可以是三個以上,而減能基底104b彼此之間只要有交錯即可。
請繼續參照圖1A及圖1B,至少一減能基底104a與至少一減能基底104b的長度方向相交錯。在此實施例中,減能基底104a及減能基底104b的數量均為一個,且兩者的長度方向以90度相交錯。雖然圖1A及圖1B繪示減能基底104a及減能基底104b長度方向的交錯角度為90度,但本發明並不限於此。在其他實施例中,減能基底104a及減能基底104b長度方向的交錯角度可為小於180度的其他角度。
此外,減能結構100及減能結構200可應用於具有玻
璃中介層的三維積體電路(3D-integrated circuit,3D-IC)結構中,如圖3所示。
圖3是依照本發明之一實施例之具有減能結構的3D-IC結構剖面示意圖。
請參照圖3,3D-IC結構包括減能結構100、中介層106、晶片108及凸塊110。
減能結構100設置於中介層106與晶片108之間,且至少一減能基底104a設置於減能主體102與晶片108之間,而至少一減能基底104b設置於減能主體102與中介層106之間。
中介層106包括玻璃基材107以及至少一玻璃通孔109。玻璃通孔109設置於玻璃基材107中。玻璃通孔109的材料例如是銅鎢、鐵或前述材料合金。
凸塊110設置在中介層106與晶片108之間,以電性連接中介層106與晶片108。凸塊110的材料例如是銅鎢、鐵或前述材料合金。
此外,減能主體102的熱膨脹係數例如是玻璃通孔109的熱膨脹係數的80%至120%。也就是說,當玻璃通孔109為銅時,減能主體102可以是熱膨脹係數例如為6ppm/℃至21ppm/℃的金屬或高分子材料。減能基底104a及減能基底104b的熱膨脹係數例如是玻璃通孔109的熱膨脹係數的80%至120%。
在此3D-IC結構中,減能主體102可用作斷裂能量的吸收體,而減能基底104a及減能基底104b可將減能主體
102所吸收的能量分散進入中介層106中,原則上可達成降低熱應力的目的。
特別說明的是,本實施例之用以吸收能量的減能結構100是以如下所述之佈局方式來配置:當至少一玻璃通孔109的數量為多個時,在以這些玻璃通孔109為頂點所組成的多邊形300中,可將至少一個以上的減能結構100設置於以多邊形300的幾何中心P為圓心的圓202內,其中所述圓202位在所述多邊形300內,並且所述圓202的半徑Cr為玻璃通孔109的半徑R的2倍以內。另外,在上述佈局方式中,當減能主體102的形狀為圓形且至少一減能基底104a及至少一減能基底104b的形狀為矩形時,玻璃通孔109的半徑R、減能主體102的半徑r、至少一玻璃通孔109的中心至減能主體102的中心的距離L、至少一減能基底104a的短邊長度W1與至少一減能基底104b的短邊長度W2之間的關係由以下式1至式3定義,但本發明並不限於此。
0.2R≦r 式1
0≦L≦4(R+r) 式2
0≦W1,W2≦8r 式3
以下,以減能主體102為圓形且減能基底104a及減能基底104b為矩形為例,利用圖4至圖6C詳細說明上述之佈局方式。在圖4至圖6C中是以圖1A及圖1B中的減能結構100為例進行說明,但本發明並不限於此。在其他實施例中,也可使用圖2中的減能結構200或具有不同數
量之減能基底的其他減能結構。
圖4是依照本發明之一實施例的三個玻璃通孔之佈局方式的示意圖。
請參照圖4,在此實施例中,是以玻璃通孔109的數量為三個,而且由這些玻璃通孔109為頂點所組成的多邊形300為正三角形(以虛線表示)為例進行說明,但本發明並不限於此。在其他實施例中,玻璃通孔109的數量更可大於三個,且由玻璃通孔109為頂點所組成的多邊形可以是正多邊形或任意多邊形。以多邊形300的幾何中心P為圓心之位在多邊形300內的圓202內設置了兩個減能結構100。在此實施例中,雖然繪示在圓202內設置了兩個減能結構100,但本發明並不限於此。在其他實施例中,圓202內只要設置有至少一個減能結構100即可。
在此實施例中,圓202的半徑Cr等於玻璃通孔109的半徑R的2倍,且減能主體102的半徑r等於玻璃通孔109的半徑R的0.5倍,玻璃通孔109的中心至減能主體102的中心的距離L小於減能主體102的半徑r與玻璃通孔109的半徑R之總和的4倍,以及減能基底104a的短邊長度W1與減能基底104b的短邊長度W2小於減能主體102的半徑r的8倍,但本發明並不限定於此。在其他實施例中,依實際不同的需求可調整玻璃通孔109的數量及其所組成的多邊形類型、減能結構100所設置的數量,以及可調整半徑Cr、半徑R、半徑r、距離L、短邊長度W1及短邊長度W2之間的尺寸關係,只要是落在上述所定義的範圍內即可。
另外一提的是,在本實施例的佈局方式中,由玻璃通孔109為頂點所組成的多邊形300不以由所有玻璃通孔109為頂點所組成的多邊形300為限,而是可以在所有玻璃通孔109中以任意三個以上的玻璃通孔109為頂點來組成不同的多邊形300。
以下,將以圖5A至圖5D及圖6A至圖6C來詳細說明大於三個玻璃通孔組成之多邊形的敘述,而上文所提及佈局方式中的其他條件及其尺寸定義於此將不再贅述,但應理解圖5A至圖5D及圖6A至圖6C與上文所提及之佈局方式及其尺寸定義相似。
圖5A至圖5D是依照本發明之一實施例的四個玻璃通孔之佈局方式的示意圖。圖6A至圖6C是依照本發明之一實施例的五個玻璃通孔之佈局方式的示意圖。
請參照圖5A,由玻璃通孔109a、109b、109c及109d為頂點所組成的多邊形包括以玻璃通孔109a、109b、109c及109d為頂點組成的四邊形300a。此外,位在四邊形300a內的圓202a的圓心為四邊形300a的幾何中心P1。此外,可根據上文所提及的佈局方式及尺寸定義(如圖4所示),在圓202a內設置至少一個減能結構100。
請參照圖5B,由玻璃通孔109a、109b、109c及109d為頂點所組成的多邊形包括三角形300b及三角形300c。三角形300b是以玻璃通孔109a、109b及109c為頂點所組成。三角形300c是以玻璃通孔109b、109c及109d為頂點所組成。其中,位在三角形300b內的圓202b的圓心為三
角形300b的幾何中心P2,而位在三角形300c內的圓202c的圓心為三角形300c的幾何中心P3。同樣地,可根據上文所提及的佈局方式及尺寸定義(如圖4所示),在圓202b及圓202c內分別設置至少一個減能結構100。
請參照圖5C,由玻璃通孔109a、109b、109c及109d為頂點所組成的多邊形包括三角形300d及三角形300e。三角形300d是以玻璃通孔109a、109b及109d為頂點所組成。三角形300e是以玻璃通孔109a、109c及109d為頂點所組成。其中,位在三角形300d內的圓202d的圓心為三角形300d的幾何中心P4,而位在三角形300e內的圓202e的圓心為三角形300e的幾何中心P5。同樣地,可根據上文所提及的佈局方式及尺寸定義(如圖4所示),在圓202d及圓202e內分別設置至少一個減能結構100。
請參照圖5D,由玻璃通孔109a、109b、109c及109d為頂點所組成的多邊形包括三角形300b及三角形300e。三角形300b是以玻璃通孔109a、109b及109c為頂點所組。三角形300e是以玻璃通孔109a、109c及109d為頂點所組成。其中,位在三角形300b內的圓202b的圓心為三角形300b的幾何中心P2,而位在三角形300e內的圓202e的圓心為三角形300e的幾何中心P5。同樣地,可根據上文所提及的佈局方式及尺寸定義(如圖4所示),在圓202b及圓202e內分別設置至少一個減能結構100。
基於上述,由圖5A與圖5B至圖5D可知,當具有四個玻璃通孔(玻璃通孔109a、109b、109c及109d)時,
可使用四個玻璃通孔為頂點來組成四邊形或由其中任意選擇的三個玻璃通孔為頂點來組成三角形。此外,由圖5B至圖5D可知,由任意的三個玻璃通孔為頂點組成的三角形(三角形300b、300c、300d及300e)可根據實際上不同的需求及應用選擇性搭配使用。另外,請同時參照圖5A至圖5D,同樣地可根據實際上不同的需求及應用選擇性搭配使用由四個玻璃通孔為頂點組成的四邊形300a以及由任意的三個玻璃通孔為頂點組成的三角形300b、300c、300d及300e,以定義出位於上述多邊形中的圓(圓202a、202b、202c、202d及202e),進而決定出減能結構100的設置範圍。
接著,請參照圖6A,由玻璃通孔109e、109f、109g、109h及109i為頂點所組成的多邊形包括以玻璃通孔109e、109f、109g、109h及109i為頂點組成的五邊形300f。此外,位在五邊形300f內的圓202f的圓心為五邊形300f的幾何中心P6。此外,可根據上文所提及的佈局方式及尺寸定義(如圖4所示),在圓202f內設置至少一個減能結構100。
請參照圖6B,由玻璃通孔109e、109f、109g、109h及109i為頂點所組成的多邊形包括三角形300g及四邊形300h。三角形300g是以玻璃通孔109e、109h及109i為頂點所組成。四邊形300h是以玻璃通孔109e、109f、109g及109h為頂點所組成。其中,位在三角形300g內的圓202g的圓心為三角形300g的幾何中心P7,而位在四邊形300h
內的圓202h的圓心為四邊形300h的幾何中心P8。同樣地,可根據上文所提及的佈局方式及尺寸定義(如圖4所示),在圓202g及圓202h內分別設置至少一個減能結構100。
請參照圖6C,由玻璃通孔109e、109f、109g、109h及109i為頂點所組成的多邊形包括三角形300g、三角形300i及三角形300j。三角形300g是以玻璃通孔109e、109h及109i為頂點所組成。三角形300i是以玻璃通孔109e、109h及109g為頂點所組成。三角形300j是以玻璃通孔109e、109g及109f為頂點所組成。其中,位在三角形300g內的圓202g的圓心為三角形300g的幾何中心P7、位在三角形300i內的圓202i的圓心為三角形300i的幾何中心P9,而位在三角形300j內的圓202j的圓心為三角形300j的幾何中心P10。同樣地,可根據上文所提及的佈局方式及尺寸定義(如圖4所示),在圓202g、圓202i及圓202j內分別設置至少一個減能結構100。
基於上述,由圖6A與圖6B可知,當具有五個玻璃通孔(玻璃通孔109e、109f、109g、109h及109i)時,可使用五個玻璃通孔為頂點來組成五邊形、或可使用其中任意的四個玻璃通孔為頂點來組成四邊形或其中任意選擇的三個玻璃通孔為頂點來組成三角形。另外,在圖6B及圖6C中,雖然繪示出三角形300g、300i及300j以及四邊形300h,但本發明並不限於此。應理解,只要是由玻璃通孔109e、109f、109g、109h及109i中任意三個或四個玻璃通
孔所組成的三角形或四邊形皆可作為本實施例之佈局方式中的多邊形300,且皆可在所述三角形或四邊形之幾何中心為圓心的圓內設置至少一個減能結構100。此外,可根據實際上不同的需求及應用選擇性搭配使用由五個玻璃通孔為頂點組成的五邊形、由任意的三個玻璃通孔為頂點組成的三角形或由任意的四個玻璃通孔為頂點組成的四邊形,以定義出位於上述任一多邊形中的圓,進而決定出減能結構100的設置範圍。
基於上述實施例可知,藉由減能結構100可直接應用於現有3D-IC結構中,並利用特定的佈局方式可有效吸收能量以降低對晶片造成的破壞。
以下,藉由實驗例來模擬上述實施例所提出之減能結構對於最大能量釋放率的影響。
請參照表1,在沒有使用減能結構時,最大能量釋放率為288MPa。當使用兩個減能結構時,最大能量釋放率降低為184MPa,其降低比率為36.11%,而當使用四個減能結構時,最大能量釋放率降低為166MPa,其降低比率為42.36%。由此可推論上述實施例所提出的減能結構確實能夠吸收能量,且減能結構使用的數量越多,所吸收的能量越多。
綜上所述,上述實施例所提出之減能結構可藉由特定的佈局方式直接地應用於現有3D-IC的製程中,無需改變玻璃通孔的外型及材料以及無需增加額外的製程步驟。另外,當藉由上述實施例所提出之減能結構的佈局方式來將減能結構配置於3D-IC結構中時,可使得減能結構能有效降低由於玻璃通孔與基板之間的熱膨脹係數不匹配所產生的熱機械應力,以及可有效降低能量釋放率,進而減少由於熱導致晶片及中介層破裂的問題。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200‧‧‧減能結構
102‧‧‧減能主體
102a‧‧‧上表面
102b‧‧‧下表面
104a、104b‧‧‧減能基底
106‧‧‧中介層
107‧‧‧玻璃基材
108‧‧‧晶片
109、109a、109b、109c、109d、109e、109f、109g、109h、109i‧‧‧玻璃通孔
110‧‧‧凸塊
300‧‧‧多邊形
300a、300h‧‧‧四邊形
300b、300c、300d、300e、300g、300i、300j‧‧‧三角形
300f‧‧‧五邊形
202、202a、202b、202c、202d、202e、202f、202g、202h、202i、202j‧‧‧圓
Cr、R、r‧‧‧半徑
L‧‧‧距離
P、P1、P2、P3、P4、P5、P6、P7、P8、P9、P10‧‧‧幾何中心
W1、W2‧‧‧短邊長度
圖1A是依照本發明之一實施例的減能結構的上視示意圖。
圖1B是依照本發明之一實施例的減能結構的剖面示意圖。
圖2是依照本發明之另一實施例的減能結構的上視示意圖。
圖3是依照本發明之一實施例之具有本發明之減能結構的結構剖面示意圖。
圖4是依照本發明之一實施例的三個玻璃通孔之佈局方式的示意圖。
圖5A至圖5D是依照本發明之一實施例的四個玻璃
通孔之佈局方式的示意圖。
圖6A至圖6C是依照本發明之一實施例的五個玻璃通孔之佈局方式的示意圖。
100‧‧‧減能結構
102‧‧‧減能主體
104a、104b‧‧‧減能基底
Claims (17)
- 一種減能結構,包括:一減能主體,具有彼此相對的一上表面及一下表面;至少一第一減能基底,設置於該減能主體的該上表面上;以及至少一第二減能基底,設置於該減能主體的該下表面上,其中該至少一第一減能基底與該至少一第二減能基底互相交錯。
- 如申請專利範圍第1項所述之減能結構,當該至少一第一減能基底的數量為多個時,該些第一減能基底彼此之間互相交錯。
- 如申請專利範圍第1項所述之減能結構,當該至少一第二減能基底的數量為多個時,該些第二減能基底彼此之間互相交錯。
- 如申請專利範圍第1項所述之減能結構,其中該減能結構設置於一中介層與一晶片之間,且該至少一第一減能基底設置於該減能主體與該晶片之間,而該至少一第二減能基底設置於該減能主體與該中介層之間。
- 如申請專利範圍第4項所述之減能結構,其中該中介層包括:一玻璃基材;以及至少一玻璃通孔,設置於該玻璃基材中。
- 如申請專利範圍第5項所述之減能結構,其中該減 能主體的熱膨脹係數為該至少一玻璃通孔的熱膨脹係數的80%至120%。
- 如申請專利範圍第5項所述之減能結構,其中該至少一第一減能基底及該至少一第二減能基底的熱膨脹係數為該至少一玻璃通孔的熱膨脹係數的80%至120%。
- 如申請專利範圍第5項所述之減能結構,當該至少一玻璃通孔的數量為多個時,在以該些玻璃通孔為頂點所組成的一多邊形中,將至少一個以上的該減能結構設置於以該多邊形的幾何中心為圓心的一圓內,其中該圓位在該多邊形內。
- 如申請專利範圍第8項所述之減能結構,其中該圓的半徑為該至少一玻璃通孔的半徑的2倍以內。
- 如申請專利範圍第5項所述之減能結構,其中該至少一玻璃通孔的半徑R、該減能主體的半徑r、該至少一玻璃通孔的中心至該減能主體的中心的距離L、該至少一第一減能基底的短邊長度W1與該至少一第二減能基底的短邊長度W2之間的關係由以下式1至式3定義:0.2R≦r 式1 0≦L≦4(R+r) 式2 0≦W1,W2≦8r 式3。
- 如申請專利範圍第1項所述之減能結構,其中該減能主體、該至少一第一減能基底及該至少一第二減能基底的材料包括彈性材料或脆性材料。
- 如申請專利範圍第1項所述之減能結構,其中該 減能主體、該至少一第一減能基底及該至少一第二減能基底的材料包括一金屬、一高分子材料或一碳系材料。
- 如申請專利範圍第12項所述之減能結構,其中該金屬包括銅鎢、鐵或前述材料合金。
- 如申請專利範圍第12項所述之減能結構,其中該高分子材料包括聚乙炔。
- 如申請專利範圍第12項所述之減能結構,其中該碳系材料包括是活性炭、碳纖維或碳奈米管。
- 如申請專利範圍第1項所述之減能結構,其中該至少一第一減能基底及該至少一第二減能基底的形狀分別包括矩形、圓形或尖型。
- 如申請專利範圍第1項所述之減能結構,其中該減能主體的形狀包括圓形、多邊形、或具備幾何中心的形狀。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101145178A TWI495074B (zh) | 2012-11-30 | 2012-11-30 | 減能結構 |
US13/848,739 US8912448B2 (en) | 2012-11-30 | 2013-03-22 | Stress relief structure |
CN201310206597.0A CN103855101B (zh) | 2012-11-30 | 2013-05-29 | 减能结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101145178A TWI495074B (zh) | 2012-11-30 | 2012-11-30 | 減能結構 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201421639A TW201421639A (zh) | 2014-06-01 |
TWI495074B true TWI495074B (zh) | 2015-08-01 |
Family
ID=50824322
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW101145178A TWI495074B (zh) | 2012-11-30 | 2012-11-30 | 減能結構 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8912448B2 (zh) |
CN (1) | CN103855101B (zh) |
TW (1) | TWI495074B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9236301B2 (en) * | 2013-07-11 | 2016-01-12 | Globalfoundries Inc. | Customized alleviation of stresses generated by through-substrate via(S) |
CN109676951B (zh) | 2017-10-18 | 2021-03-09 | 财团法人工业技术研究院 | 纤维复合材料及其制法 |
TWI668104B (zh) * | 2017-10-18 | 2019-08-11 | 財團法人工業技術研究院 | 纖維複合材料及其製法 |
CN114367431B (zh) * | 2022-01-10 | 2023-05-23 | 京东方科技集团股份有限公司 | 一种换能器及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050074918A1 (en) * | 2003-10-07 | 2005-04-07 | Taiwan Semicondutor Manufacturing Co. | Pad structure for stress relief |
US20110284843A1 (en) * | 2007-05-10 | 2011-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Probe Pad On A Corner Stress Relief Region In A Semiconductor Chip |
Family Cites Families (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR920022482A (ko) * | 1991-05-09 | 1992-12-19 | 가나이 쯔도무 | 전자부품 탑재모듈 |
EP0604893B1 (en) * | 1992-12-26 | 2002-05-02 | Canon Kabushiki Kaisha | Liquid crystal apparatus |
TW303982U (en) | 1996-06-28 | 1997-04-21 | Winbond Electronics Corp | Structure of chip guard ring using contact via |
US5900674A (en) * | 1996-12-23 | 1999-05-04 | General Electric Company | Interface structures for electronic devices |
US6324069B1 (en) | 1997-10-29 | 2001-11-27 | Hestia Technologies, Inc. | Chip package with molded underfill |
US6049124A (en) | 1997-12-10 | 2000-04-11 | Intel Corporation | Semiconductor package |
US6365958B1 (en) | 1998-02-06 | 2002-04-02 | Texas Instruments Incorporated | Sacrificial structures for arresting insulator cracks in semiconductor devices |
US6122171A (en) | 1999-07-30 | 2000-09-19 | Micron Technology, Inc. | Heat sink chip package and method of making |
US6492247B1 (en) | 2000-11-21 | 2002-12-10 | International Business Machines Corporation | Method for eliminating crack damage induced by delaminating gate conductor interfaces in integrated circuits |
JP4505983B2 (ja) | 2000-12-01 | 2010-07-21 | 日本電気株式会社 | 半導体装置 |
US6838299B2 (en) | 2001-11-28 | 2005-01-04 | Intel Corporation | Forming defect prevention trenches in dicing streets |
SG104293A1 (en) | 2002-01-09 | 2004-06-21 | Micron Technology Inc | Elimination of rdl using tape base flip chip on flex for die stacking |
US7242082B2 (en) | 2002-02-07 | 2007-07-10 | Irvine Sensors Corp. | Stackable layer containing ball grid array package |
JP4250006B2 (ja) | 2002-06-06 | 2009-04-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US6800930B2 (en) | 2002-07-31 | 2004-10-05 | Micron Technology, Inc. | Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies |
US7015570B2 (en) | 2002-12-09 | 2006-03-21 | International Business Machines Corp. | Electronic substrate with inboard terminal array, perimeter terminal array and exterior terminal array on a second surface and module and system including the substrate |
US7098676B2 (en) | 2003-01-08 | 2006-08-29 | International Business Machines Corporation | Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor |
TW200522833A (en) | 2003-09-24 | 2005-07-01 | Ibiden Co Ltd | Interposer and multilayer printed wiring board |
WO2005033436A1 (en) * | 2003-10-03 | 2005-04-14 | Junckers Industrier A/S | A springing device |
US7345361B2 (en) | 2003-12-04 | 2008-03-18 | Intel Corporation | Stackable integrated circuit packaging |
US7239020B2 (en) | 2004-05-06 | 2007-07-03 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Multi-mode integrated circuit structure |
US7741715B2 (en) | 2005-03-14 | 2010-06-22 | Infineon Technologies Ag | Crack stop and moisture barrier |
US20060278957A1 (en) | 2005-06-09 | 2006-12-14 | Zong-Huei Lin | Fabrication of semiconductor integrated circuit chips |
JP2007067372A (ja) | 2005-08-03 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
CN100461408C (zh) | 2005-09-28 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 带有密封环拐角结构的集成电路器件 |
CN100481455C (zh) | 2005-12-22 | 2009-04-22 | 中芯国际集成电路制造(上海)有限公司 | 具有不全接触通孔栈的密封环结构 |
CN101452901B (zh) * | 2006-04-06 | 2010-12-15 | 财团法人工业技术研究院 | 具应力缓冲的微连凸块结构及制造方法 |
JP5175066B2 (ja) | 2006-09-15 | 2013-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8736039B2 (en) | 2006-10-06 | 2014-05-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacked structures and methods of forming stacked structures |
EP2178094A4 (en) * | 2007-08-02 | 2013-02-20 | Hitachi Chemical Co Ltd | SWITCHING CONNECTING MATERIAL AND CONNECTING STRUCTURE OF A SWITCHING ELEMENT AND CONNECTION METHOD OF A SWITCHING ELEMENT ON THE SWITCHING CONNECTING MATERIAL |
US7763965B2 (en) | 2007-09-25 | 2010-07-27 | International Business Machines Corporation | Stress relief structures for silicon interposers |
US8643147B2 (en) | 2007-11-01 | 2014-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Seal ring structure with improved cracking protection and reduced problems |
US8406009B2 (en) * | 2008-01-30 | 2013-03-26 | Hewlett-Packard Development Company, L.P. | Printed circuit board (PCB) flexibly connected to a device chassis |
US7838967B2 (en) | 2008-04-24 | 2010-11-23 | Powertech Technology Inc. | Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips |
TWI420643B (zh) | 2008-12-16 | 2013-12-21 | Powertech Technology Inc | 具有矽穿孔之晶片結構、形成方法以及使用該晶片結構之堆疊構造 |
JP5156658B2 (ja) * | 2009-01-30 | 2013-03-06 | 株式会社日立製作所 | Lsi用電子部材 |
JP5385682B2 (ja) * | 2009-05-19 | 2014-01-08 | 新光電気工業株式会社 | 電子部品の実装構造 |
WO2011025507A1 (en) * | 2009-08-31 | 2011-03-03 | Hewlett-Packard Development Company, L.P. | Surface-mount technology (smt) device connector |
TWI370532B (en) | 2009-11-12 | 2012-08-11 | Ind Tech Res Inst | Chip package structure and method for fabricating the same |
TWI391045B (zh) | 2009-12-11 | 2013-03-21 | Nan Ya Printed Circuit Board | 複合埋入式元件結構及其製造方法 |
US8154119B2 (en) | 2010-03-31 | 2012-04-10 | Toyota Motor Engineering & Manufacturing North America, Inc. | Compliant spring interposer for wafer level three dimensional (3D) integration and method of manufacturing |
US8674513B2 (en) | 2010-05-13 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures for substrate |
JP2011258837A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Ltd | 実装構造、電子機器、応力緩和部材及びその製造方法 |
JP5445340B2 (ja) * | 2010-06-10 | 2014-03-19 | 富士通株式会社 | 基板補強構造、基板組立体、及び電子機器 |
DE102010030760B4 (de) | 2010-06-30 | 2014-07-24 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen |
US8241963B2 (en) | 2010-07-13 | 2012-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessed pillar structure |
US8584354B2 (en) | 2010-08-26 | 2013-11-19 | Corning Incorporated | Method for making glass interposer panels |
US9042105B2 (en) * | 2012-06-21 | 2015-05-26 | Apple Inc. | Electronic devices with printed circuit boards having padded openings |
-
2012
- 2012-11-30 TW TW101145178A patent/TWI495074B/zh active
-
2013
- 2013-03-22 US US13/848,739 patent/US8912448B2/en active Active
- 2013-05-29 CN CN201310206597.0A patent/CN103855101B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050074918A1 (en) * | 2003-10-07 | 2005-04-07 | Taiwan Semicondutor Manufacturing Co. | Pad structure for stress relief |
US20110284843A1 (en) * | 2007-05-10 | 2011-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Probe Pad On A Corner Stress Relief Region In A Semiconductor Chip |
Also Published As
Publication number | Publication date |
---|---|
TW201421639A (zh) | 2014-06-01 |
US20140151090A1 (en) | 2014-06-05 |
US8912448B2 (en) | 2014-12-16 |
CN103855101A (zh) | 2014-06-11 |
CN103855101B (zh) | 2017-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9406634B2 (en) | Package structure and method of forming the same | |
TWI495074B (zh) | 減能結構 | |
US10141278B2 (en) | Chip mounting structure | |
TWI635593B (zh) | 基板結構 | |
KR20130007049A (ko) | 쓰루 실리콘 비아를 이용한 패키지 온 패키지 | |
TW201405734A (zh) | 穿孔中介板及其製法與封裝基板及其製法 | |
JP2015141917A (ja) | チップ実装構造体およびその製造方法 | |
US20120074562A1 (en) | Three-Dimensional Integrated Circuit Structure with Low-K Materials | |
JP2011146484A (ja) | コンタクト装置及び回路パッケージ | |
JP2015103764A (ja) | マルチチップモジュール | |
TW201543633A (zh) | 封裝基板及封裝件 | |
JP2008172207A (ja) | 円柱型回転結合体及びそれを備える半導体素子 | |
TWI495052B (zh) | 基板結構與使用該基板結構之半導體封裝件 | |
US12014992B2 (en) | Semiconductor package | |
KR102716252B1 (ko) | 멀티플 비아를 포함하는 비아 연결 구조 및 이를 포함하는 기판 | |
TWI557816B (zh) | A method for making a three - dimensional integrated circuit with aluminum nitride intermediate layer | |
JP2012222256A (ja) | 半導体集積回路装置 | |
TWI722516B (zh) | 半導體元件及其製備方法 | |
TWI499020B (zh) | 半導體基板之製法 | |
TWI567887B (zh) | 封裝結構及其製法 | |
CN207818554U (zh) | 封装基板及集成电路封装件 | |
TW201731052A (zh) | 封裝結構 | |
TWI548882B (zh) | 積體電路垂直式探針卡 | |
JP2013084917A (ja) | プリント回路基板及びその製造方法 | |
JP2013105951A (ja) | 複数のはんだバンプから成るアレイにおいて、部分的に異なるはんだバンプを用いるアレイ配置上の工夫 |