TWI484631B - 雙擴散金屬氧化物半導體元件及其製造方法 - Google Patents

Description

雙擴散金屬氧化物半導體元件及其製造方法

本發明係有關一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件及其製造方法，特別是指一種增強崩潰防護電壓之DMOS元件及其製造方法。

第1A與第1B圖分別顯示先前技術之雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件100剖視圖與立體圖，如第1A與第1B圖所示，P型基板11中具有複數隔絕區12，以定義DMOS元件100之元件區，隔絕區12與場氧化區12a例如為淺溝槽絕緣(shallow trench isolation,STI)結構或如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構。DMOS元件100包含N型井區14、閘極13、汲極15、源極16、本體區17、本體極17a、以及場氧化區12a。其中，N型井區14、汲極15與源極16係由微影技術或以部分或全部之閘極13為遮罩，以定義各區域，並分別以離子植入技術，將N型雜質，以加速離子的形式，植入定義的區域內。其中，汲極15與源極16分別位於閘極13兩側下方；本體區17與本體極17a係由微影技術或以部分或全部之閘極13為遮罩，以定義各區域，並分別以離子植入技術，將P型雜質，以加速離子的形式，植入定義的區域內。而且DMOS元件中，閘極13有一部分位於場氧化區12a上。DMOS元件為高壓元件，亦即其係設計供應用於較高的操作電壓，但當DMOS元件需要與一般較低操作電壓之元件整合 於同一基板上時，為配合較低操作電壓之元件製程，需要以相同的離子植入參數來製作DMOS元件和低壓元件，或是需要將高壓DMOS元件製作於非磊晶矽(non-epitaxial silicon)基板上，使得DMOS元件的離子植入參數或是元件品質受到限制，因而降低了DMOS元件崩潰防護電壓，限制了元件的應用範圍。若不犧牲DMOS元件崩潰防護電壓，則必須增加製程步驟，另行以不同離子植入參數的步驟來製作DMOS元件，或是如一般典型的高壓元件，將所有元件製作於磊晶矽(epitaxial silicon)基板中，但如此一來將提高製造成本，才能達到所欲的崩潰防護電壓。

有鑑於此，本發明即針對上述先前技術之不足，提出一種DMOS元件及其製造方法，在增加少量且低成本的製程步驟的情況下，且可採用較便宜的非磊晶矽基板，提高元件操作之崩潰防護電壓，增加元件的應用範圍，並可整合於低壓元件之製程。

本發明目的在提供一種DMOS元件及其製造方法。

為達上述之目的，本發明提供了一種DMOS元件，包含：一第一導電型基板，該基板具有一上表面；一第二導電型高壓井區，形成於該上表面下之該基板中；一第一導電型深埋區，形成於該高壓井區下方，並與該高壓井區間之距離不小於一預設間距；一場氧化區，形成於該上表面上，由上視圖視之，該場氧化區位於該高壓井區中；一第一導電型本體區，形成於該上表面下該基板中；一閘極，形成於該上表面上，且部分閘極位於該場氧化區上；以及第二導電型源極、 與第二導電型汲極，分別形成於該閘極兩側該上表面下方，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開，其中該汲極形成於該高壓井區中，且該源極位於該本體區中。

就另一觀點，本發明也提供了一種DMOS元件製造方法，包含：提供一第一導電型基板，該基板具有一上表面；形成一第二導電型高壓井區於該上表面下之該基板中；形成一第一導電型深埋區於該高壓井區下方，並與該高壓井區間之間距不小於一預設間距；形成一場氧化區於該上表面上，由上視圖視之，該場氧化區位於該高壓井區中；形成第一導電型本體區於該上表面下該基板中；形成一閘極於該上表面上，且部分閘極位於該場氧化區上；以及分別形成第二導電型源極、與第二導電型汲極於該閘極兩側該上表面下方，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開，其中該汲極形成於該高壓井區中，且該源極位於該本體區中。

在其中一種實施例中，該預設間距宜為1.5微米。

在另一種實施例中，至少部分該本體區可與該基板間由該高壓井區隔開，以使該本體區與該基板電性不直接連接；或至少部分該本體區可與該基板連接，或可經由一第一導電型連接井區連接該基板，以使該本體區與該基板電性連接。

在又一種實施例中，該深埋區由上視圖視之，宜位於該源極與該汲極之間。

再又一種實施例中，該深埋區可包括複數子深埋區，且該複數子深埋區又上視圖視之，以平行帶狀或矩陣方式排列。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

請參閱第2A-2D圖，顯示本發明的第一個實施例，本實施例顯示應用本發明之DMOS元件200之製造方法示意圖。首先，如第2A圖所示，提供基板21，其具有上表面21a，且基板21之導電型例如為P型但不限於為P型(在其他實施型態中亦可以為N型)；並且，基板21例如可以為非磊晶矽基板，亦可以為磊晶基板。接著，以離子植入技術，將例如但不限於N型雜質，以加速離子的形式，植入基板21，於上表面21a下，形成N型高壓井區24。再利用例如但不限於微影技術，形成光阻28a為遮罩，以定義深埋區28，並以離子植入技術，將例如但不限於P型雜質，以加速離子的形式(如圖中虛線箭頭所示意)，植入定義的區域內，於高壓井區24下方，形成P型深埋區28於基板21中，且上述形成高壓井區24與深埋區28之製程步驟可以互換。須說明的是，高壓井區24與深埋區28以不同的離子植入製程步驟所形成，且深埋區28與高壓井區24間之間距不小於預設間距d，預設間距d例如但不限於1.5微米。

接下來，如第2B圖所示，形成隔絕區22與場氧化區22a於上表面21a上，其中，隔絕區22與場氧化區22a例如為STI結構或如圖所示之區域氧化LOCOS結構；並且，場氧化區22a可利用但不限於與隔絕區22相同製程步驟形成；此外，由上視圖第2D圖視之，隔絕區22與場氧化區22a位於高壓井區24中。

接著請參閱第2C圖，形成閘極23、汲極25、源極26、本體區27、與本體極27a。其中，如圖所示，閘極23形成於上表面21a上，且部分閘極23位於場氧化區22a上。汲極25與源極26例如為N型但不限於為N型，分別位於閘極23兩側上表面21a下方，且汲極25與源極26由閘極23(上視圖第2D圖未示出，參閱第2C圖)與場氧化區22a隔開；由上視圖第2D圖視之，汲極25形成於高壓井區24中，且源極26位於本體區27(由虛框線所示意)中。其中，本體區27例如為P型但不限於為P型，形成於上表面21a下基板21中。

與先前技術不同的是，在本實施例中，深埋區28形成於高壓井區24下方。此種安排方式的優點包括：在元件規格上，可提高DMOS元件的崩潰防護電壓；此外，因為利用本發明可以提高DMOS元件的崩潰防護電壓，這使得高壓井區24的雜質濃度可以提高，進而降低DMOS元件的導通阻值。

第3圖顯示本發明的第二個實施例，為應用本發明DMOS元件300之立體示意圖。與第一個實施例不同，在第一個實施例中，本體區27與基板21間，由高壓井區24隔開，以使本體區27與基板21電性不直接連接，使DMOS元件200可以作為電源供應電路中之上橋(high side)元件。而另一方面，如第3圖所示，本實施例之DMOS元件300，其元件區由隔絕區32所定義；DMOS元件300還包含場氧化區32a、閘極33、高壓井區34、汲極35、源極36、本體區37、本體極37a、與深埋區38。與第一個實施例不同，在本實施例中，部分本體區37與基板31連接，以使本體區37與基板31電性連接，這使DMOS元件300可以作為電源供應電路中之下橋(low side)元件。

第4圖顯示顯示本發明的第三個實施例，為應用本發明DMOS元件400之立體示意圖。如圖所示，本實施例之DMOS元件400，其元件區由隔絕區42所定義；DMOS元件400還包含場氧化區42a、閘極43、高壓井區44、汲極45、源極46、本體區47、本體極47a、與深埋區48。與第二個實施例不同之處，在於本實施例中，部分本體區47與基板41之間，經由P型連接井區49連接，以使本體區47與基板41電性連接，這使DMOS元件400可以作為電源供應電路中之下橋(low side)元件。

在本發明中，利用深埋區的形成，將於DMOS元件操作時，尤其是在DMOS元件不導通的操作下，從高壓井區的下方，可於DMOS元件的漂移區中形成空乏區，與DMOS元件本身操作時的橫向空乏區結合，形成大範圍的空乏區，形成降低表面電場(reduce surface field,RESURF)作用，以抑制DMOS元件於不導通操作時的高電場；而另一方面，適當地安排深埋區與高壓井區間距，可以使接面崩潰防護電壓提高。也就是說，利用本發明可降低DMOS元件於操作時產生的電場，增加元件崩潰防護電壓。

當然，形成高壓井區與深埋區的方法，在相同的遮罩下，可先形成高壓井區，亦可以先形成深埋區；並且，形成高壓井區與深埋區的步驟，可以在形成場氧化區之前或之後。表示本發明概念，不限於只有一種方法實現。

第5圖與第6圖分別顯示本發明第四個與第五個實施例。這兩個實施例顯示深埋區由上視圖視之，可包括複數子深埋區，且複數子深埋區以平行帶狀或矩陣方式排列。詳言之，根據本發明之DMOS元件500如第5圖所示，顯示DMOS 元件500的高壓井區54、隔絕區52、場氧化區52a、汲極55、源極56、與複數子深埋區58a之上視示意圖。複數子深埋區58a以平行帶狀方式排列，顯示此種排列方式亦屬本發明的範圍。

根據本發明之DMOS元件600如第6圖所示，顯示DMOS元件600的高壓井區64、隔絕區62、場氧化區62a、汲極65、源極66、與複數子深埋區68a之上視示意圖。複數子深埋區68a以矩陣方式排列，顯示此種排列方式亦屬本發明的範圍。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。本發明的範圍應涵蓋上述及其他所有等效變化。

11,21,31,41‧‧‧基板

12,22,32,42,52,62‧‧‧隔絕區

12a,22a,32a,42a,52a,62a‧‧‧場氧化區

13,23,33,43‧‧‧閘極

14‧‧‧井區

15,25,35,45,55,65‧‧‧汲極

16,26,36,46‧‧‧源極

17,27,37,47‧‧‧本體區

17a,27a,37a,47a‧‧‧本體極

21a‧‧‧上表面

24,34,44,54,64‧‧‧高壓井區

28a‧‧‧光阻

28,38,48,58,68‧‧‧深埋區

100,200,300,400,500,600‧‧‧DMOS元件

第1A圖顯示先前技術之DMOS元件剖視圖。

第1B圖顯示先前技術之DMOS元件立體圖。

第2A-2D圖顯示本發明的第一個實施例。

第3圖顯示本發明的第二個實施例。

第4圖顯示本發明的第三個實施例。

第5圖顯示本發明的第四個實施例。

第6圖顯示本發明的第五個實施例。

21‧‧‧基板

21a‧‧‧上表面

22‧‧‧隔絕區

22a‧‧‧場氧化區

23‧‧‧閘極

24‧‧‧高壓井區

25‧‧‧汲極

26‧‧‧源極

27‧‧‧本體區

27a‧‧‧本體極

200‧‧‧DMOS元件

Claims (10)

1. 一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件，包含：一P型基板，該基板具有一上表面；一N型高壓井區，形成於該上表面下之該基板中；一P型深埋區，形成於該高壓井區下方之該基板中，與該基板直接連接，並與該高壓井區間之距離不小於一預設間距；一場氧化區，形成於該上表面上，由上視圖視之，該場氧化區位於該高壓井區中；一P型本體區，形成於該上表面下該基板中；一閘極，形成於該上表面上，且部分閘極位於該場氧化區上；以及N型源極、與N型汲極，分別形成於該閘極兩側該上表面下方，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開，其中該汲極形成於該高壓井區中，且該源極位於該本體區中；其中，當該DMOS元件不導通時，一第一空乏區形成於該深埋區與該高壓井區之間，且一第二空乏區形成於該高壓井區中，其中該第一空乏區與該第二空乏區連接；其中，該深埋區介於該源極與該汲極之間。
2. 如申請專利範圍第1項所述之DMOS元件，其中該預設間距為1.5微米。
3. 如申請專利範圍第1項所述之DMOS元件，其中該本體區與該基板間由該高壓井區隔開，以使該本體區與該基板電性不直接連接；或至少部分該本體區與該基板連接，或經由一P型連接井區連接該基板，以使該本體區與該基板電性連 接。
4. 如申請專利範圍第1項所述之DMOS元件，其中該深埋區由上視圖視之，位於該源極與該汲極之間。
5. 如申請專利範圍第1項所述之DMOS元件，其中該深埋區包括複數子深埋區，且該複數子深埋區由上視圖視之，以平行帶狀或矩陣方式排列。
6. 一種雙擴散金屬氧化物半導體(double diffused metal oxide semiconductor,DMOS)元件製造方法，包含：提供一P型基板，該基板具有一上表面；形成一N型高壓井區於該上表面下之該基板中；形成一P型深埋區於該高壓井區下方之該基板中，與該基板直接連接，並與該高壓井區間之間距不小於一預設間距；形成一場氧化區於該上表面上，由上視圖視之，該場氧化區位於該高壓井區中；形成P型本體區於該上表面下該基板中；形成一閘極於該上表面上，且部分閘極位於該場氧化區上；以及分別形成N型源極、與N型汲極於該閘極兩側該上表面下方，且由上視圖視之，該汲極與該源極由該閘極與該場氧化區隔開，其中該汲極形成於該高壓井區中，且該源極位於該本體區中；其中，當該DMOS元件不導通時，一第一空乏區形成於該深埋區與該高壓井區之間，且一第二空乏區形成於該高壓井區中，其中該第一空乏區與該第二空乏區連接；其中，該深埋區介於該源極與該汲極之間。
7. 如申請專利範圍第6項所述之DMOS元件製造方法，其中 該預設間距為1.5微米。
8. 如申請專利範圍第6項所述之DMOS元件製造方法，其中該本體區與該基板間由該高壓井區隔開，以使該本體區與該基板電性不直接連接；或至少部分該本體區與該基板連接，或經由一P型連接井區連接該基板，以使該本體區與該基板電性連接。
9. 如申請專利範圍第6項所述之DMOS元件製造方法，其中該深埋區由上視圖視之，位於該源極與該汲極之間。
10. 如申請專利範圍第6項所述之DMOS元件製造方法，其中該深埋區包括複數子深埋區，且該複數子深埋區由上視圖視之，以平行帶狀或矩陣方式排列。