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TWI478483B - 壓控振盪器、ｐｌｌ電路、時脈產生器以及ｈｄｍｉ傳送實體層 - Google Patents

壓控振盪器、ｐｌｌ電路、時脈產生器以及ｈｄｍｉ傳送實體層 Download PDF

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TWI478483B
TWI478483B TW098109168A TW98109168A TWI478483B TW I478483 B TWI478483 B TW I478483B TW 098109168 A TW098109168 A TW 098109168A TW 98109168 A TW98109168 A TW 98109168A TW I478483 B TWI478483 B TW I478483B
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TW
Taiwan
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nmos transistor
signal
control signal
voltage
nmos
Prior art date
Application number
TW098109168A
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English (en)
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TW201010267A (en
Inventor
Jae-Hyun Park
Jong-Shin Shin
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201010267A publication Critical patent/TW201010267A/zh
Application granted granted Critical
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

壓控振盪器、PLL電路、時脈産生器以及HDMI傳送實體層
本發明是有關於一種多媒體系統(multi-media system)，且特別是有關於一種用於多媒體系統中的時脈産生器(clock generator)。
近來，多媒體系統(以下簡稱“系統”)的操作速度(operating speed)變得越來越快，以及爲了增加系統的操作速度，資料的處理速度(processing speed)也變得越來越快。爲了增加系統的操作速度需要具有高頻率的時脈訊號。
由於時脈産生器的製造過程的形態尺寸(feature size)減小，所以電源電壓的電壓位準下降，從而壓控振盪器(voltage-controlled oscillator,VCO)的增益(gain)增加。當VCO的增益增加時，VCO的抖動特性(jitter characteristic)減小。
本發明提供一種能夠增加抖動特性的壓控振盪器(voltage-controlled oscillator,VCO)。
本發明提供一種包括VCO的鎖相迴路(phase-locked loop,PLL)電路。
本發明提供了一種包括PLL電路的時脈産生器。
本發明提供了一種包括時脈産生器的高清晰度媒體介面(high definition media interface,HDMI)傳送(transmitter,TX)實體層(physical layer,PHY)。
根據本發明的示例實施例，VCO包括電壓調整器(voltage regulator)以及延遲單元(delay unit)。電壓調整器分別接收第一振盪控制訊號以及第二振盪控制訊號，以提供已調整的電壓訊號，此已調整的電壓訊號用第一振盪控制訊號以及第二振盪控制訊號的規則的(regular)結合比率(ratio of combination)來表示，以及已調整的電壓訊號被回饋(feedback)至電壓調整器。延遲單元生成輸出訊號，此輸出訊號的頻率回應於已調整的電壓訊號而變化。
在本發明的一些實施例中，電壓調整器可以包括放大器，此放大器提供回應於第一振盪控制訊號、第二振盪控制訊號以及已調整的電壓訊號的電壓控制訊號；以及電晶體，此電晶體耦接至電源電壓，此電晶體提供回應於電壓控制訊號的已調整的電壓訊號。
在本發明的一些實施例中，放大器可以包括電流鏡單元(current mirror unit)，此電流鏡單元耦接至電源電壓，此電流鏡單元包括第一PMOS電晶體以及第二PMOS電晶體；第一輸入單元，此第一輸入單元在第一節點以及第二節點耦接至電流鏡，此第一輸入單元被配置爲接收第一振盪控制訊號、已調整的電壓訊號以及偏壓(bias voltage)，以控制關於已調整的電壓訊號的第一振盪控制訊號的第一貢獻因素(contribution factor)；以及第二輸入單元，此第二輸入單元在第一節點和第二節點耦接至電流鏡單元，此第二輸入單元接收第二振盪控制訊號、已調整的電壓訊號以及偏壓，以控制關於已調整的電壓訊號的第二振盪控制訊號的第二貢獻因素，在第一節點提供電壓控制訊號。
第一輸入單元可以包括第一NMOS電晶體，此第一NMOS電晶體的汲極耦接至第一節點，以及此第一NMOS電晶體的閘極接收第一振盪控制訊號；第二NMOS電晶體，此第二NMOS電晶體的汲極耦接至第二節點，以及此第二NMOS電晶體的閘極接收已調整的電壓訊號；以及第一電流源，此第一電流源包括第三NMOS電晶體，在第一共用節點(first common node)，此第三NMOS電晶體同時耦接至第一NMOS電晶體以及第二NMOS電晶體的源極，此第三NMOS電晶體提供第一振幅的第一偏壓電流給第一共用節點以回應於施加到第三NMOS電晶體的閘極的偏壓。第二輸入單元可以包括第四NMOS電晶體，此第四NMOS電晶體的汲極耦接至第一節點，以及此第四NMOS電晶體的閘極接收第二振盪控制訊號；第五NMOS電晶體，此第五NMOS電晶體的汲極耦接至第二節點，以及此第五NMOS電晶體的閘極接收已調整的電壓訊號；以及第二電流源，此第二電流源包括第六NMOS電晶體，在第二共用節點(second common node)，此第六NMOS電晶體同時耦接至第四NMOS電晶體以及第五NMOS電晶體的源極，此第六NMOS電晶體提供第二振幅的第二偏壓電流給第二共用節點以回應於施加到第六NMOS電晶體的閘極的偏壓。
基於第三NMOS電晶體以及第六NMOS電晶體的尺寸，可以分別決定第一偏壓電流的第一振幅以及第二偏壓電流的第二振幅。
基於第一NMOS電晶體以及第二NMOS電晶體的尺寸，可以決定第一貢獻因素；以及基於第四NMOS電晶體以及第五NMOS電晶體的尺寸，可以決定第二貢獻因素。
基於第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體的尺寸，可以決定第一貢獻因素；以及基於第四NMOS電晶體、第五NMOS電晶體以及第六NMOS電晶體的尺寸，可以決定第二貢獻因素。
根據本發明的一些示例實施例，PLL電路包括相位/頻率偵測器、第一訊號路徑(signal path)、第二訊號路徑以及VCO。相位/頻率偵測器基於輸入訊號以及輸出訊號來生成升/降訊號(up/down signal)。第一訊號路徑提供與升/降訊號成比例的第一振盪控制訊號。第二訊號路徑提供由升/降訊號的積分函數(integral function)來表示的第二振盪控制訊號。VCO分別接收第一振盪控制訊號以及第二振盪控制訊號，以生成輸出訊號，此輸出訊號的頻率回應於已調整的電壓訊號而變化，此已調整的電壓訊號用第一振盪控制訊號以及第二控制振盪訊號的規則的結合比率來表示。
在本發明的一些實施例中，第一訊號路徑包括第一電荷泵(charge pump)，此第一電荷泵生成回應於升/降訊號而變化的第一電壓訊號；以及第一環路濾波器(loop filter)，此第一環路濾波器過濾第一電壓訊號以提供第一振盪控制訊號。第二訊號路徑可以包括第二電荷泵，此第二電荷泵生成回應於升/降訊號而變化的第二電壓訊號；以及第二環路濾波器，此第二環路濾波器過濾第二電壓訊號以提供第二振盪控制訊號。
在本發明的一些實施例中，PLL電路還可以包括耦接在第一環路濾波器以及第二環路濾波器之間的緩衝器，此緩衝器保持第一振盪控制訊號以及第二振盪控制訊號的DC電壓位準。
在本發明的一些實施例中，VCO可以包括電壓調整器，此電壓調整器分別接收第一振盪控制訊號以及第二振盪控制訊號以提供已調整的電壓訊號，此已調整的電壓訊號被回饋至電壓調整器；以及延遲單元，生成回應於已調整的電壓訊號的輸出訊號。
電壓調整器可以包括放大器，此放大器提供回應於第一振盪控制訊號、第二振盪控制訊號以及已調整的電壓訊號的電壓控制訊號；以及電晶體，此電晶體耦接至電源電壓，此電晶體被配置爲提供回應於電壓控制訊號的已調整的電壓訊號。
放大器可以包括電流鏡單元，此電流鏡單元耦接至電源電壓，此電流鏡單元包括第一PMOS電晶體以及第二PMOS電晶體；第一輸入單元，此第一輸入單元在第一節點以及第二節點耦接至電流鏡，此第一輸入單元被配置爲接收第一振盪控制訊號、已調整的電壓訊號以及偏壓，以控制關於已調整的電壓訊號的第一振盪控制訊號的第一貢獻因素；以及第二輸入單元，此第二輸入單元在第一節點和第二節點耦接至電流鏡單元，此第二輸入單元接收第二振盪控制訊號、已調整的電壓訊號以及偏壓，以控制關於已調整的電壓訊號的第二振盪控制訊號的第二貢獻因素，在第一節點提供電壓控制訊號。
第一輸入單元包括第一NMOS電晶體，此第一NMOS電晶體的汲極耦接至第一節點，以及此第一NMOS電晶體的閘極接收第一振盪控制訊號；第二NMOS電晶體，此第二NMOS電晶體的汲極耦接至第二節點，以及此第二NMOS電晶體的閘極接收已調整的電壓訊號；以及第一電流源，此第一電流源包括第三NMOS電晶體，在第一共用節點(first common node)，此第三NMOS電晶體同時耦接至第一NMOS電晶體以及第二NMOS電晶體的源極，此第三NMOS電晶體提供第一振幅的第一偏壓電流給第一共用節點以回應於施加到第三NMOS電晶體的閘極的偏壓。第二輸入單元可以包括第四NMOS電晶體，此第四NMOS電晶體的汲極耦接至第一節點，以及此第四NMOS電晶體的閘極接收第二振盪控制訊號；第五NMOS電晶體，此第五NMOS電晶體的汲極耦接至第二節點，以及此第五NMOS電晶體的閘極接收已調整的電壓訊號；以及第二電流源，此第二電流源包括第六NMOS電晶體，在第二共用節點，此第六NMOS電晶體同時耦接至第四NMOS電晶體以及第五NMOS電晶體的源極，此第六NMOS電晶體提供第二振幅的第二偏壓電流給第二共用節點以回應於施加到第六NMOS電晶體的閘極的偏壓。
基於第一偏壓電流的第一振幅可以決定第一貢獻因素，以及基於第二偏壓電流的第二振幅可以決定第二貢獻因素。
基於第一NMOS電晶體以及第二NMOS電晶體的尺寸，可以決定第一貢獻因素；以及基於第四NMOS電晶體以及第五NMOS電晶體的尺寸，可以決定第二貢獻因素。
基於第一NMOS電晶體、第二NMOS電晶體以及第三NMOS電晶體的尺寸，可以決定第一貢獻因素；以及基於第四NMOS電晶體、第五NMOS電晶體以及第六NMOS電晶體的尺寸，可以決定第二貢獻因素。
如果第一NMOS電晶體和第二NMOS電晶體具有實質上對應於W0的相同尺寸，則第四NMOS電晶體和第五NMOS電晶體中的每一個具有實質上對應於N*W0(N是大於1的自然數)的尺寸，以及如果第三NMOS電晶體具有實質上對應於W1的尺寸，則第六NMOS電晶體具有實質上對應於N*W1(N是大於1的自然數)的尺寸。
第一振盪控制訊號VCP、第二振盪控制訊號VCI以及已調整的電壓訊號VERG的關係表述如下：VREG=VCP*1/(N+1)+VCI*N/(N+1)。
在本發明的一些實施例中，第一輸入單元包括第一多個NMOS電晶體，第一多個NMOS電晶體中的每一個的汲極耦接至第一節點，以及第一多個NMOS電晶體中的每一個的閘極接收第一振盪控制訊號；第二多個NMOS電晶體，第二多個NMOS電晶體中的每一個的汲極耦接至第二節點，以及第二多個NMOS電晶體中的每一個的閘極接收已調整的電壓訊號；以及第三多個NMOS電晶體，在每一第一共用節點，第三多個NMOS電晶體的每一個同時耦接至第一NMOS電晶體以及第二NMOS電晶體的源極，第三多個NMOS電晶體分別提供第一多個偏壓電流給每一第一共用節點以回應於施加到每一第三NMOS電晶體的偏壓，此第一偏壓電流的第一振幅相互之間成比例增加。第二輸入單元可以包括第四NMOS電晶體，此第四NMOS電晶體的汲極耦接至第一節點，以及此第四NMOS電晶體的閘極接收第二振盪控制訊號；第五NMOS電晶體，此第五NMOS電晶體的汲極耦接至第二節點，以及此第五NMOS電晶體的閘極接收已調整的電壓訊號；以及第二電流源，此第二電流源包括第六NMOS電晶體，在第二共用節點，此第六NMOS電晶體同時耦接至第四NMOS電晶體以及第五NMOS電晶體的源極，此第六NMOS電晶體提供第二振幅的第二偏壓電流給第二共用節點以回應於施加到第六NMOS電晶體的閘極的偏壓。
第一NMOS電晶體的尺寸與第一偏壓電流的振幅同比例增加，第二NMOS電晶體的尺寸與第一偏壓電流的振幅同比例增加，第三NMOS電晶體的尺寸與第一偏壓電流的振幅同比例增加，以及耦接至每一第一共用節點的第一NMOS電晶體以及第二NMOS電晶體具有與耦接到每一第一共用節點的電晶體的尺寸實質上相同的尺寸。
在本發明的一些實施例中，第一輸入單元包括第一NMOS電晶體，此第一NMOS電晶體的汲極耦接至第一節點，以及此第一NMOS電晶體的閘極接收第一振盪控制訊號；第二NMOS電晶體，此第二NMOS電晶體的汲極耦接至第二節點，以及此第二NMOS電晶體的閘極接收已調整的電壓訊號；以及第一電流源，此第一電流源包括第三NMOS電晶體，在第一共用節點，此第三NMOS電晶體同時耦接至第一NMOS電晶體以及第二NMOS電晶體的源極，此第三NMOS電晶體提供第一振幅的第一偏壓電流給第一共用節點以回應於施加到第三NMOS電晶體的閘極的偏壓。第二輸入單元可以包括第四多個NMOS電晶體，第四多個NMOS電晶體中的每一個的汲極耦接至第一節點，以及第四多個NMOS電晶體中的每一個的閘極接收第二振盪控制訊號；第五多個NMOS電晶體，第五多個NMOS電晶體中的每一個的汲極耦接至第二節點，以及第五多個NMOS電晶體中的每一個的閘極接收已調整的電壓訊號；以及第六多個NMOS電晶體，在每一第二共用節點，第六多個NMOS電晶體中的每一個同時耦接至第四NMOS電晶體以及第五NMOS電晶體的源極，第六多個NMOS電晶體分別提供第二多個偏壓電流給每一第二共用節點以回應於施加到第六多個NMOS電晶體中的每一個的偏壓，此第二偏壓電流的第二振幅相互之間成比例增加。
根據本發明的其他實施例，PLL包括VCO、相位/頻率偵測器、第一訊號路徑、第二訊號路徑以及控制單元。VCO在第一操作模式中基於數位控制訊號來執行粗調(coarse tuning)以回應於第一振盪控制訊號，以及VCO在第二操作模式中執行微調(fine tuning)以回應於第二振盪控制訊號以及第三振盪控制訊號，以根據(follow)參考訊號來生成輸出訊號。相位/頻率偵測器基於輸入訊號以及輸出訊號來生成升/降訊號。第一訊號路徑提供與升/降訊號成比例的第一振盪控制訊號。第二訊號路徑提供由升/降訊號的積分函數來表示的第二振盪控制訊號。控制單元提供第一振盪控制訊號。
在本發明的一些實施例中，控制單元包括：校準邏輯電路(calibration logic circuit)，根據輸出訊號的目標頻率提供具有位元的數位控制訊號；以及數位至類比轉換器，轉換數位控制訊號以提供第一振盪控制訊號。
在本發明的一些實施例中，VCO可以包括電壓調整器，此電壓調整器在第一操作模式中基於第一振盪控制訊號以及在第二操作模式中基於第二振盪控制訊號和第三振盪控制訊號，以生成已調整的電壓訊號，此已調整的電壓訊號在第一操作模式中跟隨(follow)第一振盪控制訊號，此已調整的電壓訊號在第二操作模式中藉由第二振盪控制訊號和第三振盪控制訊號的規則的結合比率來表示，此已調整的電壓訊號回饋至電壓調整器；以及延遲單元，生成輸出訊號，此輸出訊號的頻率回應於已調整的電壓訊號而變化。
電壓調整器可以包括放大器，在第一操作模式中基於第一振盪控制訊號以及在第二操作模式中基於第二振盪控制訊號、第三振盪控制訊號和已調整的電壓訊號，此放大器提供電壓控制訊號；以及電晶體，此電晶體耦接至電源電壓，此電晶體提供回應於電壓控制訊號的已調整的電壓訊號。
放大器可以包括電流鏡單元，此電流鏡單元耦接至電源電壓，此電流鏡單元包括第一PMOS電晶體以及第二PMOS電晶體；第一輸入單元，此第一輸入單元在第一節點以及第二節點耦接至電流鏡，此第一輸入單元被配置爲接收第一振盪控制訊號、已調整的電壓訊號以及偏壓，以在第一操作模式中提供第一電壓控制訊號；第二輸入單元，此第二輸入單元在第一節點和第二節點耦接至第一電流鏡單元和第二電流鏡單元，此第二輸入單元被配置爲接收第二振盪控制訊號、已調整的電壓訊號以及偏壓，以控制關於已調整的電壓訊號的第二振盪控制訊號的第一貢獻因素；以及第三輸入單元，此第三輸入單元在第一節點和第二節點耦接至電流鏡單元，此第三輸入單元被配置爲接收第三振盪控制訊號、已調整的電壓訊號以及偏壓，以控制關於已調整的電壓訊號的第三振盪控制訊號的第二貢獻因素，在第一節點提供電壓控制訊號。
根據本發明的其他示例實施例，時脈産生器可以包括PLL、選擇單元、分頻單元、sigma-delta調變器(sigma delta modulator,SDM)。PLL生成多個輸出訊號，與參考訊號相比，此輸出訊號具有固定的相位差異。選擇單元選擇以及輸出多個輸出訊號的其中之一，以回應於多個選擇訊號，以及防止多個選擇訊號中的至少兩個相鄰的選擇訊號的同時變遷(simultaneous transition)。藉由將已選擇的輸出訊號進行分頻，分頻單元提供第一回饋訊號給PLL。SDM與第二回饋訊號同步操作，以及生成回應於控制訊號的選擇訊號，第二回饋訊號的頻率是參考訊號的頻率的R倍，R是自然數。
選擇單元可以包括混合多工器(blending multiplexer)，藉由採用半斯密特觸發器電路(half schmitt trigger circuit)以及反相器，混合多工器可以防止選擇訊號與輸出訊號的同步變遷。
藉由將選擇訊號的頻率進行K分頻，可以獲得第一回饋訊號，其中K是大於R的整數。
分頻單元可以包括第一分頻器，將已選擇的輸出訊號的頻率進行L分頻，其中L是整數；以及第二分頻器，將第一分頻器的輸出訊號的頻率進行K分頻，其中K可以是R和M的乘積(product)，以及從第一分頻器輸出第二回饋訊號。
PLL可以包括相位/頻率偵測器，基於參考訊號以及第一回饋訊號之間的相位差異來生成升/降訊號(up/down signal)；第一訊號路徑，提供與升/降訊號成比例的第一振盪控制訊號，第一訊號路徑包括第一電荷泵以及第一環路(loop)濾波器；第二訊號路徑提供由升/降訊號的積分函數來表示的第二振盪控制訊號，第二訊號路徑包括第二電荷泵以及第二環路濾波器；以及VCO，分別接收第一振盪控制訊號以及第二振盪控制訊號，以生成多個輸出訊號，以回應於已調整的電壓訊號，此已調整的電壓訊號用第一振盪控制訊號以及第二控制振盪訊號的規則的結合比率來表示。
根據本發明的一些示例實施例，TDMI TX PHY包括畫素時脈産生器、時脈乘法單元(clock multiplication unit,CMU)、調正單元(alignment unit)以及串聯器/驅動器(serializer/driver)。畫素時脈産生器基於一參考時脈訊號來生成畫素時脈訊號。CMU乘以畫素時脈訊號以提供變遷最小化微分發信(transition minimized differential signaling,TMDS)時脈訊號。調正單元接收與鏈路(link)時脈訊號同步的鏈路資料，以調正(align)與TMDS時脈訊號同步的已接收的鏈路資料，從畫素資料編碼以及分封化(packetize)鏈路資料，鏈路時脈訊號的頻率不低於TMDS時脈訊號的頻率。串聯器/驅動器接收TMDS時脈訊號，以及串聯已調正的鏈路資料以提供TMDS資料以及TMDS時脈訊號。
在本發明的一些實施例中，畫素時脈産生器可以包括：PLL，生成多個輸出訊號，與參考訊號相比，此多個輸出訊號具有固定的相位差異；選擇單元，選擇輸出訊號的其中之一以及提供畫素時脈訊號，以回應於多個選擇訊號，以及防止多個選擇訊號中的至少兩個相鄰的選擇訊號的同時變遷(simultaneous transition)；分頻單元，藉由將畫素時脈訊號的頻率進行分頻，分頻單元提供第一回饋訊號給PLL；以及SDM，此SDM與第二回饋訊號同步操作，以及生成回應於控制訊號的選擇訊號，第二回饋訊號的頻率是參考訊號的頻率的R倍，R是自然數。
在本發明的一些實施例中，CMU可以包括：PLL，生成多個輸出訊號，與參考訊號相比，此多個輸出訊號具有固定的相位差異；選擇單元，選擇輸出訊號的其中之一以及提供畫素時脈訊號，以回應於多個選擇訊號，以及防止多個選擇訊號中的至少兩個相鄰的選擇訊號的同時變遷；以及分頻單元，藉由將畫素時脈訊號的頻率進行分頻，分頻單元提供回饋訊號給PLL。
根據本發明的一些示例實施例，在PLL中，藉由採用來自於不同路徑的至少兩個振盪控制訊號來分別控制VCO的增益，可以增加VCO的抖動特性。此外，在使用PLL的HDMI TXPHY中，也可以增加抖動特性，以及由於時脈産生器使用了混合多工器，可防止時脈訊號的缺失(missing)邊緣。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文特舉實施例，並配合所附圖式作詳細說明如下。本發明的各種實施例揭露並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。在附圖中，層和區域的尺寸以及相對尺寸都被放大以便於描述。在整個說明書中，相同的數字代表相同的元件。
需要知曉的是，儘管術語“第一”、“第二”、“第三”等用於描述各種元件，但是這些元件並非限定於這些術語，這些術語只是用於將一個元件區別於另一元件。從而，下文所討論的第一元件也可以被記載爲第二元件，這樣依然不脫離本發明之精神和範圍。在此，術語“和/或”包括一個或多個相關元件的任一結合以及所有結合。
需要知曉的是，如果元件被記載爲“連接到”或者“耦接到”另一元件，則可以表示此元件直接連接到或者耦接到另一元件，也可以表示在這兩個元件之間還存在其他的元件。相比之下，如果元件被記載爲“直接連接到”或者“直接耦接到”另一元件，則表示在這兩個元件之間不存在其他的元件。用於描述元件之間的關係的其他辭彙也做相同的解釋(例如，“在......之間”和“直接在......之間”，“相鄰於”和“直接相鄰於”等等)。
在此所用的專門術語僅僅是爲了描述實施例而不是用於限定本發明。在此，除了上下文有特別的記載之外，單數的術語“一”也表示包括複數的含義。還需要知曉的是，本發明說明書中的術語“包括”不僅僅表述具有所述的特徵、整數、步驟、操作、元件和/或組件，而且還可以表述具有其他的一個或者多個特徵、整數、步驟、操作、元件、組件和/或族群等等。
除非有其他的定義，在此所採用的所有的術語(包括技術的和科學的術語)都具有本發明所述技術領域的普通技術人員所知曉的相同的裝置。還需要知曉的是，諸如詞典中通常所定義的術語之類的術語所表示的裝置都應該被解釋爲具有與本發明相關技術領域中的相關裝置相同的功能，除非在此有特定的說明，否則不應該被解釋爲還具有其他的功能。
圖1是根據本發明的一些示例實施例的壓控振盪器(voltage-controlled oscillator,VCO)的電路圖。
請參看圖1，根據本發明的一些示例實施例的VCO 10包括電壓調整器15以及延遲單元30。電壓調整器包括放大器100以及電晶體20。
電壓調整器15分別接收第一振盪控制訊號VCP以及第二振盪控制訊號VCI，以提供已調整的電壓訊號VREG，以及已調整的電壓訊號VREG被回饋(feedback)至電壓調整器15。已調整的電壓訊號VREG用第一振盪控制訊號VCP以及第二振盪控制訊號VCI的規則的結合比率來表示。
放大器100接收第一振盪控制訊號VCP、第二振盪控制訊號VCI以及回饋的已調整的電壓訊號VREG，以提供電壓控制訊號VC。電晶體20耦接到電源電壓VDD，以及提供已調整的電壓訊號VREG給延遲單元30以回應電壓控制訊號VC。
延遲單元30接收已調整的電壓訊號VREG以生成一輸出訊號FOUT，此輸出訊號FOUT的頻率根據已調整的電壓訊號VREG的電壓位準而變化。延遲單元可以包括多個反相器IN1~INJ。如果從反相器IN1~INJ生成該輸出訊號FOUT，則該輸出訊號FOUT可以是具有固定的相位差異的多相位(multi-phase)輸出訊號FOUT1~FOUTJ，例如多相位時脈訊號。
圖2是根據本發明的一些示例實施例的圖1中的放大器的電路圖。
請參看圖2，放大器100包括電流鏡單元110、第一輸入單元130以及第二輸入單元120。
電流鏡單元110包括耦接到電源電壓VDD的P型金屬氧化物半導體(P-type metal oxide semiconductor,PMOS)電晶體111和113。在電流鏡配置中，PMOS電晶體111和113相互耦接。
第一輸入單元130在第一節點N1和第二節點N2耦接到電流鏡單元110，第一輸入單元130包括第一N型金屬氧化物半導體(N-type metal oxide semiconductor,NMOS)電晶體131、第二NMOS電晶體133以及第三NMOS電晶體135。第一NMOS電晶體的汲極耦接至第一節點N1，以及第一NMOS電晶體的閘極接收第一振盪控制訊號VCP。第二NMOS電晶體133的汲極耦接至第二節點N2，以及第二NMOS電晶體133的閘極接收已調整的電壓訊號VREG。在第一共用節點(first common node)CN1，第三NMOS電晶體135的汲極同時耦接至第一NMOS電晶體以及第二NMOS電晶體的源極，第三NMOS電晶體135的閘極接收偏壓VB，以提供第一偏壓電流IB1給第一共用節點CN1，以及第三NMOS電晶體135的源極耦接到接地端。第三NMOS電晶體135用作第一電流源，以及基於第三NMOS電晶體135的尺寸，即第三NMOS電晶體135的通道寬度對通道長度的比率，以決定第一偏壓電流IB1的振幅。
第二輸入單元120在第一節點N1和第二節點N2耦接到電流鏡110，第二輸入單元120包括第四NMOS電晶體121、第五NMOS電晶體123以及第六NMOS電晶體125。第四NMOS電晶體121的汲極耦接至第一節點N1，以及第四NMOS電晶體121的閘極接收第二振盪控制訊號VCI。第五NMOS電晶體123的汲極耦接至第二節點N2，以及第五NMOS電晶體123的閘極接收已調整的電壓訊號VREG。在第二共用節點CN2，第六NMOS電晶體125的汲極同時耦接至第四NMOS電晶體121以及第五NMOS電晶體123的源極，第六NMOS電晶體125的閘極接收偏壓VB，以提供第二偏壓電流IB2給第二共用節點CN2，以及第六NMOS電晶體125的源極耦接到接地端。第六NMOS電晶體125用作第二電流源，以及基於第六NMOS電晶體125的尺寸，即第六NMOS電晶體125的通道寬度對通道長度的比率，以決定第二偏壓電流IB2的振幅。
已調整的電壓訊號VREG用第一振盪控制訊號VCP以及第二振盪控制訊號VCI的規則的結合比率來表示。在此，關於已調整的電壓訊號VREG的第一振盪控制訊號VCP的貢獻因素是指第一貢獻因素，以及關於已調整的電壓訊號VREG的第二振盪控制訊號VCI的貢獻因素是指第二貢獻因素。可以用不同的方式來控制第一貢獻因素以及第二貢獻因素。
例如，如果第三NMOS電晶體135，即第一電流源的尺寸被實質上設定爲Wn0，則第六NMOS電晶體125，即第二電流源的尺寸被實質上設定爲N*Wn0，其中N是不小於1的自然數。從而，第一貢獻因素與第二貢獻因素的比率對應於1:N。因此，藉由設定第三NMOS電晶體135以及第六NMOS電晶體125的尺寸，可以控制第一貢獻因素以及第二貢獻因素。
除了設定第三NMOS電晶體135以及第六NMOS電晶體125的尺寸之外，還藉由設定第一NMOS電晶體131、第二NMOS電晶體133、第四NMOS電晶體135以及第五NMOS電晶體125的尺寸，來控制第一貢獻因素與第二貢獻因素的比率。如果第一NMOS電晶體131和第二NMOS電晶體133的尺寸被設定爲Wn1，則第四NMOS電晶體135和第五NMOS電晶體125的尺寸被設定爲N*Wn1，則第一貢獻因素與第二貢獻因素的比率對應於1:N。
第一振盪控制訊號VCP、第二振盪控制訊號VCI以及已調整的電壓訊號VREG的關係用如下的方程式1來表示。
方程式1：VREG=VCP*1/(N+1)+VCI*N/(N+1)
藉由控制第三NMOS電晶體135以及第六NMOS電晶體125的尺寸比率，或者藉由控制第一輸入單元130中的電晶體與第二輸入單元120中的電晶體的尺寸比率，可以控制已調整的電壓訊號VREG中的第一振盪控制訊號VCP的第一貢獻因素以及第二振盪控制訊號VCI的第二貢獻因素。
圖1和圖2中的VCO可以被使用在鎖相迴路(phase-locked loop,PLL)電路中。
圖3是根據本發明的一些示例實施例的PLL電路的電路圖。
請參看圖3，根據本發明的一些示例實施例的PLL電路200包括相位/頻率偵測器210、第一訊號路徑212、第二訊號路徑214以及VCO 300。
相位/頻率偵測器210基於輸入訊號，即參考訊號FREF以及輸出訊號FOUT來生成升/降訊號(up/down signal)UP/DN。第一訊號路徑212提供與升/降訊號UP/DN成比例的第一振盪控制訊號VCP給VCO 300。第二訊號路徑214提供由升/降訊號UP/DN的積分函數來表示的第二振盪控制訊號VCI給VCO 300。VCO 300分別接收第一振盪控制訊號VCP以及第二振盪控制訊號VCI，以生成輸出訊號FOUT，此輸出訊號FOUT的頻率回應於已調整的電壓訊號VREG而變化，此已調整的電壓訊號VREG用第一振盪控制訊號VCP以及第二控制振盪訊號VCI的規則的結合比率來表示。
第一訊號路徑212可以包括第一電荷泵(charge pump)220以及第一環路濾波器(loop filter)230。第二訊號路徑可以包括第二電荷泵240以及第二環路濾波器250。第一電荷泵220生成回應於升/降訊號UP/DN而變化的第一電壓訊號，第一環路濾波器230過濾第一電壓訊號以提供第一振盪控制訊號VCP。第一環路濾波器230包括第一電阻器231以及第一電容器233。因爲第一環路濾波器230包括第一電阻器231以及第一電容器233，所以第一訊號路徑212提供與升/降訊號UP/DN成比例的第一振盪控制訊號VCP給VCO 300。
第二電荷泵240生成回應於升/降訊號UP/DN而變化的第二電壓訊號。第二環路濾波器250過濾第二電壓訊號以提供第二振盪控制訊號VCI。第二環路濾波器250可以包括第二電容器251。因爲第二環路濾波器250只包括第二電容器251，所以第二訊號路徑214提供由升/降訊號UP/DN的積分函數來表示的第二振盪控制訊號VCI給VCO 300。
PLL電路200還可以包括耦接在第一環路濾波器230以及第二環路濾波器250之間的緩衝器260，此緩衝器260具有單位增益(unity gain)，以及保持第一振盪控制訊號VCP以及第二振盪控制訊號VCI的DC電壓位準。因此，已調整的電壓訊號VREG的電壓位準被保持在固定的位準，而沒有波動。
VCO 300包括電壓調整器305以及延遲單元330。電壓調整器305包括放大器310以及電晶體320，以及延遲單元包括多個反相器IN1~INK。VCO 300分別接收第一振盪控制訊號VCP以及第二振盪控制訊號VCI以提供已調整的電壓訊號VREG，以及已調整的電壓訊號VREG被回饋至VCO 300，諸如圖1中的VCO。
放大器提310接收第一振盪控制訊號VCP、第二振盪控制訊號VCI以及已調整的電壓訊號VREG，以提供電壓控制訊號VC。電晶體320耦接至電源電壓VDD，以及提供已調整的電壓訊號VREG給延遲單元330，以回應於電壓控制訊號VC。延遲單元330接收已調整的電壓訊號VREG，以生成輸出訊號FOUT，輸出訊號FOUT的頻率根據已調整的電壓訊號VREG的電壓位準而變化。
圖4是根據本發明的一些示例實施例的圖1中的放大器的電路圖。
請參看圖4，放大器310包括電流鏡單元350、第一輸入單元370以及第二輸入單元360。
電流鏡單元350包括耦接至電源電壓VDD的PMOS電晶體351和352。第一輸入單元370在第一節點N1以及第二節點N2耦接至電流鏡單元350，第一輸入單元370包括第一NMOS電晶體371、第二NMOS電晶體373以及第一電流源375。第二輸入單元360在第一節點N1和第二節點N2耦接至電流鏡單元350，第二輸入單元350包括第三NMOS電晶體361、第四NMOS電晶體363以及第二電流源365。如圖5所示，第一電流源375以及第二電流源365可以分別採用NMOS電晶體376和NMOS電晶體366來實施。第一電流源375提供第一偏壓電流IB1給第一共用節點CN1，以回應於偏壓VB。第二電流源365提供第二偏壓電流IB2給第二共用節點CN2，以回應於偏壓VB。請參看對圖2的詳細解釋，基於NMOS電晶體376和366的尺寸，來分別決定第一偏壓電路IB1以及第二偏壓電流IB2的振幅。因此，在根據本發明的一些示例實施例的PLL電路中，藉由控制NMOS電晶體376以及366的尺寸，可以控制第一振盪控制訊號VCP的第一貢獻因素以及第二振盪控制訊號VCI的第二貢獻因素。此外，藉由控制NMOS電晶體371、373和376的尺寸與NMOS電晶體361、363和366的尺寸的比率，可以控制第一貢獻因素以及第二貢獻因素。
因此，VCO 300分別接收來自於不同路徑的第一振盪控制訊號VCP以及第二振盪控制訊號VCI，以及藉由偏壓電流的振幅的比率或者藉由每一輸入單元中的電晶體的尺寸的比率，來控制關於施加到延遲單元330的已調整的電壓訊號VREG的第一振盪控制訊號VCP的貢獻因素以及關於施加到延遲單元330的已調整的電壓訊號VREG的第二振盪控制訊號VCI的貢獻因素。因此，分別控制由於第一振盪控制訊號VCP而引起的第一增益以及由於第二振盪控制訊號VCI而引起的第二增益可以控制VCO 300的增益，從而可以減小VCO的增益，以及可以增加抖動特性。
圖3中的放大器可以採用各種配置來實施。
圖6是根據本發明另一示例實施例的圖3中的放大器的電路圖。
請參看圖6，與圖4的放大器310相似，放大器400包括電流鏡單元410、第一輸入單元430以及第二輸入單元420。然而，放大器400的第一輸入單元430的配置不同於放大器310。
電流鏡單元410包括耦接到電源電壓VDD的PMOS電晶體411和413。
第一輸入單元包括第一多個NMOS電晶體MN11,...,MN1N、第二多個NMOS電晶體MN21,...,MN2N以及第三多個NMOS電晶體MN31,...,MN3N。第一多個NMOS電晶體MN11,...,MN1N中的每一個的汲極耦接至第一節點N1，以及第一多個NMOS電晶體MN11,...,MN1N中的每一個的閘極接收第一振盪控制訊號VCP。第二多個NMOS電晶體MN21,...,MN2N中的每一個的汲極耦接至第二節點N2，以及第二多個NMOS電晶體MN21,...,MN2N中的每一個的閘極接收已調整的電壓訊號VREG。在第一共用節點CN11,...,CN1N中的每一個，第三多個NMOS電晶體MN31,...,MN3N中的每一個同時耦接至對應的第一NMOS電晶體MN11,...,MN1N以及第二NMOS電晶體MN21,...,MN2N的源極，以及第三多個NMOS電晶體MN31,...,MN3N分別提供第一多個偏壓電流IB11,...,IB1N給每一第一共用節點CN11,...,CN1N以回應於施加到每一第三NMOS電晶體MN31,...,MN3N的閘極的偏壓VB。偏壓VB可以被選擇性地施加到第三多個NMOS電晶體MN31,...,MN3N中的每一個，以回應於施加到多個開關SW1,...,SMN的多個開關控制訊號。
第二輸入單元420在第一節點N1和第二節點N2耦接到電流鏡410，第二輸入單元420包括第四NMOS電晶體421、第五NMOS電晶體423以及第六NMOS電晶體425。第四NMOS電晶體421的汲極耦接至第一節點N1，以及第四NMOS電晶體421的閘極接收第二振盪控制訊號VCI。第五NMOS電晶體423的汲極耦接至第二節點N2，以及第五NMOS電晶體423的閘極接收已調整的電壓訊號VREG。在第二共用節點CN2，第六NMOS電晶體425的汲極同時耦接至第四NMOS電晶體421以及第五NMOS電晶體423的源極，第六NMOS電晶體425的閘極接收偏壓VB，以提供第二偏壓電流IB2給第二共用節點CN2，以及第六NMOS電晶體425的源極耦接到接地端。第六NMOS電晶體425用作第二電流源，以及基於第六NMOS電晶體425的尺寸，即第六NMOS電晶體425的通道寬度對通道長度的比率，以決定第二偏壓電流IB2的振幅。
第一NMOS電晶體的MN11,...,MN1N中的每一個的尺寸分別與第一偏壓電流IB11,...,IB1N的振幅同比例增加。第二NMOS電晶體的MN21,...,MN2N中的每一個的尺寸分別與第一偏壓電流IB11,...,IB1N的振幅同比例增加。第三NMOS電晶體的MN31,...,MN3N中的每一個的尺寸分別與第一偏壓電流IB11,...,IB1N的振幅同比例增加。例如，耦接到每一第一共用節點CN11,...,CN1N的第一NMOS電晶體MN11,...,MN1N以及第二NMOS電晶體的MN21,...,MN2N具有與耦接到每一第一共用節點CN11,...,CN1N的電晶體相同的尺寸。也就是說，耦接到每一第一共用節點CN11,...,CN1N的第一NMOS電晶體MN11,...,MN1N的每一個的尺寸以及第二NMOS電晶體的MN21,...,MN2N的每一個的尺寸分別實質上對應於Wn1，2*Wn1，...，2 N -1 *Wn1。此外，第三多個NMOS電晶體的每一個的尺寸分別實質上對應於Wn0，2*Wn0，...，2 N -1 *Wn0。在此，N是不小於2的自然數。第四NMOS電晶體421以及第五NMOS電晶體423中的每一個的尺寸可以實質上對應於M*Wn1，以及第六NMOS電晶體的尺寸可以實質上對應於M*Wn0。在此，M是大於N的自然數。
如果第一輸入單元430以及第二輸入單元420中的電晶體的尺寸被如上設置，那麽可以採用多種結合，諸如2 N 種結合，來控制有關於已調整的電壓訊號VREG的第一振盪控制訊號VCP的貢獻因素以及有關於已調整的電壓訊號VREG的第二振盪控制訊號VCI的貢獻因素。因此，VCO的增益可以對應於由於第一振盪控制訊號VCP而引起的第一增益以及由於第二振盪控制訊號VCI而引起的第二增益的2 N 種結合，從而VCO的增益可以被減小，以及可以增加抖動特性。
在圖6的示例實施例中，第一輸入單元430中的電晶體的尺寸以固定的比例增加。然而，在另一示例實施例中，第二輸入單元420中的電晶體的尺寸也可以以固定的比例增加，以及第一輸入單元430以及第二輸入單元420中的電晶體的尺寸都可以以固定的比例增加。
圖7A根據本發明其他的示例實施例的PLL電路的電路圖。
圖7A中的PLL電路450還包括控制單元457，以及PLL電路450中的VCO 405的配置也不同於圖3中的PLL電路200。
圖7B是根據本發明的一些示例實施例的VCO 405的電路圖。
在此，下面將參看圖3、圖7A和圖7B來描述根據本發明另一示例實施例的PLL電路450。
PLL電路450包括VCO 405、相位/頻率偵測器210、第一訊號路徑212、第二訊號路徑214以及控制單元457。
VCO 405在第一操作模式中基於數位控制訊號VCRS來執行粗調(coarse tuning)以回應於第一振盪控制訊號VCI，以及VCO 405在第二操作模式中執行微調(fine tuning)以回應於第二振盪控制訊號VCP以及第三振盪控制訊號VCI，以根據(follow)參考訊號FREF來生成輸出訊號FOUT。相位/頻率偵測器210基於參考訊號FREF以及輸出訊號FOUT的相位差來生成升/降訊號(up/down signal)UP/DN。第一訊號路徑212提供與升/降訊號UP/DN成比例的第二振盪控制訊號VCP給VCO 405。第二訊號路徑214提供由升/降訊號UP/DN的積分函數來表示的第三振盪控制訊號VCI給VCO 405。控制單元457提供第一振盪控制訊號VCRS給VCO 405。根據本發明示例實施例的PLL電路450在第一操作模式中採用第一振盪控制訊號VCRS來控制已調整的電壓訊號VREG，在此第一操作模式中，PLL沒有作業，以及PLL電路450在第二操作模式中基於第二振盪控制訊號VCP以及第三振盪控制訊號VCI來控制已調整的電壓訊號VREG，在此第二操作模式中，PLL被作業。因爲第一操作模式中的第一振盪控制訊號VCRS影響VCO 405的整個增益的一部分，因此VCO 405的增益可以被減小。
請參看圖7A，控制電路457包括校準邏輯電路(calibration logic circuit)462以及數位至類比轉換器461。校準邏輯電路462根據輸出訊號FOUT的目標頻率提供具有位元的數位控制訊號。數位至類比轉換器461轉換數位控制訊號以提供第一振盪控制訊號VCRS。
請參看圖7A以及圖7B，VCO 405可以包括電壓調整器455以及延遲單元330。電壓調整器455包括放大器460以及電晶體320。電壓調整器455在第一操作模式中基於第一振盪控制訊號VCRS以及在第二操作模式中基於第二振盪控制訊號VCP和第三振盪控制訊號VCI，以生成已調整的電壓訊號VREG，此已調整的電壓訊號VREG在第一操作模式中跟隨(follow)第一振盪控制訊號VCRS，此已調整的電壓訊號VREG在第二操作模式中藉由第二振盪控制訊號VCP和第三振盪控制訊號VCI的規則的結合比率來表示，此已調整的電壓訊號VREG回饋至電壓調整器455。延遲單元330接收已調整的電壓訊號VREG，以生成輸出訊號FOUT，此輸出訊號FOUT的頻率回應於已調整的電壓訊號VREG而變化。
電壓調整器455可以包括放大器460以及電晶體320。放大器460在第一操作模式中基於第一振盪控制訊號VCRS以及在第二操作模式中基於第二振盪控制訊號VCP、第三振盪控制訊號VCI和已調整的電壓訊號VREG來提供電壓控制訊號VC。電晶體320耦接至電源電壓VDD，以及電晶體320提供已調整的電壓訊號VREG給延遲單元330以回應於電壓控制訊號VC。
請參看圖7B，放大器460包括電流鏡單元461、第一輸入單元470、第二輸入單元480以及第三輸入單元490。電流鏡單元461包括耦接到電源電壓VDD的PMOS電晶體463和465。在電流鏡的配置中，PMOS電晶體463和465相互耦接。
第一輸入單元470在第一節點N1和第二節點N2耦接到電流鏡單元461，第一輸入單元130包括第一NMOS電晶體471、第二NMOS電晶體473以及第三NMOS電晶體475。第一NMOS電晶體471的汲極耦接至第一節點N1，以及第一NMOS電晶體471的閘極接收第一振盪控制訊號VCRS。第二NMOS電晶體473的汲極耦接至第二節點N2，以及第二NMOS電晶體473的閘極接收已調整的電壓訊號VREG。在第一共用節點CN1，第三NMOS電晶體475的汲極同時耦接至第一NMOS電晶體471以及第二NMOS電晶體473的源極，第三NMOS電晶體475的閘極接收偏壓VB，以提供第一偏壓電流IB1給第一共用節點CN1，以及第三NMOS電晶體475的源極耦接到接地端。第三NMOS電晶體475用作第一電流源，以及基於第三NMOS電晶體475的尺寸，即第三NMOS電晶體475的通道寬度對通道長度的比率，以決定第一偏壓電流IB1的振幅。
第二輸入單元480在第一節點N1和第二節點N2耦接到電流鏡單元461，第二輸入單元480包括第四NMOS電晶體481、第五NMOS電晶體483以及第六NMOS電晶體485。第四NMOS電晶體481的汲極耦接至第一節點N1，以及第四NMOS電晶體481的閘極接收第二振盪控制訊號VCP。第五NMOS電晶體483的汲極耦接至第二節點N2，以及第五NMOS電晶體483的閘極接收已調整的電壓訊號VREG。在第二共用節點CN2，第六NMOS電晶體485的汲極同時耦接至第四NMOS電晶體481以及第五NMOS電晶體483的源極，第六NMOS電晶體485的閘極接收偏壓VB，以提供第二偏壓電流IB2給第二共用節點CN2，以及第六NMOS電晶體485的源極耦接到接地端。第六NMOS電晶體485用作第二電流源，以及基於第六NMOS電晶體485的尺寸，即，第六NMOS電晶體485的通道寬度對通道長度的比率，以決定第二偏壓電流IB2的振幅。
第三輸入單元490在第一節點N1和第二節點N2耦接到電流鏡單元461，第三輸入單元490包括第七NMOS電晶體491、第八NMOS電晶體493以及第九NMOS電晶體495。第七NMOS電晶體491的汲極耦接至第一節點N1，以及第七NMOS電晶體491的閘極接收第三振盪控制訊號VCI。第八NMOS電晶體493的汲極耦接至第二節點N2，以及第八NMOS電晶體493的閘極接收已調整的電壓訊號VREG。在第三共用節點CN3，第九NMOS電晶體495的汲極同時耦接至第七NMOS電晶體491以及第八NMOS電晶體493的源極，第九NMOS電晶體495的閘極接收偏壓VB，以提供第三偏壓電流IB3給第三共用節點CN3，以及第九NMOS電晶體495的源極耦接到接地端。第九NMOS電晶體495用作第三電流源，以及基於第九NMOS電晶體495的尺寸，即第九NMOS電晶體495的通道寬度對通道長度的比率，以決定第三偏壓電流IB3的振幅。
第一輸入單元470在第一操作模式中提供電壓控制訊號VC。第二輸入單元480在第二操作模式中控制有關於已調整的電壓訊號VREG的第二振盪控制訊號VCP的第一貢獻因素。第三輸入單元490在第二操作模式中控制有關於已調整的電壓訊號VREG的第三振盪控制訊號VCI的第二貢獻因素。
與圖2和圖4中的描述一樣，藉由控制作爲電流源的電晶體475、485和495的尺寸，可以控制第一操作模式中的電壓控制訊號VC的電壓位準以及第二操作模式中的第一和第二貢獻因素。此外，藉由控制第一輸入單元470、第二輸入單元480以及第三輸入單元490中的電晶體的尺寸，可以控制第一操作模式中的電壓控制訊號VC的電壓位準以及第二操作模式中的第一和第二貢獻因素。例如，NMOS電晶體481、483和485的尺寸實質上對應於Wn1、Wn1以及Wn0，則第三輸入單元490中的NMOS電晶體491、493和495可以實質上對應於N*Wn1、N*Wn1以及N*Wn0，以及則第二輸入單元480中的NMOS電晶體481、483和485可以實質上對應於M*Wn1、M*Wn1以及M*Wn0，其中1<N<M。如果圖7B中的電晶體的尺寸實施如上，則藉由第一操作模式中的第一振盪控制訊號VCRS，以調節(tune)輸出訊號FOUT的最大目標頻率。在第二操作模式中，藉由比率爲1:N的第二振盪控制訊號VCP以及第三振盪控制訊號VCI，以調節(tune)輸出訊號FOUT的餘下的目標頻率，從而VCO 405的增益被顯著地減小，以及可以增加抖動特性。
圖8A和圖8B是根據本發明的一些示例實施例的比對VCO的增益的模擬圖。
圖8B是根據本發明的一些示例實施例的圖3至圖5的VCO的V(電壓)-F(頻率)曲線的圖形，以及圖8A是在VCO 300僅僅接收一個振盪控制訊號，即只具有一個訊號路徑的情況下，圖3至圖5的VCO的V-F曲線的圖形。在圖8A以及圖8B中，第一輸入單元360以及第二輸入單元370中的電晶體的尺寸比率爲1:4。
請參看圖8A以及圖8B，在只有一個訊號路徑的情況下，VCO的增益(Kvco_vctl)約爲4.6GHz/V，在具有兩個訊號路徑的情況下，由於第一振盪控制訊號VCP而引起的VCO的第一增益(Kvco_vcp)約爲0.91GHz/V，由於第二振盪控制訊號VCI而引起的VCO的第二增益(Kvco_vci)約爲3.7GHz/V。其中，Kvco_vctl、Kvco_vcp以及Kvco_vci的關係可以用方程式2表示如下。
方程式2：Kvco_vctl=Kvco_vcp/5+4*Kvco_vci/5
因此，值得一提的是，VCO的有效增益減小了1/5。
對於圖2和圖7A中的PLL電路，藉由分頻器來對輸出訊號FOUT進行分頻，以及已分頻的輸出訊號FOUT可以被施加到相位/頻率偵測器。
根據本發明示例實施例的PLL電路可以用於時脈産生器中。
圖9是根據本發明的一些示例實施例的時脈産生器的方塊圖。
請參看圖9，時脈産生器500包括PLL 510、選擇單元520、分頻單元530、sigma-delta調變器(sigma delta modulator,SDM)540。
PLL 510生成多個輸出訊號FOUT1,FOUT2,...,FOUTN，與參考訊號FREF相比，此多個輸出訊號FOUT1,FOUT2,...,FOUTN具有固定的相位差異。選擇單元520選擇輸出訊號FOUT1,FOUT2,...,FOUTN的其中之一以及輸出已選擇的輸出訊號SFOUT，以回應於多個選擇訊號SEL。此外，選擇單元520防止多個選擇訊號SEL中的至少兩個相鄰選擇訊號的同時變遷(simultaneous transition)，這個特性在後面還將詳細描述。分頻單元530將已選擇的輸出訊號SFOUT進行分頻，以提供第一回饋訊號FDB1給PLL 510。SDM 540與第二回饋訊號FDB2同步操作，以及生成回應於控制訊號C的選擇訊號SEL，第二回饋訊號FDB的頻率是參考訊號的R倍，其中R是自然數。
在圖9中的時脈産生器500中，藉由選擇頻率大於參考訊號FREF的頻率的輸出訊號FOUT1,FOUT2,...,FOUTN的其中之一，選擇單元520可以依序選擇輸出訊號FOUT1,FOUT2,...,FOUTN。
圖10A是選擇單元520的圖形。
請參看圖10A，選擇單元520包括斯密特觸發電路521和524、傳送閘(transmission gate)522和525以及反相器523、526、527和528。斯密特觸發電路521和524可以是半斯密特觸發電路。在圖10A中，繪示了兩個相鄰的輸出訊號FOUT[K]和FOUT[K+1]，以及兩個相鄰的選擇訊號SEL[K]和SEL[K+1]。兩個相鄰的選擇訊號SEL[K]和SEL[K+1]通過斯密特觸發電路521、524以及反相器523、526，以生成中間選擇訊號SEL’[K]和SEL’[K+1]。中間選擇訊號SEL’[K]和SEL’[K+1]以及選擇訊號SEL[K]和SEL[K+1]通過反相器527和528，以生成已選擇的輸出訊號SFOUT。因此，輸出訊號FOUT1,FOUT2,...,FOUTN可以被提供爲已選擇的輸出訊號SFOUT，因爲中間選擇訊號SEL’[K]和SEL’[K+1]具有間隔(interval)，所以此已選擇的輸出訊號SFOUT是有縫的(without seamless)，在此間隔期間，如果選擇訊號SEL[K]和SEL[K+1]同步變遷，那麽中間選擇訊號SEL’[K]和SEL’[K+1]也是同步啟動的(active)。
圖10B是選擇單元520的操作的時序圖。
請參看圖10B，輸出訊號FOUT1,FOUT2,...,FOUTN可以被提供爲已選擇的輸出訊號SFOUT，因爲中間選擇訊號SEL’[K]和SEL’[K+1]具有間隔，所以此已選擇的輸出訊號SFOUT是有縫的(without seamless)，在此間隔期間，如果選擇訊號SEL[K]和SEL[K+1]同步變遷，那麽中間選擇訊號SEL’[K]和SEL’[K+1]也是同步啟動的。
圖11A是半斯密特觸發電路521的電路圖，圖11B是選擇訊號的時序圖。
請參看圖11A，半斯密特觸發電路521包括NMOS電晶體MN3以及串聯的PMOS電晶體MP1和MP2、NMOS電晶體MN1和MN2，以及NMOS電晶體MN3耦接在NMOS電晶體MN1和MN2以及電壓電壓VDD之間。輸入訊號IN被施加到PMOS電晶體MP1和MP2、NMOS電晶體MN1和MN2的閘極，以及在PMOS電晶體MP2以及NMOS電晶體MN1的連接點提供輸出訊號，以及輸出訊號OUT被施加到NMOS電晶體MN3的閘極。
請參看圖11B，連續的選擇訊號SEL[K-1]、SEL[K]和SEL[K+1]通過斯密特觸發電路521以及反相器523，以生成中間選擇訊號SEL’[K-1]、SEL’[K]和SEL’[K+1]，由於反相器523的延遲，中間選擇訊號SEL’[K-1]、SEL’[K]和SEL’[K+1]沒有同步變遷。也就是說，在根據本發明的示例實施例的時脈産生器500中，選擇單元520可以依序選擇輸出訊號FOUT1,FOUT2,...,FOUTN以及藉由半斯密特電路以及反相器可以提供有縫的已選擇的輸出訊號SFOUT。因此，選擇單元520可以是“混合多工器”。
請參看圖9，分頻器530包括串聯的第一分頻器531以及第二分頻器532，以用於對已選擇的輸出訊號SFOUT進行分頻。第一分頻器531以分配比(division ratio)M(其中，M是自然數)來對已選擇的輸出訊號SFOUT進行分頻，以及第二分頻器532以分配比(division ratio)R(其中，R是自然數)來對第一分頻器421的輸出訊號進行分頻。第二回饋訊號FDB2是第一分頻器531的輸出訊號。從而，分頻單元530的分配比K是R和M的乘積。
SDM 540與屬於第一分頻器531的輸出訊號的第二回饋訊號FDB2同步操作。第二回饋訊號FDB2的頻率是施加到相位/頻率偵測器511的第一回饋訊號FDB1的頻率的R倍。因爲第一回饋訊號FDB1可以被配置爲具有與參考訊號FREF實質上相同的相位，所以第二回饋訊號FDB2的頻率可以是參考訊號FREF的頻率的R倍。從而，藉由選擇頻率大於參考訊號FREF的頻率的輸出訊號FOUT1,FOUT2,...,FOUTN的其中之一，選擇單元520可以依序選擇輸出訊號FOUT1,FOUT2,...,FOUTN。
根據本發明的一些示例實施例的時脈産生器500可以用於生成諸如高清晰度媒體介面(high definition media interface,HDMI)收發器(transceiver)之類的多媒體系統中的各種時脈訊號。
圖12是包括HDMI傳送(transmitter,TX)實體層(physical layer,PHY)605的晶片上的系統(system on chip,SoC)600的方塊圖。
請參看圖12，根據本發明的一些示例實施例的TDMI TX PHY605包括畫素時脈産生器610、時脈乘法單元(clock multiplication unit,CMU)620、調正單元(alignment unit)630以及串聯器/驅動器(serializer/driver)640。
畫素時脈産生器610基於參考脈衝訊號CLKREF生成畫素時脈訊號PIXEL CLOCK。爲了增加畫素時脈訊號PIXEL CLOCK的頻率，CMU 620乘以畫素時脈訊號PIXEL CLOCK以提供變遷最小化微分發信(transition minimized differential signaling,TMDS)時脈訊號TMDS CLOCK。畫素時脈訊號PIXEL CLOCK被提供到視頻處理器650，以及視頻處理器650提供對應於影像源(image source)的畫素資料PIXEL DATA給具有畫素時脈訊號PIXEL CLOCK的頻率的鏈路層660。鏈路層660接收畫素資料PIXEL DATA以及TMDS時脈訊號TMDS CLOCK，編碼以及分封化(packetize)畫素資料PIXEL DATA以提供鏈路資料LINK DATA給與鏈路時脈訊號LINK CLOCK同步的調正單元630，鏈路時脈訊號LINK CLOCK的頻率不低於TMDS時脈訊號TMDS CLOCK的頻率。其中，從畫素資料PIXEL DATA編碼以及分封化鏈路資料LINK DATA。調正單元630調正與TMDS時脈訊號TMDS CLOCK同步的已接收的鏈路資料LINK CLOCK，以及提供已調正的鏈路資料LINK CLOCK給串聯器/驅動器640。串聯器/驅動器640接收已調正的鏈路資料LINK CLOCK以及TMDS時脈訊號TMDS CLOCK並串聯已調正的鏈路資料LINK CLOCK。串聯器/驅動器640經由三個通道來傳送作爲TDMS資料TMDS DATA[2:0]的已串聯的鏈路資料LINK CLOCK，以及經由一個通道來傳送TMDS時脈訊號TMDS CLOCK。
畫素時脈産生器610可以使用時脈産生器50而不需要修正。除了SDM 540之外，CMU 620可以使用時脈産生器500。因此，TMDS時脈訊號TMDS CLOCK的頻率高於畫素時脈訊號PIXEL CLOCK的頻率。畫素時脈産生器610以及CMU 620的配置和操作類似於圖9中的時脈産生器500的配置和操作，從而在此不再贅述。
圖13A和圖13B是圖12的HDMI TX PHY的TMDS時脈訊號以及TMDS資料的抖動的圖形。
請參看圖13A和圖13B繪示了在傳送率3.4Gbps測量到的TMDS時脈訊號TMDS CLOCK以及TMDS資料TMDS DATA的抖動。
請參看圖13A和圖13B，TMDS時脈訊號TMDSCLOCK的抖動的峰至峰(peak-to-peak)值約爲28ps，以及TMDS資料TMDS DATA的抖動的峰至峰(peak-to-peak)值約爲34ps。
圖14A是TMDS資料的眼圖(eye diagram)，以及圖14B是TMDS時脈訊號的頻率的圖形。
圖14A是59.94Hz模式中的TMDS資料TMDS DATA的眼圖(eye diagram)，以及圖14B是在約297MHz頻率所合成的TMDS時脈訊號TMDS CLOCK的頻率的圖形。
請參看圖14A和圖14B，在TMDS資料TMDS DATA的眼圖的順從遮罩(compliance mask)中並沒有産生遮罩觸控(mask touch)，以及在TMDS時脈訊號TMDS CLOCK中並沒有發生缺失邊緣。
根據本發明的一些示例實施例，在PLL中，藉由採用來自於不同路徑的至少兩個振盪控制訊號來分別控制VCO的增益，可以增加VCO的抖動特性。此外，在使用PLL的HDMI TX PHY中，也可以增加抖動特性，以及由於時脈産生器使用混合多工器，防止了時脈訊號的缺失邊緣。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．壓控振盪器
15．．．電壓調整器
20．．．電晶體
30、330．．．延遲單元
100、310、400、460．．．放大器
IN1~INJ、IN1~INK、523、526、527、528．．．反相器
VCP．．．第一振盪控制訊號
VCI．．．第二振盪控制訊號
VREG．．．已調整的電壓訊號
FOUT、FOUT1~FOUT．．．輸出訊號
CN1、CN11,...,CN1N．．．第一共用節點
CN2．．．第二共用節點
CN3．．．第三共用節點
VDD．．．電源電壓
110、350、410、461．．．電流鏡單元
120、360、420、480．．．第二輸入單元
130、370、430、470．．．第一輸入單元
490．．．第三輸入單元
111、113、351、352、411、413、463、465．．．PMOS電晶
131、133、135、121、123、125、371、373、361、363、376、366、421、423、425、471、473、475、481、483、485、491、493、495、MN11,...,MN1N、MN21,...,MN2N、MN31,...,MN3N．．．NMOS電晶體
IB1．．．第一偏壓電流
IB2．．．第二偏壓電流
IB3．．．第三偏壓電流
VB．．．偏壓
VC．．．電壓控制訊號
200、450、510．．．鎖相迴路電路
210．．．相位/頻率偵測器
212．．．第一訊號路徑
214．．．第二訊號路徑
220．．．第一電荷泵
230．．．第一環路濾波器
240．．．第二電荷泵
250．．．第二環路濾波器
231．．．第一電阻器
233．．．第一電容器
251．．．第二電容器
260．．．緩衝器
300、405．．．壓控振盪器
305．．．電壓調整器
310、400．．．放大器
320．．．電晶體
330．．．延遲單元
FREF．．．參考訊號
UP/DN．．．升/降訊號
375．．．第一電流源
365．．．第二電流源
SW1,...,SWN．．．開關
457．．．控制單元
462．．．校準邏輯電路
461．．．數位至類比轉換器
455．．．電壓調整器
500．．．時脈産生器
520．．．選擇單元
530．．．分頻單元
540．．．sigma-delta調變器
SFOUT．．．已選擇的輸出訊號
SEL．．．選擇訊號
FDB1．．．第一回饋訊號
FDB2．．．第二回饋訊號
521、524．．．斯密特觸發電路
522、525．．．傳送閘
IN．．．輸入訊號
OUT．．．輸出訊號
530．．．分頻器
531．．．第一分頻器
532．．．第二分頻器
605．．．時脈産生器的高清晰度媒體介面傳送實體層
600．．．晶片上的系統
610．．．畫素時脈産生器
620．．．時脈乘法單元
630．．．調正單元
640．．．串聯器/驅動器
650．．．視頻處理器
660．．．鏈路層
CLKREF．．．參考脈衝訊號
PIXEL CLOCK．．．畫素時脈訊號
TMDS CLOCK．．．變遷最小化微分發信時脈訊號
PIXEL DATA．．．畫素資料
LINK DATA．．．鏈路資料
圖1是根據本發明的一些示例實施例的壓控振盪器(VCO)的電路圖。
圖2是根據本發明的一些示例實施例的圖1中的放大器的電路圖。
圖3是根據本發明的一些示例實施例的PLL電路的電路圖。
圖4是根據本發明的一些示例實施例的圖1中的放大器的電路圖。
圖5是圖4中的電流源的圖形。
圖6是根據本發明的其他示例實施例的圖3中的放大器的電路圖。
圖7A根據本發明的其他示例實施例的PLL電路的電路圖。
圖7B是根據本發明的一些示例實施例的VCO 405的詳細電路圖。
圖8A和圖8B是根據本發明的一些示例實施例的比對VCO的增益的模擬圖。
圖9是根據本發明的一些示例實施例的時脈産生器的方塊圖。
圖10A是選擇單元的圖形。
圖10B是選擇單元的操作的時序圖。
圖11A是半斯密特觸發電路的電路圖，圖11B是選擇訊號的時序圖。
圖12是包括HDMI傳送(transmitter,TX)實體層(physical layer,PHY)的晶片上的系統(system on chip,SoC)的方塊圖。
圖13A和圖13B是圖12的HDMI TXPHY的TMDS時脈訊號以及TMDS資料的抖動的圖形。
圖14A是TMDS資料的眼圖(eye diagram)，以及圖14B是TMDS時脈訊號的頻率的圖形。
VCP．．．第一振盪控制訊號
VCI．．．第二振盪控制訊號
VREG．．．已調整的電壓訊號
FOUT．．．輸出訊號
FREF．．．參考訊號
UP/DN．．．升/降訊號
VC．．．電壓控制訊號
200．．．鎖相迴路電路
210．．．相位/頻率偵測器
212．．．第一訊號路徑
214．．．第二訊號路徑
220．．．第一電荷泵
230．．．第一環路濾波器
240．．．第二電荷泵
250．．．第二環路濾波器
231．．．第一電阻器
233．．．第一電容器
251．．．第二電容器
260．．．緩衝器
300．．．壓控振盪器
305．．．電壓調整器
310．．．放大器
320．．．電晶體
330．．．延遲單元
IN1~INK．．．反相器

Claims (19)

  1. 一種壓控振盪器，所述壓控振盪器包括：電壓調整器，所述電壓調整器被配置為分別接收第一振盪控制訊號以及第二振盪控制訊號，以提供已調整的電壓訊號，所述已調整的電壓訊號用所述第一振盪控制訊號以及所述第二振盪控制訊號的規則的結合比率來表示，所述已調整的電壓訊號被回饋至所述電壓調整器；以及延遲單元，所述延遲單元被配置為生成輸出訊號，所述輸出訊號的頻率回應於所述已調整的電壓訊號而變化，其中所述電壓調整器包括：放大器，所述放大器提供回應於所述第一振盪控制訊號、所述第二振盪控制訊號以及所述已調整的電壓訊號的電壓控制訊號，其中所述放大器包括：電流鏡單元，所述電流鏡單元耦接至所述電源電壓，所述電流鏡單元包括第一PMOS電晶體以及第二PMOS電晶體；第一輸入單元，所述第一輸入單元在第一節點以及第二節點耦接至所述電流鏡，所述第一輸入單元被配置為接收所述第一振盪控制訊號、所述已調整的電壓訊號以及偏壓，以控制關於所述已調整的電壓訊號的所述第一振盪控制訊號的第一貢獻因素；以及第二輸入單元，所述第二輸入單元在所述第一節點和所述第二節點耦接至所述電流鏡單元，所述第二輸入單元 被配置為接收所述第二振盪控制訊號、所述已調整的電壓訊號以及所述偏壓，以控制關於所述已調整的電壓訊號的所述第二振盪控制訊號的第二貢獻因素，在所述第一節點提供所述電壓控制訊號。
  2. 如申請專利範圍第1項所述之壓控振盪器，其中所述電壓調整器更包括：電晶體，所述電晶體耦接至電源電壓，所述電晶體被配置為提供回應於所述電壓控制訊號的所述已調整的電壓訊號。
  3. 如申請專利範圍第1項所述之壓控振盪器，其中所述第一輸入單元包括：第一NMOS電晶體，所述第一NMOS電晶體的汲極耦接至所述第一節點，以及所述第一NMOS電晶體的閘極接收所述第一振盪控制訊號；第二NMOS電晶體，所述第二NMOS電晶體的汲極耦接至所述第二節點，以及所述第二NMOS電晶體的閘極接收所述已調整的電壓訊號；以及第一電流源，所述第一電流源包括第三NMOS電晶體，在第一共用節點，所述第三NMOS電晶體耦接至所述第一NMOS電晶體以及所述第二NMOS電晶體的源極，所述第三NMOS電晶體提供第一振幅的第一偏壓電流給所述第一共用節點以回應於施加到所述第三NMOS電晶體的閘極的所述偏壓，以及其中所述第二輸入單元包括： 第四NMOS電晶體，所述第四NMOS電晶體的汲極耦接至所述第一節點，以及所述第四NMOS電晶體的閘極接收所述第二振盪控制訊號；第五NMOS電晶體，所述第五NMOS電晶體的汲極耦接至所述第二節點，以及所述第五NMOS電晶體的閘極接收所述已調整的電壓訊號；以及第二電流源，所述第二電流源包括第六NMOS電晶體，在第二共用節點，所述第六NMOS電晶體耦接至所述第四NMOS電晶體以及所述第五NMOS電晶體的源極，所述第六NMOS電晶體提供第二振幅的第二偏壓電流給所述第二共用節點以回應於施加到所述第六NMOS電晶體的閘極的所述偏壓。
  4. 如申請專利範圍第3項所述之壓控振盪器，其中基於所述第三NMOS電晶體以及所述第六NMOS電晶體的尺寸，分別決定所述第一偏壓電流的所述第一振幅以及第所述二偏壓電流的所述第二振幅。
  5. 如申請專利範圍第3項所述之壓控振盪器，其中基於所述第一NMOS電晶體以及所述第二NMOS電晶體的尺寸，決定所述第一貢獻因素，以及基於所述第四NMOS電晶體以及所述第五NMOS電晶體的尺寸，決定所述第二貢獻因素。
  6. 如申請專利範圍第3項所述之壓控振盪器，其中基於所述第一NMOS電晶體、所述第二NMOS電晶體以及所述第三NMOS電晶體的尺寸，決定所述第一貢獻因素， 以及基於所述第四NMOS電晶體、所述第五NMOS電晶體以及所述第六NMOS電晶體的尺寸，決定所述第二貢獻因素。
  7. 一種鎖相迴路電路，所述鎖相迴路包括：相位/頻率偵測器，所述相位/頻率偵測器被配置為基於輸入訊號以及輸出訊號來生成升/降訊號；第一訊號路徑，所述第一訊號路徑提供與所述升/降訊號成比例的第一振盪控制訊號；第二訊號路徑，所述第二訊號路徑提供由所述升/降訊號的積分函數來表示的第二振盪控制訊號；壓控振盪器，所述壓控振盪器被配置為分別接收第一振盪控制訊號以及第二振盪控制訊號，以生成所述輸出訊號，所述輸出訊號的頻率回應於已調整的電壓訊號而變化，所述已調整的電壓訊號用所述第一振盪控制訊號以及所述第二控制振盪訊號的規則的結合比率來表示，其中所述壓控振盪器包括：電壓調整器，所述電壓調整器被配置為分別接收所述第一振盪控制訊號以及所述第二振盪控制訊號，以提供所述已調整的電壓訊號，所述已調整的電壓訊號被回饋至所述電壓調整器；以及延遲單元，所述延遲單元被配置為生成回應於所述已調整的電壓訊號的所述輸出訊號，其中所述電壓調整器包括：放大器，所述放大器提供回應於所述第一振盪控制訊 號、所述第二振盪控制訊號以及所述已調整的電壓訊號的電壓控制訊號，其中所述放大器包括：電流鏡單元，所述電流鏡單元耦接至所述電源電壓，所述電流鏡單元包括第一PMOS電晶體以及第二PMOS電晶體；第一輸入單元，所述第一輸入單元在第一節點以及第二節點耦接至所述電流鏡，所述第一輸入單元被配置為接收所述第一振盪控制訊號、所述已調整的電壓訊號以及偏壓，以控制關於所述已調整的電壓訊號的所述第一振盪控制訊號的第一貢獻因素；以及第二輸入單元，所述第二輸入單元在所述第一節點和所述第二節點耦接至所述電流鏡單元，所述第二輸入單元被配置為接收所述第二振盪控制訊號、所述已調整的電壓訊號以及所述偏壓，以控制關於所述已調整的電壓訊號的所述第二振盪控制訊號的第二貢獻因素，在所述第一節點提供所述電壓控制訊號。
  8. 如申請專利範圍第7項所述之鎖相迴路電路，其中所述第一訊號路徑包括：第一電荷泵，所述第一電荷泵生成回應於所述升/降訊號而變化的第一電壓訊號；以及第一環路濾波器，所述第一環路濾波器過濾所述第一電壓訊號以提供所述第一振盪控制訊號，以及其中所述第二訊號路徑包括： 第二電荷泵，所述第二電荷泵生成回應於所述升/降訊號而變化的第二電壓訊號；以及第二環路濾波器，所述第二環路濾波器過濾所述第二電壓訊號以提供所述第二振盪控制訊號。
  9. 如申請專利範圍第7項所述之鎖相迴路電路，其中所述鎖相迴路電路還包括耦接在所述第一環路濾波器以及所述第二環路濾波器之間的緩衝器，所述緩衝器保持所述第一振盪控制訊號以及所述第二振盪控制訊號的DC電壓位準。
  10. 如申請專利範圍第7項所述之鎖相迴路電路，其中所述電壓調整器更包括：電晶體，所述電晶體耦接至電源電壓，所述電晶體被配置為提供回應於所述電壓控制訊號的所述已調整的電壓訊號。
  11. 如申請專利範圍第7項所述之鎖相迴路電路，其中所述第一輸入單元包括：第一NMOS電晶體，所述第一NMOS電晶體的汲極耦接至所述第一節點，以及所述第一NMOS電晶體的閘極接收所述第一振盪控制訊號；第二NMOS電晶體，所述第二NMOS電晶體的汲極耦接至所述第二節點，以及所述第二NMOS電晶體的閘極接收所述已調整的電壓訊號；以及第一電流源，所述第一電流源包括第三NMOS電晶體，在第一共用節點，所述第三NMOS電晶體耦接至所述 第一NMOS電晶體以及所述第二NMOS電晶體的源極，所述第三NMOS電晶體提供第一振幅的第一偏壓電流給所述第一共用節點以回應於施加到所述第三NMOS電晶體的閘極的所述偏壓，以及其中所述第二輸入單元包括：第四NMOS電晶體，所述第四NMOS電晶體的汲極耦接至所述第一節點，以及所述第四NMOS電晶體的閘極接收所述第二振盪控制訊號；第五NMOS電晶體，所述第五NMOS電晶體的汲極耦接至所述第二節點，以及所述第五NMOS電晶體的閘極接收所述已調整的電壓訊號；以及第二電流源，所述第二電流源包括第六NMOS電晶體，在第二共用節點，所述第六NMOS電晶體耦接至所述第四NMOS電晶體以及所述第五NMOS電晶體的源極，所述第六NMOS電晶體提供第二振幅的第二偏壓電流給所述第二共用節點以回應於施加到所述第六NMOS電晶體的閘極的所述偏壓。
  12. 如申請專利範圍第11項所述之鎖相迴路電路，其中基於所述第一偏壓電流的所述第一振幅可以決定所述第一貢獻因素，以及基於所述第二偏壓電流的所述第二振幅可以決定所述第二貢獻因素。
  13. 如申請專利範圍第11項所述之鎖相迴路電路，其中基於所述第一NMOS電晶體以及所述第二NMOS電晶體的尺寸，決定所述第一貢獻因素，以及基於所述第四 NMOS電晶體以及所述第五NMOS電晶體的尺寸，決定所述第二貢獻因素。
  14. 如申請專利範圍第11項所述之鎖相迴路電路，其中基於所述第一NMOS電晶體、所述第二NMOS電晶體以及所述第三NMOS電晶體的尺寸，決定所述第一貢獻因素，以及基於所述第四NMOS電晶體、所述第五NMOS電晶體以及所述第六NMOS電晶體的尺寸，決定所述第二貢獻因素。
  15. 如申請專利範圍第14項所述之鎖相迴路電路，其中如果所述第一NMOS電晶體和所述第二NMOS電晶體具有實質上對應於W0的相同尺寸，則所述第四NMOS電晶體和所述第五NMOS電晶體中的每一個具有實質上對應於N*W0的尺寸，其中N是大於1的自然數，以及如果所述第三NMOS電晶體具有實質上對應於W1的尺寸，則所述第六NMOS電晶體具有實質上對應於N*W1的尺寸。
  16. 如申請專利範圍第15項所述之鎖相迴路電路，其中所述第一振盪控制訊號VCP、第二振盪控制訊號VCI以及已調整的電壓訊號VERG的關係表述為：VREG=VCP*1/(N+1)+VCI*N/(N+1)。
  17. 如申請專利範圍第11項所述之鎖相迴路電路，其中所述第一輸入單元包括：第一多個NMOS電晶體，所述第一多個NMOS電晶體中的每一個的汲極耦接至所述第一節點，以及所述第一多個NMOS電晶體中的每一個的閘極接收所述第一振盪 控制訊號；第二多個NMOS電晶體，所述第二多個NMOS電晶體中的每一個的汲極耦接至所述第二節點，以及所述第二多個NMOS電晶體中的每一個的閘極接收所述已調整的電壓訊號；以及第三多個NMOS電晶體，在每一第一共用節點，所述第三多個NMOS電晶體的每一個耦接至所述第一NMOS電晶體以及所述第二NMOS電晶體的源極，所述第三多個NMOS電晶體分別提供第一多個偏壓電流給每一所述第一共用節點以回應於施加到每一所述第三NMOS電晶體的所述偏壓，所述第一偏壓電流的第一振幅相互之間成比例增加，以及所述第二輸入單元包括：第四NMOS電晶體，所述第四NMOS電晶體的汲極耦接至所述第一節點，以及所述第四NMOS電晶體的閘極接收所述第二振盪控制訊號；第五NMOS電晶體，所述第五NMOS電晶體的汲極耦接至所述第二節點，以及所述第五NMOS電晶體的閘極接收所述已調整的電壓訊號；以及第二電流源，所述第二電流源包括第六NMOS電晶體，在第二共用節點，所述第六NMOS電晶體耦接至所述第四NMOS電晶體以及所述第五NMOS電晶體的源極，所述第六NMOS電晶體提供第二振幅的第二偏壓電流給所述第二共用節點以回應於施加到所述第六NMOS電晶 體的閘極的所述偏壓。
  18. 如申請專利範圍第17項所述之鎖相迴路電路，其中所述第一NMOS電晶體的尺寸與所述第一偏壓電流的所述振幅同比例增加，所述第二NMOS電晶體的尺寸與所述第一偏壓電流的所述振幅同比例增加，所述第三NMOS電晶體的尺寸與所述第一偏壓電流的所述振幅同比例增加，以及耦接至每一所述第一共用節點的所述第一NMOS電晶體以及所述第二NMOS電晶體具有與耦接到每一所述第一共用節點的所述電晶體的尺寸實質上相同的尺寸。
  19. 如申請專利範圍第11項所述之鎖相迴路電路，其中所述第一輸入單元包括：第一NMOS電晶體，所述第一NMOS電晶體的汲極耦接至所述第一節點，以及所述第一NMOS電晶體的閘極接收所述第一振盪控制訊號；第二NMOS電晶體，所述第二NMOS電晶體的汲極耦接至所述第二節點，以及所述第二NMOS電晶體的閘極接收所述已調整的電壓訊號；以及第一電流源，所述第一電流源包括第三NMOS電晶體，在第一共用節點，所述第三NMOS電晶體耦接至所述第一NMOS電晶體以及所述第二NMOS電晶體的源極，所述第三NMOS電晶體提供第一振幅的第一偏壓電流給所述第一共用節點以回應於施加到所述第三NMOS電晶體的閘極的所述偏壓，以及其中所述第二輸入單元包括： 第四多個NMOS電晶體，所述第四多個NMOS電晶體中的每一個的汲極耦接至所述第一節點，以及所述第四多個NMOS電晶體中的每一個的閘極接收所述第二振盪控制訊號；第五多個NMOS電晶體，所述第五多個NMOS電晶體中的每一個的汲極耦接至所述第二節點，以及所述第五多個NMOS電晶體中的每一個的閘極接收所述已調整的電壓訊號；以及第六多個NMOS電晶體，在每一第二共用節點，所述第六多個NMOS電晶體中的每一個耦接至所述第四NMOS電晶體以及所述第五NMOS電晶體的源極，所述第六多個NMOS電晶體分別提供第二多個偏壓電流給每一所述第二共用節點以回應於施加到所述第六多個NMOS電晶體中的每一個的所述偏壓，所述第二偏壓電流的第二振幅相互之間成比例增加。
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