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TWI474452B - 基板、半導體封裝件及其製法 - Google Patents

基板、半導體封裝件及其製法 Download PDF

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TWI474452B
TWI474452B TW100134080A TW100134080A TWI474452B TW I474452 B TWI474452 B TW I474452B TW 100134080 A TW100134080 A TW 100134080A TW 100134080 A TW100134080 A TW 100134080A TW I474452 B TWI474452 B TW I474452B
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孫銘成
蕭惟中
白裕呈
洪良易
林俊賢
郭豐銘
江東昇
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矽品精密工業股份有限公司
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Description

基板、半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種薄型之半導體封裝件及其製法。
傳統以導線架作為晶片承載件之半導體封件之型態及種類繁多，如習知四邊形平面(Quad Flat package,QFP)半導體封裝件中用以與外界電性連接之外導腳，當外導腳間距小於0.65mm以下時，外導腳容易彎曲。因此為了解決外導腳變形的問題，新發展出了一種新的四邊扁平無導腳(Quad Flat Non-leaded,QFN)封裝結構，如此，將得以縮小半導體封裝件之尺寸。
請參閱第1A圖，係為第6,281,568號美國專利所揭示之QFN半導體封裝件1，其主要於導線架11上設置晶片14並透過銲線15電性連接晶片14及導腳112之上側，復進行封裝模壓製程以形成封裝膠體16，然後再植設銲球17於該導腳112之下側。
然而伴隨半導體產品輕薄短小之發展趨勢，傳統QFN半導體封裝件1因具有導線架11，而增加其封裝膠體16之厚度，導致無法進一步縮小封裝件之整體高度，且傳統之QFN容易有掉腳之問題，因此，業界便發展出一種半導體封裝件，冀藉由減低習用之導線架厚度，以令其整體厚度得以較傳統導線架式封裝件更為輕薄且具有更高可靠性。
請參閱第1B圖，係為第2011/0057301號美國專利所揭示之QFN半導體封裝件1’，其主要將金屬箔層11’進行圖案化製程，使金屬箔層11’具有晶片座110及作為導腳之線路111，再以介電層10包覆該金屬箔層11’，並於該介電層10上形成複數開孔100以外露出該線路111之部分上、下表面，俾供作為銲墊111a，接著，於晶片座110上方之介電層10表面設置晶片14並透過銲線15電性連接晶片14及銲墊111a，復形成封裝膠體16，以包覆晶片14。其中，該銲墊111a之設置數目係大致因應佈設於晶片14之作用面上的電性連接墊(圖未示)數目。
然而，習知QFN半導體封裝件1’中，因該線路111作為導腳，再藉由開孔100以定義出銲墊111a位置，故限制了該線路111之設計彈性(design flexible)，而無法隨意設計該線路111之佈設。
再者，當晶片發展出具有數量更多或密度更高之電性連接墊時，欲使用高度積集化(Highly Integrated)之晶片，因該線路111之面積有限，而無法形成足夠之開孔100，以致於無法滿足高度積集化晶片之需求，導致無法使半導體封裝件滿足多腳數(high pin count)、高密度線路之需求。
因此，如何克服習知技術之種種問題，實為一重要課題。
為克服習知技術朝多腳數(high pin count)、高密度線路之趨勢發展瓶頸，本發明係提供一種半導體封裝件，係包括：具有相對之第一表面及第二表面之介電層，該第一及第二表面上分別具有複數第一及第二開孔；圖案化線路層，係包覆於該介電層內，且該圖案化線路層之部分表面外露出該第一及第二開孔；第一重佈線路層，係設於該介電層之第一表面上且連接該第一開孔中之圖案化線路層，並具有複數第一連接墊；設於該介電層之第一表面上之晶片，且電性連接該第一連接墊；以及形成於該介電層之第一表面上之封裝膠體，以覆蓋部分該第一重佈線路層。
本發明復提供一種半導體封裝件之製法，係包括：提供一金屬板；圖案化該金屬板，以形成圖案化線路層；形成介電層，以包覆該圖案化線路層，且該介電層具有相對之第一表面及第二表面；形成複數第一開孔及第二開孔於該介電層之第一表面及第二表面上，以令該圖案化線路層之部分表面外露出該第一及第二開孔；形成第一重佈線路層於該介電層之第一表面上且連接該第一開孔中之圖案化線路層，該第一重佈線路層具有複數第一連接墊；設置晶片於該介電層之第一表面上，且令該晶片電性連接該第一連接墊；以及形成封裝膠體於該介電層之第一表面上，以覆蓋部分該第一重佈線路層。
前述之半導體封裝件及其製法中，可包括第二重佈線路層及導電元件，該第二重佈線路層係形成於該介電層之第二表面上，且連接該第二開孔中之圖案化線路層，並具有第二連接墊，該導電元件係設於該第二連接墊上。其中該導電元件可為銲球。
前述之半導體封裝件及其製法中，該金屬板可為銅板，故該圖案化線路層之材質可為鋼材。
前述之半導體封裝件及其製法中，該介電層係為防銲層。
前述之半導體封裝件及其製法中，該第一或第二重佈線路層可以電鍍方式製作，且該第一或第二重佈線路層之材質可為鎳鈀金(Ni/Pd/Au)。
前述之半導體封裝件及其製法中，該晶片可以打線方式或覆晶方式電性連接該第一連接墊。
由上可知，本發明之半導體封裝件及其製法，係藉由第一重佈線路層之設計，使該圖案化線路無需作為導腳，因而無需配合晶片之電性連接墊數量，故可提高線路設計之彈性化。
再者，藉由第一重佈線路層之設計，可任意調整該第一連接墊之數量，以滿足高度積集化晶片之需求，以達到使半導體封裝件具有多腳數(high pin count)、高密度線路之目的。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“內”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A至2G圖，係為本發明之半導體封裝件2之製法之剖面示意圖。於本實施例中，所述之半導體封裝件2係為無晶片承載件(carrierless)。
如第2A圖所示，於一金屬板21a上形成第一介電材201。於本實施例中，該金屬板21a係為銅板，於其他實施例，該金屬板21a亦可為其他金屬材。
如第2B圖所示，經圖案化製程，使該金屬板21a形成一圖案化線路層21。於本實施例中，該圖案化製程可為由光阻曝光顯影蝕刻等工法以形成圖案化線路層21，亦可為其他具相同功效之實施方式，而該圖案化線路層21不具有置晶墊，但其他實施例可具有置晶墊(圖略)。
如第2C圖所示，形成一第二介電材(圖略)於該第一介電材201上，使該第一介電材201及第二介電材經加工合成一介電層20，以包覆該圖案化線路層21，且該介電層20具有相對之第一表面20a及第二表面20b。於本實施例中，該介電層20係為防銲層(即業界俗稱之綠漆，此為較佳之實施方式)，亦可為光阻材、油墨或膠帶等其他可達相同功效之材質。
如第2D圖所示，分別形成複數第一開孔200a及複數第二開孔200b於該介電層20之第一表面20a及第二表面20b上，以令該圖案化線路層21之部分表面外露出該些第一及第二開孔200a,200b，形成開孔的方式係可藉由曝光顯影、蝕刻、雷射鑽孔或藉由遮罩印刷等方式。
如第2E圖所示，電鍍形成第一重佈線路層22於該介電層20之第一表面20a上，且該第一重佈線路層22具有複數第一連接墊220,200’，且部分之第一連接墊220係由該第一重佈線路層22連接位於該些第一開孔200a中之圖案化線路層21並延伸至預定與晶片連接之銲接位置上，而部分之第一連接墊220’係位於該些第一開孔200a中之圖案化線路層21上。並電鍍形成第二重佈線路層23於該介電層20之第二表面20b上，且該第二重佈線路層23具有複數第二連接墊230，且該第二連接墊230係由該第二重佈線路層23連接位於該些第二開孔200b中之圖案化線路層21並延伸至預定與電路板連接之銲接位置上。該第一、第二重佈線路層亦可由無電電鍍(Electroless plating)、濺鍍(Sputtering)或電鍍等類似工法形成。
於本實施例中，該第一及第二重佈線路層22,23之材質係為鎳鈀金(Ni/Pd/Au)之金屬層，也可以依照銲接材質具有較佳連接性與可靠性選用不同之金屬層。
如第2F圖所示，設置一晶片24於該介電層20之第一表面20a上，且進行打線製程，使該晶片24藉由複數銲線25電性連接該第一連接墊220,220’再形成封裝膠體26於該第一重佈線路層22及該介電層20之第一表面20a上，以包覆該晶片24、銲線25與第一重佈線路層22。
於本實施例中，該晶片24下方之介電層20中沒有置晶墊，故可彈性佈設圖案化線路層，以提高線路設計之彈性化。
再者，藉由該第一重佈線路層22之設計，經由第一重佈線路層22連接該圖案化線路21作為線路佈局彈性化設計，提高線路設計之彈性化。
如第2G圖所示，形成導電元件27於該些第二連接墊230上，以接置如電路板之電子裝置(圖未示)。於本實施例中，該些導電元件27係為銲球(如圖所示)或銲針(圖未示)。
於其他實施例中，如第2G’圖所示，晶片24’係以覆晶方式設於該介電層20之第一表面20a上，使該晶片24’藉由複數銲球25’電性連接該第一連接墊220,220’，再形成封裝膠體26於該第一重佈線路層22及該介電層20之第一表面20a上，以包覆該晶片24’、銲球25’與第一重佈線路層22。
亦或，如第2G”圖所示，於覆晶製程之後，可令該封裝膠體26’作為底膠以形成於該晶片24’與該介電層20之第一表面20a之間，而包覆該銲球25’與部分第一重佈線路層22。
當欲使用高度積集化(Highly Integrated)之晶片時，即該晶片24,24’具有數量較多或密度較高之電性連接墊(圖未示)，藉由第一重佈線路層22之設計，可彈性增加該介電層20之第一表面20a上之第一連接墊220之數量，而非僅限於第一開孔200a處之第一連接墊220’，使該高度積集化之晶片24,24’可有效地被設置，以使該半導體封裝件2具有多腳數(high pin count)、高密度線路。
本發明復提供一種半導體封裝件2，係包括：具有相對之第一表面20a及第二表面20b之介電層20、包覆於該介電層20內之圖案化線路層21、設於該介電層20之第一表面20a上之第一重佈線路層22、設於該介電層20之第一表面20a上之晶片24,24’、以及形成於該介電層20之第一表面20a上之封裝膠體26。
所述之介電層20之第一及第二表面20a,20b上分別具有複數第一開孔200a及複數第二開孔200b。其中，該介電層20係為防銲層。
所述之圖案化線路層21之部分表面外露出該些第一及第二開孔200a,200b，且該圖案化線路層21之材質係為鋼材。
所述之第一重佈線路層22係具有複數第一連接墊220，且部分之第一連接墊220’位於該些第一開孔200a中之圖案化線路層21上。其中，該第一重佈線路層22之材質係為鎳鈀金(Ni/Pd/Au)。
所述之晶片24,24’係藉由銲線25電性連接該第一連接墊220,220’，亦可藉由銲球25’電性連接該第一連接墊220,220’。
所述之封裝膠體26覆蓋部分該第一重佈線路層22，且依需求包覆該晶片24與銲線25(或銲球25’)。
另外，所述之半導體封裝件2復包括設於該介電層20之第二表面20b上之第二重佈線路層23，係具有複數位於該第二開孔200b中之圖案化線路層21之第二連接墊230，以結合例如銲球之導電元件27。其中，該第二重佈線路層23之材質係為鎳鈀金(Ni/Pd/Au)。
綜上所述，本發明之半導體封裝件及其製法，藉由第一重佈線路層之設計，不僅得以因應晶片之積集化程度彈性地佈設，且有效達到多腳數、高密度線路之設計需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1,1’．．．QFN半導體封裝件
10．．．介電層
100．．．開孔
11．．．導線架
11’．．．金屬箔層
110．．．晶片座
111．．．線路
111a．．．銲墊
112．．．導腳
14,24,24’．．．晶片
15,25．．．銲線
16,26,26’．．．封裝膠體
17．．．銲球
2,2’．．．半導體封裝件
20．．．介電層
20a．．．第一表面
20b．．．第二表面
200a．．．第一開孔
200b．．．第二開孔
201．．．第一介電材
21．．．圖案化線路層
21a．．．金屬板
22．．．第一重佈線路層
220,220’．．．第一連接墊
23．．．第二重佈線路層
230．．．第二連接墊
25’．．．銲球
27．．．導電元件
第1A圖係為第6,281,568號美國專利之QFN半導體封裝件之剖面示意圖；
第1B圖係為第2011/0057301號美國專利之無承載件之QFN半導體封裝件之剖面示意圖；以及
第2A至2G圖係為本發明半導體封裝件之製法之剖面示意圖；其中，第2G’及2G”圖係為第2G圖之其他實施例。
2．．．半導體封裝件
20．．．介電層
20a．．．第一表面
20b．．．第二表面
200a．．．第一開孔
200b．．．第二開孔
21．．．圖案化線路層
22．．．第一重佈線路層
220,220’．．．第一連接墊
230．．．第二連接墊
24．．．晶片
25．．．銲線
26．．．封裝膠體

Claims (21)

  1. 一種半導體封裝件，係包括：介電層，係具有相對之第一表面及第二表面，該第一及第二表面上分別具有複數第一及第二開孔；圖案化線路層，係包覆於該介電層內，且該圖案化線路層之部分表面外露出該第一及第二開孔；第一重佈線路層，係設於該介電層之第一表面上，且連接該第一開孔中之圖案化線路層，並具有複數第一連接墊；晶片，係設於該介電層之第一表面上，且電性連接該第一連接墊；以及封裝膠體，係形成於該介電層之第一表面上，以覆蓋該第一重佈線路層。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該介電層係為防銲層。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該圖案化線路層之材質係為銅材。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該晶片係以打線或覆晶方式電性連接該第一連接墊。
  5. 如申請專利範圍第1項所述之半導體封裝件，復包括第二重佈線路層，係設於該介電層之第二表面上，且連接該第二開孔中之圖案化線路層，並具有複數第二連接墊。
  6. 如申請專利範圍第5項所述之半導體封裝件，復包括導電元件，係設於該第二連接墊上。
  7. 如申請專利範圍第6項所述之半導體封裝件，其中，該導電元件係為銲球或銲針。
  8. 如申請專利範圍第5項所述之半導體封裝件，其中，該第一或第二重佈線路層之材質係為鎳鈀金。
  9. 一種半導體封裝件之製法，係包括：提供一金屬板；圖案化該金屬板，以形成圖案化線路層；形成介電層，以包覆該圖案化線路層，且該介電層具有相對之第一表面及第二表面；形成複數第一開孔及第二開孔於該介電層之第一表面及第二表面上，以令該圖案化線路層之部分表面外露出該第一及第二開孔；形成第一重佈線路層於該介電層之第一表面上，且連接該第一開孔中之圖案化線路層，該第一重佈線路層具有複數第一連接墊；設置晶片於該介電層之第一表面上，且令該晶片電性連接該第一連接墊；以及形成封裝膠體於該該介電層之第一表面上，以覆蓋部分該第一重佈線路層。
  10. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該介電層係為防銲層。
  11. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該第一重佈線路層係以電鍍方式製作。
  12. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該金屬板係為銅板。
  13. 如申請專利範圍第9項所述之半導體封裝件之製法，其中，該晶片係以打線或覆晶方式電性連接該第一連接墊。
  14. 如申請專利範圍第9項所述之半導體封裝件之製法，復包括：形成第二重佈線路層於該介電層之第二表面上，且連接該第二開孔中之圖案化線路層，該第二重佈線路層具有第二連接墊。
  15. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該第二重佈線路層係以電鍍方式製作。
  16. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括形成導電元件於該第二連接墊上。
  17. 如申請專利範圍第16項所述之半導體封裝件之製法，其中，該導電元件係為銲球或銲針。
  18. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該第一或第二重佈線路層之材質係為鎳鈀金。
  19. 一種基板，係包括：介電層，係具有相對之第一表面及第二表面，該第一及第二表面上分別具有複數第一及第二開孔；圖案化線路層，係包覆於該介電層內，且該圖案化線路層之部分表面外露出該第一及第二開孔；第一重佈線路層，係設於該介電層之第一表面上，且連接該第一開孔中之圖案化線路層，並具有複數第一連接墊；以及第二重佈線路層，係設於該介電層之第二表面上，且連接該第二開孔中之圖案化線路層，並具有複數第二連接墊。
  20. 如申請專利範圍第19項所述之基板，其中，該介電層係為防銲層。
  21. 如申請專利範圍第19項所述之基板，其中，該第一或第二重佈線路層之材質係為鎳鈀金。
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