[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI466269B - 非揮發性記憶體 - Google Patents

非揮發性記憶體 Download PDF

Info

Publication number
TWI466269B
TWI466269B TW096125423A TW96125423A TWI466269B TW I466269 B TWI466269 B TW I466269B TW 096125423 A TW096125423 A TW 096125423A TW 96125423 A TW96125423 A TW 96125423A TW I466269 B TWI466269 B TW I466269B
Authority
TW
Taiwan
Prior art keywords
memory
bit line
transistor
region
film
Prior art date
Application number
TW096125423A
Other languages
English (en)
Other versions
TW200818472A (en
Inventor
Kiyoshi Kato
Shunpei Yamazaki
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200818472A publication Critical patent/TW200818472A/zh
Application granted granted Critical
Publication of TWI466269B publication Critical patent/TWI466269B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Description

非揮發性記憶體
本發明係關於一種半導體非揮發性記憶體。本發明特別關於能夠電寫入和電擦除的半導體非揮發性記憶體(EEPROM)。
近年來，以攜帶型電腦和手機等的攜帶型設備為代表的具有多功能和高功能的小型半導體裝置得到迅速發展。伴隨此，半導體非揮發性記憶體作為構成半導體裝置的記憶體而引人注目。雖然半導體非揮發性記憶體在記憶容量方面不如磁片，但在整合密度、耐衝擊性、耗電、寫入讀出速度等方面具有優異的性能。最近，已開發了在半導體非揮發性記憶體的問題點即可改寫次數和資料保持時間上具有充分性能的半導體非揮發性記憶體，由此，有積極地採用半導體非揮發性記憶體作為磁片的代替品的趨勢。
半導體非揮發性記憶體大致可分成全功能EEPROM和快閃記憶體的兩種類型。全功能EEPROM是能夠每一位元地擦除的半導體非揮發性記憶體，並可以每一位元地進行寫入、讀出和擦除中的任何操作。全功能EEPROM在整合率和成本上不如快閃記憶體，但具有高功能。另一方面，快閃記憶體是對整個記憶體進行一次擦除或以塊單位進行擦除的半導體非揮發性記憶體，並透過犧牲每一位元的擦除動作來實現高整合密度和低成本。
在快閃記憶體中，當改寫一位元資料時，需要擦除整個資料。因此，快閃的耗電量比全功能EEPROM高，而且，由於在不需要改寫的記憶單元中也進行改寫，所以可靠性降低。當然，快閃不能應用到需要一位元擦除動作的用途上。
在此，透過舉出全功能EEPROM作為習知的半導體非揮發性記憶體，來說明其電路圖、記憶單元的截面圖以及驅動方法。
圖12示出了習知的全功能EEPROM的電路圖。圖12所示的全功能EEPROM由記憶單元陣列405、X位址解碼器401、Y位址解碼器402以及其他的週邊電路403、404構成，而在所述記憶單元陣列405中多個記憶單元(1，1)至(m，n)被配置為長m個×寬n個的矩陣狀。
每個記憶單元(以記憶單元(i，j)為代表)(i是1以上m以下的整數，j是1以上n以下的整數)包括n通道型記憶電晶體Tr1和n通道型選擇電晶體Tr2，且該兩個電晶體串聯連接在一起。而且，記憶電晶體Tr1的源極電極和控制閘極電極分別連接到源框線Si和字線Wj，選擇電晶體Tr2的汲極電極和閘極電極分別連接到位元線Bi和選擇線Vj。此外，位元線B1至Bn連接到Y位址解碼器402，字線W1至Wm及選擇線V1至Vm連接到X位址解碼器401。源極線S1至Sn共同接收預定的電位Vs。
當各個記憶單元所具有的記憶電晶體儲存一位元資料時，圖12所示的全功能EEPROM具有m×n位元的記憶容量。
然而，在全功能EEPROM中儲存一位元資料的記憶單元由記憶電晶體和選擇電晶體的兩個電晶體構成，因此有記憶單元的面積大且整合密度低的問題。而且，這妨礙了全功能EEPROM的小型化和低成本化。
為了解決上述問題，已提出了透過提供兩個記憶電晶體而代替儲存一位元資料的記憶電晶體和選擇電晶體，來提高整合密度的結構等(例如，專利文件1)。此外，近年來，記憶元件被應用在各種各樣的領域中，所以要求更小型、可便攜的大容量非揮發性記憶體。
專利文件1：日本專利申請公開第2002－43447號公報
本發明的目的是提供一種能夠實現更高的整合化的非揮發性記憶體。
本發明的非揮發性記憶體，包括：對應於列方向和行方向將多個記憶單元配置為矩陣狀的記憶單元陣列；多個第一字線；多個第二字線；以及多個位元線，其中，多個記憶單元的每一個具有串聯連接的第一記憶電晶體和第二記憶電晶體，並且，第一記憶電晶體的閘極電極連接到第一字線，並且，第二記憶電晶體的閘極電極連接到第二字線，並且，第一記憶電晶體的源區或汲區中的一個連接到第一位元線，並且，第二記憶電晶體的源區或汲區中的另一個連接到第二位元線，並且，第一位元線和第二位元線分別提供為在提供有記憶單元的行的記憶單元與相鄰的行的記憶單元之間通用。注意，“位元線提供為在提供有記憶單元的行的記憶單元與相鄰的行的記憶單元之間通用”是指如下狀態：在某行(第j行)的記憶單元和與此相鄰的行(第(j＋1)行)的記憶單元之間配置一個位元線，並且該位元線電連接到在第j行的記憶單元中提供的記憶電晶體以及在第(j＋1)行中提供的記憶電晶體這兩種記憶電晶體上。
另外，本發明的非揮發性記憶體，包括：對應於列方向和行方向將多個記憶單元配置為矩陣狀的記憶單元陣列；多個第一字線；多個第二字線；以及包括相鄰設置的第一位元線和第二位元線的多個位元線，其中，多個記憶單元的每一個具有串聯連接的第一記憶電晶體和第二記憶電晶體，並且，第一記憶電晶體的閘極電極連接到第一字線，並且，第二記憶電晶體的閘極電極連接到第二字線，並且，第一記憶電晶體的源區或汲區中的一個連接到第一位元線，並且，第二記憶電晶體的源區或汲區中的另一個連接到第二位元線，並且，第一位元線連接到設在第(j－1)行的記憶單元中的第二記憶電晶體的源區或汲區中的一個、以及設在第j行的記憶單元中的第一記憶電晶體的源區或汲區中的一個，並且，第二位元線連接到設在第j行的記憶單元中的第二記憶電晶體的源區或汲區中的一個、以及設在第(j＋1)行的記憶單元中的第一記憶電晶體的源區或汲區中的一個。
另外，本發明的非揮發性記憶體能夠每一位元地寫入和每一位元地擦除。此外，本發明的非揮發性記憶體可以透過利用隧道電流來對記憶單元進行寫入和擦除。
注意，在本發明的非揮發性記憶體中，將連接到記憶單元的行方向的佈線稱作位元線。本發明的非揮發性記憶體沒有源極線，並且在習知的全功能EEPROM中連接到源極線的電晶體的源區連接到相鄰的位元線。
本發明的非揮發性記憶體透過由兩個記憶電晶體構成記憶單元，並且去除習知的源極線，而且連接到相鄰的位元線而代替連接到習知的源極線，可以提供具有高整合密度、小型、低成本的全功能EEPROM。
下面，關於本發明的實施例模式將參照附圖給予說明。但是，本發明不局限於以下說明，所屬技術領域的普通人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在本實施例模式所記載的內容中。注意，在以下說明的本發明的結構中的不同附圖中，有時共同使用表示相同部分的符號。
[實施例模式1]
在本實施例模式中，對本發明的非揮發性記憶體的電路圖、驅動方法以及記憶單元的截面結構進行說明。
圖1示出了本實施例模式所示的非揮發性記憶體的電路。注意，在此表示m×n位元(m和n分別是1以上的整數)非揮發性記憶體的電路圖作為示例。
本實施例模式所示的非揮發性記憶體由記憶單元陣列105、用作該記憶單元陣列105的驅動電路的X位址解碼器101及Y位址解碼器102、其他的週邊電路103、104構成，而在所述記憶單元陣列105中m×n個記憶單元(1，1)至(m，n)被配置為長m個×寬n個的矩陣狀。
此外，每個記憶單元(以記憶單元(i，j)為代表)(i是1以上m以下的整數，j是1以上n以下的整數)分別包括兩個記憶電晶體Tr1及Tr2，且該兩個記憶電晶體Tr1和Tr2串聯連接在一起。記憶電晶體Tr1的閘極電極連接到第一字線Waj，記憶電晶體Tr2的閘極電極連接到第二字線Wbj。
而且，本實施例模式所示的非揮發性記憶體在某列中相鄰的記憶單元之間共用用作位元線的佈線。具體來說，在某列(例如第I列)中，第j行的記憶電晶體Tr1的源極電極和第(j－1)行的記憶電晶體Tr2的汲極電極連接到相同的佈線(第j位元線)，並且第(j＋1)行的記憶電晶體Tr1的源極電極和第j行的記憶電晶體Tr2的汲極電極連接到相同的佈線(第(j＋1)位元線)。
透過在相鄰的記憶單元中提供通用的佈線，能夠更高密度地整合記憶電晶體，從而可以實現非揮發性記憶體的小型化和大容量化。
當每個記憶電晶體儲存1位元資料時，本實施例模式的非揮發性記憶體有m×n×2位元的記憶容量。此外，其他的週邊電路包括位址緩衝電路、控制邏輯電路、讀出放大器、升壓電路等，而根據需要提供這些電路。
雖然作為記憶電晶體Tr1以及Tr2可以使用n通道型或p通道型任一種導電性的電晶體，但在本實施例模式中，描述使用n通道型電晶體的情況。此外，在本實施例模式中考慮一個記憶電晶體儲存1位元資料的情況，但透過多值技術，一個記憶電晶體可以儲存2位元或更多位元資料。當一個記憶電晶體儲存k位元(k是1以上的整數)資料時，本實施例模式的非揮發性記憶體的記憶容量為m×n×2×k位元。
另外，構成非揮發性記憶體的記憶電晶體可以為形成在矽基板、SOI基板和具有絕緣表面的基板中的任一基板上的結構。此外，透過在與記憶電晶體相同的基板上形成記憶單元的驅動電路(在本實施例模式中，相當於X位址解碼器101及Y位址解碼器102)以及其他的週邊電路103、104，可以實現非揮發性記憶體的小型化。
尤其是，在使用形成在具有絕緣表面的基板上的記憶TFT(TFT型記憶元件)來形成本實施例模式所示的非揮發性記憶體的情況下，可以與由TFT構成的任何半導體裝置的部件一體形成，並且可以提供具有多功能或高功能且小型的半導體裝置。
然後，參照附圖說明構成本實施例模式的非揮發性記憶體的記憶單元的一個例子。注意，圖2表示記憶單元的俯視圖，圖3A表示圖2的A－B之間的截面圖，圖3B表示圖2的C－D之間的截面圖。
本實施例模式所示的非揮發性記憶體在基板201上形成有構成記憶單元211的兩個記憶電晶體212、213(參照圖3A)。記憶電晶體212由夾著絕緣膜202形成在基板201上的半導體膜203、第一絕緣膜204a、第一導電膜205a、第二絕緣膜206a、第二導電膜207a構成。在記憶電晶體212中，半導體膜203包括源區或汲區203c、203d以及通道形成區域203a。
與此同樣，記憶電晶體213由夾著絕緣膜202形成在基板201上的半導體膜203、第一絕緣膜204b、第一導電膜205b、第二絕緣膜206b、第二導電膜207b構成。在記憶電晶體213中，半導體膜203包括源區或汲區203d、203e以及通道形成區域203b。
另外，在列方向(圖2中的平行於C－D的方向)上，在設置於相鄰的各記憶單元中的半導體膜203、223等之間分別設置用作位元線的導電膜210a至210d，並且該導電膜210a至210d分別電連接於在列方向上相鄰的半導體膜。具體來說，在記憶單元211的半導體膜203和記憶單元221的半導體膜223之間提供導電膜210b，並且該導電膜210b電連接到半導體膜203的源區或汲區203e及半導體膜223的源區或汲區。也就是說，在記憶單元211和記憶單元221之間設置通用的導電膜210b。
像這樣，透過提供通用的與在列方向上相鄰的記憶單元的半導體膜相連接的佈線，與在每個半導體膜中提供佈線的情況相比，可以更高密度地整合半導體膜(參照圖2、圖3B)。例如，與將獨立的位元線和源極線提供在各行中的情況相比，其面積可以在每一個行中縮小源極線的寬度和源極線－位元線之間的距離。例如，佈線寬度為0.1μm至2μm左右，佈線之間的距離例如為0.1μm至2μm左右，從而每一個行的寬度可以縮小0.2μm至4μm左右。
注意，記憶電晶體212的第二導電膜207a相當於第一字線Wa，記憶電晶體213的第二導電膜207b相當於第二字線Wb。而且，在記憶電晶體212、213中，第一絕緣膜204a、204b可用作隧道絕緣膜，第一導電膜205a、205b可用作浮動閘極電極，第二絕緣膜206a、206b可用作控制絕緣膜，第二導電膜207a、207b可用作控制閘極電極。
此外，覆蓋記憶電晶體212、213地形成有絕緣膜208、209，並且在該絕緣膜209上提供有與半導體膜203的源區或汲區203c、203e電連接的導電膜210a、210b。
注意，這裏示出了透過在基板201上提供由島狀半導體膜形成的半導體啟動層來形成薄膜電晶體型記憶電晶體的例子，但本發明不局限於此。例如，可以透過使用在矽基板上形成的半導體啟動區域或在SOI(絕緣體上矽片)基板上的半導體啟動層來形成記憶電晶體。
另外，這裏示出了不與半導體膜重疊地提供導電膜210a至210d的例子，但也可以與半導體膜重疊地提供導電膜210a至210d。在此情況下，透過減少在列方向上相鄰的半導體膜之間的距離，可以縮小記憶單元的面積，從而可以更高密度地整合記憶單元。
另外，記憶電晶體212具有其源區或汲區203c、203d夾著第一絕緣膜204a等部分重疊於第一導電膜205a的區域(交疊區域)。交疊區域是用來在用作浮動閘極電極的第一導電膜與源區或汲區之間流過隧道電流的區域。因此，當在源區和第一導電膜205a之間流過隧道電流時，較佳的在源區和第一導電膜205a之間形成交疊區域。當在汲區和第一導電膜205a之間流過隧道電流時，較佳的在汲區和第一導電膜205a之間形成交疊區域。根據非揮發性記憶體的驅動方法，既可以向記憶電晶體212和213的源區或汲區中的一個提供交疊區域，又可以如圖3A所示那樣向記憶電晶體212和213的源區或汲區的雙方提供交疊區域。此外，當特別在基板(本體)和第一導電膜205a之間流過隧道電流時，不需要提供交疊區域。
本實施例模式所示的非揮發性記憶體的特徵在於：與習知的全功能EEPROM相比，採用具有記憶功能的記憶電晶體作為選擇電晶體，並且通用設置在列方向上相鄰的記憶單元之間的佈線。其結果，每一個記憶單元能夠記憶2位元資料，並且可以完全以1位元為單位地進行資料的寫入、讀出和擦除。
此外，本實施例模式所示的非揮發性記憶體的寫入和擦除動作的特徵在於採用隧道電流。
下面，以記憶單元(i，j)為例子說明記憶電晶體Tr1、Tr2各自的寫入、讀出和擦除的操作方法。注意，在下面的說明中，寫入資料是指向記憶電晶體的浮動閘極電極注入電子，而擦除資料是指放出記憶在記憶電晶體的浮動閘極電極中的電子。
首先，對於向記憶單元(i，j)的記憶電晶體Tr1寫入資料的情況進行說明。
當向記憶電晶體Tr1寫入資料(注入電子)時，例如，設置位元線Bj為－10V，其他的位元線Bk(k＝1至j－1、j＋1至n＋1)為0V，第I列的第一字線Wai為10V，其他的第一字線Wak(k＝1至i－1、i＋1至m)為0V，所有的第二字線Wbk(k＝1至m)為－10V(參照圖4A)。
其結果，記憶單元(i，j)的Tr1的閘極電極被施加10V，連接到位元線Bj的源區或汲區被施加－10V，從而產生高電位差。而且，電子因隧道電流而從通道區域注入到浮動閘極電極中，來進行寫入。
注意，雖然在位元線Bj和其他的位元線Bk(k＝1至j－1、j＋1至n＋1)之間有10V的電位差，但透過將所有的第二字線Wbk(k＝1至m)設定為－10V，在所有的記憶單元中的記憶電晶體Tr2為截止狀態，因此在位元線之間幾乎沒有電流流動。此外，在記憶單元(i，j)的記憶電晶體Tr1之外的記憶電晶體中，即使產生電位差，也只產生至多不超過10V左右的電位差，所以不會錯誤地寫入到其他的記憶電晶體。
接著，對於向記憶單元(i，j)的記憶電晶體Tr2寫入資料的情況進行說明。
當向記憶電晶體Tr2寫入資料(注入電子)時，例如，設置位元線B(j＋1)為－10V，其他的位元線Bk(k＝1至j、j＋2至n＋1)為0V，所有的第一字線Wak(k＝1至m)為－10V，第I列的第二字線Wbi為10V，其他的第二字線Wbk(k＝1至i－1、i＋1至m)為0V(參照圖4B)。
其結果，記憶單元(i，j)的Tr2的閘極電極被施加10V，連接到位元線B(j＋1)的源區或汲區被施加－10V，從而產生高電位差。而且，電子因隧道電流而從通道區域注入到浮動閘極電極中，來進行寫入。
注意，雖然在位元線B(j＋1)和其他的位元線Bk(k＝1至j、j＋2至n＋1)之間有10V的電位差，但透過將所有的第一字線Wak(k＝1至m)設定為－10V，在所有的記憶單元中的記憶電晶體Tr1成為截止狀態，因此在位元線之間幾乎沒有電流流動。此外，在記憶單元(i，j)的記憶電晶體Tr2之外的記憶電晶體中，即使產生電位差，也只產生至多不超過10V左右的電位差，所以不會錯誤地寫入到其他的記憶電晶體。
接下來，對於資料的擦除進行說明。首先，對於在記憶單元(i，j)的記憶電晶體Tr1中擦除資料的情況進行說明。
當在記憶電晶體Tr1中擦除資料(放出電子)時，例如，設置位元線Bj為＋10V，其他的位元線Bk(k＝1至j－1、j＋1至n＋1)為0V，第I列的第一字線Wai為－10V，其他的第一字線Wak(k＝1至i－1、i＋1至m＋1)為0V，所有的第二字線Wbk(k＝1至m)為0V(參照圖5A)。
其結果，記憶單元(i，j)的Tr1的閘極電極被施加－10V，連接於位元線Bj的源區或汲區被施加10V，從而產生高電位差。而且，在交疊區域中流過隧道電流，並且電子從浮動閘極放出到源區或汲區。也就是說，執行擦除。
注意，雖然在位元線Bj和其他的位元線Bk(k＝1至j－1、j＋1至n＋1)之間有10V的電位差，但透過將所有的第二字線Wbk(k＝1至m)設定為0V，在所有的記憶單元中的記憶電晶體Tr2成為截止狀態，因此在位元線之間幾乎沒有電流流動。此外，在記憶單元(i，j)的Tr1之外的記憶電晶體中，即使產生電位差，也只產生至多不超過10V左右的電位差，所以不會錯誤地對其他的記憶電晶體進行擦除。
當在記憶電晶體Tr2中擦除資料(放出電子)時，例如，設置位元線B(j＋1)為＋10V，其他的位元線Bk(k＝1至j、j＋2至n＋1)為0V，所有的第一字線Wak(k＝1至m)為0V，第I列的第二字線Wbi為－10V，其他的第二字線Wbk(k＝1至i－1、i＋1至m)為0V(參照圖5B)。
其結果，記憶單元(i，j)的Tr2的閘極電極被施加－10V，連接於位元線B(j＋1)的源區或汲區被施加10V，從而產生高電位差。而且，在交疊區域中流過隧道電流，並且電子從浮動閘極放出到源區或汲區。也就是說，執行擦除。
注意，雖然在位元線B(j＋1)和其他的位元線Bk(k＝1至j、j＋2至n＋1)之間有10V的電位差，但透過將所有的第一字線Wak(k＝1至m)設定為0V，在所有的記憶單元中的記憶電晶體Tr1成為截止狀態，因此在位元線之間幾乎沒有電流流動。此外，在記憶單元(i，j)的Tr2之外的記憶電晶體中，即使產生電位差，也只產生至多不超過10V左右的電位差，所以不會錯誤地對其他的記憶電晶體進行擦除。
此外，本實施例模式所示的非揮發性記憶體也可以同時對多個記憶電晶體進行寫入或擦除。例如，可以同時對一列的記憶電晶體Tr1、一列的記憶電晶體Tr2、一行的記憶電晶體Tr1、一行的記憶電晶體Tr2、這些記憶電晶體之中的任一部分等進行寫入或擦除。此外，可以同時對一列的整個記憶電晶體Tr1和Tr2、多列的整個記憶電晶體Tr1和Tr2、多列的記憶電晶體Tr1、多列的記憶電晶體Tr2、多行的記憶電晶體Tr1、多行的記憶電晶體Tr2、所有的記憶單元的Tr1等進行寫入或擦除。
例如，當在第I列的記憶單元(i，k)(k＝1至n＋1)中同時對電晶體Tr1進行寫入時，設置所有的位元線Bk(k＝1至n＋1)為－10V，第一字線Wai為10V，其他的第一字線Wak(k＝1至i－1、i＋1至m)為0V，所有的第二字線Wbk(k＝1至m)為－10V，即可。另外，當在第j行的記憶單元(k，j)(k＝1至m)中同時對電晶體Tr2進行擦除時，設置位元線B(j＋1)為10V，其他的位元線Bk(K＝1至j、j＋2至n＋1)為0V，所有的第一字線Wak(k＝1至m)為0V，所有的第二字線Wbk(k＝1至m)為－10V，即可。
接下來，將參照圖6A和6B說明資料的讀出動作。首先，對於從記憶單元(i，j)的記憶電晶體Tr1讀出資料的情況進行說明。
當從記憶電晶體Tr1讀出資料時，例如，將位元線Bj連接到讀出電路，設置位元線B(j＋1)為0V，其他的位元線Bk(k＝1至j－1、j＋2至n＋1)為浮動狀態。並且，設置第i列的第一字線Wai為Vrl(V)，第i列的第二字線Wbi為Vrh(V)，其他的第一字線Wak(k＝1至i－1、i＋1至m)為0V，其他的第二字線Wbk(k＝1至i－1、i＋1至m)為0V(參照圖6A)。以使記憶電晶體在寫入狀態下和擦除狀態下都成為導通狀態地選擇Vrh(V)(例如，4至8V)。而且，以使記憶電晶體在寫入狀態下成為截止狀態而在擦除狀態下成為導通狀態地選擇Vrl(V)(例如，2至4V)。
其結果，在Tr1處於寫入狀態下，Tr1成為截止狀態，而在Tr1處於擦除狀態下，Tr1和Tr2都成為導通狀態。也就是說，記憶單元(i，j)的有效電阻變化很大。從而，透過設置位元線B(j＋1)為0V，並且將位元線Bj連接到讀出電路，可以讀出記憶單元(i，j)的Tr1的狀態。
當從記憶電晶體Tr2讀出資料時，例如，將位元線Bj連接到讀出電路，設置位元線B(j＋1)為0V，其他的位元線Bk(k＝1至j－1、j＋2至n＋1)為浮動狀態。並且，設置第i列的第一字線Wai為Vrh(V)，第i列的第二字線Wbi為Vrl(V)，其他的第一字線Wak(k＝1至i－1、i＋1至m)為0V，其他的第二字線Wbk(k＝1至i－1、i＋1至m)為0V(參照圖6B)。以使記憶電晶體在寫入狀態下和擦除狀態下都成為導通狀態地選擇Vrh(V)(例如，4至8V)。而且，以使記憶電晶體在寫入狀態下成為截止狀態而在擦除狀態下成為導通狀態地選擇Vrl(V)(例如，2至4V)。
其結果，在Tr2處於寫入狀態下，Tr2成為截止狀態，而在Tr2處於擦除狀態下，Tr1和Tr2都成為導通狀態。也就是說，記憶單元(i，j)的有效電阻變化很大。從而，透過設置位元線B(j＋1)為0V，並且將位元線Bj連接到讀出電路，可以讀出記憶單元(i，j)的Tr2的狀態。
注意，讀出電路只要具有能夠讀出被連接的負載電阻的差別的結構即可。該讀出電路可以進行電阻分壓以及預充電之前後的電荷的比較等。另外，其他的位元線都處於浮動狀態，因而不影響讀出動作。
像這樣，透過使用兩個記憶電晶體而構成記憶單元，並且採用沒有源極線(替換源極線而連接到相鄰的行的位元線)的結構，可以保持與習知的全功能EEPROM相同的功能的同時，以相同的記憶單元面積實現兩倍以上的記憶容量，其中，習知的全功能EEPROM的記憶單元由一個記憶電晶體和一個選擇電晶體構成。其結果，可以提供整合密度高、即小型且可低成本化的全功能EEPROM。
當然，上述工作電壓的數值是一個實例，而本發明不局限於此。實際上，施加到記憶電晶體上的電壓依賴於記憶電晶體的第一絕緣膜、第二絕緣膜、浮動閘極電極和閘極電極之間的電容、交疊區域的尺寸等。而且，記憶電晶體的工作電壓也根據上述因素而變化。
作為工作電壓的數值，需要保持在選擇的記憶單元中進行寫入、讀出以及擦除動作時所需的電位差。在上述條件下，較佳的是，盡可能減少應力(在端子之間引起的不需要的電位差)，該應力是在未選擇的記憶單元中導致錯誤動作和可靠性的下降的原因。只要所述錯誤工作和可靠性的下降程度在使用目的上不造成問題的範圍內，工作電壓可以是任何數值。
[實施例模式2]
在本實施例模式中，作為本發明的非揮發性記憶體的實例，將參照附圖說明由p通道型記憶電晶體構成的2048位元的非揮發性記憶體。
圖11示出了本實施例模式的非揮發性記憶體的電路圖。圖11所示的非揮發性記憶體由記憶單元陣列605、X位址解碼器601、Y位址解碼器602以及其他的週邊電路603、604構成，而在所述記憶單元陣列605中，1024個記憶單元(1，1)至(32，32)被配置為長32個×寬32個的矩陣狀。各個記憶單元由兩個p通道型記憶電晶體Tr1和Tr2構成。當每個記憶電晶體記憶1位元資料時，本實施例模式的非揮發性記憶體有2048位元的記憶容量。此外，其他的週邊電路包括位址緩衝電路、控制邏輯電路、讀出放大器、升壓電路等，而根據需要提供這些電路。
每個記憶單元(以記憶單元(i，j)為代表)(i、j是1以上32以下的整數)分別包括兩個記憶電晶體Tr1及Tr2，且該兩個記憶電晶體Tr1和Tr2串聯連接在一起。記憶電晶體Tr1的源區或汲區中的一個以及控制閘極電極分別連接到位元線Bj以及第一字線Wai，記憶電晶體Tr2的源區或汲區中的另一個以及控制閘極電極分別連接到位元線B(j＋1)以及第二字線Wbi。此外，位元線B1至B32連接到Y位址解碼器602，第一字線Wa1至Wa32以及第二字線Wb1至Wb32分別連接到X位址解碼器601。
在本實施例模式的非揮發性記憶體中，每一個記憶單元能夠記憶2位元資料，並且可以完全以1位元為單位地進行資料的寫入、讀出和擦除。這時的動作方法與上述實施例模式1所描述的n通道型非揮發性記憶體的動作方法相同，採用隧道電流來進行寫入和擦除。以下簡單地說明p通道型非揮發性記憶體的動作方法。
當向記憶單元(i，j)的記憶電晶體Tr1寫入資料時，例如，設置位元線Bj為－10V，其他的位元線Bk(k＝1至j－1、j＋1至33)為0V，第一字線Wai為10V，其他的第一字線Wak(k＝1至i－1、i＋1至32)為0V，所有的第二字線Wbk(k＝1至32)為0V。記憶單元(i，j)的Tr1的控制閘極電極被施加10V，連接到位元線Bj的源區或汲區被施加－10V，從而在交疊區域中流過隧道電流。而且，電子從源區或汲區注入到浮動閘極電極中。
當從記憶單元(i，j)的記憶電晶體Tr1中擦除資料時，例如，設置位元線Bj為＋10V，其他的位元線Bk(k＝1至j－1、j＋1至33)為0V，第一字線Wai為－1oV，其他的第一字線Wak(k＝1至i－1、i＋1至32)為0V，所有的第二字線Wbk(k＝1至32)為10V。其結果，記憶單元(i，j)的Tr1的控制閘極電極被施加－10V，連接於位元線Bj的源區或汲區被施加10V，從而電子透過隧道電流從浮動閘極放出到通道形成區域。
注意，雖然在位元線Bj和其他的位元線Bk(k＝1至j－1、j＋1至33)之間有10V的電位差，但透過將所有的第二字線Wbk(k＝1至32)設定為0V(寫入時)或－10V(擦除時)，在所有的記憶單元中的記憶電晶體Tr2成為截止狀態，因此在位元線之間幾乎沒有電流流動。此外，在記憶單元(i，j)的Tr1之外的記憶電晶體中，即使產生電位差，也只產生至多不超過10V左右的電位差，所以不會錯誤地對其他的記憶電晶體進行寫入或擦除。
當從記憶單元(i，j)的記憶電晶體Tr1讀出資料時，例如，將位元線Bj連接到讀出電路，設置位元線B(j＋1)為0V，其他的位元線Bk(k＝1至j－1、j＋2至33)為浮動狀態。並且，設置第i列的第一字線Wai為Vrl(V)，第i列的第二字線Wbi為Vrh(V)，其他的第一字線Wak(k＝1至i－1、i＋1至32)為0V，其他的第二字線Wbk(k＝1至i－1、i＋1至32)為0V。以使記憶電晶體在寫入狀態下和擦除狀態下都使記憶電晶體成為導通狀態地選擇Vrh(V)(例如，－6V)。而且，以使記憶電晶體在寫入狀態下成為導通狀態而在擦除狀態下成為截止狀態地選擇Vr1(V)(例如，－3V)。其結果，在Tr1處於寫入狀態下，Tr1和Tr2都成為導通狀態，而在Tr1處於擦除狀態下，Tr1成為截止狀態。也就是說，記憶單元(i，j)的有效電阻變化很大。從而，透過設置位元線B(j＋1)為0V，並且將位元線Bj連接到讀出電路，可以讀出記憶單元(i，j)的Tr1的狀態。
像這樣，透過使用兩個記憶電晶體而構成記憶單元，並且採用沒有源極線(替換源極線而連接到相鄰的行的位元線)的結構，可以保持與習知的全功能EEPROM相同的功能的同時，以相同的記憶單元面積實現兩倍以上的記憶容量，其中，習知的全功能EEPROM的記憶單元由一個記憶電晶體和一個選擇電晶體構成。其結果，可以提供整合密度高、即小型且可低成本化的全功能EEPROM。
注意，讀出電路只要具有能夠讀出被連接的負載電阻的差別的結構即可。該讀出電路可以進行電阻分壓以及預充電之前後的電荷的比較等。另外，其他的位元線都處於浮動狀態，因而不影響讀出動作。
當然，上述工作電壓的數值是一個實例，而本發明不局限於此。只要保持在選擇的記憶單元中進行寫入、讀出以及擦除動作時所需的電位差，並且在未選擇的記憶單元中不造成錯誤動作的範圍內，工作電壓可以是任何數值。
此外，本實施例模式可以與本說明書的其他實施例模式自由地組合來實施。
[實施例模式3]
在本實施例模式中，關於本發明的非揮發性記憶體的製造方法的一個例子將參照附圖而說明。注意，在下面的說明中示出設置在記憶單元中的兩個記憶電晶體(n型記憶TFT)以及構成成為記憶單元的驅動電路和其他的週邊電路的CMOS電路的兩個薄膜電晶體(p型TFT及n型TFT)。
首先，在基板802上中間夾著絕緣膜804形成島狀半導體膜808、810、812(圖7A)。島狀半導體膜808、810、812可以透過如下步驟來提供：在預先形成在基板802上的絕緣膜804上透過使用濺射法、LPCVD法、電漿CVD法等並且使用以矽(Si)為主要成分的材料(例如，Six Ge1－x 等)等形成非晶體半導體膜，並且在使該非晶體半導體膜結晶後選擇性地蝕刻該半導體膜。注意，非晶體半導體膜的晶化可以透過雷射晶化法、使用RTA或退火爐的熱晶化法、使用促進晶化的金屬元素的熱結晶化法或組合了這些方法的方法等來進行。
當透過照射雷射光束進行半導體膜的晶化或再晶化時，作為雷射光束的光源可以使用LD激發的連續振蕩(CW)雷射(YVO4 ，第二高次諧波(波長為532nm))。並不需要特別局限於第二高次諧波，但是第二高次諧波的能量效率比更高次的高次諧波優越。因為當將CW雷射照射到半導體膜時，可以對半導體膜連續供給能量，所以一旦使半導體膜成為熔化狀態，可以使該熔化狀態繼續下去。再者，可以透過掃描CW雷射使半導體膜的固液介面移動，形成沿著該移動方向的朝向一個方向的長的晶粒。此外，使用固體雷射是因為與氣體雷射等相比，其輸出的穩定性高，而可以期待穩定的處理的緣故。注意，不局限於CW雷射，也可以使用重復頻率為10MHz或更大的脈衝雷射。當使用重復頻率高的脈衝雷射時，如果雷射的脈衝間隔比半導體膜從熔化到固化的時間短，則可以將半導體膜一直保留為熔化狀態，並且可以透過固液介面的移動形成由朝向一個方向的長的晶粒構成的半導體膜。也可以使用其他CW雷射以及重復頻率為10MHz或更大的脈衝雷射。例如，作為氣體雷射，有Ar雷射、Kr雷射、CO2 雷射等。作為固體雷射，有YAG雷射、YLF雷射、YAlO3 雷射、GdVO4 雷射、KGW雷射、KYW雷射、變石雷射、Ti：藍寶石雷射、Y2 O3 雷射、YVO4 雷射等。作為金屬蒸氣雷射可以舉出氦鎘雷射等。此外，當從雷射振蕩器中將雷射光束以TEM00 (單橫模)振蕩來發射時，可以提高在被照射面上獲得的線狀射束點的能量均勻性，所以是較佳的。另外，也可以使用脈衝振蕩的受激準分子雷射。
基板802為選自玻璃基板、石英基板、金屬基板(例如，不銹鋼基板等)、陶瓷基板、Si基板等的半導體基板中的基板。另外，作為塑膠基板可以選擇聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、以及丙烯酸等的基板。
絕緣膜804透過使用CVD法或濺射法等並且使用氧化矽、氮化矽、氧氮化矽(SiOx Ny )(x>y>0)、氮氧化矽(SiNx Oy )(x>y>0)等絕緣材料形成。例如，在以雙層結構形成絕緣膜804時，較佳的形成氮氧化矽膜作為第一層絕緣膜，並且形成氧氮化矽膜作為第二層絕緣膜。另外，也可以形成氮化矽膜作為第一層絕緣膜，並且形成氧化矽膜作為第二層絕緣膜。這樣，透過形成用作阻擋層的絕緣膜804，可以防止來自基板804的Na等鹼金屬或鹼土金屬給形成在絕緣膜804上的元件造成不好影響。另外，在使用石英作為基板802時，可以免去形成絕緣膜804。
此外，也可以預先將低濃度的雜質元素引入到半導體膜808、810、812中，以便控制臨界值等。在此情況下，在半導體膜808、810、812中，對之後成為通道形成區域的區域也引入雜質元素。作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。可以使用磷(P)或砷(As)等作為呈現n型的雜質元素。可以使用硼(B)、鋁(Al)或鎵(Ga)等作為呈現p型的雜質元素。例如，作為雜質元素，以5×1015 至5×1017 atoms/cm3 的濃度包含地預先對半導體膜808、810、812的整個表面引入硼(B)。
然後，覆蓋半導體膜808的一部分、半導體膜810、以及半導體膜812地形成抗蝕劑814，並且透過以抗蝕劑814作為掩模對半導體膜808引入雜質元素，而形成雜質區域816(圖7B)。作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。可以使用磷(P)或砷(As)等作為呈現n型的雜質元素。可以使用硼(B)、鋁(Al)或鎵(Ga)等作為呈現p型的雜質元素。在此，作為雜質元素，以1×1019 至1×1021 atoms/cm3 的濃度包含地對半導體膜808的一部分引入磷(P)。
下面，透過高密度電漿處理而對半導體膜808、810、812進行氧化處理、氮化處理或氧氮化處理，在該半導體膜808、810、812的表面上分別形成成為氧化膜、氮化膜或氧氮化膜的絕緣膜818、820、822，接著，覆蓋所述絕緣膜818、820、822地形成電荷累積層824(圖7C)。
例如，在使用以Si為主要成分的半導體膜作為半導體膜808、810、812且對該半導體膜808、810、812進行氧化處理或氮化處理的情況下，作為絕緣膜818、820、822形成氧化矽(SiOx )膜、氮化矽(SiNx )膜。另外，也可以透過高密度電漿處理對半導體膜808、810、812進行氧化處理後，再度進行高密度電漿處理而進行氮化處理。在此情況下，與半導體膜808、810、812接觸地形成氧化矽膜，並在該氧化矽膜上形成含有氧和氮的膜(下面記為“氧氮化膜”)，從而絕緣膜818、820、822成為氧化矽膜和氧氮化膜的疊層膜。
在此，以1至10nm，較佳的以1至5nm的膜厚度形成絕緣膜818、820、822。例如，透過高密度電漿處理對半導體膜808、810、812進行氧化處理，在半導體膜808、810、812的表面上形成厚度大約為5nm的氧化矽膜之後，透過高密度電漿處理在氧化矽膜的表面上形成厚度為大約2nm的氧氮化膜。而且，此時，較佳的一次也不暴露於大氣地連續進行利用高密度電漿處理的氧化處理和氮化處理。透過連續進行高密度電漿處理，可以防止污染物的混入並且提高生產效率。
另外，在透過高密度電漿處理使半導體膜氧化的情況下，在氧氣氛中(例如，氧(O2 )和稀有氣體(包括He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中、或一氧化二氮(N2 O)和稀有氣體(包括He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；或者氧、氫(H2 )和稀有氣體的氣氛中、或一氧化二氮、氫(H2 )和稀有氣體的氣氛中)進行該處理。另一方面，在透過高密度電漿處理使半導體膜氮化的情況下，在氮氣氛中(例如，氮(N2 )和稀有氣體(包括He、Ne、Ar、Kr、Xe中的至少一個)的氣氛中；在氮、氫和稀有氣體的氣氛中；或者在NH3 和稀有氣體的氣氛中)進行電漿處理。
作為稀有氣體，例如可以使用Ar。此外，也可以使用Ar和Kr的混合氣體。當在稀有氣體氣氛中進行高密度電漿處理時，絕緣膜818、820、822有時含有用於電漿處理的稀有氣體(含有He、Ne、Ar、Kr和Xe中的至少一個)，當使用Ar時，在絕緣膜818、820、822中有時含有Ar。
此外，高密度電漿處理是在上述氣體的氣氛中以電子密度為1×1011 cm－3 或更大且電漿的電子溫度為1.5eV或更低的條件下進行的。更具體地，以電子密度為1×1011 cm－3 或更大且1×1013 cm－3 或更小且電漿的電子溫度為0.5eV或更高且1.5eV或更低進行高密度電漿處理。由於電漿的電子密度高，並且形成在基板802上的被處理物(這裏為半導體膜808、810、812)附近的電子溫度低，所以可以防止被處理物受到的由電漿帶來的損傷。此外，由於電漿的電子密度為1×1011 cm－3 或更大的高密度，所以透過使用電漿處理使被照射物氧化或氮化而形成的氧化膜或氮化膜，與使用CVD法或濺射法等來形成的膜相比，可以形成膜厚度等具有良好的均勻性並且細緻的膜。此外，由於電漿的電子溫度為1.5eV或更低的低溫度，所以與現有的電漿處理或熱氧化法相比，可以以低溫度進行氧化或氮化處理。例如，即使以比玻璃基板的應變點低100℃以上(包括100℃)的溫度進行電漿處理，也可以進行充分的氧化或氮化處理。作為用於形成電漿的頻率，可以使用微波(例如，2.45GHz)等的高頻率。
在本實施例模式中，形成在記憶體部分中的半導體膜808上的絕緣膜818在之後完成的非揮發性記憶體中起隧道氧化膜的作用。因此，絕緣膜818的膜厚越薄，隧道電流越容易流過，而可以進行作為記憶體的高速工作。另外，絕緣膜818的膜厚越薄，就越可能以低電壓將電荷記憶在之後形成的電荷累積層中，因此可以減少半導體裝置的耗電量。所以，較佳的將絕緣膜818的膜厚形成為薄。
作為在半導體膜上將絕緣膜形成為薄的方法，一般有熱氧化法。然而，當在玻璃基板等的熔點不十分高的基板上提供記憶元件時，透過熱氧化法而形成絕緣膜818、820、822非常困難。另外，由於透過CVD法或濺射法形成的絕緣膜在其膜內部含有缺陷，因此其膜質不夠好，並且在將絕緣膜的膜厚形成為薄的情況下，有發生針孔等的缺陷的問題。另外，在透過CVD法或濺射法形成絕緣膜的情況下，有時由於半導體膜的端部的被覆率不足夠，而使之後在絕緣膜818、820、822上形成的導電膜等和半導體膜有可能發生洩漏。因此，如本實施例模式所示，透過利用高密度電漿處理形成絕緣膜818、820、822，可以形成比利用CVD法或濺射法等形成的絕緣膜更細緻的絕緣膜，還可以使用絕緣膜充分地覆蓋半導體膜的端部。結果，可以進行作為記憶體的高速工作，且減少半導體裝置的耗電量。
另外，也可以透過CVD法或濺射法使用氧化矽、氮化矽、氧氮化矽(SiOx Ny )(x>y>0)、氮氧化矽(SiNx Oy )(x>y>0)等在半導體膜808、810、812上形成絕緣膜818、820、822。此外，在使用這些材料形成絕緣膜之後，較佳的透過高密度電漿處理對該絕緣膜進行氧化處理、氮化處理或氧氮化處理。這是因為，透過對絕緣膜進行氧化處理、氮化處理或氧氮化處理，可以使絕緣膜的表面細緻化的緣故。
電荷累積層824在之後完成的記憶元件中起將電荷累積層的作用，一般地，有時也被稱作浮動閘極。
另外，作為電荷累積層824，較佳的使用比用於半導體膜808、810、812的物質(例如，矽(Si))能隙(帶隙)小的材料，例如可以使用鍺(Ge)、矽鍺合金等而形成電荷累積層824。此外，如果為比用於半導體膜808、810、812的物質能隙(帶隙)小的材料，則可以使用其他導電膜或半導體膜而作為電荷累積層824。
例如，作為電荷累積層824，透過在含有鍺元素的氣氛中(例如，GeH4 )進行電漿CVD法，以1至20nm的厚度，較佳的以5至10nm的厚度形成以鍺為主要成分的膜。如此，在使用以Si為主要成分的材料形成半導體膜，並且在該半導體膜上中間夾著用作隧道氧化膜的絕緣膜將比Si能隙小的含有鍺的膜作為電荷累積層而設置的情況下，在能量上由對抗電荷累積層的電荷的絕緣膜形成的第二勢壘高於由對抗半導體膜的電荷的絕緣膜形成的第一勢壘。結果，可以使從半導體膜到電荷累積層的電荷的注入變得容易，並且防止電荷從電荷累積層消失。換言之，在作為記憶體工作的情況下，可以以低電壓且高效率進行寫入，並且可以提高電荷保持特性。
電荷累積層824可以由在膜內具有用來捕獲電荷的缺陷的絕緣層或者含有導電微粒或諸如矽等半導體微粒的絕緣層形成。例如，電荷累積層824可以使用含有氮元素的絕緣層，諸如氮化矽(SiNx )膜、氮氧化矽(SiNx Oy )(x>y)膜、氧氮化矽(SiOx Ny )(x>y)膜、或者在這些絕緣膜中含有導電微粒或半導體微粒的膜而形成。
然後，透過選擇性地去除形成在半導體膜810、812上的電荷累積層824、絕緣膜820、822，使該半導體膜810、812的表面露出。此外，這時在半導體膜808上殘留下的電荷累積層826被形成(圖7D)。
接下來，覆蓋電荷累積層826、半導體膜810、812地形成絕緣膜828(圖8A)。
絕緣膜828可以由諸如氧化矽(SiOx )膜、氧氮化矽(SiOx Ny )(x>y)膜、氮化矽(SiNx )膜或氮氧化矽(SiNx Oy )(x>y)膜等的絕緣膜形成。可以採用CVD法或濺射法等來形成這些絕緣膜。此外，也可以在透過CVD法形成這些絕緣膜後，透過高密度電漿處理對該絕緣膜進行氮化處理、氮化處理或氧氮化處理。此外，也可以使用氧化鋁(AlOx )、氧化鉿(HfOx )、氧化鉭(TaOx )等的材料作為絕緣膜828。
接著，透過選擇性地去除形成在半導體膜810、812上的絕緣膜828，使該半導體膜810、812的表面露出(圖8B)。
然後，透過進行高密度電漿處理，在半導體膜810、812上分別形成絕緣膜832、834(圖8C)。此外，這時在半導體膜808上殘留下的絕緣膜830被形成。例如，透過在氧氣氛中進行高密度電漿處理，在半導體膜810、812的表面上形成具有氧化矽膜的絕緣膜832、834。注意，絕緣膜832、834在之後形成的薄膜電晶體中用作閘極絕緣膜。
此外，也可以不去除形成在半導體膜810、812上的絕緣膜828而將其用作閘極絕緣膜。在此情況下，較佳的在形成絕緣膜828後進行高密度電漿處理而使絕緣膜的表面細緻化。透過採用這樣的製造方法，可以簡化製造過程。
然後，覆蓋絕緣膜830、絕緣膜832、834地形成導電膜836(圖8D)。
導電膜836可以使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等中的元素；以這些元素為主要成分的合金材料或化合物材料形成。另外，還可以使用以摻雜了磷等雜質元素的多晶矽為代表的半導體材料。這裏，採用順序層疊氮化鉭和鎢的結構來形成導電膜836。另外，在以疊層結構形成導電膜836的情況下，可以在其下方形成氮化鎢、氮化鉬、或氮化鈦，而在上方形成鉭、鉬、或鈦等。
接著，在導電膜836上選擇性地形成抗蝕劑，並以該抗蝕劑為掩模選擇性地去除形成在半導體膜808上的絕緣膜818、電荷累積層826、絕緣膜830、導電膜836。同時，選擇性地去除形成在半導體膜810上的絕緣膜832、導電膜836以及形成在半導體膜812上的絕緣膜834、導電膜836。其結果，在半導體膜808上形成順序層疊的絕緣膜838、電荷累積層840、絕緣膜842、導電膜844(下面也記為“疊層結構1”)以及順序層疊的絕緣膜848、電荷累積層850、絕緣膜852、導電膜854(下面也記為“疊層結構2”)。此外，在半導體膜810上形成順序層疊的絕緣膜858、導電膜860，在半導體膜812上形成順序層疊的絕緣膜862、導電膜864(圖9A)。
這裏，透過選擇性地進行蝕刻，以在半導體膜808中形成疊層結構1的端部與雜質區域816的一部分重疊的區域846(交疊區域)及疊層結構2的端部與雜質區域816的一部分重疊的區域856(交疊區域)，來形成疊層結構1和疊層結構2。
另外，形成在半導體膜808上的絕緣膜838、848在記憶體中起隧道絕緣膜的作用，而絕緣膜842、852在記憶體中起控制絕緣膜的作用。
接著，透過將導電膜844、854、860、864作為掩模對半導體膜808、810、812引入雜質元素，來形成低濃度雜質區域868、870、872(圖9B)。作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。可以使用磷(P)或砷(As)等作為呈現n型的雜質元素。可以使用硼(B)、鋁(Al)或鎵(Ga)等作為呈現p型的雜質元素。這裏，透過以1×1015 至1×1019 atoms/cm3 的濃度引入磷(P)，來形成呈現n型的低濃度雜質區域868、870、872。
接著，選擇性地形成抗蝕劑874以覆蓋半導體膜808、812，並以導電膜860為掩模對半導體膜810引入雜質元素，來形成高濃度雜質區域876(圖9C)。高濃度雜質區域876在薄膜電晶體中起源區或汲區的作用，這裏，在彼此相離而設置的高濃度雜質區域876之間形成通道形成區域878。作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。可以使用磷(P)或砷(As)等作為呈現n型的雜質元素。可以使用硼(B)、鋁(Al)或鎵(Ga)等作為呈現p型的雜質元素。這裏，透過以1×1019 至1×1021 atoms/cm3 的濃度引入硼(B)，來形成呈現p型的高濃度雜質區域876。
然後，形成接觸於導電膜844、854、860、864側面的絕緣膜880(也稱為側壁)(圖9D)。具體來說，使用電漿CVD法或濺射法等以單層或疊層形成含有諸如矽、氧化矽或氮化矽等的無機材料的膜；或含有有機樹脂等的有機材料的膜。然後，透過以垂直方向為主體的各向異性蝕刻選擇性地蝕刻所述絕緣膜，以與導電膜844、854、860、864的側面接觸地形成絕緣膜880。注意，絕緣膜880作為當形成LDD(低摻雜漏)區域時的摻雜用掩模而使用。
接著，選擇性地形成抗蝕劑882以覆蓋半導體膜810，並以導電膜844、854、864以及絕緣膜880為掩模對半導體膜808、812引入雜質元素，來形成高濃度雜質區域886、890、894、900(圖10A)。此處，高濃度雜質區域886、894的一部分是對預先形成的雜質區域816再度引入雜質元素而成的。
高濃度雜質區域886、890、894、900起源區或汲區的作用，並且在絕緣膜880下與高濃度雜質區域890鄰接地形成低濃度雜質區域888、896(LDD區域)。此外，在絕緣膜880下與高濃度雜質區域900鄰接地形成低濃度雜質區域902(LDD區域)，並在低濃度雜質區域902(LDD區域)之間形成通道形成區域898。另外，在高濃度雜質區域886和低濃度雜質區域888之間形成通道形成區域884，並在高濃度雜質區域894和低濃度雜質區域896之間形成通道形成區域892。作為雜質元素，可以使用賦予n型的雜質元素或賦予p型的雜質元素。可以使用磷(P)或砷(As)等作為呈現n型的雜質元素。可以使用硼(B)、鋁(Al)或鎵(Ga)等作為呈現p型的雜質元素。這裏，透過以1×1019 至1×1021 atoms/cm3 的濃度引入磷(P)，來形成呈現n型的高濃度雜質區域886、890、894。
接著，在半導體膜808、810、812以及導電膜844、854、860、864上形成絕緣膜(圖10B)。在此，示出作為絕緣膜將絕緣膜906和絕緣膜908層疊而形成的例子。此外，也可以由單層或三層或更多的疊層結構形成絕緣膜。然後，在絕緣膜906、908中選擇性地形成接觸孔，並且選擇性地形成與半導體膜808、810、812的源區或汲區電連接的導電膜910、912、914、916、918。
絕緣膜906、908可以透過CVD法或濺射法等使用如下材料的單層或疊層結構來形成：含氧或氮的絕緣層諸如氧化矽(SiOx )、氮化矽(SiNx )、氧氮化矽(SiOx Ny )(x>y)和氮氧化矽(SiNx Oy )(x>y)等；含碳的膜諸如DLC(類金剛石碳)等；有機材料諸如環氧、聚醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯和丙烯酸等；或矽氧烷材料諸如矽氧烷樹脂等。注意，矽氧烷材料相當於包含Si－O－Si鍵的材料。矽氧烷的骨架結構由矽(Si)和氧(O)的鍵構成。作為取代基，使用至少含有氫的有機基(例如，烷基或芳香烴)。作為取代基，還可以使用氟基團。或者，作為取代基，還可以使用至少含有氫的有機基和氟基團。
導電膜910、912、914、916、918透過CVD法或濺射法等使用選自鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和矽(Si)中的元素；以這些元素為主要成分的合金材料或化合物材料以單層或疊層形成。以鋁為主要成分的合金材料例如相當於以鋁為主要成分並含有鎳的材料；或以鋁為主要成分並含有鎳以及碳和矽的一方或雙方的合金材料。導電膜較佳的採用如下結構，例如：阻擋膜、鋁矽(Al－Si)膜、以及阻擋膜的疊層結構；阻擋膜、鋁矽(Al－Si)膜、氮化鈦膜、以及阻擋膜的疊層結構。注意，阻擋膜相當於由鈦、鈦的氮化物、鉬或鉬的氮化物構成的薄膜。由於鋁和鋁矽具有低電阻值並且價格低廉，所以最適合作為形成導電膜910、912、914、916、918的材料。此外，透過提供上層和下層的阻擋層，可以防止產生鋁或鋁矽的小丘。此外，透過形成由高還原性的元素的鈦構成的阻擋膜，即使在結晶半導體層上產生薄的自然氧化膜，也可以將該自然氧化膜還原以與結晶半導體層良好地接觸。根據上述過程，可以製造出記憶電晶體(n型記憶TFT)以及構成成為記憶單元的驅動電路或其他的週邊電路的CMOS電路的兩個薄膜電晶體(p型TFT及n型TFT)。
而且，透過利用如上述實施例模式所示那樣的記憶電晶體的結構，即，採用兩個記憶電晶體而構成記憶單元並且採用沒有源極線(替換源極線而連接到相鄰的行的位元線)的結構，可以保持與習知的全功能EEPROM相同的功能的同時，以相同的記憶單元面積實現兩倍以上的記憶容量，其中，習知的全功能EEPROM的記憶單元由一個記憶電晶體和一個選擇電晶體而構成。其結果，可以提供整合密度高、即小型且可低成本化的全功能EEPROM。
注意，在本實施例模式中示出了使用形成在基板上的半導體膜而形成薄膜電晶體(TFT)的例子，但本發明的半導體裝置不局限於此。例如，可以採用使用Si等的半導體基板而直接在基板中形成通道形成區域的場效應電晶體(FET)。
此外，本實施例模式可以與本說明書的其他實施例模式自由地組合來實施。
[實施例模式4]
在本實施例模式中，關於具有上述實施例模式所示的非揮發性半導體記憶體且能夠無接觸地輸入/輸出資料的半導體裝置的適用例子參照附圖而在以下說明。能夠無接觸地輸入/輸出資料的半導體裝置，根據其利用形態，也被稱為RFID標簽、ID標簽、IC標簽、IC晶片、RF標簽、無線標簽、電子標簽或無線晶片。
首先，將參照圖13A說明本實施例模式所示的半導體裝置的頂面結構的一個例子。圖13A所示的半導體裝置80包括設置有上述實施例模式所示的非揮發性記憶體和構成邏輯部分的多個元件的薄膜積體電路131、以及用作天線的導電膜132。用作天線的導電膜132與薄膜積體電路131電連接。
此外，在圖13B中示出圖13A的截面的示意圖。可以將用作天線的導電膜132設置在構成記憶部分以及邏輯部分的元件上，例如，在上述實施例模式所示的結構中，可以在絕緣膜908上中間夾著絕緣膜920而設置用作天線的導電膜132。
另外，用作天線的導電膜132可以與薄膜積體電路131重疊設置，也可以是不重疊而設置在周圍的結構。此外，在本實施例模式中，示出將用作天線的導電膜132設置為線圈狀，且適用電磁感應方式或電磁耦合方式的例子，但本發明的半導體裝置不局限於此，也可以適用微波方式。在適用微波方式的情況下，可以根據使用的電磁波的波長而適當地確定用作天線的導電膜132的形狀。
例如，當應用電磁耦合方式或電磁感應方式(例如13.56 MHz頻帶)作為在半導體裝置中的信號傳輸方式時，由於利用根據磁場密度的變化的電磁感應，所以將用作天線的導電膜形成為環狀(例如環形天線)或螺旋狀(例如螺旋天線)。
另外，當應用微波方式(例如UHF頻帶(860至960 MHz頻帶)、2.45GHz頻帶等)作為在半導體裝置中的信號傳輸方式時，可以鑒於用於傳輸信號的電磁波的波長適當地設定用作天線的導電膜的長度等的形狀，例如，可以將用作天線的導電膜形成為線狀(例如偶極天線)、平整的形狀(例如貼片天線)、或蝴蝶結形狀等。另外，用作天線的導電膜的形狀不局限於線狀，鑒於電磁波的波長也可以是曲線狀、蜿蜒形狀，或者是組合這些的形狀。
使用CVD法、濺射法、印刷法諸如絲網印刷或凹版印刷等、液滴噴射法、分配器法、鍍法等並使用導電材料而形成用作天線的導電膜132。作為導電材料，使用選自鋁(Al)、鈦(Ti)、銀(Ag)、銅(Cu)、金(Au)、鋁(Pt)、鎳(Ni)、鈀(Pd)、鉭(Ta)和鉬(Mo)中的元素、或者以這些元素為主要成分的合金材料或化合物材料，並且採用單層結構或疊層結構。
另外，當形成天線時，可以在一個基板上直接形成薄膜積體電路131和用作天線的導電膜132，或者，也可以在互不相同的基板上分別形成薄膜積體電路131和用作天線的導電膜132之後，進行電連接以進行貼合。
接下來，對本實施例模式所示的半導體裝置的動作的一個實例進行說明。
半導體裝置80具有無接觸地進行資料通訊的功能，並且包括高頻電路81、電源電路82、重置電路83、時鐘產生電路84、資料解調電路85、資料調制電路86、控制其他電路的控制電路87、記憶電路88、以及天線89(圖14A)。高頻電路81是接收來自天線89的信號並且將從資料調制電路86接收的信號從天線89輸出的電路。電源電路82是根據接收信號生成電源電位的電路。重置電路83是生成重置信號的電路。時鐘產生電路84是基於從天線89輸入的接收信號生成各種時鐘信號的電路。資料解調電路85是解調接收信號且將該信號輸出到控制電路87的電路。資料調制電路86是調制從控制電路87接收的信號的電路。另外，作為控制電路87，例如設置代碼提取電路91、代碼判定電路92、CRC判定電路93、以及輸出單元電路94。此外，代碼提取電路91是將傳送到控制電路87的指令所包括的多個代碼分別提取的電路。代碼判定電路92是將被提取的代碼與相當於參考值的代碼比較而判定指令內容的電路。CRC判定電路93是基於被判定的代碼查出是否存在發送錯誤等的電路。
接著，對上述半導體裝置的動作的一個實例進行說明。首先，天線89接收無線信號。無線信號經由高頻電路81被傳送到電源電路82，並且產生高電源電位(以下，記為VDD)。VDD被供應給半導體裝置80所具有的各個電路。另外，經由高頻電路81被傳送到資料解調電路85的信號被解調(以下，記為解調信號)。而且，經由高頻電路81並且經過重置電路83及時鐘產生電路84的信號以及解調信號被傳送到控制電路87。被傳送到控制電路87的信號被代碼提取電路91、代碼判定電路92、以及CRC判定電路93等分析。然後，根據被分析的信號輸出記憶在記憶電路88內的半導體裝置的資訊。被輸出的半導體裝置的資訊經過輸出單元電路94而被編碼。再有，被編碼的半導體裝置80的資訊，經過資料調制電路86，由天線89作為無線信號發送。另外，低電源電位(以下，記為VSS)在構成半導體裝置80的多個電路中是通用的，並且可以將VSS作為GND來使用。此外，本發明的非揮發性記憶體可以適用於記憶電路88中。
這樣，透過將信號從讀取/寫入器傳送到半導體裝置80並且將從該半導體裝置80傳送來的信號使用讀取/寫入器接收，可以讀出半導體裝置的資料。
另外，半導體裝置80既可以是不安裝電源(電池)而利用電磁波將電源電壓供應給各個電路的樣式，又可以是安裝電源(電池)並且利用電磁波和電源(電池)將電源電壓供應給各個電路的樣式。
接著，將說明能夠無接觸地輸入/輸出資料的半導體裝置的使用方式的一個實例。在包括顯示部分3210的攜帶型終端的側面設置讀取/寫入器3200，並且在產品3220的側面設置半導體裝置3230(圖14B)。當將讀取/寫入器3200接近產品3220所包括的半導體裝置3230時，有關產品的資訊諸如原材料、原產地、各個生產過程的檢查結果、流透過程的歷史、以及產品說明等被顯示在顯示部分3210上。另外，在將商品3260使用傳送帶搬運時，可以利用讀取/寫入器3240和設置在商品3260上的半導體裝置3250，對該商品3260進行檢查(圖14C)。這樣，透過將半導體裝置應用到系統，可以容易獲得資訊並且實現高功能化和高附加價值化。
此外，本發明的非揮發性記憶體可以應用於具有記憶體的所有領域的電子設備中。例如，作為利用本發明的非揮發性記憶體的電子設備，可以舉出影像拍攝裝置諸如視頻相機、數位相機等、護目鏡型顯示器(頭戴顯示器)、導航系統、音頻再生裝置(汽車音響、音響元件等)、電腦、遊戲機、攜帶型資訊終端(移動電腦、行動電話、攜帶型遊戲機或電子書等)、具有記錄媒體的影像再現裝置(具體地說，能夠再生記錄媒體比如數位通用盤(DVD)等並且具有能夠顯示其影像的顯示器的裝置)等。圖15A至15E示出這些電子設備的具體實例。
圖15A和15B示出數位相機。此外，圖15B為示出圖15A的背面的圖。該數位相機包括框體2111、顯示部分2112、透鏡2113、操作鍵2114、以及快門按鈕2115等。此外，該數位相機還包括可取出的非揮發性記憶體2116，並且具有將使用該數位相機照相的資料記憶在記憶體2116中的結構。使用本發明來形成的非揮發性記憶體可應用於所述記憶體2116。
此外，圖15C示出行動電話作為攜帶型終端的典型實例。該行動電話包括框體2121、顯示部分2122、以及操作鍵2123等。此外，該行動電話還安裝有可取出的非揮發性記憶體2125，並且可以將該行動電話的電話號碼等的資料、影像、音頻資料等記憶在記憶體2125中並再現。使用本發明來形成的非揮發性記憶體可應用於所述記憶體2125。
此外，圖15D示出數位音響設備作為音響元件的一個典型實例。圖15D所示的數位音響設備包括主體2130、顯示部分2131、記憶部分2132、操作部分2133、以及耳機2134等。此外，還可以使用頭戴式受話器或無線耳機而代替耳機2134。使用本發明來形成的非揮發性記憶體可應用於記憶部分2132。例如，可以透過使用記憶容量為20至200千百萬位元組(GB)的NAND型非揮發性記憶體操作操作部分2133，而記憶並再生影像或音頻(音樂)。此外，顯示部分2131可以透過在黑色背景上顯示白色文字，而抑制耗電量。這是尤其在攜帶型音響元件中有效的。此外，設置在記憶部分2132中的非揮發性記憶體還可以具有可取出的結構。
此外，圖15E示出電子書(也稱作電子紙)。該電子書包括主體2141、顯示部分2142、操作鍵2143、以及記憶部分2144。此外，該電子書既可以在主體2141中內部裝有數據機，又可以具有以無線方式輸出/輸入資訊的結構。使用本發明來形成的非揮發性記憶體可應用於所述記憶部分2144。例如，可以透過使用記憶容量為20至200千百萬位元組(GB)的NAND型非揮發性記憶體操作操作鍵2143，而記憶並再生影像或音頻(音樂)。此外，設置在記憶部分2144中的非揮發性記憶體可以具有可取出的結構。
如上所述，本發明的非揮發性記憶體的適用範圍很廣泛，只要具有記憶體，就可以應用於所有領域的電子設備中。
此外，本實施例模式可以與本說明書的其他實施例模式自由地組合來實施。
401．．．X位址解碼器
402．．．Y位址解碼器
403．．．週邊電路
404．．．週邊電路
405．．．記憶單元陣列
Tr1，Tr2．．．電晶體
101．．．X位址解碼器
102．．．Y位址解碼器
103．．．週邊電路
104．．．週邊電路
105．．．記憶單元陣列
212．．．記憶電晶體
213．．．記憶電晶體
211．．．記憶單元
201．．．基板
202．．．絕緣膜
203．．．半導體膜
203a．．．通道形成區
203c，203d．．．源或汲區
203e．．．源或汲區
204a．．．第一絕緣膜
205a．．．第一導電膜
206a．．．第二絕緣膜
207a．．．第二導電膜
204b．．．第一絕緣膜
205b．．．第一導電膜
206b．．．第二絕緣膜
207b．．．第二導電膜
203b．．．通道形成區
210a－210d．．．導電膜
223．．．半導體膜
221．．．記憶單元
208．．．絕緣膜
209．．．絕緣膜
605．．．記憶單元陣列
601．．．X位址解碼器
602．．．Y位址解碼器
603．．．週邊電路
604．．．週邊電路
808．．．島狀半導體膜
810．．．島狀半導體膜
812．．．島狀半導體膜
802．．．基板
804．．．絕緣膜
814．．．抗蝕劑
816．．．雜質區域
818．．．絕緣膜
820．．．絕緣膜
822．．．絕緣膜
824．．．電荷累積層
826．．．電荷累積層
828．．．絕緣膜
830．．．絕緣膜
832．．．絕緣膜
834．．．絕緣膜
836．．．導電膜
838．．．絕緣膜
840．．．電荷累積層
842．．．絕緣膜
844．．．導電膜
848．．．絕緣膜
850．．．電荷累積層
852．．．絕緣膜
854．．．導電膜
858．．．絕緣膜
860．．．導電膜
862．．．絕緣膜
864．．．導電膜
846．．．區域
856．．．區域
816．．．區域
868．．．低濃度雜質區
870．．．低濃度雜質區
872．．．低濃度雜質區
874．．．抗蝕劑
876．．．高濃度雜質區
878．．．通道形成區
880．．．絕緣膜
882．．．抗蝕劑
886．．．高濃度雜質區
890．．．高濃度雜質區
894．．．高濃度雜質區
900．．．高濃度雜質區
888．．．低濃度雜質區
896．．．低濃度雜質區
902．．．低濃度雜質區
898．．．通道形成區
884．．．通道形成區
892．．．通道形成區
906．．．絕緣膜
908．．．絕緣膜
910．．．導電膜
912．．．導電膜
914．．．導電膜
916．．．導電膜
918．．．導電膜
80．．．半導體裝置
131．．．薄膜積體電路
132．．．導電膜
920．．．絕緣膜
81．．．高頻電路
82．．．電源電路
83．．．重置電路
84．．．時鐘產生電路
85．．．資料解調電路
86．．．資料調制電路
87．．．控制電路
88．．．記憶電路
89．．．天線
91．．．代碼提取電路
92．．．代碼判定電路
93．．．CRC判定電路
94．．．輸出單元電路
3200．．．讀取/寫入器
3210．．．顯示部份
3220．．．產品
3230．．．半導體裝置
3240．．．讀取/寫入器
3250．．．半導體裝置
3260．．．產品
2111．．．框體
2112．．．顯示部份
2113．．．透鏡
2114．．．操作鍵
2115．．．快門按鈕
2116．．．可取出的非揮發性記憶體
2121．．．框體
2122．．．顯示部份
2123．．．操作鍵
2125．．．記憶體
2130．．．主體
2131．．．顯示部份
2132．．．記憶部份
2133．．．操作部份
2134．．．耳機
2141．．．主體
2142．．．顯示部份
2143．．．操作鍵
2144．．．記憶部份
圖1是表示本發明的非揮發性記憶體的一個例子的圖；圖2是表示本發明的非揮發性記憶體的一個例子的圖；圖3A和3B是表示本發明的非揮發性記憶體的一個例子的圖；圖4A和4B是表示本發明的非揮發性記憶體的動作的一個例子的圖；圖5A和5B是表示本發明的非揮發性記憶體的動作的一個例子的圖；圖6A和6B是表示本發明的非揮發性記憶體的動作的一個例子的圖；圖7A至7D是表示本發明的非揮發性記憶體的製造方法的一個例子的圖；圖8A至8D是表示本發明的非揮發性記憶體的製造方法的一個例子的圖；圖9A至9D是表示本發明的非揮發性記憶體的製造方法的一個例子的圖；圖10A和10B是表示本發明的非揮發性記憶體的製造方法的一個例子的圖；圖11是表示本發明的非揮發性記憶體的一個例子的圖；圖12是表示現有的非揮發性記憶體的一個例子的圖；圖13A和13B是表示本發明的半導體裝置的一個例子的圖；圖14A至14C是表示本發明的半導體裝置的使用形態的一個例子的圖；和圖15A至15E是表示本發明的半導體裝置的使用形態的一個例子的圖。
101．．．X位址解碼器
102．．．Y位址解碼器
103．．．週邊電路
104．．．週邊電路

Claims (11)

  1. 一種非揮發性記憶體，包含：沿列方向和行方向將多個記憶單元配置為矩陣狀的記憶單元陣列；多個第一字線；多個第二字線；以及多個位元線，其中在該多個記憶單元中，第一記憶單元和第二記憶單元的每一個包括串聯連接的第一記憶電晶體和第二記憶電晶體；該第一記憶單元的該第一記憶電晶體的閘極電極連接到該多個第一字線的一個；該第一記憶單元的該第二記憶電晶體的閘極電極連接到該多個第二字線的一個；該第一記憶單元的該第一記憶電晶體的源區和汲區中的一個連接到第一位元線；該第一記憶單元的該第二記憶電晶體的源區和汲區中的一個連接到第二位元線；該第二記憶單元的該第一記憶電晶體的源區和汲區中的一個連接到該第二位元線；以及該第二記憶單元的該第二記憶電晶體的源區和汲區中的一個連接到第三位元線。
  2. 如申請專利範圍第1項的非揮發性記憶體，其中透過利用隧道電流來對該多個記憶單元進行資料的寫入和擦 除。
  3. 一種非揮發性記憶體，包含：將(m×n)個記憶單元配置為m個列和n個行的矩陣狀的記憶單元陣列，其中，m和n是等於或大於1的整數；m個第一字線；m個第二字線；以及相鄰設置第一位元線和第二位元線以及相鄰設置該第二位元線和第三位元線的(n+1)個位元線，其中：該第二位元線位於該第一位元線和該第三位元線之間；該多個記憶單元的每一個包括串聯連接的第一記憶電晶體和第二記憶電晶體；該第一記憶電晶體的閘極電極連接到該第一字線；該第二記憶電晶體的閘極電極連接到該第二字線；該第一位元線連接到設在第(j-1)行的記憶單元中的每個第二記憶電晶體的源區和汲區中的一個、以及設在第j行的記憶單元中的每個第一記憶電晶體的源區和汲區中的一個，其中，j是等於或大於1且等於或小於n的整數；該第二位元線連接到設在第j行的記憶單元中的每個第二記憶電晶體的源區和汲區中的一個、以及設在第(j+1)行的記憶單元中的每個第一記憶電晶體的源區和汲區中的一個；以及該第三位元線連接到設在第(j+1)行的記憶單元中的每個第二記憶電晶體的源區和汲區中的一個、以及設在第 (j+2)行的記憶單元中的每個第一記憶電晶體的源區和汲區中的一個。
  4. 如申請專利範圍第3項的非揮發性記憶體，其中透過利用隧道電流來對該記憶單元進行資料的寫入和擦除。
  5. 一種非揮發性記憶體，包含：第一記憶單元和第二記憶單元，該第一記憶單元和該第二記憶單元的各個包括第一記憶電晶體和第二記憶電晶體；第一字線；第二字線；第一位元線；第二位元線；以及第三位元線，其中：該第一記憶單元和該第二記憶單元的該第一記憶電晶體的閘極電極連接至該第一字線；該第一記憶單元和該第二記憶單元的該第二記憶電晶體的閘極電極連接至該第二字線；該第一記憶單元的該第一記憶電晶體的源區和汲區中的一個連接到該第一位元線；該第一記憶單元的該第二記憶電晶體的源區和汲區中的一個連接到該第二位元線；該第二記憶單元的該第一記憶電晶體的源區和汲區中的一個連接到該第二位元線；以及該第二記憶單元的該第二記憶電晶體的源區和汲區中 的一個連接到該第三位元線。
  6. 如申請專利範圍第5項的非揮發性記憶體，其中透過利用隧道電流來對該第一記憶單元和該第二記憶單元進行資料的寫入和擦除。
  7. 如申請專利範圍第1-6項中任一項的非揮發性記憶體，其中該非揮發性記憶體能夠每一位元地寫入資料且每一位元地擦除資料。
  8. 如申請專利範圍第1-6項中任一項的非揮發性記憶體，其中該第一記憶電晶體及該第二記憶電晶體為n通道型電晶體。
  9. 如申請專利範圍第1-6項中任一項的非揮發性記憶體，其中該第一記憶電晶體及該第二記憶電晶體為p通道型電晶體。
  10. 一種半導體裝置，其包含如申請專利範圍第1-6項中任一項的非揮發性記憶體，進一步包含一天線。
  11. 一種電子設備，其包含如申請專利範圍第1-6項中任一項的非揮發性記憶體，其中該電子設備選自包括視頻相機、數位相機、護目鏡型顯示器、頭戴顯示器、導航系統、音頻再生裝置、汽車音響或音響元件、電腦、遊戲機、攜帶型資訊終端、移動電腦、行動電話、攜帶型遊戲機、電子書、以及具有記錄媒體的影像再生裝置所組成之群。
TW096125423A 2006-07-14 2007-07-12 非揮發性記憶體 TWI466269B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006194660 2006-07-14

Publications (2)

Publication Number Publication Date
TW200818472A TW200818472A (en) 2008-04-16
TWI466269B true TWI466269B (zh) 2014-12-21

Family

ID=38999828

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096125423A TWI466269B (zh) 2006-07-14 2007-07-12 非揮發性記憶體

Country Status (4)

Country Link
US (2) US7596024B2 (zh)
KR (1) KR101370296B1 (zh)
CN (1) CN101105975B (zh)
TW (1) TWI466269B (zh)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
WO2009136615A1 (en) * 2008-05-09 2009-11-12 Semiconductor Energy Laboratory Co., Ltd. Non-volatile semiconductor memory device
US8188535B2 (en) 2008-05-16 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
KR101644811B1 (ko) * 2008-09-19 2016-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8198666B2 (en) * 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
CN103106925B (zh) * 2013-01-04 2016-07-06 苏州兆芯半导体科技有限公司 串联rom单元及其读取方法
CN103886908B (zh) * 2014-03-17 2017-09-29 上海华虹宏力半导体制造有限公司 电可擦除可编程只读存储器的控制方法
US9196367B2 (en) * 2014-04-02 2015-11-24 Ememory Technology Inc. Non-volatile memory apparatus and erasing method thereof
US9318208B1 (en) * 2014-12-17 2016-04-19 Yield Microelectronics Corp. Method for operating small-area EEPROM array
US20190022092A1 (en) 2015-09-15 2019-01-24 Acerta Pharma B.V. Therapeutic Combinations of a BTK Inhibitor and a GITR Binding Molecule, a 4-1BB Agonist, or an OX40 Agonist
US9847109B2 (en) * 2015-12-21 2017-12-19 Imec Vzw Memory cell
CN106205703B (zh) * 2016-07-04 2020-01-17 上海华虹宏力半导体制造有限公司 存储器阵列及其读、编程、擦除操作方法
TWI788307B (zh) 2016-10-31 2023-01-01 美商艾歐凡斯生物治療公司 用於擴增腫瘤浸潤性淋巴細胞之工程化人造抗原呈現細胞
CN110462027A (zh) 2017-01-06 2019-11-15 艾欧凡斯生物治疗公司 用肿瘤坏死因子受体超家族（tnfrsf）激动剂扩增肿瘤浸润淋巴细胞（til）及til和tnfrsf激动剂的治疗组合
CA3065532A1 (en) 2017-06-05 2018-12-13 Iovance Biotherapeutics, Inc. Methods of using tumor infiltrating lymphocytes in double-refractory melanoma
JP7557367B2 (ja) 2017-11-17 2024-09-27 アイオバンス バイオセラピューティクス，インコーポレイテッド 細針吸引及び小生検からのｔｉｌ拡大培養
WO2019136459A1 (en) 2018-01-08 2019-07-11 Iovance Biotherapeutics, Inc. Processes for generating til products enriched for tumor antigen-specific t-cells
MX2020007046A (es) 2018-01-08 2020-09-07 Iovance Biotherapeutics Inc Procesos para generar productos de linfocitos infiltrantes de tumores (til) enriquecidos para celulas t especificas de antigenos tumorales.
US11713446B2 (en) 2018-01-08 2023-08-01 Iovance Biotherapeutics, Inc. Processes for generating TIL products enriched for tumor antigen-specific T-cells
CN108198818B (zh) * 2018-01-12 2020-09-11 上海华虹宏力半导体制造有限公司 Sonos闪存单元及其操作方法
WO2019160829A1 (en) 2018-02-13 2019-08-22 Iovance Biotherapeutics, Inc. Expansion of tumor infiltrating lymphocytes (tils) with adenosine a2a receptor antagonists and therapeutic combinations of tils and adenosine a2a receptor antagonists
TWI831776B (zh) 2018-04-27 2024-02-11 美商艾歐凡斯生物治療公司 腫瘤浸潤性淋巴細胞之基因編輯和彼於免疫治療之用途
CN110751964B (zh) * 2018-07-24 2021-09-17 长鑫存储技术有限公司 集成电路储存器的多位元信号传递方法
TW202031273A (zh) 2018-08-31 2020-09-01 美商艾歐凡斯生物治療公司 抗ｐｄ－１抗體難治療性之非小細胞肺癌（ｎｓｃｌｃ）病患的治療
CA3112599A1 (en) 2018-09-20 2020-03-26 Iovance Biotherapeutics, Inc. Expansion of tils from cryopreserved tumor samples
BR112021008266A2 (pt) 2018-11-05 2022-01-04 Iovance Biotherapeutics Inc Métodos para expandir linfócitos infiltrantes de tumor em uma população terapêutica de linfócitos infiltrantes de tumor e para tratar um sujeito com câncer, e, população terapêutica de linfócitos infiltrantes de tumor
CA3118493A1 (en) 2018-11-05 2020-05-14 Iovance Biotherapeutics, Inc. Expansion of tils utilizing akt pathway inhibitors
MX2021005216A (es) 2018-11-05 2021-06-18 Iovance Biotherapeutics Inc Procesos para la produccion de linfocitos infiltrantes de tumor y usos de los mismos en inmunoterapia.
KR20210091212A (ko) 2018-11-05 2021-07-21 이오반스 바이오테라퓨틱스, 인크. 항-pd-1 항체에 불응성인 nsclc 환자의 치료
JP2022514023A (ja) 2018-12-19 2022-02-09 アイオバンス バイオセラピューティクス，インコーポレイテッド 操作されたサイトカイン受容体対を使用して腫瘍浸潤リンパ球を拡大培養する方法及びその使用
TWI747145B (zh) * 2019-03-19 2021-11-21 日商村田製作所股份有限公司 半導體裝置及放大器模組
CN114269370A (zh) 2019-03-29 2022-04-01 迈斯特治疗公司 离体产生t细胞治疗剂的方法以及相关的组合物和方法
US20220249559A1 (en) 2019-05-13 2022-08-11 Iovance Biotherapeutics, Inc. Methods and compositions for selecting tumor infiltrating lymphocytes and uses of the same in immunotherapy
WO2021081378A1 (en) 2019-10-25 2021-04-29 Iovance Biotherapeutics, Inc. Gene editing of tumor infiltrating lymphocytes and uses of same in immunotherapy
IL293350A (en) 2019-11-27 2022-07-01 Myst Therapeutics Llc A method for producing tumor-reactive t cells using modulatory substances
EP4073236A1 (en) 2019-12-11 2022-10-19 Iovance Biotherapeutics, Inc. Processes for the production of tumor infiltrating lymphocytes (tils) and methods of using the same
IL295934A (en) 2020-02-27 2022-10-01 Myst Therapeutics Llc Methods for in vitro enrichment and expansion of tumor reactive t cells and related preparations
US11552084B2 (en) * 2020-03-31 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Shared bit lines for memory cells
CA3176826A1 (en) 2020-05-04 2021-11-11 Iovance Biotherapeutics, Inc. Processes for production of tumor infiltrating lymphocytes and uses of the same in immunotherapy
JP2023524108A (ja) 2020-05-04 2023-06-08 アイオバンス バイオセラピューティクス，インコーポレイテッド 改良された腫瘍反応性ｔ細胞の選択
JP2023546359A (ja) 2020-10-06 2023-11-02 アイオバンス バイオセラピューティクス，インコーポレイテッド 腫瘍浸潤リンパ球療法によるｎｓｃｌｃ患者の治療
WO2022076606A1 (en) 2020-10-06 2022-04-14 Iovance Biotherapeutics, Inc. Treatment of nsclc patients with tumor infiltrating lymphocyte therapies
JP2024501452A (ja) 2020-12-11 2024-01-12 アイオバンス バイオセラピューティクス，インコーポレイテッド Ｂｒａｆ阻害剤及び／またはｍｅｋ阻害剤と併用した腫瘍浸潤リンパ球治療によるがん患者の治療
JP2024500403A (ja) 2020-12-17 2024-01-09 アイオバンス バイオセラピューティクス，インコーポレイテッド 腫瘍浸潤リンパ球によるがんの治療
AU2021401302A1 (en) 2020-12-17 2023-07-06 Iovance Biotherapeutics, Inc. Treatment with tumor infiltrating lymphocyte therapies in combination with ctla-4 and pd-1 inhibitors
JP2024515189A (ja) 2021-04-19 2024-04-05 アイオバンス バイオセラピューティクス，インコーポレイテッド 細胞免疫療法におけるキメラ共刺激受容体、ケモカイン受容体、及びそれらの使用
CA3226942A1 (en) 2021-07-28 2023-02-02 Iovance Biotherapeutics, Inc. Treatment of cancer patients with tumor infiltrating lymphocyte therapies in combination with kras inhibitors
AR127482A1 (es) 2021-10-27 2024-01-31 Iovance Biotherapeutics Inc Sistemas y métodos para coordinar la fabricación de células para inmunoterapia específica de paciente
CA3237410A1 (en) 2021-11-10 2023-05-19 Friedrich Graf Finck VON FINCKENSTEIN Methods of expansion treatment utilizing cd8 tumor infiltrating lymphocytes
WO2023147486A1 (en) 2022-01-28 2023-08-03 Iovance Biotherapeutics, Inc. Tumor infiltrating lymphocytes engineered to express payloads
CN114171091B (zh) * 2022-02-14 2022-05-03 杭州领开半导体技术有限公司 组对结构非易失性存储阵列的数据读取方法
WO2023201369A1 (en) 2022-04-15 2023-10-19 Iovance Biotherapeutics, Inc. Til expansion processes using specific cytokine combinations and/or akti treatment
WO2024030758A1 (en) 2022-08-01 2024-02-08 Iovance Biotherapeutics, Inc. Chimeric costimulatory receptors, chemokine receptors, and the use of same in cellular immunotherapies
WO2024151885A1 (en) 2023-01-13 2024-07-18 Iovance Biotherapeutics, Inc. Use of til as maintenance therapy for nsclc patients who achieved pr/cr after prior therapy

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
WO2006018862A1 (ja) * 2004-08-16 2006-02-23 Fujitsu Limited 不揮発性半導体メモリ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2087147B (en) * 1980-11-06 1985-03-13 Nat Res Dev Methods of manufacturing semiconductor devices
JP3672586B2 (ja) * 1994-03-24 2005-07-20 株式会社半導体エネルギー研究所 補正システムおよびその動作方法
US5740106A (en) * 1995-06-29 1998-04-14 Cypress Semiconductor Corp. Apparatus and method for nonvolatile configuration circuit
US5581501A (en) * 1995-08-17 1996-12-03 Altera Corporation Nonvolatile SRAM cells and cell arrays
TW326553B (en) * 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
US5648930A (en) * 1996-06-28 1997-07-15 Symbios Logic Inc. Non-volatile memory which is programmable from a power source
US6054734A (en) * 1996-07-26 2000-04-25 Sony Corporation Non-volatile memory cell having dual gate electrodes
TW379360B (en) * 1997-03-03 2000-01-11 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3032801B2 (ja) 1997-03-03 2000-04-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH10321821A (ja) * 1997-05-14 1998-12-04 Sanyo Electric Co Ltd 不揮発性半導体メモリおよびその動作方法
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
JP3378879B2 (ja) * 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
KR100264816B1 (ko) * 1998-03-26 2000-09-01 윤종용 비휘발성 메모리 장치 및 그 동작 방법
US6272044B2 (en) * 1998-10-26 2001-08-07 Rohm Co., Ltd. Semiconductor storage device and method of driving thereof
JP4761646B2 (ja) 2000-04-27 2011-08-31 株式会社半導体エネルギー研究所 不揮発性メモリ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577531B2 (en) * 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
TW559814B (en) * 2001-05-31 2003-11-01 Semiconductor Energy Lab Nonvolatile memory and method of driving the same
WO2006018862A1 (ja) * 2004-08-16 2006-02-23 Fujitsu Limited 不揮発性半導体メモリ

Also Published As

Publication number Publication date
KR101370296B1 (ko) 2014-03-05
CN101105975B (zh) 2012-07-18
KR20080007147A (ko) 2008-01-17
US20090296470A1 (en) 2009-12-03
US7596024B2 (en) 2009-09-29
US7961515B2 (en) 2011-06-14
TW200818472A (en) 2008-04-16
US20080049500A1 (en) 2008-02-28
CN101105975A (zh) 2008-01-16

Similar Documents

Publication Publication Date Title
TWI466269B (zh) 非揮發性記憶體
US8629490B2 (en) Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
TWI431726B (zh) 非揮發性半導體記憶體裝置
TWI416738B (zh) 非揮發性半導體記憶體裝置
KR101349879B1 (ko) 불휘발성 반도체 기억장치
US8212304B2 (en) Method for deleting data from NAND type nonvolatile memory
US8227863B2 (en) Nonvolatile semiconductor memory device
US7692973B2 (en) Semiconductor device
US7842992B2 (en) Nonvolatile semiconductor memory device having floating gate that includes two layers
JP5238178B2 (ja) 半導体装置
JP2007294082A (ja) Ｎａｎｄ型不揮発性メモリのデータ消去方法
JP5305620B2 (ja) 不揮発性メモリ
JP5164404B2 (ja) 不揮発性半導体記憶装置
JP2008047884A (ja) 半導体装置の作製方法及び不揮発性半導体記憶装置の作製方法
JP5132171B2 (ja) 不揮発性半導体記憶装置及びその作製方法並びに半導体装置及びその作製方法
JP5466815B2 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees