TWI324376B - Method of forming an electrical contact in a semiconductor device using an improved self-aligned contact (sac) process - Google Patents

Description

1324376 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造一半導體元件之方法， 特別是關於一種形成一半導體元件之電性接觸的方 法，係克服一些當使用習見之自動校準接觸（SAC) 製程於半導體元件形成電性接觸所遇到之問題。 【先前技術】 在半導體記憶元件，例如DRAM(動態隨機存取 記憶體）元件，往往經由一下落式插塞接觸、位元線 接觸、及儲存節點接觸而實行一電容器和一位元線之 電性連接。這些接觸插塞通常係藉由以下步驟形成： 在一基板上形成閘線或位元線後形成一層間絕緣 層，選擇性的對存在於各接觸形成區之層間絕緣層之 特定部分進行蝕刻，設置一導電層，及最後利用化學 機械研磨（Chemical Mechanical Polishing，CMP)來 對形成之結構實行一自動校準接觸（SAC)製程。對形 成之結構進行CMP之目的往往在移除一部分置於層 間絕緣層上方之導電層，以移除各閘線或位元線之硬 遮罩氮化層之預定部分，因此鄰近之電性連接可完全 隔絕。 第1A〜1F圖係說明一些在習見方法中較常見之 半導體製程步驟所形成之下落式插塞電性接觸的剖 1324376 面圖。 參照第1A圖，係設置一矽基板卜#中活動區 ^ —元件絕緣層（未顯示於圖中）所限定。數條閘線 於矽基板1上形成，其中各閘線5包括由一閘絕緣 層2、一閘導電層3及-閘線硬遮罩氮化層4構成之 備序堆t結構。接著，接合區6係藉由數次離子佈植 氣軼二^'各㈤線5之兩邊於矽基板1之表面形成。因 此，第一氮化間隔層7和第一層間絕緣層8係依序 於石夕基板1之表面上形成，因此可覆蓋問線5和 合區6。 —參照第1Β圖，對第la圖所述之先前技術結構進 行CMP後，一部分之第一層間絕緣層8和一部分之 第一氮化間隔層7被移除，直到一部分之閘線硬遮罩 氮化層4受到曝光。 參照第1 c圖，在大部分之⑴第一層間絕緣層8; (11)第一氮化間隔層7及（iii)閘線硬遮罩氮化層4上 形成一多晶矽層（未顯示於圖中）後，一第一多晶矽硬 遮罩9係經由將該多晶矽層（未顯示於圖中）圖形化， 使所選部分之⑴第一層間絕緣層8; (ii)閘線5,例如： 閘線硬遮罩氮化層4 ;及（iii)第一氮化間隔層7受到 曝光，其中這些曝光區係界定出活動區，例如未受第 一多晶矽硬遮罩覆蓋之區域。 參照第2圖，其係一與第1C圖相對應（依第2 >/0 圖中之1C-1C’線劃分）之頂視平面圖。由第2圖可 見，>第—多晶矽硬遮罩9能藉由最後使位於活動區（即 未又第—多晶矽硬遮罩9所覆蓋之各區）之所選部分 閘線5和部分接合區6曝光的方式开)成。 參照第1D圖，部分的第一層間絕緣層8被蝕 ^因此此透過第一多晶矽硬遮罩9產生數個用以曝 光j閘線5和接合區6以下之接觸孔1!。亦即，經 由设置一作為一實質阻障（例如：一緩衝板）之末摻雜 石夕^璃（USG)氧化層1G，及對形成之結構i進行一回 蝕衣耘，可形成接觸形成區（即接觸孔11)，讓部分的 間線5和下面之接合區6曝光。 參照第1E圖’接著將一第一多晶矽層12置於第 ^圖所示之形成基板1Jl。第—多晶石夕層12通常係 汉计作為一最終作為電通道使用之導電層。 參照第1F圖，第一多晶石夕層12、 :推?::璃㈣氧化…置於形成之基IS 第一夕日日矽硬遮罩9 (如第1Ε圖所示），接 一 CMP製程’直到一部分之閘線硬遮罩氮化層*曝：。 結果，下落式插塞接觸12a於各曝光閘線5 ^、 ° 曝光接合區6上形成。 <間之 第3A〜3E圖係使用習見方法形成一 觸2U時遇到之-些較常見製程步驟之剖面圖f 參照第从圖，一石夕基板1具有數個藉由第一層 間絕緣層8形成 + 緣層13係於 之下落式插塞接觸12 a。另外，一絕 8之上方形+落式插塞接觸12a和第一層間絕緣層 層13之上方平 媒圖不’數條位元線17係於絕緣 阻障層14 成各位元線1 7又包括一依序堆疊之 16。一第二& 屯曰15及一位元線硬遮罩氮化層 19 參照第3Β η \線7之上形成。 CMP後第—層間絕緣層19通常經過 層間絕緣二且減至-預定厚度，其中第二 在第二層“缘分仍然覆蓋在位元線17上。 丄 之剩餘部分的上面形成-多晶 ^ a ^ . θ ^係經由移除所選擇之部分 夕日日矽層（未顯示於圖中）而形 曰 : 2〇’以產生通常界定出可 弟；…夕硬遮罩 _ 成儲存郎點接觸21 a (夫 顯不於圖中）之各區之第二多 （未 ^ 7日日矽硬遮罩20。 第4圖係一與第3B圖相母+鹿， ώ 圖相對應（依第4圖中之 3Β-3Β線劃分）之頂視平面圖。 ^ 田弟4圖可見，第二 多晶矽硬遮罩20形成時，所潠 — a 1Q 之部分第二層間絕緣 層19曝光，如此可形成儲存 於圖中）。 +即點接觸2U (未顯示 參照第3C圖’其係顯示⑴第二層間絕緣層19; ⑻弟二1化間隔層18’（m)絕緣層13;及㈣下 插塞接觸12a之曝光部分’ f 3C圖中之第二多晶； 1324376 硬遮罩2〇被移除作為-鞋刻阻障層，因此可提 後可形成數個儲存節點接觸21a之活動區。 參照第3D圖，一第二多晶石夕層21係以 -在矽基板！之上的已開啟區(未顯示於圖中）。可 改該第二多晶矽層21 ’使其作為一界 示於圖中）之導電材料。 1木顯 參照第3E圖，其係顯示第二多晶石夕層21和第 二多晶矽硬遮罩20經過CMP製程，直到一部分之 元線硬遮罩氮化層16受到曝光。因此，儲存節 觸2^在經過曝光之位元線17之間形成，並且 與下落式插塞接觸12 a電性連接者。 下落式插塞接觸^和儲存節點接觸 HI 一特定問題是’當將第-層間絕 緣層8和第二層間絕緣層19分別钮去時，會產 希望之部分閘線和位元線硬遮罩氮化^ Η 損。結果:如第5和第7圖所示’在各間線和位元線 之硬遮罩乳化層4、16的已開啟區和未開啟區之間會 二不？要之厚度偏差。由於上述因素’當對該用‘ Π夕2層進行CMP以隔離下落式插塞接觸 & :存即點接觸21a，即無法獲得-致的研磨厚 度。 此外由於不想要之閘線和位元線硬遮罩 4、16之厚度差係取決於晶片電路設計中之已開啟； 和未開啟區，必須辦I τ 整體之各種電性接；二確保能達到晶片 +ίό , 几王電矣巴緣。因此，不預期的 增加了 CMP製程之 月的 ^ Έ % S, Λ 廇；度以防止閘線和位元線硬 遮罩虱化層4、16之不均勻性。 更 參照第6圖，J：伟翻_

f p5 M ^ '、係顯不在習見方法中實施一 CΜP 衣私以隔離各下落式杯 r μ ^ JD . Λ插塞接觸之後所導致之晶片中 筏觸耗損差之照片。 S /1 Τ 參照第8圖，：Μ：係翻一 +

M r. p_ ^ /、糸颂不在習見方法中實施一 CMP 1私以隔離各儲存節 觸耗損差之^。 觸之後所導致之晶片中接 參照第6和第8圖 邱八女盘讲 M J天在日曰片中心和周碡 刀有貫質之接觸耗損差。 不71遭 ¥ , 、產亦即，晶片中心部分夕姑 觸差大於周邊部分之接觸差。 6之接 【發明内容】 本發明係致力於解決或至小 到之種種_，本發明 / 低先別技術中遇 半導體元株夕+ 之一態樣即在提供一種形成— 牛之黾性接觸的方法，告恭 減少硬遮罩氮化層之厚度偏差,7 ^接觸時可

件之ir月之另—態樣，在提供—種形成-半導雕-件之電性接觸的古、土 π — L 吹千¥體7L 度偏差而述 糟由降低硬遮罩氮化層之厚 度偏差而減少用於一插塞 本發明之另&掸如电層的研磨厚度。 乃之另一恕樣，在提供一 件之電性接觸的 種形成一 + V體元 觸的方法，可糟由增加用於-插塞之導電 1324376 層的研磨厚度而增進晶片之均勾性。 成一述及本發明之其他態樣，提供 ¥肢70件之電性桩錯从+ u 種形 石夕基板，其上係形成數停各且有方法第係包括：預備-線，·在該欲其此L '、各八有—第一硬遮罩層之導 ±反上形成一層間絕緣層以覆篕 對该層間絕緣層進行CMp ^盖各導線’· 遮罩層曝光，·除去該声π έ &線之第一硬 之心緣層之部分厚度，m、 之基板上形成一第二硬遮罩層 在形成 層之部分厚度 π去除其層間絕緣 各導線之g」 層達行CMP製程，使 广線之第-硬遮罩層曝光，·藉由 ， 區之經過CMP之第二硬遮罩 各，成 罩圖案；使用該硬遮罩圖宰作而形成-硬遮 該層間絕緣層，用以門nr飯刻阻障層來餘刻 :基板上配置一導電層’用以填充已開啟之接觸开 ： t第及移除該導電層和剩餘之硬遮罩圖案，導 、，泉之苐一硬遮罩層曝光。 分 導線又包括閘線或位元 已開啟之接觸形成區係 已開啟之接觸形成區係 根據本發明之另一態樣 線。 根據本發明之另一態樣 介於閘線之間之接合區。 根據本發明之另一態樣 介於各位元線(如17)之間之；；=形成區係 12a)。 之下洛式插塞接觸區(如

12 1324376 根據本發明之另-態樣，當形成下落式插塞 (如12a)，該層間絕緣層被移除了 3〇〇〜1〇〇〇埃 ，據本發明之另一態樣’當形成儲存節點接觸 (如21a) ’層間絕緣層被移除了 ι〇〇〜1〇〇〇埃。 根據本發明之另一態樣，第一硬遮罩層係包 氮化層，層間絕緣層係包括一氧化層，第二硬 係包括一多晶矽層。 ^卓層 根據本發明之另一態樣，利用一研磨液來 層間絕緣層之CMP製程，言亥第一硬遮罩層和二 緣層之研磨選擇比為1:10〜1:2〇〇，其中第一石θ βΊ、、巴 層係包括一氮化層’層間絕緣層係包括一氧::遮罩 ::本發明之另一態樣’利用一研磨 〜二 罩…ΜΡ製程’該第一硬遮罩層和第: 硬遮罩層之研磨選擇比為1:1〇〜 弟一 ::層係包括―第二硬遮革層係包 式插塞接觸 之導電層係 根據本發明之另一態樣，如形成下落 (如Ua) ’用以填充已開啟之接觸形成區 包括—多晶矽層。 如形成儲存節點接觸 觸形成區之導電層係 係經由一回蝕製程或 根據本發明之另一態樣， (如2la)，用以填充已開啟之接 匕括 夕晶石夕層或一鶴層。 根據本發明之另一態樣， 13 1324376 CMP製程而移除該導電層和剩餘之硬遮罩圖案。 為了達成上述和本發明之立 ’、 形成-半導體元件之電性接觸的方=樣’：提供-種 驟:預備-梦基板，其上係包括以下步 罩層和接合區之問線；在_ ^ =有^1遮 -製程，使各閘線緣層進行 二硬遮罩層，已經除二= 成之基板上形成-第 度；對第二硬避罩芦、隹成其層間絕緣層之部分厚 J乐一更‘罩層進行CMp 子 一硬遮罩層曝光；藉由兹刻在各接觸線之第 CMP之第二硬遮罩層之各邻八1觸开/成區之經過 案；利用該硬遮罩圖宰作A 刀而形成一硬遮罩圖 間I彖層，用以開啟閉線之間之 二餘刻該層 成之基板上配置一導雷 、 觸形成區；在形 區；及移除該導電々和曰：填充已開啟之接觸形成 線之第一硬遮罩層曝光、之硬遮罩圖案，使各閘 根據本發明之另一 300〜1，〇〇〇埃。 心…該層間絕緣層被移除了 根據本發明之另—熊 氮化層，層間絕緣層#枯。硬遮軍層係包括-係包括-多晶石夕層。氣化層’第二硬遮罩層 根據本發明之另一 禮樣’利用一研磨液對該層間 絕緣層進行_ CMP製程，兮坌 % ^ ^ m. rt 硬遮罩層和層間絕 栗層之研磨選擇比為1:10〜1:20 巴 層係包括—氮化層，層間絕緣層係包;;一第氧^遮罩 遮罩=發明之另一態樣，利用-研磨液對第二硬 罩曰進行一 CMP製程，該第—々 遮罩層之研磨選擇比為1:1。 广：：第-硬 罩層係包括—氣化層，第二硬避罩：二"-硬遮 層。 更遮罩層係包括一多晶矽 形成it:::::態用以填充已開啟之接觸 人匕< V电層係包括一多晶矽層。 根據本發明之另一態樣，經 c Μ Ρ製程來移除該導電層和剩餘之硬遮罩圖案。〆 半導：2成本發明之其他態樣’故提供-種形成一 == 性接觸的方法，係包括以下步驟預 之位-二./f上係形成數條各具有一第一硬遮罩層 :、，δ亥矽基板上形成-層間絕緣層以覆蓋咳 層間絕緣層進行⑽製程，使Si 〜罩層曝光；除去該層間絕緣層之一1# 基板上形成-第二硬遮罩層，已= 去H、.彖層之部分厚度；對第二硬 — CMP製程’使各位元線之第一硬遮罩層曝光；藉： 姓刻=各接觸形成區之經過⑽之第二硬遮心的 各部分而形成-硬遮罩圖案;利用該硬遮罩圖案作為 15 1324376 一蝕刻阻障層以蝕刻該層間絕 層，用以填充已開啟之接觸形置-導電 和剩餘之硬遮罩圖荦 °°，及和除該導電層 光。 累&各位4之第—硬遮罩層曝 根據本發明之另一能 100〜1,000埃。 k層間絕緣層被移除了 根據本發明之另一態 氮化層，層間絕緣層係包括層係包括-係包括一多晶矽層。飞化層，第二硬遮罩層 根據本發明之另一態 間絕緣層進行—c M P製程，:=液對该層 絕緣層之研磨選摆^更〜罩層和層間 V w建擇比為1:10〜1200， 係包括-IUt層， 弟—硬遮罩層 根據本發明之；」一氧化層。 ^ ^ W ^ , 心樣，係利用一研磨液對第一 層進行一 CMP製程，該第一硬遮單心-硬遮罩層之研磨選 β第— 層係包括-氮化声，第- 第—硬遮罩 層。 曰第一硬遮罩層係包括一多晶矽 :據：發明之另一態樣，用以填 形成區之導電層係包括一多晶石夕層或一鶴層之接觸 CMP制發明之另'態樣’經由-回蚀製裎或— 衣主^移除該導電層和剩餘之硬遮罩圖案。 【實施方式】 々茲將以下列敘述和附加圖示詳細說 各個較佳具體實施例。 不^月之 、I先說明本發明之技術原理，本發明之特色在 當形成-下落式插塞接觸12a和—儲存節點接觸 ia ’ 一多晶矽硬遮罩圖案只在一層間絕緣層上形 成’以致開啟整個閘線和位元線。 / 依此情況，即使當蝕刻該層間絕緣層時仍會 硬遮罩氮化層之耗損，在整個閘線和位元線上耗損之 耘度可維持一樣。因此，相較於目前已知之習見技 術，可大大的減少該硬遮罩氮化層之厚度偏差或厚度 差:這、是因為習見技術只有選擇性的讓存在於活動= 邛刀閘、.表和位元線曝光，如此對於硬遮罩氮化層2 厚度差造成諸多問題。 故，在本發明之一具體實施例，由於該硬遮罩氮 化層之厚度偏差可減至最小，用於一插塞之導電層的 研磨厚度亦可減至最小。因此，可改善晶片之^勻 !生’並且此增進可接受晶片之製造效能。 兹將詳細說明形成一半導體元件之下落式插塞 接觸12a和儲存節點接觸21a之方法。 第9A〜9G圖係根據本發明之一具體實施例形 成一下落式插塞接觸12a之製程步驟的剖面圖。在下 面况明中，第la〜lf圖所示之相同圖號係用來代表 1324376 相同之元件。 參照第9A圖，係提供一矽基板i，其中各 區係由一元件絕緣層（未顯示於圖令）所界定。接著， 在該石夕基板1上依序形成一閘絕緣層2、一閑導電芦 3及一閘線硬遮罩氮化層4後’經由將各層2、3及曰4 圖案化而形成數條導線（亦即數條閘線5)。 接著接合區6係藉由一離子佈植製程在基板工 之表面、已曝光之閘線5的兩邊形成。之後 間隔層7係和接合區6於形成之基板1之整個表面上 形成，一包括一氧化層之第一層間絕緣層8係於氮化 間隔層7上形成。 '麥照第9Β圖’係運用該閘線硬遮罩氮化層4作 f研磨、.、正層，最好是使用一具有高研磨選擇比之 氮化層（氮化層和氧化層之研磨選擇比為ιι〇〜

1:2〇〇)之研磨液’對第-層間絕緣層8進行一 CMP 製程。 參照第9C圖，經由對形成之基板j進行一濕蝕 :‘程或一乾輔程’其中第一層間絕緣層8亦經 :CMP製程’除去第一層間絕緣層8之一預定厚度 ，：⑽〜U00埃，最好為·〜1〇〇〇埃)，使 :線，之閘線硬遮罩氮化層4之上部受到曝光。 者：當依序蝕刻該第一層間絕緣層8，一用於硬遮 第夕日曰石夕層9係於將作為一姓刻阻障層之石夕 基板1上形成。 參照第9D圖，係利用一具有高的氮化層 =研磨液’尤其氮化層和多晶石夕層之 ： 為1:10〜1:200’對用於：比 行CMP製程，直到久門“弟夕日日石夕層進 ^丨膜/ 之閘線硬衫氮化層4 因此，硬遮罩所需之第-多晶石夕層9仍留 u、分閘線5之間之第一層間絕緣層8上。 “，參照第9E圖，經由一習見製程使一用以曝 洛式插塞接觸12a形成區之遮罩圖案（未顯示於 於形成基板！上形成，—用於硬遮罩之第—多晶石夕/ 9亦經過CMP製程。此時’該遮罩圖案係以一直^ 罩=，該硬遮罩所需之第一多晶…經使 用邊遮罩圖案作為-姓刻遮罩受到姓刻，而形成—第 一多晶石夕硬遮罩圖S 9a。移除該遮罩圖案之後，第 一層間絕緣層8係經使用第一多晶石夕硬遮罩圖案％ 作為一蝕刻阻障層而受到蝕刻。之後，藉由配置一末 推雜石夕玻璃（USG)氧化層（未顯示於圖中）作為一緩衝 板’及對形成之結構進行一回蝕製程’即形成數個用 以同步曝光位於下落式插塞接觸12a形成區 5和接合區6之接觸孔。 由第10圖可見，在本發明之一具體實施例中， 由於第一多晶矽硬遮罩圖案9a並非於各閘線5之硬 遮罩氮化層4上形成’只有在第一層間絕緣層8未開

丄W/G 啟之部分形成，因此全部的閉線5受到曝光。而且， 由於第-多⑽硬遮罩圖# %係於部分已移除預定 厚度之苐―層間絕緣層8上形成，第-多晶料遮罩 圖案9a之上表面係和包含硬遮罩氮化層4之閘線$ 的上表面齊平。 故’在本發明之一具體實施例中，當進行一姓刻 製程以形成下落式插塞接觸12a，由於係形成一將作 為姓刻阻障層之第—多晶碎硬遮罩圖t 9a，使整個 閘線5曝光，在整個關始< ,&。 閘線5上會發生閘線硬遮罩氮化 層4之耗損。因此，左★认。。 在本鲞明之一具體實施例，有可 能將閘線5之硬遮|β _ 卓亂化層4的厚度偏差減至最小。 參照第9F圖，係於形成之基板1上置一可用於 ，塞：為”導電層之多晶矽層12’用以填充各接觸 多…、第9(3圖，係移除多晶矽層12和剩餘之 弟一夕晶料遮罩圖案9a，使各閘線5之硬遮罩氮 化層4曝光’結果下^式插塞接觸12a係於各閘線5 :=之接。區6形成。此時，最好藉由CMp製程來 示該多晶W U和剩餘之第—多晶料遮罩圖案 '，有可能運用-回蝕製程，而非CMP製程。 故’在本發明之一具體實施例，由於閘線5之硬 f2^化層4的厚度偏差減至最小，當對多晶石夕層 :仃CMP時’可將研磨厚度減至最小。因此，在 明之一具體實施例，由於可確保問線之硬遮罩氮

20 1324376 化層4的剩餘厚度， m ^ x 有了此將用於插塞之導電層的 研磨^度減至最小，進而改善晶片之均勾性。 弟11Α〜11F圖係根據本發明之另一且體實施例 之形成儲存節點接觸21方 、 乃次<I辁步驟的剖面圖。 參照第11Α圖，一筚续爲7 ,及 ^ ，心緣層13係於一矽基板1上 形成。亥石夕基板上又形成一白扭奴 ^ 0 成包括數個下落式插塞接觸 之第一層間絕緣層8,該絕緣層13《到姓刻而 形成數個位元線接觸孔（未顯示於圖中），以 插塞接觸12a在位元绫桩縮「3 , 下洛式 ^ 几線接觸區曝光。接著，數條導線 (亦即各位元線17)，其，_阻障層14、一導= 及-位元線硬遮罩氮化㉟16係依序堆疊，係於^ 括數個位元線接觸孔之絕緣 ^ ° -氮化間隔層❹包括數二13上形成。接著，當 上之接 匕括數條位讀Π之絕緣層13 $成之後’-包括—氧化層之第二層 係於該氮化間隔層18上形成。 a 9 參照第11B圖，第二屑

也丨 θ間絶緣層19係經過CMP 衣程而使各位元線17之踢、舟 硬遮罩氮化層曝光。张、+. CMP係藉由位元線之硬逆 述 认 遮罩虱化層16作為一研麻 終止層’並且利用一 1有古 研磨 化層之研磨選擇比為1·1〇〜 曰矛乳 .ϋ〜1:200)之研磨液來進 參照第11C圖，μ出财，、 退订

g 對形成之基板1進行—、τ 蝕刻製程或一乾蝕刻製裎， U 而第一層間纟巴緣層1 Q女 經過CMP製程，去除第二M g 19亦 增間絶緣層19之一預定厚 21 1324376 度（例如：100〜ι，οοο埃），使各位元線17 氮化層16的上部受到曝光。 遮罩 參照第11D圖，一硬遮罩所需夕 2〇係於-形成基才反1上形成，該基板在後續 二層間絕緣層19之蝕刻時係作為—蝕刻阻障層。 後’一硬遮罩所需之第二多晶石夕層2〇係藉由— 高：磨選擇比(氮化層和多晶石夕層之研磨選擇：： 1:10〜1:200)之研磨液進行CMp製程 ：、 硬遮罩氮…受到曝光。因此，，二; =第二多晶…。仍留在介於各位元線= 間之第二層間絕緣層19上。 2第11E圖’-用來曝光儲存節點接觸2 程，和庫田机,ώ 回Υ )係稭由一習見製 層2 〇 e μ ρ之第二多晶石夕 -直線"开1形成。此時，該遮罩圖案係 層20 Γ 。接著，用於一硬遮罩之第二多晶石夕 曰 ‘使用該遮罩圖案作為一蝕％ # $η # 以形成—筮_々 蚀刻遮罩文到蝕刻， 案之後，望^ S曰石夕硬遮罩圖案20a。移除該遮罩圖 第二多晶石^層間絕緣層19和絕緣層13經使用該 钱刻，使位;^遮罩圖案加作為—鞋刻阻障層受到 *間之下落式插塞接觸12a曝光。 第12圖可見，在本發明之一具體實施例中， 、-S ' 丄 3/4:5/6 ,\夕日日矽硬遮罩圖案20a並非於各閘線1 7之 芦^硬遮罩氮化層16上形成’僅於第二層間絕緣 、開啟之各部分形成，因此全部位元線17將受 二:光。而且，由於全部的位元線17受到曝光，當 貫施:形成儲存節點接觸2 i a所需之蝕刻製程，在二 個位元線1 7上係發生硬遮罩氮化層16之耗損。因 此’在本發明之一具體實施例，有可能將各位元線 17之位疋線硬遮罩氮化層16的厚度偏差減至最小。 參照第11F圖，由一導電材料構成並且可用於插 塞作為導電層之多晶矽層或鎢層，係配置於形成之 基板U，用以填充已開啟區。接著，該多晶矽層和 剩餘之第二多晶矽硬遮罩圖案2〇a經由一 製程 而被移除，使各閘線i 7之位元線硬遮罩氮化層16曝 光，以致儲存節點接觸21a在要連接下落式插塞接觸 12a之各位元線17之間形成。此時，有可能使用一 回蝕製程，而非CMP製程。 故，在本發明之一具體實施例，由於將位元線 17之硬遮罩氮化層16的厚度偏差減至最小，當對該 多晶矽層實行一 CMP製程時，其研磨厚度可被減至 最小。因此，在本發明之一具體實施例中，可確保位 元線硬遮罩氮化層16之剩餘厚度，故有可能將用於 插塞之導電層的研磨厚度減至最小，進而改善晶片之 均勻性。 23 1324376 由以上敘述可見，根據本發明之一且邮一 在半導體元件形成一電性接觸之方法、：貫施例之 當形成下落式插塞接觸12a和儲存::：： 2U’由於形成了一多晶矽硬遮 二』接觸 和位元線曝光’因此有可能將位於開線^部閘線 遮罩氮化層的厚度偏差減至最小。以σ凡線之硬 因此，由於該硬遮罩氮化層之 隨後形成之用於一插塞之導；=最 減至最小。因此可提升晶片之^厚度亦可 導體元件之特性與可靠性。 ，並且可增進半 雖然本發明已參照較佳具 述’惟其應被視為舉例性而非心"二附圖敘 示於下之申請專利範圍中的範㈣有偏離揭 【圖式簡單說明】 第1A圖〜第1F圖係習見用以形成下落式插塞 接觸之製裎步驟的剖面圖； 第2圖係一與第ic圖相對應之平面圖； 第3A圖〜第3E圖係說明習見用以形成儲存節 點接觸之製程步驟的剖面圖； 第4圖係一與第3B圖對應之平面圖； 第5圖係一說明在習見形成一下落式插塞接 觸之方法中一層間絕緣層經過蝕刻後在已開啟區和 未開啟區之間用於一閘線硬遮罩之氮化層之厚度偏 差的照片； & 第6圖係顯示在習見方法中實施一 cmp製程 以隔離各下落式插塞接觸之後所導致之晶片中接觸 耗損差之照片； 、、第7圖係一說明習見形成一儲存節點接觸之方 去中在已開啟區和未開啟區之間用於—位元線硬遮 罩之氮化層之厚度偏差的照片； 第8圖係顯示在習見方法中實施—cMp製程 以隔離各儲存節點接觸之後所導致之晶片中接=耗 損差之照片； 第9A圖〜第9G圖係依本發 再體實 丹體 而形成下落式插塞接觸之製程步驟的剖面圖. 第10圖係一與第9E圖對應之平面圖·’ 第11A圖〜第11F圖係係依本發明’一 25 1324376 實施例而形成儲存節點接觸之製程步驟的剖面圖；及 第12圖係一與第i 1E圖相對應之平面圖。， 【主要元件符號說明】 1 矽基板 2 ： 閘絕緣層 3 閘導電層 4 ： 閘線硬遮罩氮化層 5 閘線 6 ： 接合區 7 第一氮化間隔層 8 ： 第一層間絕緣層 9 10 第—多晶矽硬遮罩 :末摻雜矽玻璃（USG)氧化層 11 :接觸孔 12 :第一多晶矽層 12a :下落式插塞接觸 13 絕緣層 14 •依序堆疊之阻障層 15 導電層 16 :位元線硬遮罩氮化層 17 位元線 18 .苐一氣化間隔層 19 第二層間絕緣層 20 .弟一多晶碎硬遮罩 21 第二多晶矽層 21 a :儲存節點接觸 9a :第一多晶矽硬遮罩圖案 2〇a :第二多晶矽硬遮罩圖案 26

Claims (1)

1. ~、申請專利範圍： 1.::在具有_基板之半導體元件形成電性接觸之 方法，包括以下步驟： 在基板上形成數條導線，各導線又 一硬遮罩層； 信―弟 在具有該導線之基板上形成一層間絕緣層· ⑷二層間絕緣層實施第一化學機… 衣王至j/使各導線之第一硬遮罩層之上 部曝光； ^實施第—化學機械研磨（CMP)製程後， 5亥層間絕緣層之一預定厚度； ’、 去除該層間絕緣層之預定厚度後， 成一第二硬遮罩層； ’、 y rcM:;二第—硬遮罩層實施第二化學機械研磨 (CMP)衣程，至少使各導線之第一硬遮罩層之上 P +光進而形成第二硬遮罩層之數個部分， 部分係存在於鄰近各導線之間； 層之所選部分，藉此形成 區； '、罩圖案’並在基板上界定各接觸形成 二硬遮罩圖案作為一钱刻阻障層以钱 刻δ亥層間絕緣居，u A f > =層以開啟基板之各接觸形成區； 用第一硬遮罩圖案作為一餘刻阻障層而 27 姓刻遠層間絕緣層後 曰便於遠層間絕緣層上配置一 用以填充已開啟之拯觫 ^钱觸形成區之導電層；及 去除該導電層和第- 谇技々、兹 曰不弟一硬遮罩圖案預定之厚 度’使各導線之第一 力硬遮罩層曝光。 2.如申請專利範圍第1 元件形成電性接觸、：：：板之半導體 就是位元線。之方法’其中各導線不是閘線 3 _如申請專利範圍第 元件形成電性接觸 成區即在鄰近各導 4.如申請專利範圍第 疋件形成電性接觸 成區即在鄰近各導 插塞接觸區。 1項之在具有一基板之半導體 之方法’其中已開啟之接觸形 線（閘線）之間形成之接合區。 1項之在具有一基板之半導體 之方法，其令已開啟之接觸形 線（位元線）之間形成之下落式 5.如申請專利節圖 _ 圍第1項之在具有一基板之半導體 元件形成電性技4 接觸之方法，其中又去除該層間絕 緣層一預定厘庙 A 度，以致只有各第一硬遮罩層之上 受到曝光。 _申明專引範圍第1項之在具有一基板之半導體 件形成包性接觸之方法，其令預定由該層間絕 緣層所去除夕@ 本〈与度，係介於1〇〇〜1000埃之間。 _申專利範圍帛1項之在具有-基板之半導體 牛形成电性接觸之方法，其中該第一硬遮罩層 28 又，括一氮化層，該層間絕緣層又包括一氧化層 ’该第二硬遮罩層又包括一多晶矽層。 a 如申請專利範圍第i 項t在具有一基板之半導體 ::牛：成電性接觸之方法，，中係利用一研磨液 仃弟-化學機械研磨（CMP)製程，㉟第—硬遮 層和層間絕緣層之研磨選擇比為1:10〜1:200 範圍第8項之在具有-基板之半導體 又勺括一 1性接觸之方法，其中第一硬遮罩層[4] 。匕一虱化層，該層間絕緣層又包括一氧化層 1〇·如：請專利範圍第1項之在具有-基板之半導體 二：成電性接觸之方法，其中係利用一研磨液 罝！—化學機械研磨(CMP)製矛呈，該第-硬遮 罩曰和第二硬遮罩層之研磨選擇 1:200。 ‘ 11. 如申請專利範圍笛 』靶圍第10項之在具有一基板之半導 體疋件形成電性接自 接觸之方法’其中該第一硬遮罩 層又包括-氮化層，第二硬遮罩層又包括一多晶 ί夕層。 12. 如申請專利範图楚 ^ Ω i 一， 第1項之在具有一基板之半導體 元4 /成电!·生接觸之方法，纟中該用以填充已開 啟之接觸升/成區之導電層，係包括用以形成下落 29 式插塞接觸之多晶矽β 13.如：請專利範圍第1項之在具有-基板之半導體 二Γ成電性接觸之方法，其中用以填充已開： 之接觸形成區之導電層，传 開啟 之多晶H鎢所構成。W儲存賴接觸 14.如^專利範圍第】項之在具有—基板 =形成電性接觸之方法，其中係使用一回二: 化學機械研磨(CMP)製程以去除該導電層 。弟一硬遮罩圖案一預定厚度。 曰 .方：在具有—基板之半導體元件形成電性接觸之 方法’係包括以下步驟： 在基板上形成數條閘線，各閘線又包括一 二更遮罩層，其中數個接合區於該基板上形成 各接合區係形成於鄰近閘線之間； 接合Ϊ基板上形成一層間絕緣層以遮覆該閘線和 亥層間絕緣層實行第-化學機械研磨 CMP)製程，至少使各間線之第-硬遮罩層之： 部曝光； < 上 實行第-化學機械研磨（CMp)製程後 去除該層間絕緣層一預定厚声. 進而 間絕緣層上形成一第二硬遮罩層； 去除該層間絕緣層一預；之厚度後 綾居！·拟忐一筮-^ 1324376 對第二硬遮罩層實行 _ (CMP)製程，至少使各閘線第予機械研磨 * —硬遮罩厚 部曝光，以致形成第二硬遮罩岸 曰 在於鄰近各閘線之間； 胃 。卩’其係存 蝕刻所選之部分第二硬遮罩屛， 第二硬遮罩圖案，並且界定χ ;错此形成一 區； 土板上之各接觸形成 使用第二硬遮罩圖案作為一飯刻阻障層 刻該層間絕緣層，進而開啟久 $心心… 形成於鄰近各閉線 之間之接觸形成區； 在使用第二硬遮罩圖案作為一蝕刻阻障声而 蚀刻該層間絕緣層後，於該層間絕緣層上配^一 用以填充已開啟之接觸形成區之導電層；及 去除該導電層和第二硬遮罩圖案一預定厚 度，使各閘線之第一硬遮罩層曝光。 16.如申請專利範圍第15項之在具有一基板之半導 體兀件形成電性接觸之方法，其中去除該層間絕 緣層一預定厚度，以致只有各第一硬遮罩層之上 部党到曝光。 =申π專利範圍第15項之在具有一基板之半導 二元件形成電性接觸之方法，其中預定由該層間 巴象層所去除之厚度，係介於300〜1,000埃之間 〇 31 18 18 19 如申請專利範圍第15項之在具有一基板之半導 版疋件形成電性接觸之方法，其中第一硬遮罩層 ★包括一氮化層，層間絕緣層又包括一氧化層， 第〜硬遮罩層又包括一多晶矽層。 ^申請專利範圍第15項之在具有一基板之半導 虹疋件形成電性接觸之方法，其中係利用一研磨 液進行望_ . 丁弟—化學機械研磨（CMP)製程，該第一硬 遮罩層思P曰 曰$層間絕緣層之研磨選擇比為1 . 1〇〜 1:2〇〇。 · 20 21 請專利範圍第19項之在具有一基板之半導 又勹:牛幵v f電性接觸之方法’其中第-硬遮罩層 如φ ϋ #氮化層，層間絕緣層又包括一氧化層。 圍第15項之在具有-基板之半導 液進行第一接觸之方法’其中係利用-研磨 遮軍層和；1學機械研磨(CMP)製程，該第-硬 1：2〇〇" 一硬遮罩層之研磨選擇比為1:1〇〜 22. 士申5青專利範圍第 體元件形成電性接 又包括一氮化層， 層。 21項之在具有一基板之半導 觸之方法，其中第一硬遮罩層 第二硬遮罩層又包括一多晶矽 如申請專利範 體元件形成電 圍第15項之在具有一基板之半導 性接觸之方法，其中用以填充已開 32 23. 啟之接觸形成區之導带 24.如申請專利範圍第心括多晶矽。 體元件形成電性接觸Ή有一基板之半導 製程或一化學機 / ，其中係運用一回蝕 層和第-硬it磨（CMP)製程來去除該導電 曰矛弟一硬遮罩圖案預定之厚度。 - 25·—種形成用於具有一 觸之方 '"板之半V體元件之電性接 <万成知、包括以下步驟： -第在2上形成數條位元線’各位元線又包括 一弟一硬遮罩層； 在基板上形成—層間絕緣層，用以 疋線； 化學機械研磨 一硬遮罩層上 對遠層間絕緣層實行一第一 (CMP)製程，至少使各位元線之第 部曝光； 貝行第一化學機械研磨（CMp)製程後，又去 除該層間絕緣層一預定厚度； 去除該層間絕緣層預定之厚度後，在該層間 絕緣層上形成一第二硬遮罩層； 對第二硬遮罩層實行第二化學機械研磨 (CMP)製程，至少使各位元線之第一硬遮罩層之 上部曝光，以致形成第二硬遮罩層之各部，其係 維持於鄰近各位元線之間； 鍅刻所選之部分第二硬遮罩層，藉此形成一 33 1324376 第二硬遮罩圖案，並且界定各接觸形成區. 使用第二硬遮罩圖案作為一颠刻阻障層以韻 刻這層間絕緣層，進而開啟各形成於鄰近各閑線 之間之接觸形成區； 在使用第二硬遮罩圖㈣為―㈣㈣心 钮刻該層間絕緣層後，於該層間絕緣層上配置— 用以填充已開啟之接觸形成區之導電層；及 去除料電層和第二硬㈡目 :由使各位疋線之第—硬遮罩層曝光。 26·如申請專利範圍第 之員之形成用於具有一基板 導A件之電性接觸之方法，其中係去除該 層間絕緣層一預定原_ 之上部受到曝先度’故只有各第-硬遮翠層 27. 如申請專利範圍苐 之半導體元件之電性^之形成用於具有—基板 間絕緣層去除之厚度方法，其中預定由層 任一者。 人係’丨於100〜1,000埃間之 28. 如申請專利範圍 之半導體元件之電性L項之形成用於具有—基板 罩層係包括-氮化；觸之方法’其中第—硬遮 層，第二硬遮罩心二層間絕緣層係包括-氧化 29. 如申請專利範圍 夕日日矽層 之半導體元件之雷料項之形成用於具有一基板 ‘接觸之方法，其中係利用— 30. 研磨液進行第— 一硬遮罩厗法β 機械研磨（CMP)製程，該第 1:200。曰e間絕緣層之研磨選擇比為1:1〇〜 如申請專利範圍第 之半導體元件之带糾之形成用於具有一基板 罩層係包括—气二接觸之方法，其中第-硬遮 層。 乱化層，層間絕緣層係包括一氧化 31. 如申請專利範圍第 、 之半導體元件之雷、之形成用於具有一基板 研磨液進行M …接觸之方法，其中係利用一 -硬遮翠層和第-:械研磨(CMP)製程，該第 〜1:200。 -硬遮罩層之研磨選擇比為1:10 32. 如申請專利範圍第Ή τε 之半導體形成用於具有—基板 罩声俜勺乜 毛接觸之方法，其中第一硬遮 晶矽層。 第一硬遮罩層係包括一多 33. 如申清專利範圍第 之半導體項之形成用於具有一基板 之+V…牛之電性接觸之方法土板 鶴。 接觸形成區之導電層係包括多晶石夕或 利範圍第25項之形成用於具有-Θ斜制’兀件之電性接觸之方法，其中係運用 -粒或-化學機械研磨(CMP)製程以去障 35 34. 1324376 導電層和第二硬遮罩圖案預定之厚度 36