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TWI397931B - 電容裝置 - Google Patents

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TWI397931B
TWI397931B TW098106344A TW98106344A TWI397931B TW I397931 B TWI397931 B TW I397931B TW 098106344 A TW098106344 A TW 098106344A TW 98106344 A TW98106344 A TW 98106344A TW I397931 B TWI397931 B TW I397931B
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capacitor
filter
coupled
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conductor region
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Huey Ru Chang
Min Lin Lee
Jiin Shing Perng
Sheng Che Hung
Shinn Juh Lai
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Ind Tech Res Inst
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Description

電容裝置
本發明係關於一種電容裝置，特別關於一種具有濾波器結構用以及時抑制切換雜訊之電容裝置。
隨著高頻以及高速電子裝置系統的發展，電路系統的上升時間(Rise Time)變的更快，使得電路系統對雜訊的忍受力越來越低，因此電源完整性(power integrity)成為重要的課題。如同熟習此技藝者所知，維持穩定且低雜訊的電源，對電路系統的信號完整性(signal integrity)非常重要。電源的穩定性對電路的雜訊免疫能力具有很大的影響。為了提供穩定的電源，可使用去耦合(de-coupling)電容器抑制積體電路(Integrated Circuit，IC)因高速切換所產生的切換雜訊(switching noise)。去耦合電容可抑制雜訊、穩定電源，一般安排於接近積體電路之電源或接地端點處，盡量縮短去耦合電容與積體電路間之導電路徑長度。長的導電路徑對於去耦合電容的功能有不利的影響或損傷。表面黏著元件(SMD；Surface Mount Device)形式的去耦合電容使用習知的表面黏著技術(Surface Mount Technology，SMT)安置於一基板，例如，一印刷電路板(Printed Circuit Board，PCB)、IC載板(substrate)、可撓式基板(flexible substrate)或矽基板。另一方面，其它種類的電容亦可被安置於基板上或基板內，並且與積體電路耦接，以提供與表面黏著元件電容類似之效果。因電路中積體電路的操作日益複雜且加速、工作頻率日益提升，雜訊(例如切換雜訊)影響所及之頻率也會隨之提高且頻率範圍更大，並且產生更多問題，需要更多特性更佳的去耦合電容來解決。因電子電路的設計日益複雜，操作的頻率提升而基板空間卻日益縮小，尋找可滿足設計需求的高寬頻電容成為一個挑戰。此外，安置於基板上之表面黏著元件電容會佔用基板表面空間，而排擠其它元件的可用基板空間。另因積體電路(IC)接點數持續增加，排列也更緊密，耦接積體電路至外部電容器的佈局設計也成為一個挑戰。
平板式電容器可被內藏或內埋於印刷電路板、IC載板或基板之內，可用以取代表面黏著型式之電容器。在此之定義，基板可為有機或無機材料形成，包括半導體、有機、陶瓷、玻璃、可撓式(flexible)或金屬材料等。第1A圖係為一般內藏式電容装置10之橫截面圖，而第1B圖係為一般內藏式電容装置10之上視圖。參考第1A與1B圖，內藏式電容装置10可包括第一電容11、第二電容12與第三電容13。第一電容11包括透過第一導通孔11-1耦接至接地層14之第一電極111，以及透過第二導通孔11-2耦接至電源層15之第二電極112。同樣地，第二電容12可包括透過另一個第一導通孔12-1耦接至接地平面14之第一電極121，以及透過另一個第二導通孔12-2耦接至電源平面15之第二電極122。此外，第三電容13可包括透過另一個第一導通孔13-1耦接至接地平面14之第一電極131，以及透過另一個第二導通孔13-2耦接至電源平面15之第二電極132。電容11、12與13可分別作為去耦合電容，但有可能無法及時有效抑制雜訊，以下將做詳細說明。
第1C圖係顯示如第1A圖所示之內藏式電容装置10之阻抗曲線圖。參考第1C圖，曲線C11 、C12 與C13 分別代表第一電容11、第二電容12與第三電容13之阻抗(特性)曲線。相對於容值，第一電容11可比第二與第三電容12與13更適合處理高頻雜訊。另一方面，第三電容13可比第一與第二電容11與12更適合處理低頻雜訊。此外，第一電容11、第二電容12與第三電容13根據操作頻率會分別顯現出電容性或電感性。例如，當操作於高於共振頻率fR 時，第三電容13會顯現出電感性。內藏式電容装置10之阻抗會隨著操作頻率的變化而改變，阻抗值增加可能降低其抑制切換雜訊的能力。此外，參考回第1B圖，較高頻雜訊可能發生於第二電容12之第二電極122附近，而不是產生在比第二電容12更適合處理此高頻雜訊的第一電容11附近。同樣地，較低頻雜訊可能發生於第二電容12之第二電極122附近，而不是產生在比第二電容12更適合處理此低頻雜訊的第三電容13附近。因此會發生，一般的內藏式電容装置10可能無法即時處理所有頻帶雜訊的情形。
根據本發明之一實施例，一種電容裝置，包括一第一電容以及一第一濾波器。第一濾波器耦接第一電容與一導體區。第一電容具有一第一共振頻率，並且第一濾波器操作於涵蓋第一共振頻率之一第一頻帶。
根據本發明之另一實施例，一種電容裝置，包括一第一濾波器耦接一第一電容至一導體區，以及一第二濾波器耦接一第二電容與上述第一電容。
為使本發明之操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：第2A圖係說明增加電容器頻寬之方法，其中電容包括內藏式(embedded)電容、內埋式(buried)電容或分離式電容(discrete capacitor)。參考第2A圖，阻抗曲線Ccap 代表電容之阻抗特性，相對於一需求阻抗值(Z’)具有一頻寬BW。藉由減少電容的等效電感值等方式降低電容的阻抗之後，頻寬BW可在相同的需求阻抗值要求之下被擴大至BW’，即阻抗曲線Ccap ’對應至擴展的頻寬BW’。根據本發明之一實施例，可藉由將電容分割成數個小容值的電容後再並聯，如此並聯後之電容其阻抗會比原來的低而容值卻相當。
第2B圖係說明將數個小容值電容並聯以取代一較大容值電容之概念示意圖。參考至第2B圖，電容裝置包括分別具有對應阻抗曲線CA 、CB 、CC 與CD 之電容21、22、23與24，將這4個電容結合起來。各電容21至24可藉由將各電容21、22、23與24分別分割成數個容值較小的電容，再並聯這些容值較小的電容，以降低等效電感電感與阻抗。例如，電容21可被切割成較小的電容211、212與213，其個別之阻抗曲線為C211 、C212 與C213 ，將其彼此並聯，結合成共振頻率落在接近fA 之阻抗曲線C’A 。同樣地，電容22、23與24之阻抗曲線分別為CB 、CC 與CD ，而共振頻率分別落在fB 、fC 與fD 。將電容21、22、23與24分別分割成數個容值較小的電容之後再並聯得到的阻抗曲線C’A 、C’B 、C’C 與C’D ，共振頻率分別落在fA 、fB 、fC 與fD 附近，相較於未作分割並聯的原來阻抗曲線CA 、CB 、CC 與CD 阻抗值會降低。如此，可得到具有較低阻抗值的電容裝置，結合後可得到具較大頻寬之電容裝置。如第2B圖所示之電容21至24之阻抗曲線概念示意圖係於理想條件下所得到的結果。在一般條件下所得到的電容21至24之阻抗曲線可能看起來會有些許差異，但其結果或趨勢基本上是相同的。
第2C圖係說明具理想頻寬之去耦合電容裝置之阻抗曲線圖CT ，具此理想阻抗曲線圖的去耦合電容能處理更廣範圍的雜訊頻寬，如自較低頻fD 跨至較高頻fA 。參考第2C圖，若將電容21至24結合起來，由阻抗曲線CA 、CB 、CC 與CD 所整合出來的阻抗曲線可趨近理想阻抗曲線CT ，若是整合阻抗更低的阻抗曲線C’A 、C’B 、C’C 與C’D ，則阻抗曲線CT 的阻抗也會降至更低，頻寬可更為擴大而更為理想。此設計可得到具有寬頻效果的去耦合電容裝置，具相對低的阻抗以及相對高的雜訊抑制能力，更適用於高頻操作環境。而舉例來說，共振頻率fA 、fB 、fC 與fD 可分別約為1GHz、800MHz、500MHz以及200MHz，如此即涵蓋高頻至低頻的頻段。而共振頻率fA 、fB 、fC 與fD 之數值可隨著不同的應用調整改變。且雖然上述的說明中使用四個電容，然而本發明並不限於使用更多或更少的電容以達到相同的效果。
第3A圖係說明本發明之一實施例所述之去耦合電容裝置30，其中去耦合電容裝置30包括透過第一濾波器301耦接至入口區域38之第一電容31，濾波器301之將運作說明於後。入口區域38可以是切換雜訊進入或發生之導體區或共同耦接區。在實際應用上，導體區或共同耦接區也可以是電容。第3B圖係本發明之另一實施，比前述之3A圖額外多加一第二電容32之去耦合電容裝置30。第3C圖係說明本發明之另一實施例，比前述之3B圖增加一第二濾波器302，第二電容32透過第二濾波器302耦接至入口區域38。
第3D圖係本發明之另一實施例去耦合電容裝置30之上視示意圖。參考第3D圖，去耦合電容裝置30包括第一電容31、第二電容32、第三電容33、第四電容34、第一濾波器301、第二濾波器302、第三濾波器303與第四濾波器304以及入口區域38。電容31-34容值分別為CC31 至CC34 ，而第一濾波器301介於第一電容31與入口區域38之間、第二濾波器302介於第二電容32與入口區域38之間、第三濾波器303介於第三電容33與入口區域38之間、第四濾波器304介於第四電容34與入口區域38之間。個別的濾波器301至304可操作於不同的頻帶，並且可以是低通濾波器、高通濾波器、或帶通濾波器。透過濾波器301至304，在某一頻率範圍之切換雜訊可快速被傳導入適合處理之電容31至34之一。
第3E圖係說明第3D圖所示之去耦合電容裝置30之阻抗曲線示意圖。參考第3E圖，第一電容31是第3D圖中的電容31至34中具有最大電容值之電容，因此假設代表最大電容值之第一電容31其阻抗曲線為C31 。此外，假設代表具有第二大電容值之第二電容32其阻抗曲線為C32 、代表第二小電容值之第三電容33其阻抗曲線為C33 、以及具有最小電容值之第四電容34其阻抗曲線為C34 。電容之共振頻率fR 為之計算可以用如下的簡單公式來表示：
由於電容值CC31 ＞電容值CC32 ＞電容值CC33 ＞電容值CC34 ，由公式1可看出f31 <f32 <f33 <f34 ，其中f31 、f32 、t33 與f34 分別為電容31、32、33與34之共振頻率。而電容31-34也可以是一個具有一或多個電容區塊的內藏式電容。多區塊電容結構可參考於2006年9月13日申請之美國專利申請案說明書，案號為11/531,337，標題為「Embedded Capacitor Devices Having a Common Coupling Area」，並且前述申請案與本案係讓渡給相同受讓人。在另一範例中，電容31-34之每一者皆包括一個具有多階結構之內藏式電容。多階結構之內藏式電容可參考於2007年11月21日申請之台灣專利申請案說明書，案號為096144117，標題為「階梯式電容結構、其製造方法、及應用其之基板(Multi-Tier Capacitor Structure,Fabrication Method Thereof and Semiconductor Substrate Having the Same)」，並且前述申請案與本案亦讓渡給相同受讓人。
舉例說明，濾波器301至304中之一個或多個可以是操作某一頻帶的帶通濾波器(bandpass filter)。帶通濾波器可以讓特定頻率範圍內之訊號通過並阻擋在此頻帶範圍外之訊號。第3F圖係顯示與第3D圖所示之濾波器301至304為帶通濾波器情形下之相關傳輸曲線情形。第一濾波器301對應的傳輸曲線為F301 ，假設其截止頻率大約在f300 與f301 ，則第一濾波器301的頻寬為頻率f300 至f301 之間。同樣地，第二濾波器302對應的傳輸曲線為F302 ，假設其截止頻率大約在f301 與f302 ，因此第二濾波器302的頻寬為頻率f301 至f302 之間。同樣地，第三濾波器303對應的傳輸曲線為F303 ，假設其截止頻率大約在f302 與f303 ，因此第三濾波器303的頻寬大約為頻率f302 至f303 之間。此外，第四濾波器304對應的傳輸曲線為F304 ，假設其截止頻率大約在f303 與f304 ，因此第四濾波器304的頻寬大約為頻率f303 至f304 之間。
若切換雜訊之頻率介於截止頻率f300 與f301 之間的頻帶，則於入口區域38所發生之切換雜訊會通過第一濾波器301。同樣地，若切換雜訊之頻率分別介於截止頻率f301 與f302 、f302 與f303 、以及f303 與f304 之間的頻帶，則於入口區域38所發生之切換雜訊會分別依頻帶之不同通過第二濾波器302、第三濾波器303以及第四濾波器304。雖然在此實施例所述的幾個頻帶其截止頻率是連續的區間，但實際上單一濾波器的頻帶也可延伸到更低頻或更高頻，即可與其它濾波器之頻帶有重疊或不連續。
第3G圖說明第3D圖所示之傳輸曲線係濾波器301至304的另一實施例。參考第3G圖，圖中之傳輸曲線除了F’301 與F’304 之外，皆類似於第3F圖所示之傳輸曲線。其中由曲線F’301 所代表之第一濾波器301包括一個具有截止頻率大約為f301 的低通濾波器。低通濾波器為一個讓低頻訊號通過並阻擋頻率高於截止頻率之訊號的裝置。另外，由曲線F’304 所代表之第四濾波器304包括一個具有截止頻率大約為f303 的高通濾波器。高通濾波器為一個讓高頻訊號通過並阻擋頻率低於截止頻率之低頻訊號的裝置。
第4A圖為去耦合電容裝置40之上視示意圖。如第4A圖所示，去耦合電容裝置40可包括第一電容41、第二電容42、第三電容43與第四電容44。此外，去耦合電容裝置40於第一電容41與第二電容42之間有一第一濾波器401、於第二電容42與入口區域48之間有一第二濾波器402、於入口區域48與第三電容43之間有一第三濾波器403、以及於第三電容43與第四電容44之間具有一第四濾波器404。而入口區域48可以是一導體區或共同耦接區，在功能上亦可當作一電容。舉例說明如後，濾波器401至404可操作於不同的頻帶，各頻寬的切換雜訊可藉由濾波器401至404被快速傳導至適合處理相對頻帶切換雜訊之電容41至44。雖然第4A圖之實施例係於電容之兩端各使用一濾波器，但是於其他實施例中，使用更多或更少的濾波器，或者採用不同的排列方式亦可，因此本發明並不限於第4A圖所示之架構。
第4B圖係顯示第4A圖所示之去耦合電容裝置40的阻抗曲線。參考第4B圖，假設電容值CC41 >電容值CC42 >電容值CC43 >電容值CC44 ，則f41 <f42 <f43 <f44 ，其中C41 、C42 、C43 、C44 分別為電容41、42、43與44之阻抗曲線，f41 、f42 、f43 、f44 分別為電容41、42、43與44之共振頻率。
第4C圖係說明對應於第4A圖所示之濾波器401至404之傳輸曲線F401 至F404 ，而濾波器401與402亦可為低通濾波器。具有傳輸曲線F401 之第一濾波器401有一個介於頻率f41 與f42 之間的第一截止頻率f401 ，但第一截止頻率f401 亦可高於或低於共振頻率f41 與f42 。此外，具有於傳輸曲線F402 之第二濾波器402有一個介於共振頻率f42 與f43 之間的第二截止頻率f402 ，但第二截止頻率f402 亦可高於或低於共振頻率f42 與f43 。因此，若切換雜訊之頻率低於第二截止頻率f402 ，切換雜訊會由入口區域48透過第二濾波器402被導引至第二電容42。而頻率低於第一截止頻率f401 之切換雜訊，則再透過第一濾波器401由第二電容42被導引至第一電容41。
另在此範例中，濾波器403與404可為高通濾波器。具有傳輸曲線F403 之第三濾波器403有一個介於共振頻率f42 與f43 之間的第三截止頻率f403 。另具有傳輸曲線F404 之第四濾波器404有一個介於共振頻率f43 與f44 之間的截止頻率f404 。因此，頻率高於第三截止頻率f403 之雜訊可自入口區域48透過第三濾波器403被導引至第三電容43。再則，頻率高於第四截止頻率f404 之雜訊則可透過第四濾波器404自第三電容43被導引至第一電容44。以上說明中濾波器截止頻率點雖有一範圍，但實際應用中濾波器截止頻率之範圍可依需求改變，並不侷限於上文所述之範圍。
第4D圖係本發明之另一實施例之去耦合電容裝置40-1之上視圖。參考第4D圖，去耦合電容裝置40-1除了以第五電容45取代入口區域48之外，皆類似於第4A圖所示之去耦合電容裝置40。在應用上，第五電容45可直接作為一去耦合電容。
第4E圖係本發明之另一實施例，為電容與濾波器之另一組合範例之上視示意圖。在第4E圖中，去耦合電容裝置40-2包括入口區域48、電容41至44以及濾波器401至404。此外，電容41與42形成一對相互耦接的電容49。如第4E圖所示，相互耦接的電容49由濾波器401所串接而成。如說明中電容49的耦接情況，可以任何需要之數量串接電容與適當的濾波器，以提供額外的電容與濾波器。
第5A圖係另一實施例中所述之內藏式電容裝置50的橫截面圖。如第5A圖，內藏式電容裝置50可包括第一電容51、第二電容52以及介於第一電容51與第二電容52之間之第一濾波器56-1。第一電容51包括耦接至第一導通孔51-1之第一電極511以及耦接至第二導通孔51-2之第二電極512。此外，第二電容52包括第一電極521以及第二電極522，第一電極521透過第三導通孔52-1耦接至接地層54，而第二電極522透過第四導通孔52-2耦接至電源層55。第一濾波器56-1將第一電容51耦接至第二電容52，第一導通孔51-1可透過第三導通孔52-1耦接至接地層54，並且第二導通孔51-2透過第四導通孔52-2耦接至電源層55。第一濾波器56-1可為低通、高通以及帶通濾波器中之一者。
第5B圖係另一實施例中所述之內藏式電容裝置57之橫截面圖。參考第5B圖，內藏式電容裝置57除了增加第三電容53與第二濾波器56-2之外，皆類似於如第5A圖所示之內藏式電容裝置50。第三電容53可包括第一電極531與第二電極532。第一電極531係透過第五導通孔53-1、第二濾波器56-2以及第三導通孔52-1耦接至接地層54。換言之，第三電容53透過第二濾波器56-2耦接至接地層54與電源層55。第二電極532可透過第六導通孔53-2、第二濾波器56-2以及第四導通孔52-2耦接至電源層55。第二濾波器56-2耦接第三電容53至第二電容52，第五導通孔53-1可透過第三導通孔52-1耦接至接地層54，而第六導電連通孔53-2可透過第四導通孔52-2耦接至電源層55。第二濾波器56-2係包括低通、高通與帶通濾波器中之一者。
第5C圖係另一實施例中所述之內藏式電容裝置58之橫截面圖。參考第5C圖，內藏式電容裝置58係包括數個堆疊結構的電容58-1、58-2至58-N，其中N為自然數。各電容58-1至58-N係包括一或多個子電容。以電容58-N為例，電容58-N可包括子電容N1 、N2 、N3 與N4 。在此實施例中，電容58-1至58-N其中之一，如電容58-1係包括一或多個濾波器56-1、56-2與56-3，其可依序電性耦接至堆疊之電容58-1至58-N之一或多個子電容。此外，一對導通孔可透過另一對導通孔52-1與52-2將各個電容58-1至58-N內之一子電容耦接至接地層54或電源層55。如第5C圖所示，一對導通孔59-1與59-2可透過第一濾波器56-1與導通孔52-1與52-2將各個電容58-1至58-N內最左側之子電容(如所示之電容59)耦接至接地層54與電源層55。多層堆疊之電容結構可降低內藏式電容裝置58之阻抗。此外，濾波器56-1至56-3係有助於及時傳導或引導切換雜訊。
第6A圖係另一實施例電容裝置60之上視圖。參考第6A圖，電容裝置60可包括電容區塊(capacitor section)60-1、60-2、60-3、60-4與60-5以及濾波器601、602、603與604。電容區塊60-1至60-5係由電容裝置60之電容區域所劃分出來，並且透過濾波器601至604電性耦接。而各濾波器601至604可分別是包括高通、低通以及帶通濾波器中之一者，並且具有類似第4D圖所示之濾波器401至404之功能。根據一範例中，電容區塊60-1至60-5之一者可置換為一導體區(例如第4A圖所示並說明之入口區域48)。
第6B圖係另一實施例電容裝置61之上視圖。參考第6B圖，電容裝置61可包括電容區塊61-1、61-2與61-3以及濾波器611。電容區塊61-1至61-3係由電容裝置61之電容區域所劃分出來，並且透過濾波器611電性耦接。各濾波器611係包括高通、低通以及帶通濾波器中之一者，並且具有類似如上述第4D圖所示之濾波器401至404之功能。擧例而言，電容區塊61-1至61-3之一者可由一導體區所取代(例如第4A圖所示之入口區域48)。
以上圖示中之濾波器為簡化圖形僅以一方框圖形表示，濾波器實際之實施方式於後說明之。
第7A圖係為使用電感電容(LC)濾波器之電容裝置70的透視圖。第7B圖係第7A圖中所示之電容裝置70的電路圖。參考至第7A圖與第7B圖，電容裝置70可包括電容C71 、C72 與C73 以及濾波器71與72。濾波器71係電性耦接於電容C71 與C72 之間，並且作為一低通濾波器。電極E71 與E72 之間形成電容C71 ，而電極E74 與E75 所之間形成電容C72 。此外，濾波器71係包括第一電容C1 與第一電感L1 。電極E71 與E73 所之間會形成第一電容C1 ，而第一電感L1 係長條形式的平面型電感形成於電極E71 與E74 之間。
此外，濾波器72係電性耦接於入口區域78與電容C73 之間，並作為高通濾波器。電極79-1與79-2之間會形成電容C73 。此外，濾波器72係包括第二電容C2 與第二電感L2 。第一電極76-1與第二電極76-2之間會形成第二電容C2 。第一電極76-1係鄰近於入口區域78。第二電感L2 係長條形式的平面型電感形成於第二電容C2 之第二電極76-2與端點P2 之間。而端點P2 可以耦接至一接地層(圖上未標示)。此外，第二電容C2 之第二電極76-2與電容C73 之電極79-1係透過導通孔77而彼此電性耦接。
第8A與8B圖係實施例中所述之電阻-電容(RC)濾波器81與82之電路圖。參考第8A圖，RC濾波器81係包括耦接之第一電阻R81 與第一電容C81 ，用以作為一高通濾波器。而參考第8B圖，RC濾波器82係包括耦接之第二電容C82 與第二電阻R82 ，用以作為一低通濾波器。在另一範例中，RC濾波器81可用以取代第7A與第7B圖中所示之LC濾波器72。而RC濾波器82可用以取代第7A與第7B圖中所示之LC濾波器71。
第8C圖係電阻R83 之示意圖。參考第8C圖，電阻R83 係包括第一接點(contact)83-1、第二接點83-2以及位於第一接點83-1與第二接點83-2之間之電阻材料83-3用以提供電阻。電阻R83 可用於第8A圖與第8B圖所示之RC濾波器81或82，並且也可以被內藏或內埋於基板內，或形成於基板表面。
第9A圖至9D圖係實施例中所述之帶通濾波器91至94的電路圖。參考第9A圖，帶通濾波器91係包括由電阻R91 以及兩電容C91A 與C91B 所形成之一電容式的帶通濾波器。參考第9B圖，帶通濾波器92係包括由電阻R92 以及兩電感L92A 與L92B 所形成之一電感式的帶通濾波器。參考第9C圖，帶通濾波器93係包括由電容C93A 至C93C 以及電感L93A 至L93C 所形成之一T型帶通濾波器。此外，參考第9D圖，帶通濾波器94係包括由電容C94A 至C94C 以及電感L94A 至L94C 所形成之一II型帶通濾波器。在實施例中，帶通濾波器91至94之每一者係可用以取代第7A與7B圖所示之一或多個LC濾波器71與72。
第10A與第10B圖係表面黏著元件100與150之示意圖。參考第10A圖，表面黏著元件(Surface Mount Device，SMD)100於主體104內包括第一接點101、第二接點102以及第三接點103，而本發明實施例中的濾波器，可為此型式之表面黏著元件，例如LC濾波器71與72，或RC濾波器81或82等。此外，主體104亦可為電阻、電容與電感中之一者，即電阻、電容與電感元件亦可為此型式之表面黏著元件。
參考第10B圖，表面黏著元件150之第一接點151耦接至主體105之一端，而第二接點152耦接至主體105之另一端。同樣地，濾波器、電阻、電容或電感亦可為此型式之表面黏著元件。
第10C圖係實施例中所述具有至少一表面黏著元件之基板的示意圖。參考第10C圖，可將如第10A圖所示之表面黏著元件100或第10B圖所示之表面黏著元件150型式的第一表面黏著元件161內埋於基板160中，或將如第10A圖所示之表面黏著元件100或第10B圖所示之表面黏著元件150型式的第二表面黏著元件162被耦接於基板160之表面。而導體走線(conductive trace)165與導通孔166則能讓表面黏著元件161或162達成於基板中電性耦接至其他導體或元件的需求。
第11A至第11C圖係實施例中所述之電感170、180與190的示意圖。電感170、180與190如第7A圖中所示之平面電感L1 與L2 以及第10B圖所示之表面黏著元件類型之電感150相同係用以提供電感值。參考第11A圖，電感170係蜿蜓型(meander)電感。第11B圖中之電感180為一螺旋型(spiral)電感。參考第11C圖，電感190係一螺線管型(solenoid)電感，在基板之不同層分別向上與向下延展穿梭。
第12A圖係實施例電容裝置200的透視圖。參考第12A圖，電容裝置200係包括第一導體平面層(conductive plane)201以及與第一導體平面層201隔離之第二導體平面層202。電容裝置200之第一電容C201 、第二電容C202 以及濾波器205可藉由圖案化(patterning)與蝕刻等製程形成於導體平面層201與202上。
第12B圖係另一實施例電容裝置210的透視圖。參考第12B圖，電容裝置210係包括多層堆疊結構。電容裝置210係包括第一電容241、形成於第一電容241上方之第二電容242，以及形成於電容241與242之間之一介電層243。第一電容241係包括第一電容C241 與第二電容C242 。同樣地，第二電容242包括第一電容C243 與第二電容C244 。第一電容C241 與C243 係彼此並聯，藉以增加所提供之電容值。此外，第二電容C242 與C244 亦彼此並聯，並藉以增加所提供之電容值。此外，第二電容242係包括類似於第12A圖所示之濾波器205的濾波器215。濾波器215係可將切換雜訊導引至多層堆疊電容結構中的電容C241 、C242 、C243 與C244 之一者。
雖然本發明之實施例中所揭露之電容裝置210為包括兩層堆疊與一濾波器的結構，熟習此技藝者皆可了解在其它可能的實施例中，電容裝置210也可包括具有三層或更多層之堆疊。此外，在另一些可能的實施例中，第二電容242亦可包括兩個以上的濾波器，而第一電容241亦可包含濾波器。
第12C圖係另一實施例電容裝置220之透視圖。參考第12C圖，電容裝置220除了以第一電容221與第二電容222分別取代第一電容241與第二電容242外，係與第12B圖中所示之電容裝置210相似。如第12C圖所示，各別的第一電容221與第二電容222可包括多階導體結構(multi-tier structure)，而此第一與第二電容221與222的多階導體結構可藉由複合的導體形狀調整電容裝置之電容值與電感值。舉例而言，第一電容C221 可包括兩階導體之電容結構，或是第一電容221或第二電容222之中至少一者可以是一單階導體結構。
第12D圖係另一實施例之電容裝置230的透視圖。參考第12D圖，電容裝置230於垂直方向V包括堆疊之電極S1 至S6 。雖然第12D圖所示之電容裝置230包括六個電極S1 至S6 ，實際上也可使用更多或更少的電極。例如，電容裝置230亦可具有兩個堆疊之電極。根據本發明之實施例，電極S1 、S3 與S5 可耦接至一電源層(圖未示)，而電極S2 、S4 與S6 可耦接至一接地層(圖未示)，如此，在成對的電極間(如S1 與S2 、S3 與S4 、以及S5 與S6 之間)可形成電容。此外，各電極S1 至S6 於水平方向H亦可分別切割成不同的電容區塊。舉例而言，電極S1 可被切分成三個電容區塊C101 、C102 與C103 。舉例說明，第一濾波器231在電極S1 上耦接於電容區塊C101 與入口區域234之間，第二濾波器232耦接於電容區塊C102 與入口區域234之間，而第三濾波器233則耦接於電容區塊C103 與入口區域234之間。濾波器231至233之型態可以是分離式濾波器(例如表面黏著型濾波器)、內藏式濾波器、或者內埋式濾波器。此外，組成濾波器231至233之個別元件型態也可以是係包括分離式元件、內藏式元件、或內埋式元件，並且這些個別元件亦可由前述多種形式電阻、電容以及電感所構成。
實施例中所述之電容裝置可應用於例如矽基板、晶片載板、陶瓷基板、玻璃基板、軟性電路板、或印刷電路板等形式之基板所形成之結構。本發明亦可用於封裝結構，例如積體電路封裝結構、系統級封裝(system-in-package，SIP或system-on-package，SOP)結構、系統級模組(system-on-module，SOM)結構、三維堆疊封裝(3D stacking package)結構、三維堆疊積體電路結構、封裝疊加(Package-on-Package，POP)結構、載體堆疊(carrier stacking)結構、以及插座的結構上(socket structure)。
此外，在上述的實施例中，介紹了包含特定順序之步驟之方法以及/或流程。然而，實際上在此所介紹之任何方法或製程並不依賴在此所提出的任何特定步驟順序，因此，這些方法或流程並不限於任何特定順序之步驟。任何熟習此項技藝者皆知這些步驟也可依照其它順序實施。因此，在此所提出之特定的順序並非用於限定本發明的範圍。此外，任何申請專利範圍所指示出符合本發明之實施例之方法以及/或流程並不限於其步驟順序所描述之效能，任何熟習此項技藝者皆知，改變其中的步驟順序並不會脫離本發明之精神和範圍。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、50、57、58．．．內藏式電容裝置
60、61、70、200、210、220、230．．．電容裝置
11、12、13、21、22、23、24、31、32、33、34、41、42、43、44、45、49、51、52、53、58-1、58-2、58-N、59、211、212、213、221、222、241、242、N1 、N2 、N3 、N4 、C1 、C2 、C71 、C72 、C73 、C81 、C82 、C91A 、C91B 、C93A 、C93B 、C93C 、C94A 、C94B 、C94C 、C101 、C102 、C103 、C201 、C202 、C221 、C241 、C242 、C243 、C244 ．．．電容
11-1、11-2、12-1、12-2、13-1、13-2、51-1、51-2、52-1、52-2、53-1、53-2、59-1、59-2、77、166．．．導通孔
14、54．．．接地層
15、55．．．電源層
16．．．雜訊
30、40、40-1、40-2．．．去耦合電容裝置
38、48、78、234．．．入口區域
56-1、56-2、56-3、71、72、81、82、91、92、93、94、205、215、231、232、233、301、302、303、304、401、402、403、404、601、602、603、604、611．．．濾波器
60-1、60-2、60-3、60-4、60-5、61-1、61-2、61-3．．．電容區塊
76-1、76-2、79-1、79-2、111、112、121、122、131、132、511、512、521、522、531、532、E71 、E72 、E73 、E74 、E75 、S1 、S2 、S3 、S4 、S5 、S6 ．．．電極
83-1、83-2、101、102、103、151、152．．．接點
83-3．．．電阻材料
100、150、161、162．．．表面黏著元件
104、105．．．主體
160．．．基板
165．．．導體走線
170、180、190、L、L1 、L2 、L92A 、L92B 、L93A 、L93B 、L93C 、L94A 、L94B 、L94C ．．．電感
201、202．．．導體平面層
223、243．．．介電層
BW、BW’．．．頻寬
Ccap 、Ccap ’、C11 、C12 、C13 、CA 、C’A 、CB 、C’B 、CC 、C’C 、CD 、C’D 、CT ．．．阻抗曲線
C31 、C32 、C33 、C34 、C41 、C42 、C43 、C44 、C211 、C212 、C213 ．．．阻抗曲線
f31 、f32 、f33 、f34 、fA 、fB 、fC 、fD 、fR 、f41 、f42 、f43 、f44 ．．．共振頻率
f300 、f301 、f302 、f303 、f304 、f401 、f402 、f403 、f404 ．．．截止頻率
F301 、F302 、F303 、F304 、F’301 、F’304 、F401 、F402 、F403 、F404 ．．．傳輸曲線
H．．．水平方向
P2 ．．．端點
R81 、R82 、R83 、R91 、R92 ．．．電阻
V．．．垂直方向
Z’．．．需求阻抗值
第1A圖為一般內藏式電容裝置之橫截面圖。
第1B圖為第1A圖所示之內藏式電容裝置的上視示意圖。
第1C圖為第1A圖所示之內藏式電容裝置的阻抗曲線。
第2A圖為用以增加電容器頻寬之方法概念圖。
第2B圖為用以說明將原具大容值之電容分割成數個容值的小電容後再並聯，藉此提升電容效能的概念示意圖。
第2C圖為寬頻去耦合電容裝置之理想阻抗曲線的示意圖。
第3A圖為去耦合電容裝置之上視示意圖。
第3B圖為另一去耦合電容裝置之上視示意圖。
第3C圖為另一去耦合電容裝置之上視示意圖。
第3D圖為另一去耦合電容裝置之上視示意圖。
第3E圖為用以說明第3D圖所示之去耦合電容裝置之阻抗曲線的示意圖。
第3F圖為用以說明第3D圖所示之濾波器之傳輸曲線的示意圖。
第3G圖為第3D圖所示之濾波器之傳輸曲線的示意圖。
第4A圖為去耦合電容裝置之另一實施例的上視圖。
第4B圖為第4A圖所示之去耦合電容裝置之阻抗曲線的示意圖。
第4C圖為第4A圖所示之濾波器之傳輸曲線的示意圖。
第4D圖為去耦合電容裝置之另一實施例的上視圖。
第4E圖係為另一實施例之去耦合電容裝置的上視圖。
第5A圖為內藏式電容裝置之另一實施例的橫截面圖。
第5B圖為內藏式電容裝置之另一實施例的橫截面圖。
第5C圖為內藏式電容裝置之另一實施例的橫截面圖。
第6A圖為電容裝置之另一實施例的上視圖。
第6B圖為電容裝置之另一實施例的上視圖。
第7A圖為一電容裝置之實施例的透視圖。
第7B圖為第7A圖中所示之電容裝置的電路圖。
第8A圖為RC濾波器之電路圖。
第8B圖為RC濾波器之電路圖。
第8C圖為基板中之電阻元件的示意圖。
第9A圖為帶通濾波器之電路圖。
第9B圖為帶通濾波器之電路圖。
第9C圖為帶通濾波器之電路圖。
第9D圖為帶通濾波器之電路圖。
第10A圖為表面黏著元件之示意圖。
第10B圖為表面黏著元件之示意圖。
第10C圖為表面黏著元件使用於電路板的示意圖。
第11A圖為電感示意圖。
第11B圖為電感示意圖。
第11C圖為電感示意圖。
第12A圖為用以說明電容裝置之透視圖。
第12B圖為用以說明電容裝置之透視圖。
第12C圖為用以說明電容裝置之透視圖。
第12D圖為用以說明電容裝置之透視圖。
30．．．去耦合電容裝置
31．．．電容
38．．．入口區域
301．．．濾波器

Claims (24)

  1. 一種電容裝置，包括：一第一電容；以及一第一濾波器，耦接上述第一電容與一導體區，其中上述第一電容具有一第一共振頻率，並且上述第一濾波器操作於涵蓋上述第一共振頻率之一第一頻帶，並且其中當雜訊之頻率落於上述第一頻帶時，上述第一濾波器自上述導體區導引上述雜訊至上述第一電容。
  2. 如申請專利範圍第1項所述之電容裝置，更包括一第二電容，上述第二電容耦接至上述導體區。
  3. 如申請專利範圍第2項所述之電容裝置，更包括：一第二濾波器，耦接上述第二電容與上述導體區；以及一第三電容，上述第三電容透過一第三濾波器耦接至上述第二電容，其中上述第二電容具有一第二共振頻率，上述第二濾波器操作於涵蓋上述第二共振頻率之一第二頻帶，以及上述第三電容具有一第三共振頻率，上述第三濾波器操作於涵蓋上述第三共振頻率之一第三頻帶。
  4. 如申請專利範圍第2項所述之電容裝置，更包括：一第二濾波器，其中上述第二電容透過上述第二濾波器耦接至上述導體區；並且上述第一濾波器為一低通濾波器，並且上述第二濾波器為一高通濾波器。
  5. 如申請專利範圍第2項所述之電容裝置，更包括一 第二濾波器，其中上述第二電容透過上述第二濾波器耦接至上述導體區，並且上述第一濾波器與上述第二濾波器之至少一者為一帶通濾波器。
  6. 如申請專利範圍第2項所述之電容裝置，更包括一第二濾波器，耦接至上述導體區，其中上述第一濾波器與上述第二濾波器之至少一者包括一表面黏著型濾波器、一內藏式濾波器、一平板式濾波器以及一內埋式濾波器中之一者。
  7. 如申請專利範圍第2項所述之電容裝置，更包括：一第二濾波器，用以耦接上述第二電容與上述導體區，上述第二電容具有一第二共振頻率，並且上述第二濾波器操作於涵蓋上述第二共振頻率之一第二頻帶；以及一第三電容，藉由具有一第三共振頻率之一第三濾波器耦接至上述導體區，其中上述第三濾波器操作於涵蓋上述第三共振頻率之一第三頻帶。
  8. 如申請專利範圍第1項所述之電容裝置，更包括：一第二電容；以及一第二濾波器，耦接上述第二電容與上述導體區，其中上述第二電容具有一第二共振頻率，並且上述第二濾波器操作於涵蓋上述第二共振頻率之一第二頻帶。
  9. 如申請專利範圍第8項所述之電容裝置，其中當上述雜訊之頻率落於上述第二頻帶時，上述第二濾波器自上述導體區將上述雜訊導引至上述第二電容。
  10. 如申請專利範圍第1項所述之電容裝置，更包括：一第二電容； 一第三電容；以及一第二濾波器，用以耦接上述第二電容與上述導體區，其中上述第二電容具有一第二共振頻率，並且上述第二濾波器操作於涵蓋上述第二共振頻率之一第二頻帶；以及上述第三電容耦接至上述導體區，並且具有一第三共振頻率。
  11. 如申請專利範圍第1項所述之電容裝置，更包括一第二電容，耦接至上述導體區，其中上述第一電容與上述第二電容之至少一者包括一表面黏著型電容、一內藏式電容、一內埋式電容以及一平板式電容中之一者。
  12. 如申請專利範圍第1項所述之電容裝置，其中上述電容裝置耦接至一基板。
  13. 如申請專利範圍第12項所述之電容裝置，其中上述基板為一矽基板、一晶片載板、一陶瓷基板、一軟性電路板或一印刷電路板。
  14. 如申請專利範圍第12項所述之電容裝置，其中上述電容裝置內埋或內藏於上述基板。
  15. 如申請專利範圍第1項所述之電容裝置，其中上述導體區係作為一第二電容。
  16. 一種電容裝置，包括：一第一濾波器，將一第一電容耦接至一導體區；以及一第二濾波器，將一第二電容耦接至上述第一電容，其中上述第一電容具有一第一共振頻率，上述第一濾波器操作於涵蓋上述第一共振頻率之一第一頻帶，上述第 二電容具有一第二共振頻率並且透過上述第二濾波器串聯地耦接上述第一電容，並且上述第二濾波器操作於涵蓋上述第二共振頻率之一第二頻帶，當雜訊之頻率落於上述第一頻帶時，上述第一濾波器自上述導體區將上述雜訊導引至上述第一電容，並且當上述雜訊之頻率落於上述第二頻帶時，上述第二濾波器自上述第一電容將上述雜訊導引至上述第二電容。
  17. 如申請專利範圍第16項所述之電容裝置，更包括一第三電容，耦接至上述導體區。
  18. 如申請專利範圍第17項所述之電容裝置，更包括一第三濾波器，設置於上述第三電容與上述導體區之間，上述第三濾波器操作於涵蓋上述第三電容之一第三共振頻率之一第三頻帶。
  19. 如申請專利範圍第16項所述之電容裝置，其中上述電容裝置耦接至一基板。
  20. 如申請專利範圍第19項所述之電容裝置，其中上述基板為一矽基板、一晶片載板、一陶瓷基板、一玻璃基板、一軟性電路板或一印刷電路板。
  21. 如申請專利範圍第19項所述之電容裝置，其中上述電容裝置內藏或內埋於上述基板。
  22. 如申請專利範圍第16項所述之電容裝置，其中上述第一電容與上述第二電容之至少一者包括一表面黏著型電容、一內藏式電容、一內埋式電容以及一平板電容中之一者。
  23. 如申請專利範圍第16項所述之電容裝置，其中上 述第一濾波器與上述第二濾波器之至少一者包括一表面黏著型濾波器、一內埋式濾波器、一平板濾波器以及一內藏式濾波器中之一者。
  24. 如申請專利範圍第16項所述之電容裝置，其中上述導體區係作為一第三電容。
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