TWI353606B - System and method that compensate for coupling bas - Google Patents

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九、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性記憶體之技術。 【先前技術】 半導體記憶體已變成愈來愈普遍運用在各種電子裝置 中。舉例而言，行動電話、數位攝影機、個人數位助理、 行動運算裝置、非行動運算裝置及其他裝置中皆使用非揮 發性半導體記憶體。電可擦除可程式化唯讀記憶體 (Electrical Erasable Programmable Read Only Memory ； E E P R Ο M)及快閃記憶體係最普遍的非揮發性半導體記憒 體。 EEPROM及快閃記憶體二者均利用半導體基板中定位在 通道£上方且絕緣於通道區的浮動閘極。該浮動閘極係定 位在源極區與汲極區之間。控制閘極係提供在浮動閘極上 方且絕緣於浮動閘極。電晶體的臨限電壓受控於浮動閘極 所保留的電荷量。即，在開通電晶體之前以允許在其源極 與汲極之間的傳導而必須施加至控制閘極的最小電壓量係 受控於浮動閘極上的電荷位準。 當程式化EEPROM或快閃記憶體裝置（諸如naND型快閃 5己憶體裝置）時，典型地，施加一程式化電壓至控制閘極 且使位元線接地。來自通道的電子被注入至浮動閘極。當 電子累積於浮動閘極中時，浮動閘極變成荷載負電荷狀 態’並且圮憶體單元的臨限電壓上升，使得記憶體單元係 處於已程式化狀態。如需關於程式化之詳細資訊，請參閱 I22847.doc 1353606 美國專利案第6,859,397號題為題為"Source Side Self-Boosting Technique for Non-Volatile Memory"及美 國專利 案第 6,917,545 號題為，，Detecting 〇ver Pr〇grammed Memory" ’該等案整份内容以引用方式併入本文中。 一些EEPROM及快閃記憶體裝置具有用於儲存兩種範圍 電荷的浮動閘極，並且因此可在兩種狀態（經擦除狀態與 經程式化狀態）之間程式化/擦除記憶體單元。此類快閃記 憶體裝置有時候稱為二元式（binary)快閃記憶體裝置。 一種多狀態式快閃記憶體裝置係藉由識別以禁用範圍相 隔離的多重相異允許/有效程式化臨限電壓範圍予以實 施。每一相異臨限電壓範圍對應於一用於記憶體裝置中編 碼之各組資料位元的預先決定值。 浮動閘極上儲存之表觀電荷（apparent charge)的偏移可 起因於基於相鄰浮動閘極中儲存之電荷的電場耦合而發 生。美國專利第5,867,429號中描述此浮動閘極至浮動閘極 耦合現象，該案整份内容以引用方式併入本文中。對一目 &浮動閘極的-相鄰浮動閘極之__項實例包括經連接至相 同字線且連接至一相鄰位元線的一浮動閘極。 因為在多狀態式裝置中的受允許之臨限電壓範圍與禁用 範圍較窄於二元式震置’所以對於多狀態式裝置較關切浮 動閘極至/于動閘極耦合之效應。因此，浮動閘極至浮動閘 +麵。現象可導致記憶體單元自_受允許臨限電壓範圍偏 移至禁用範圍。 浮動閘極至浮動閘極耦合可發生於在不同時間已程式化 122847.doc 之若干組相鄰記憶體單元之間。 單元經程式化以將-電荷位準加第一記憶體 一組資料。1至其子動間極，其對應於 貝計其後，-或多個相鄰 將一雷丼你准丄 ^ u髖早兀經程式化，以 电何位準加至其浮動閘極’其 該等相鄰記I* i开Φ w —第二組資料。 德，阳达斗始 〇己匕體早元經程式化之 灸因為該等相鄰記憶體單元上# # ^ 體單亓夕$ @ 上的電何耦合至該第一記憶 體早7C之效應，所以讀取自 仞伞Τ A # 。己隐體早疋的電荷位準 〇手不同於所程式化的電荷位 來自相鄰記憶體單元的 耦δ可使讀取中之表觀電荷 锊，…… …立旱偏移，其偏移量足以導致 錯δ吳靖取所儲存之資料。 浮動間極至浮動閑極輕合亦可發生於在同時間已程式化 =干組相鄰記憶體單元之間。舉例而言，兩個相鄰多狀 心式，己憶體單元可被程式化至不同目標位準，使得一第一 記憶體單元被程式化至相對應於一較低臨限電壓之一狀 態，並且一第二記憶體單元被程式化至相對應於-較高臨 電壓之狀態。在该第二記憶體單元抵達相對應於該較 π臨限㈣之該狀態之前’正被程式化至相對應於該較低 臨限電壓之該狀態的記憶體單元很可能抵達該狀態並且被 鎖定而無法進行進一步程式化。在該第二記憶體單元抵逹 相對應於該較高臨限電壓之該狀態之後，該第二記憶體單 元將耦合至該第一記憶體單元，並且造成該第一記憶體具 有尚於經程式化的表觀臨限電壓。 隨著δ己憶體單元尺寸持續縮小’預期自然臨限電壓程式 化與擦除分佈歸因於短通道效應、較大之氧化物厚度/耦 122847.doc 1353606 合比率變化及更大之通道換 ^ . ^ /雜物波動而增大，藉此減小介 於相鄰狀態之間的可用公眩 (-it -X y 。”僅使用兩種狀態之記憶體 .八 多狀態式记憶體之此效應更加顯 者。另外，介於字線之間的 工間及；I於位元線之間的空間 之減小亦將亦增大介於相鄰浮動閘極之間的耦合。 因此，需要減小相鄰浮動問極之間_ 【發明内容】 心 本文描述用於減小相鄰、，拿 鄰子動間極之間耦合效應之技術。 一項具體實施例包括：減小彳 4於不冋位兀線上之相鄰浮動 閘極之間的耦合效應。但是， 你兵他具體實施例中，本文 描述之技術可用於介於其他 ，，且子動閘極（或不利用浮動閘 極的其他組記憶體單元）之間的耦合。 一項具體實施例包括：判定一， 、.，且非揮發性儲存元件是否 係處於一第一條件；及作出 應對用於經判定處於該第 一條件之非揮發性儲存㈣的_第_組控制線進行充電。 回應該充電，感測用於經判定非處於該第一條件之非揮發 性儲存元件的一第二組控制線’以判定該第一組控制線是 否已充分耗合至該第二組控制線，藉此判定該組非揮發性 儲存元件中之哪-些非揮發性儲.存元件具有—處於該第一 條件之鄰近非揮發性儲存元件。已充分耗合至該第一組控 制線的該第二組控制線所相關聯的非揮發性儲存元件具有 處於該第—條件之至少—鄰近者。在-項實例中，該第一 條件相對應於處於-多狀態式架構中之一最高經程式化狀 _的-快閃f己憶體單元。然而’亦可以使用其他經程式化 122847.doc

狀態及條件。 n你Γ具體實施例包括：施加—電荷至處於-第-經 之—第—組非揮發性儲存元件所相關聯的一第. 組控制線，並且藉由偵測在該第—組控制線旁邊的一第第: 控制線中的電荷’來識別具有一處於該第一經程式化條 :之鄰近非揮發性儲存元件的一第二組非揮發性儲存元 件。°亥第二組控制線相關聯於-第二組非揮發性儲存元 另_項具體實施例包括··依據介於用於一特定非揮發性 儲存7L件的—特定控制線與用於—鄰近非揮發性储存元件 的-鄰近控制線之間的電容耦合，來感測該鄰近非揮發性 儲存，件的—條件。如果該經感敎條件係-第-條件， 自4特疋非揮發性储存元件讀取資訊，同時補償介於該 鄰近非揮發㈣存S件與該特定非揮發性儲存元件之間的 柄合。 另—項具體實施例包括：判定—組非揮發性儲存元件是 否係處於—第—條件；及對歸經判定非處於該第-條件 之非揮發性儲存7C件的-第—組控制線進行充電。對用於 經判定處於該第-條件之非揮發性儲存元件的—第二組控 制線進行充電β繼開始對該第一組控制線進行充電之後， 開始對該第二組控制線進行充電，使得回應對該第二組控 制線進行充電H組控制線中之至少―子組控制線被 耦合至該第一組控制線中之至少一子組控制線。回應回應 對該第一組控制線進行充電及對該第二組控制線進行充 '22847.doc 電，感測關於該第— 件之資訊。 組控制線所相關聯 的非揮發性儲存元 可藉由各種裝置實 設備之實例包括：非捏絡 明的各種方法一項適合 線連通於該等非揮發性儲 =制 本文中說明的方等控制線。該管理電路實行 括控制電路、一功率：具體實施例中’該管理電路包 控制器及感測組塊一解碼器、-狀態機、-路。 之任一項或一組合。亦可包括其他電 【實施方式】 適合實施本發明之一種記憶體系統之一項實例使用 NAND幻m己憶體結構，其包括介於兩個選擇閘極之間 串％排列的多個電晶體。串聯的該等電晶體與該等選擇閘 極被稱為一 NAND串。圖丨繪示NAND串的俯視圖。圖2繪 不其同等電路。圖1及2所示之該NAND串包括夾在一第一 選擇閘極120與一第二選擇閘極122之間串聯的四個電晶體 100、102、104和106。選擇閘極丨2〇閘控接至位元線126的 NAND串連接。選擇閘極122閘控接至源極線128的nand 串連接。藉由將適當電壓施加至控制閘極丨2〇CG來控制選 擇閘極120 »藉由將適當電壓施加至控制閘極i22CG來控 制選擇閘極122。電晶體1〇〇、；[ 〇2、1〇4和1〇6各具有一控 制閘極及一浮動閘極。電晶體1 〇〇具有控制閘極丨〇〇CG及 浮動閘極1OOFG。電晶體102包括控制閘極1 〇2CG及浮動閘 122847.doc 1353606 極102FG。電晶體i〇4包括控制閘極1〇4CG及浮動閘極 104FG。電晶體1〇6包括控制閘極1〇6CG及浮動閘極 106FG。控制閘極丨⑼⑶係連接至（或係）字線WL3，控制閘 極102CG係連接至字線WL2，控制閘極i〇4CG係連接至字 線WL1，及控制閘極1 〇6CG係連接至字線WL0。在一項具 體實施例中’電晶體1 〇〇、1 〇2、1 04和106皆係記憶體單 元。在其他具體實施例中，記憶體單元可包括多個電晶 體’或可能係不同於圖1及圖2所繪示之記憶體單元。選擇 閘極120連接至選擇線SGD。選擇閘極122連接至選擇線 SGS。 圖3繪示上文所述之NAND串的剖面圖。如圖3所示， NAND串的電晶體係形成在p井區mo中。每一電晶體包括 一種堆疊式閘極結構’其係由一控制閘極（l〇〇CG、 102CG、104CG 和 106CG)與一浮動閘極（1〇〇FG、1〇2FG、 104FG和106FG)所組成。控制閘極與浮動閘極典型係藉由 沉積複晶矽層予以形成。浮動閘極係形成在氧化物或其他 介電膜頂部上的p井表面上。控制閘極係在浮動閘極上 方，有一複晶矽間介電層使控制閘極與浮動閘極相分隔。 記憶體單7C (1 00、1 02、1 04和1 06)的控制閘極形成字線。 鄰近記憶體單元之間共用N+摻雜擴散區13〇、132、134、 136和138，藉此使記憶體單元互相串聯連接而形成一 ΝΑΝϋψ。彼等N+摻雜區形成該等記憶體單元中之每一記 憶體單元的源極及沒極。舉例而言，Ν+摻雜區13〇充當電 晶體丨22的汲極及電晶體106的源極；Ν+摻雜區132充當電 122847.doc 12 1353606 N+摻雜區134充當電 N+摻雜區136充當電 以及N+摻雜區138充 晶體106的汲極及電晶體104的源極 晶體104的汲極及電晶體1 02的源極 晶體102的汲極及電晶體1 00的源極 當電晶體1〇0的汲極及電晶體120的源極。^+摻雜= 接至該NAND串的位元線，而Ν+摻雜區128連接至一用 多個NAND串的共同源極線。 ' 請注意，雖然圖1至圖3繪示出在該NAND串中有四個吃 憶體單元，但是使用四個記憶體單元僅係作為_項實例; 以提供。連同本文描述之技術一起使用之— NAND串可旦 有少於四個記憶體單元或多於四個記憶體單元。舉例: 言，-些N娜串將包括8個記憶體單元I個記憶體單 兀、32個記憶體單元、64個記憶體 述未限定-~的任何特定記憶體/元。^ 二==r:br形式…資料。 心数位貝枓時，記憶體單元 麼範圍被劃分成經指派為邏 ：的臨限電 在_型快閃記憶體之,财二=段範圍。 之後的臨限電壓為負且被 α隐體…擦除 火我為邏輯"1丨丨。斗 後的臨限電壓為正且被定義為邏輯"0”。乂式化㈣之 且嘗試施加0伏至控制閘極來诗w臨限電壓為負 開通以指示*正在儲存 订：取時，記憶體單元將 施加0伏至控制閘極來 電壓為正且嘗試 通，其指示出儲存邏輯"0"。：操作時，圮憶體單元未開 記憶體單元稱為二元式記憶體單Α 位兀之數位資料的 122847.doc 6己憶體早7L亦可以儲存客你4叙_ _欠丨丨 冷仔夕位兀數位資料。此記憶體單元 稱為多狀態式記憶體單元。吝狀能—，々洛础πσ _ t > ° 夕狀態式圮憶體皁7L的臨限電 壓窗被分成若干狀態。舉你丨而.士 , „ +例而5 ’如果使用四種狀態，則 將有四個臨限電壓範圍指派給資料值"η"、"ι〇"、"〇1"及 ”〇〇"。在Ν娜型記憶體之—項實财，擦除操作之後的 臨限電壓為負且被定義為” u "。正臨限電壓係用於狀態 "10"、"01''及"00" 〇 以下美國專利案/專利申請案中提供nand型快閃記憶體 及其運作的相關實例，所有該等案整份内容均以引用方式 併入本文中：美國專利案第5,57〇,315號；美國專利案第 5,774,397號；美國專利案第6,〇46,935號；美國專利案第 5,386,422號，美國專利案第6,456,528號及美國專利申請案 序號第 09/893,277 號（公告第 US 2003/0002348 號）。除了 N AND型快閃記憶體以外的其他類型非揮發性記憶體亦可 配合本發明一起使用。 對快閃EEPROM系統很有用的另一類型記憶體單元利用 一非傳導介電材料來取代一傳導浮動閘極，用以用非揮發 性方式來儲存電荷。1987年3月IEEE Electron Deviee Letters 第 EDL-8 卷第 3 號第 93-95 頁 Chan 等人的"a True

Single-Transistor Oxide-Nitride-Oxide EEPROM Device"寺 章中描述此種記憶體單元。一由氧化矽、氮化矽、氮氧化 矽ΓΟΝΟ")所形成之三層式介電被夾在一傳導控制閑極與 在s己憶體单元通道上方之一半導性基板之一表面之間。可 藉由將電子自記憶體單元通道注入至氮化物（此處電子被 I22847.doc 14 1353606 截獲且儲存在受限區域中）中，來程式化記憶體單元。接 著，此儲存之電荷以可偵測方式變更記憶體單元之通道之 一部分的臨限電壓。藉由將熱電洞注入至氮化物中來擦除 記憶體單元。亦請參閱1991年4月IEEE Journal 〇f Solid_

State Circuits 第 26卷第 4號第 497-501 頁 Nozaki等人的"A 1 一

Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application"，其描述一種分割閘極（spUt_gate)組態之 類似記憶體單元，其中一經摻雜之複晶矽閘極延伸於記憶 體單元通道之一部分上，以形成一分開的選擇電晶體。前 文提及之兩篇文章整份内容均以引用方式併入本文中。 1998年 IEEE Press 由 William D. Brown與 Joe E. Brewer主編 之 Nonvolatile Semiconductor Memory Technology"第 1·2 節 中提出程式化技術（其以引用方式併入本文中），該章節中 的描述亦適用於介電電荷截獲裝置。此段落中描述之記憶 體單元亦可配合本發明一起使用。因此，本文描述之技術 亦適用於不同記憶體單元之介電區域之間的耦合。 2000 年 11 月 IEEE Electron Device Letters 第 21 卷第 11 號 第 543-545 頁 Eitan 等人的"NROM: A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell” 已描述另一種在 母一記憶體單元中儲存兩個位元的做法^ ΟΝΟ介電層延伸 跨越源極及汲極擴散之間的通道。一個資料位元的電荷會 被局部化在相鄰於汲極的介電層中，而另一個資料位元的 電荷被局部化在相鄰於源極的介電層中。藉由分開讀取介 電質内空間上分開之電何儲存區的二元狀態（binary state) 122847.doc 15 1353606 而獲得多重狀態資料儲存。此段落中描述之記憶體單元亦 可配合本發明一起使用。 圖4繪示NAND單元陣列之實例’諸如圖1至圖3中所示 之NAND單元。沿每一行’一位元線206耦合至用於NAND 串150的汲極選擇閘極之汲極終端126。沿每一列NAND 串’一源極線204可連接至所有該等NAND串的源極選擇閘 極之源極終端128。如需作為記憶體系統之部件的 構陣列及其運作之實例，請參閱美國專利案第5,57〇 31 5 號；第 5,774,397號；及第 6,046,935號。 記憶體單元陣列被劃分成大量記憶體單元區塊。如同快 閃EEPROM系統’區塊係擦除單位。即，每—區塊包含可 一起抹除的最少數量之記憶體單元。每一區塊典型被劃分 成若干頁。一頁係一程式化單位。在一項具體實施例中， 個別頁可被劃分成若干節段（segment)，並且節段可包含作 為一基本程式化操作而一次寫入的最少數量之記憶體單 元β —或多頁資料典型被儲存於一列記憶體單元中。一頁 可儲存一或多個區段（sector)。一區段包括使用者資料及附 加項（overhead)資料。附加項資料典型包括—已從該區段 之使用者資料所計算的錯誤修正碼（ECC)。控制器之一部 分（在下文描述）在將資料程式化至陣列中時計算該Ecc， 並且當自陣列讀取資料時亦檢查該ECC。替代做法為，將 ECC及/或其他附加項資料儲存在不同於使用者資料所屬的 頁(或甚至不同區塊)中。一區段之使用者資料典型係512個 位元組，其相對應於磁碟機中之一磁區（sect〇r)的大小。附 122847.doc • 16 · 加項貝料典型係額外的16-20個位元組。大量頁形成一區 塊’舉例而言’其為從8頁至最多32、64、128或更多頁。 圖5繪不根據本發明一項具體實施例之記憶體裝置296， 其具有用於平行讀取及程式化一頁記憶體單元之讀取/寫 入電路°己隐體裝置296可包括一或多個記憶體晶粒298。 記憶體晶粒298包括一個二維記憶體單元陣列3〇〇、控制電 路3 10及凟取/寫入電路3 6 5。在一些具體實施例中，記憶 體單元可能係三維。記憶體單元係藉由各種控制線予以控 制及存取，諸如位元線、字線、源極線及用於控制記憶體 陣列的其他線路。舉例而言，記憶體陣列3〇〇係可經由一 列解碼器330藉由字線與經由一行解碼器36〇藉由位元線予 乂疋址讀取/寫入電路3 6 5包括多個感測組塊4 〇 〇，並且 允許平行地讀取或程式化一頁記憶體單元。典型地，在相 同於一或多個記憶體晶粒298的記憶體裝置296(例如，可 卸除式儲存卡）中包括-控制器350。命令與資料係經由線 路320以在主機與控制器35〇之間傳送並且經由線路318以 在該控制器與一或多個記憶體晶粒298之間傳送。 控制電路310與讀取/寫入電路365協作以執行關於記憶 體陣列300的記憶體操作。控制電路31〇包括一狀態機 312、一晶片上位址解碼器314及一功率控制模組316。狀 態機312提供記憶體操作之晶片層級控制。晶片上位址解 崎器3 14提供-介於主機或—記憶體控制器使用之硬體位 址與解碼器330和360使用之硬體位址之間的位址介面。功 率控制模組3 i 6控制在記憶體操作期間供應至字線與位元 122847.d〇) -17- 丄353606 線的功率與電壓。

V 在-些實施方案中’可組合圖5的一些組件。在各種嘹 =，圖5之除記憶體單元陣列則外的一或多個組件J /或組合式）可視為_管理電路。舉例而言，管理電路 可包括如下中任-項或其組合：控制電路310、狀離機 、解碼器314/36〇、功率 ^ 刀手役別棋組3 16、感測組塊400、 s賣取/寫入電路365、控制器350等等。 圖6输示圖5所示之記憶體裝置296的另一配置。藉由各 種周邊電路對記憶體陣列3〇〇之存取係在該陣列之相對立 側處以對稱方式予以實施，使得每一側之存取線路與電路 之密度減少—倍°因此’列解碼器被分割成列解碼器330a 與330B，並且行解碼器被分割成行解碼器與％OR ^ 同樣地，讀取/寫入電路被分割成讀取/寫入電路365A(其從 記憶體陣列300底端連接至位元線）與讀取/寫入電路 365B(其從記憶體陣列頂端連接至位元線）以此方式，使讀 取/寫入模組之密度實質上減小一倍。圖6之裝置亦可包括 一控制器，如同如上文所述之圖5之裝置。 請參閱圖7 ’圖中繪示記憶體單元陣列3〇〇之示範性結 構。作為一項實例，描述一種被分割成以以個區塊的 NAND快閃EEPR0M。可以同時擦除每—區塊中儲存的資 料。在-項具體實施例中，區塊係被同時擦除之記憶體單 元的最小單位。在此實例中，每一區塊甲有相對應於位元 線BLO、BL1、…、則511的8,512行。在一項具體實施例 中’於讀取操作及程式化操作期間，可同時選擇一區塊的 122847.doc 1353606 所有位7L線。沿一共同字線且 Ά^ ^ 連接至任何位元線的記憶體 早兀可被同時程式化。 在另一具體實施例中，位元線祜 深被畫丨刀成奇數位元線及偶 敷位元線。在一種奇數/偶叙彳* - 一 7教偶數位兀線架構中，對沿一共同 字線且連接至奇數位元線的 、 。u筋早兀進行一次程式化， 並且對沿一共同字線且連接至偶動办_ A t ^ 愒數位兀線的記憶體單元進 行另一次程式化。

圖7繪示串聯連接以形成一 _ NAND串的四個記憶體單 元。雖然圖中繒示每一 NAND击Φ 4 it ^ 串中包括四個記憶體單元， 但疋可以使用四個以上或以下_梅.罌_ / μ 人a r 口匕I®體早兀（例如，n 32 或，、他數里）NAND串的-終端係經由一沒極選擇間極 (其連接至選擇閘極沒極線SGD)而連接至__相對應之位元 線，並且另一終端係經由一源極選擇閘極（其連接至選擇 閘極源極線SGS)而連接至共同源極線。 圖8繪示個別感測組塊400之方塊圖，該感測組塊被分成 一核心部分（稱為感測模組380)與一共同部分39〇。在一項 具體實施例中，對於每一位元線有一個分開之感測模組 3 80，並且對於一組多個感測模組38〇有一個共同部分 390。在一項實例中，一感測組塊將包括一個共同部分39〇 及八個感測模組380。一群組中的每一感測模組將經由一 資料匯流排372以與相關聯之共同部分通信。如需詳細資 訊，請參閱2004年12月29曰申請之美國專利申請案第 1 1/026,536 號題為 ’’Non-Volatile Memory & Method with

Shared Processing for an Aggregate of Sense Amplifiers，，， 122847.doc .19- 丄乃3606 該案整份内容以引用方式併入本文中。 感測模組380包括感測電路37〇，該感測電路判定一經連 接之位元線中的一傳導電流是否高於或低於一預先決Z臨 限位準。感測模組380亦包括—位元線鎖存器382，該位元 線鎖存器係㈣較該經連接之位域上的電㈣件。舉 例而言，鎖存於位元線鎖存器382中的一預先決定狀態將

導致該經連接之位元線被拉至一指定程式化禁止之狀態 (例如，Vdd)。 〜 一，、同部分390包括-處理器392、一組資料鎖存器394及 一耦合於該組資料鎖存器394與資料匯流排32〇之間的一 而介面396。處理器392執行運算。舉例而言，處理器之 功能，一係判定經感測之記憶體單元中所儲存的資料，並 且將忒絰判疋之貧料儲存於該組資料鎖存器中。該組資料 =存裔394係用於儲存在讀取操作期間處理器392所判定的 貝料位兀。該組資料鎖存器亦用於儲存在程式化操作期間 自=料匯流排320匯人的資料位元。經匯人之資料位元表 示意㈣式化於記憶體中的寫人資料。I/O介面396提供-介於資料鎖存器394與資料匯流排32Q之間的介面。 於讀取與感測期間，系統之運作係在狀態機312之控制 下狀^•、機控制不同控制閑極電壓至經定址記憶體單元之 供應。隨著逐步通過相對應於記憶體所支援之各種記憶體 、、各種預先疋義之控制閘極電壓，感測模組3可感 、J J彼等電壓之一’並且將經由資料匯流排372自感測模 組則提供—輸出至處理器说。此時，處理器392藉由考 122847.doc •20- Μ

-感測模組之感測事件及關於經由輸入線路職自狀離 機之經施加控制閉極的資訊來判定所得記憶體狀態。接 考，處理器運算該記憶體狀態之二進位編碼，並且將所得 身料位元儲存於資料鎖存器394中。在核心部分之另一具 體實施例中’位元線鎖存器382有雙重料，其作為用於 鎖存感測模組380之輸出的鎖存器且亦作為如上文所述之 位元線鎖存器。 期預-些實施方案將包括多個處理器392。在一項具體 實施例中，每-處理器392將包括—輸出線（圖9中未繪 不），使得每一輸出線被wired_〇R在一起。在一些具體實 包例中。亥等輸出線在被連接至該wired_〇R線之前先被反 轉。此項組態實現在程式化驗證過程期間迅速判定已完成 程式化過程之日㈣，此；^接收wi心⑽的狀態機可判定 所有正被程式化的位元已達到所要位準。舉例而言，當每 位7L已達到其所要位準時，該位元的一邏輯"〇”將被發 达至該wired-OR線（或一資料"丨”被反轉）。當所有位元輸出 一貝料"0”（或一資料”1”被反轉）時，狀態機知道終止程式 化過程。因為每一處理器與八個感測模組通信，所以狀態 機必須讀取wired-OR線八次，或將用以累加相關聯之位元 線之結果的邏輯加入至處理器392，使得狀態機僅需要讀 取wired-OR線一次。同樣地，藉由正確選擇邏輯位準，全 域性狀態機可偵測何時第一位元變更其狀態且據此變更演 算法。 、 在程式化或驗證期間，來自資料匯流排32〇的待程式化 I22847.doc U53606 =貝^被儲存在該組f料鎖存器394中。在狀態機之控制 下程式化操作包括施加至經定址記憶體單元之控制閘極 的—連串程式化電麼脈衝。在每一程式化脈衝之後進行一 2證操作’以判定記憶體單元是否已被程式化至所要之狀 :、。處理器392相對於所要之記憶體狀態來監視所驗證之 ί憶體狀態。當該兩種記憶體狀態-致時，處理器392設 二:線鎖存器394，致使位元線拉至-指定程式化禁止 U此禁止進—步程式化_合至該位元線的 :?在：使該記憶體單元之控制間極上有程式化脈衝出 始時具體實施例尹’在驗證過程期間，處理器在開 禁止值。立疋線鎖存器382,並且感測電路將其設定為— 資料鎖存器堆疊394肖合沐日g _ 料 相對應於感測模組的-堆疊資 〇在項具體實施例中，每感測# 資料鎖存$ ^ , “ 母^賴組38G有三個 被實施為二 方案中(但非必須)，資料鎖存器 換成用tr’使得储存於其中的並列資料被轉 ;資料匯流排320的串列資料， 具體眘始办丨士 汉之亦然。在較佳 實知财，相對應於_記憶體 的所有資料鎖存器皁兀之讀取’寫入組塊 存器，使得可辟由“丨禮 起’以形成-區塊移位暫 %付J藉由串列傳送來輪 體而言，含j入或輸出一區塊資料。具 3 r個碩取/寫入模組 其該紐資科鎖存器之每一 調適’使得 流排，猶如其係屬於-用於整個=入或移出資料匯 存器的部件。 6取/寫入組塊之移位暫 122847.doc -22- 1353606 如需關於非揮發性儲存裝置之各項具體實施例的結構 及/或操作的額外資訊’請參閱：0)2004年3月25日公告之 美國專利申請公開案第2004/0057287號題為"Non-Volatile Memory And Method With Reduced Source Line Bias Errors” ；（2)2004年6月10曰公告·之美國專利申請公開案第 2004/0109357 號題為"Non-Volatile Memory And Method with Improved Sensing”；（3)發明人Raul-Adrian Cernea於 2004年12月16日申請之美國專利申請案第u/obj 99號題 為 Improved Memory Sensing Circuit And Method For Low Voltage Operation"; (4)發明人 Jian Chen於 2005 年 4月 5 日 申請之美國專利申請案第11/099,133號題為"Compensating for Coupling During Read Operations of Non-Volatile

Memory，'；以及（5)發明人 Siu Lung Chan 與 Raul-Adrian Cernea於2005年12月28曰申請之美國專利申請案第 11/321，953 號題為"Reference Sense Amplifier For Non-

Volatile Memory"。以上列出之五份專利文件整份内容均 以引用方式併入本文中。 圖9繪示感測模組380之實例，但是，亦可使用其他實施 方案。感測模組380包括位元線隔離電晶體5 12、位元線下 拉電路（電晶體522與550)、位元線電壓鉗位電晶體612、讀 出匯流排傳送閘530、感測放大器600及位元線鎖存器 3 8 2。位元線隔離電晶體5 12之一側被連接至位元線b L及電 容器5 10。位元線隔離電晶體5丨2之另一側被連接至位元線 電壓鉗位電晶體612及位元線下拉電晶體522 ^位元線隔離 122847.doc -23 - 1353606 電晶體512之閘極接收標示為bls之訊號。位元線電壓鉗 . 位電晶體6 12之閘極接收標示為BLC之訊號。位元線電壓 甜位電晶體6 12係在節點SEN2處連接至讀出匯流排傳送閘 530。讀出匯流排傳送閘530被連接至讀出匯流排532。位 ·* 元線隔離電晶體6 12係在節點SEN2處連接至感測放大器 ’’ 600 °在圖9所示之具體實施例中，感測放大器600包括電 晶體 613、634、641、642、643、654、656與 658 以及電容 φ 器電容器電容器Csa。位元線鎖存器382包括電晶體661、 662 、 663 、 664 、 666與668 〇 一般而言’通常’以平行方式操作沿一字線的記憶體單 7C。因此’相對應數量之感測模組係以平行方式操作。在 一項具體實施例中’一控制器提供控制訊號與時序訊號至 以平行方式操作之感測模組。在一些具體實施例中，沿一 字線之資料被劃分成多個頁，並且以一次一頁方式或以一 次多頁方式讀取或程式化該資料。 Φ 當藉由訊號BLS而啟用位元線隔離電晶體5 12時，感測 模組380可連接至用於一記憶體單元的位元線（例如，位元 線BL)。感測模組380藉由感測放大器6〇〇來感測記憶體單 • 元之傳導電流，並且鎖存讀取結果作為感測節點SEN2處 之數位電壓位準並且經由傳送閘53〇將讀取結果輸出至讀 ' 出匯流排532。 感測放大器600包括一第二電壓鉗位電路（電晶體612與 634)、一預充電電路（電晶體641、以之與㈣乃及—鑑別器 (discriminator)或比較電路（電晶體654、656與658 ;及電容 122847.doc -24- 1353606 器Csa)。在一項具體實施例令，施加一參考電壓至正被讀 取之記憶體單元的控制開極。如果該參考電麼大於該記憶 體單元的臨限電壓，則將使記憶體單元開通並且在其源^ 與汲極之間傳導電流。如果該參考電壓不大於該記憶體單 元的臨限電壓，則將使記憶體單元未開通並且未在其源極 與汲極之間傳導電流。在許多實施方案中’開/關可係持 續性轉’交，使彳于该s己憶體單元將回應不同控制閘極電壓而 傳導不同電流。如果該記憶體單元係處於開通狀態並且正 在傳導電/心，則經傳導電流將使節點SEN上的電壓減小， 有效率地充電或增大橫跨電容器Csa之電壓，其另一端子 係處於vd〆如果在一預先決定感測週期期間該節點sen上 的電壓放電至一預先決定位準，則該感測放大器6〇〇回應 控制閘極電壓而報告該記憶體單元經開通。 感測模組3 80之一項特徵係在感測期間將一恆定電壓供 應併入至位元線。此較佳係藉由位元線電壓鉗位電晶體 予以貫行，在電晶體612串聯於位元線Bl情況下，其運 作如同甜位二極體（di〇de clamp)。該電晶體之閘極被加偏 [至円於其臨限電壓Vt的一恆定電壓blc，該恆定電壓 :C等於所要位元線電壓在此方式中，在程式化-驗 兄或項取期間’該電晶體使位元線隔離於節點sEN，並且 又定位元線的一恆定電壓位準，諸如設定所要Vbl=〇乃伏 至 0,7 伏。一 Αα 力又而έ ’位元線電壓位準被設定至充分低以 避免長預充電時間的位準，然而充分高以避免接地雜訊與 其他因素的位準。 122847.doc -25- 1353606 感測放大器600感測通過感測節點SEN的傳導電流，並 . 且判定該傳導電流是否高於或低於一預先決定值。該感測 放大器將數位形式之所感測結果作為訊號SEN2輸出至讀 出匯流排532。 . 亦輸出數位控制訊號INV(其實質上可係SEN2處之訊號 1 的經反轉狀態）以控制下拉電路。當所感測之傳導電流高 於預先決定值時’ INV將係HIGH且SEN2將係LOW。下拉 電路加強此結果。下拉電路包括一 η型電晶體522(其受控 於控制訊號INV)及另一n型電晶體55〇(其受控於控制訊號 GRS)。當GRS訊號為LOW時，其允許位元線8[成為浮動 狀態，而不顧及INV訊號之狀態。在程式化期間，^…訊 號轉變為HIGH時，以允許位元線BL被拉至接地且受控於 INV »當需要位元線BL成為浮動狀態時，QRS訊號轉變為 LOW ^請注意，亦可使用其他設計的感測模組、感測放大 器及鎖存器。 _ 讀取/寫入電路365同時操作一頁之記憶體單元。該等讀 取/寫入電路365中的每一感測模組38〇係經由一位元線而 耦合至一相對應之記憶體單元。傳導電流自感測模組流經 . 位元線而進入記憶體單元之汲極中並且自源極流出，之後 行進通過一源極線而至接地。在積體電路晶片中，記憶體 陣列中的s己憶體單元之源極皆被連接在一起，作為經連接 至記憶體晶片之某外部接地襯墊（例如，Vss襯墊）的源極線 夕個刀支。甚至當使用金屬帶（metal strapping)來減小源 極線之電阻時，介於記憶體單元之源電極與接地襯墊之間 122847.doc -26- 13^3606 仍有有限電阻R。典型地，接地迴路電阻R為約50歐 姆0 ί ;正被平行感測之整頁記憶體，流動通過源極線之總 • U系所有傳導電流之總和。-般而言，每-記憶體單元 s #傳導電机取決於經程式化至其電荷儲存it件的電荷量。 對於έ己憶體單元之既定控制閘極電壓，小電荷將產生稍微 較之傳導電流。當一有限電阻存在於記憶體單元之源電 Φ 極與接地襯墊之間時，藉由Vdr〇P = iTOT R給定橫跨該電阻 之電壓降。 舉例而言，如果4,256個位元線同時放電，每一者之電 流為1 μΑ，則源極線電壓降將等於4,〇〇〇個線Μ微安培/線 Χ5〇歐姆〜0.2伏。當感測記憶體單元之臨限電壓時，此源 極線偏壓促成〇. 2伏之感測誤差。 在一組具體實施例中，一種用於減小源極線偏壓之方法 係藉由具有用於多進程感測（multi_pass sensing)之特徵與 • 技術的讀取/寫入電路予以達成。每一進程有助於用高於 一既定鑑別電流值的傳導電流來識別及關閉記憶體單元。 典型地’隨著每一進程，該既定鑑別電流值以漸進方式趨 於習知單進程感測的中斷點電流值。在此方式中，由於較 高之當前記憶體單元已被關閉，所以後續進程中的感測將 • 受到源極線偏壓的影響較小。 舉例而言，可用兩次進程（j = 〇至1)來實行多進程感測。 在第一進程之後’識別出具有高於中斷點之傳導電流的兮己 憶體早元’並且藉由關閉其傳導電流來移除彼等記惊體單 122847.doc •27· 1353606 元。一種關閉記憶體單元之傳導電流的較佳方式為：將彼 等記憶體單元之位元線上的其汲極電壓設定至接地。在一 第二進程中，減少來自源極線偏壓的誤差。也可考慮兩次 以上進程。在源極線偏壓將不造成誤差的具體實施例中， 可使用一次進程進行感測。 圖10(A)至10(Κ)繪示用於解說在讀取/驗證操作期間感測 模組3 8 0之一項具體實施例的時序圖。 階段（0):設定 感測模組380(請參閱圖9)係經由一啟用訊號BLS(圖 10(A))而連接至相對應之位元線。用blc(圖10(B))來啟用 電壓鉗位。用一控制訊號FLT(圖1〇(c))來啟用預充電電晶 體642以作為一受限制之電流源。 階段（1):受控制之預充電 藉由重設訊號RST(圖10(D))來初始化感測放大器600， 其經由電晶體658將訊號INV(圖10(H))拉至接地。因此， 在重叹之後’ inv被設定至LOW。同時’ p型電晶體663將 互補訊號LAT拉至Vd(^HIGH(圖10(H))。即，LAT係INV之 互補。隔離電晶體634受控於訊號LAT。因此，在重設之 後’隔離電晶體634被啟用以連接感測節點SEN2至感測放 大器的内部感測節點SEN。 預充電電晶體642透過内部感測節點SEN與感測節點 SEN2對位元線BL進行預充電達一預先決定時間週期。這 將使位元線成為用於感測其傳導狀態的最佳電壓。預充電 電晶體642受控於控制訊號flT(，，FLOAT”）。位元線將被上 122847.doc •28· 1353606 拉朝向如位元線電壓鉗位電晶體612所設定的所要位元線 電壓。上拉速率將取決於位元線t的傳導電流。傳導電流 愈小，上拉愈快。 前文已描述：如果具有高於一預先決定值之傳導電流的 記憶體單7G彼關閉並且排除其所促成的源極線偏壓，則可 最小化歸因於源極線偏壓所導致的感測誤差。因此，預充 電電晶體642有兩項功能。一項功能係將位元線預充電至 一最佳感測器電壓。另一項功能係識別具有高於一用於 D.C.(直流）感測之預先決定值之傳導電流的記憶體單元， 使得排除彼等者所促成的源極線偏壓。 藉由提供預充電電路（其作用如同用於供應一預先決定 電流至位元線的電流源）來達成D.c.感測。用以控制p型電 晶體642之訊號FLT係致使其"程式化”一預先決定電流流 動作為項實例，可自具有設定至5〇〇奈安培之參考電 μ的電流鏡來產生FLT訊號《當p型電晶體642形成電流鏡 之鏡支腳時，其亦具有注入於其中的相同5〇〇奈安培。 圖1〇(11)至10(14)四個示範性位元線上的電壓，該四個位 元線分別連接至具有700奈安培、4〇〇奈安培、22〇奈安培 與4〇奈安培之傳導電流的記憶體單元。舉例而言，當預充 電電路（其包括電晶體642)係具有500奈安培之限制的電流 源時三具有超過奈安培之記憶體單元在位元線上汲取 的電太何决於其可累積的電荷。結果’對於具有傳導電流 >。不安坨的位元線，其在内部感測節點sen處的電壓或 ，將、准持在接近0伏（諸如0.1伏；請參閱圖10(11))。另一 122847.doc •29· 1353606

方面，如果記憶體單元的傳導電流低於500奈安培，則預 充電電路（其包括電晶體642)將開始對位元線進行充電，並 且其電壓開始上升朝向經鉗位位元線電壓（例如，由電壓 鉗位電晶體612所設定的〇.5伏）（圖1〇(12)至ι0(Ι4))。相應 地’内部感測節點SEN將維持接近於〇伏或被上拉至vdd(圖 10(G))。一般而言，傳導電流愈小，將愈快使位元線電壓 充電至經鉗位位元線電壓。因此，藉由在受控制之預充電 階段之後檢查位元線上的電壓，使得可能識別經連接之記 憶體單元是否具有高於或低於一預先決定位準之傳導電 流。 階段（2):自後續選通進行D.c.鎖存&移除高電流之記憶體 單元

在文控制之預充電階段之後，一起始Dc.高電流感測階 段開始於由鑑別器電路來感測節點卿。該感測識別具有 高於該預先決定位準之傳導電流的記憶體單元。該鑑別器 電路包括串聯的兩個P型電晶體654與656，其上拉用於暫 存訊號INV之節點。藉由一轉變為L〇w的讀取選通訊號 STB來啟用邊p型電晶體⑽，藉由在該内部感測節點咖 處一轉變為LOW的訊號來啟田兮；丨丨λ 诹术啟用该Ρ型電晶體650。高電流之 5己憶體早元將具有接近〇俠夕1r 迎υ伙之訊旒SEN，或至少無法使其 位元線預充電至充分离Μ μ ^ 巧U關閉该Ρ型電晶體656。舉例而 言，如果弱上拉被限制5 $ Λ η太 削至500奈安培之電流，則無法上拉 具有7 0 0奈安培之傳導雷、、ώ^ ^ 导電仙·的έ己憶體單元（圖10(G1))。當 STB選通LOW以進行銷在主 丁鎖存時，1NV被上拉至Vdd。此將用 122847.doc 1353606 INV HIGH與LAT LOW(圖1〇(Η1))來設定鎖存器電路660。 當INV係HIGH且LAT LOW時，隔離閘630被停用並且阻 隔该感測節點SEN2與該内部感測節點SEN。同時，藉由下 拉電晶體522將位元線拉至接地（圖9 & 1〇(11))。此將有效 率地關閉位元線中的任何傳導電流，消除其所造成的源極 線偏壓。 因此，在感測模組380之一項較佳實施方案中，採用一 受限制電流源預充電電路。此提供額外或替代方式（D C. 感測）’以識別載送高電流的位元線並且關閉彼等經識別 之位元線，以最小化在後續感測中的源極線偏壓誤差。 在另一具體實施例中’預充電電路未經明確組態以協助 識別馬電流之位元線，而是，預充電電路經最佳化，以在 §己憶體系統可用的最大電流之容許範圍内，儘速上拉且預 充電位元線。 階段（3):復原/預充電 在感測先前尚未下拉之位元線中的傳導電流之前，藉由 轉變為LOW的訊號FLT來啟動預充電電路，以將感測節點 SEN2預充電至vdd(圖i〇(c)及圖1 〇(i2) -1 〇(14))，並且可能 已部分耦合的位元線歸因於相鄰位元線上的電壓減小而下 降。 階段（4):第一 A.C.感測 在一項具體實施例中，藉由判定浮動之内部感測節點 SEN處的電壓降來實行A.C.(交流或瞬變）感測。這係藉由 鑑別器電路（其採用經耦合至内部感測節點SEN的電容器 122847.doc •31 · 1353606

Csa)予以達成，並且考量正在用於充電（減小節點sen上的 電壓）之傳導電流的速率。在積體電路環境中，典型地用 一電晶體來實作電容器Csa ;但是，其他實施方案係適合 的。電谷器Csa具有一預先決定電容（例如，3〇作），其可 經選擇以用於最佳電流判定。可藉由適當調整充電週期來 設定鑑別電流值，典型在1〇〇奈安培至1〇〇〇奈安培範圍 内。 該鑑別器電路感測該内部感測節點SEN中的訊號sen。 在每次感測之前，藉由預充電電晶體642將在該内部感測 節點SEN處的訊號上拉至Vdd。此將初始設定橫跨電容器 Csa的電壓為零。 當感測放大器600準備好進行感測時，藉由轉變為high 之FLT來停用預充電電路（圖l〇(C))。藉由確證（assertion)選 通訊號STB來結束第一感測週期丁丨。於感測週期期間，傳 導中之記憶體單元所誘導的傳導電流將對電容器進行充 電。透過位元線中之傳導電流的汲取動作，在SEN處的電 壓將隨著對電容器Csa進行充電而自Vdd減小。圖1〇(G)(請 參閱曲線G2至G4)繪示相對應於其餘三個示範性位元線之 節點SEN，该二個位元線分別連接至具有4〇〇奈安培、22〇 奈安培與40奈安培之傳導電流的記憶體單元，記憶體單元 的傳導電流愈高，減少速率愈快。 階段（5):自後續感測進行AC•鎖存及移除較高電流之記憶 體單元 在第預先決定感測週期結束時，節點SEN將已減小至 122847.doc -32- 1353606 某電壓，其取決於位元線中的傳導電流（請參閱圖1〇G之曲 線G2至G4)。作為一項實例，在此第一階段中的鑑別電流 被設定為300奈安培。電容器Csa、感測器週期丁丨及卩型電 晶體656之臨限電壓係致使相對應於高於鑑別電流（例如， 3 00奈安培）的SEN處之訊號將下降至充分低以開啟電晶體 656。當鎖存訊號STB選通LOW時，輸出訊號INV將被拉至 HIGH，並且將於鎖存器382予以鎖存（圖1〇(E)與圖 1 0(H)(曲線H2))。另一方面，相對應於低於鑑別電流的訊 唬SEN將產生一無法開啟電晶體656的訊號SEN。在此情況 中，鎖存器382將維持不變，在該情況中，lAT維持high (圖10(H3)與1〇(Η4))。因此，可瞭解到，鑑別器電路有效 率地判定位元線中之傳導電流相對於感測週期所設定之參 考電流的量值。 感測放大器600亦包括第二電壓鉗位電晶體，其用途旨 在使該電晶體61 2之汲極的電壓維持充分高，以使位元線 電壓鉗位電晶體6 1 0正常運作。如上文所述，位元線電壓 鉗位電晶體610將位元線電壓鉗位至一預先決定值Vbl(例 如’ 0.5伏卜這將需要將電晶體612的閘極電壓blc設定為 Vbl+Vt(其中ντ係電晶體612的臨限電壓），並且經連接至 感測節點501的汲極高於源極’即，訊號SEN2 > vBL。具 體而言’已知電壓鉗位之組態，犯犯應不高於xx〇 Vt或 BLX-VT中之較小者’並且SEN應不較低。在感測期間，隔 離閘630係處於傳遞（pass_thr〇ugh)模式。但是，在感測期 間，在該内部感測節點SEN處的訊號具有自減小的電 122847.doc -33 - 1353606 壓第一電壓鉗位防止SEN降至低於XX0_Vi^ blx_Vt中 之較小者。這係藉由受控於訊號 電阳體612予以達成。因此，透過電壓鉗位之動作，使位 几線電壓VBL在感測期間保持恆定（例如，〜〇 5伏）。 ^ 藉由鎖存器電路382來鎖存電流判定之輸出。藉由電晶 、 體661、662、663與664連同電晶體666與668一起將鎖存器 電路形成為一設定/重設鎖存器。卩型電晶體666受控於訊 φ 號RST(RESET)，並且電晶體668受控於訊號STB〇如需 上文所述之經調適用於低電壓操作之感測放大器的變化方 案，w參閱發明人Raul_Adrian於2〇〇4年月μ曰 申請之美國專利申請案第11/〇15，199號題為”Impr〇ved

Memory Sensing Circuit And Method For Low Voltage Operation” ’該案整份内容以引用方式併入本文中。 一般而言，將有一頁之記憶體單元係藉由相對應數量之 多進程式感測模組380予以操作。對於具有高於第一鑑別 籲 電流位準之傳導電流的記憶體單元，其LAT訊號將被鎖存 為LOW(INV被鎖存為HIGH)。這接著啟動位元線下拉電路 520,以將相對應之位元線拉至接地，藉此關閉其電流。 階段（6):復原/預充電 * 在下一次感測先前尚未下拉之位元線中的傳導電流之 ’ 前，藉由訊號FLT來啟動預充電電路，以將内部感測節點 63 1 預充電至 Vdd(圖 10(C)及圖 ι〇(ΐ3)_ι〇(ΐ4))。 階段（7):第二感測 當感測放大器600準備好進行感測時，藉由轉變為high I22847.doc •34- 1353606 之FLT來停用預充電電路（圖零））β藉由碟證選通訊號 STB來設定第二感測週期Τ2。於感測週期期間，傳導電流 (若有的話）將對電容器進行充電。透過位元線刊中之傳導 電流的汲取動作，在節點SEN處的訊號將隨著對電容器 Csa進行充電而自vdd減小。 根據前文之實例，已識別出具有高於3〇〇奈安培之傳導 電流的記憶體單元，並且在早先階段中關閉彼等記憶體單 元。圖14(G)(曲線G3與G4)分別繪示相對應於兩個^範性 位元線之SEN訊號，該兩個位元線分別連接至具有奈 安培與40奈安培之傳導電流的記憶體單元。 階段（8):用於讀取之第二鎖存 在第二預先決定感測週期T2結束時，SEN將已減小至某 電壓，其取決於位元線中的傳導電流（圖1〇G之曲線⑺與 作為-項㈣’在此第二階段中的鑑別電流被設定 為1〇〇奈安培。在此情況中，具有22〇奈安培之傳導電流的 記憶體單it之爾經鎖存為HIGH(圖i 〇(H)),並且隨後其 位元線拉至接地（圖10(I3)p另一方面，具有4〇奈安培之 傳導電流的記憶體單元不影響鎖存器之狀態，其係用lat HIGH予以預設。 階段（9):讀出至匯流排 最後’在δ貝出I1白&中’在傳送閘53〇處的控制訊號nc〇 允許經鎖存之訊號SEN2被讀出至讀出匯流排532(圖1〇⑴ 與 10(κ))。 如圖10(11)至10(14)所示，在每-感測週期期間位元線維 122847.doc -35- 1353606 持恆定。因&，從前文之論$，排除電容性位元線至位元 線輕合。 上文所述之感測模組3 8 〇係用三次進程來實行感測之具 體實施你j，實行最前面的兩二欠進程以識別及關閉較高電流 之。己隐體單元。由於排除較高電流所促成的源極線偏壓， 所以最後進程能夠更精確地感測具有較低範圍傳導電流的 記憶體單元。 在其他具體實施例中，用不同組合之DC進程與進 程來貫行感測操作，一些感測操作僅使用兩次或兩次以上 A.C,進程，或僅使用一次進程。對於不同進程每次進程 所使用的鑑別電流值可能相同或以漸進方式趨於最後進程 使用的鑑別電流。另外，上文所述之感測具體實施例僅僅 係適合感測模組的一項實例。亦可使用其他設計與技術來 實行本文所述之技術。對於本文所述之本發明，不需要或 提議任何特殊之感測模組。 圖11繪示用以解說程式化非揮發性記憶體方法之一具體 實施例的流程圖。在一實施方案中’在程式化之前先擦除 記憶體單元（以區塊為單位或其他單位）。在一具體實施例 中，擦除記憶體單元之方式為：使13井上升至一擦除電壓 (例如，20伏）達一段充分時間週期，並且使所選區塊的字 線接地，同時源極線及位元線係處於浮動狀態。由於電容 耦合，導致非所選字線、位元線、選擇線及共同源極線也 上升至該擦除電壓之顯著分率。因此，施加強電場至所選 區塊的記憶體單元之隧穿氧化物層，並且由於浮動閘極的 122847.doc * 36 - 1353606 電子被發射至基板，導致所選記憶體單元的資料被擦除， 典型係藉由Fowler-Nordheim隧穿*隨著電子從浮動問極 轉移至p井區’所選記憶體單元的臨限電壓被降低。可对 整個記憶體陣列、分開的區塊或其他記憶體單元單位 行擦除。 在圖11之步驟700，一 "資料載入"命令係由控制器予以 發出且由控制電路31〇予以接收。在步驟7〇2，從控制器或 主機將指定頁位址的位址資料輸入至解碼器314。在步驟 7〇4，所定址之頁的一頁程式化資料被輸入至資料緩衝器 以進行私式化。該資料被鎖存在適當組之鎖存器中。在步 驟706，一 "程式化"命令係由控制器予以發出至狀態機 312 ° 藉由"程式化”命令之觸發，使用圖12所示之施加至適當 字線的步進式脈衝，由狀態機3 12控制以將在步驟7〇4中鎖 存的資料程式化至所選記憶體單元中。在步驟7〇8，程式 化電壓Vpgm被初始化為開始脈衝（例如，12伏或其他值）， 並且狀態機3 12所維護的一程式化計數器pc被初始化為〇。 在步驟710，施加第一 Vpgm脈衝至所選字線。如果儲存在 一特定資料鎖存器中邏輯”〇”指示出應程式化相對應之記 憶體單元，則相對應之位元線被接地。另一方面，如果儲 存在特疋鎖存器中的邏輯"1"指示出相對應之記憶體單 7L應維持其現有資料狀態，則相對應之位元線被連接至 Vdd以禁止程式化。 在步驟712，驗證所選記憶體單元之狀態，以判定其是 122847.doc -37- 丄353606 否已到達其目標臨限電壓。如㈣測到一所選記憶體單元 的臨限電壓已到達目標位準’則相對應之資料鎖存器中健 存的貝料被變更為邏輯"i "。如果偵測到目標臨限電壓未 到達適當位準，則不變更相對應之資料鎖存器中儲存的資 科。在此方式t，在本身相對應之資料鎖存器中已儲存邏 輯””的位元線不需要予以程式化。當所有資料鎖存器皆 正在儲存邏輯”「時，狀態機（經由上文所述之w㈣领型 機知道已程式化所有所選記憶體單元。在步輝714，檢 查是否所有資料鎖存器正儲存邏輯"丨，、若是，因為所有 所選記憶體單元皆已^以程式化且驗證，所以程式化過程 完成且成功。在步驟716，報告”通過”（PASS)狀態。 ” I在步驟7丨4 ’如果判定非所有資料鎖存器正儲存邏輯 1 ，則程式化過程繼續進行。在步驟71 8，比對一程式化 限制值PCMAX來檢查該程式化計數器pc。一項實例之程 式化限制值為20;但是’亦可使用其他數值。如果程式化 4數器PC不小於2G ’則程式化過程已失敗且在步驟72〇報 告”失敗”狀態。在一些具體實施例中，到達最大迴圈次數 之後，系統檢查少於預先決定數量之記憶體單元是否尚未 完成程式化。如果少於該預先決定數量尚未完成程式化， 則程式化過程仍然視為通過。如果該程式化計數spc小於 〇則按步進大小來遞增VPgm位準，並且在步驟722累加 該程式化計數器PC。在步驟722，過程迴圈回到步驟71〇， 以施加下一 Vpgm脈衝。 圖12繪示一連串程式化脈衝，其被施加至經選擇用以程 122847.doc -38- 1353606 2的子線。介於程式化脈衝之間係—組驗證脈衝（圖中 盆T )在—些具體實施例中，對於正在將資料程式化 :，、中之每一狀態可能有-驗證脈衝。在其他具體實施例 可能有更多或更少之驗證脈衝。 在-項具體實施例中，資料係沿一共同字線程 憶體單元。+ + t 主。己 因此，在施加圖12之程式化脈衝之前，先選擇 用於程式化的字線之-。此字線將稱為所選字線。_區塊

中的其餘字線稱為非所選字線。 右適用，在成功程式化（與驗證）過程結束時，記憶體單 兀的馱限電壓應在經程式化之記憶體單元的一或多項臨限 5 ’刀佈内或在經擦除之記憶體單元的一臨限電壓分佈 内。圖13緣承當每—記憶體單元健存兩個位元之資料時記 憶體單元陣列的示範性臨限電壓分佈。圖13繪示經擦除之 記憶體單元的第一臨限電壓分佈E。亦描緣出經程式化之 记憶體單元的三種臨限電壓分佈A、B和c ^在一項具體實 施例中，E分佈t的臨限電壓係負值，A、分佈中的 臨限電壓係正值。 圖13之每一相異臨限電壓範圍對應於—用於各組資料位 凡的預先決定值。介於程式化於記憶體單元中之資料與記 憶體單元之臨限電壓位準之間的特定關係取決於記憶體單 疋所採用的資料編碼方案。舉例而言’美國專利案第 6,222,762號及2003年6月13曰申請之美國專利申請公告案 第 2004/0255090號"Tracking Cells For A Mem〇ry (该等案整份内容以引用方式併入本文中）描述用於多狀態 I22847.doc •39· 式陕閃δ己憶體單元的各種資料編碼方案。在一項具體實施 例中，使用一種格雷碼（Gray e〇de)指派，將資料值指派給 °玄等臨限電壓範圍，使得如果一浮動閘極的臨限電壓錯誤 地偏移至其鄰近物理狀態，則僅一個位元將受到影響。一 項實例指派"11"給臨限電壓範圍E(狀態E);指派"丨〇 "給臨 限私壓範圍A(狀態A);指派"〇〇"給臨限電壓範圍B(狀態 )，及指派"01"給臨限電壓範圍c(狀態c)。但是，在其他 具體貫施例中，不使用格雷碼。雖然圖1 3繪示四種狀態， 仁疋亦可配合其他多狀態結構（包括具有四種以上或以上 狀態之多狀態結構）運用本發明。舉例而言，一些非揮發 性儲存元件可利用八種（七種經程式化狀態與一種經擦除 狀態）或八種以上狀態。 圖1 3亦繪示用於從記憶單元讀取資料的三個讀取參考電 壓Vra、Vrb和Vrc。藉由測試一既定記憶體單元的臨限電 壓是否高於或低於Vra、Vrb和Vrc，系統可判定該記憶體 單元所處之狀態。 圖1 3亦繪示三個驗證參考電壓Vva、vvb和當將記 憶體單元程式化至狀態A時，系統將測試記憶體單元是否 具有大於或等於Vva之臨限電壓。當將記憶體單元程式化 至狀態B時，系統將測試記憶體單元是否具有大於或等於 Vvb之臨限電壓。當將記憶體單元程式化至狀態c時，系 統將判定記憶體單元是否具有大於或等於Vvc之臨限電 壓。 在一項具體實施例中，名為全序列程式化，可將記憶體 I22847.doc •40- 1353606 單元從經擦除狀態E直接程式化至該等經程式化狀態A、B :C中之任一狀態。舉例而纟，待程式化的一群體記憶體 單凡可先予以擦除，使得該群體中的所有記憶體單元皆處 於’丄擦除狀4 E。當-些記憶體單元正被從狀態£程式化至 狀I、A時，其他，己憶體單元正被從狀態e程式化至狀態b及/ 或從狀態E程式化至狀態c。 圖14繪不一種程式化多狀態式記憶體單元之兩次進程

(two pass)技術之實例，其儲存兩個不同頁（一下部頁與一 上。P頁）的資料。®中顯示四種狀態：狀態E⑴）、狀態 A〇〇)、狀喊B(00)及狀態c⑻）。對於狀態e，彼兩頁儲存 ”1"。對於狀態A，下部頁儲存，，〇”且上部頁儲存πι"。對於 狀態Β，彼兩頁儲存"〇”。對於狀態c，下部頁儲存"i ”且上 部頁儲存τ。請注意，雖㈣^位元型樣⑽p_rn)已 被指派給每一狀態，但是可指派不同的位元型樣。 在第a私式化進程中，按照待程式化至下部邏輯頁中 的位元來設定記憶體單元的臨限電壓位準。如果該位元係 一邏輯T’’貝由於已在早先予以擦除而處於適當狀態， 所以未使臨限電壓變更。但是，如果待程式化之位元係一 邏輯’靠㈣單元之臨限電壓料增加至狀態A’如 圖箭頭730所示。 在第一次程式化進程中，松日3 τ：、士 ^ i r铋照正被程式化至上部邏輯頁 中的位元來設定記憶體單元的臨 幻l限電壓位準。如果該上部 邏輯頁位元係儲存一邏輯"丨"，丨 、弭i ，則由於該記憶體單元係處 於狀態E或A (取決於該下部頁位元2 ^ 、 Μ位7L之私式化），彼兩種狀態 122847.doc -41 - 所以未發生程式化。如果該上部

體單元已被程式化為狀態A， 皆載有上部頁位元 頁位元係邏輯"0，|， ’使得臨限電壓增加至狀態C範圍 如果第一程式化進程導致該記憶 態A，則在第二進程中進一步程式 化該記憶體單元，使得臨限電壓增加至狀態B範圍内，如 圖箭頭732所示。第 二進程的結果係將記憶體單元程式化 為經指定用以使上部頁儲存邏輯，，〇"之狀態，而且未變更 下部頁之資料。 在一項具體實施例中，可設定一系統用以如果寫入資料 足以填滿一字線，則實行全序列寫入。如果寫入不足之資 料，則程式化過程可用所接收之資料來程式化下部頁。當 接收後續資料時，系統將接著程式化上部頁。在另一項具 體貫把例中，系統可在程式化下部頁之模式中開始進行寫 入，並且如果後續接收到足夠的資料’則轉換至全序列程 式化模式’以填滿一整個（或大多數）字線的記憶體單元。 如需此具體實施例之詳細資訊，請參閱發明人Sergy

Anatolievich Gorobets 及 Yan Li於 2004 年 12 月 14 日申請之美 國專利申清案第11/013,125號標題為"Pipeiine(j pr〇gramming of Non-Volatile Memories Using Early Data"，該案整份内 容以引用方式併入本文中。 圖1 5繪示用以描述自非揮發性記憶體單元讀取資料之具 體實施例的流程圖。在前文關於感測模組之論述中，論述 122847.doc -42- 1353606 如何自特定位元線讀取資料。圖15提供系統層級讀取過 • 程。在步驟800,接收來自主機、控制器或另一實體的一 . 讀取資料之要求。如上文所述，一非揮發性記憶體單元之 .一浮動閘極（或其他電荷儲存元件）上儲存之表觀電荷的偏 移可起因於基於相鄰浮動閘極（或其他相鄰電荷儲存元件） 中储存之電荷的電場輕合而發生。為了補償此搞合，對於 —既定記憶體單元的讀取過程將考量一相鄰記憶體單元之 φ 經程式化狀態。步驟802包括判定是否提供介於鄰近浮動 閘極之間耦合補償。在一些具體實施例中，步驟8〇2亦包 括判疋要使用多少補償。在步驟804，回應該讀取資料之 »月求，對於一特定頁或其他資料單位執行一讀取過程。步 驟804之讀取過程可包括依據步驟8〇2適當補償介於鄰近浮 動閘極之間的耦合。在一項具體實施例中，在步驟8〇4中 讀取的記憶體單元被連接至一共同字線，但是連接至不同 位元線。 • 在一項具體實施例中，當程式化用於一頁之資料時，系 統亦將建立錯誤修正碼（ECC)，並且連同該頁資料一起寫 入彼等ECC。ECC技術是此項技術所熟知的技術。使用的 • ECC過程可包括此項技術已知的任何適合ecc過程。當自 一頁（或其他資料單位）讀取資料時，將使用ECc來判定該 * 資料中是否有任何錯誤（步驟8〇6)。可由控制器、狀態機或 系統中的其他裝置處執行ECC過程。如果該資料中無錯 誤’則在步驟808將該資料報告給使用者。如果在步驟8〇6 發現到一錯誤，則判定該錯誤是否係可修正（步驟810)。各 122847.doc -43 · 1353606 種ECC方法具有修正—組資料中預先決定數量錯誤之能 力。如果ECC過程可修正該資料，則在步驟Π2使用ECC過 程來修正該資料，並且在步驟814將按修正之該資料報告 給使用者。如果該資料係不可藉由ECC過程來修正（步驟 81〇)，則在步驟82G將-錯誤報告給使用者。在-此且體 實施例中，步驟㈣亦可包括報告所有資料或-子組之資 料。如果已知一子組之眘祖了曰士 μ μ 組。 身枓不具有錯误，則可報告該子 圖16繪示用以描述自非揮發性記憶體單元讀取資料之具 體實施例的抓紅圖，此項具體實施例很有可能使用介於鄰 近浮動閘極之間耦合補償。介於圖15之過程與圖Μ之過程 之間的差異在於，圖16之過程僅限於在讀取過程期間有一 錯誤情況下使用補償。 在圖16之步驟84〇’接收來自主機、控制器或另一實體 的一讀取資料之要求。在步驟842,回應該讀取資料之請 求’對於一特定頁或其他資料單位執行-讀取過程。步驟 842之讀取過程不包括本文所描述之搞合補償。步驟844包 括判定該資料中是否有任何錯誤。如果該資料中無錯誤， 則在步驟846將該資料報告給使用者。如果在步驟844發現 到一錯誤，則在步驟850判定該錯誤是否係可修正。各種 ECC方法具有修正—組資料十預先決定數量錯誤之能力。 如果ECC過程可修正該資料’則在步驟852使用咖過程來 t正D亥資料’並且在步驟854將按修正之該資料報告給使 用者。如果該資料係不可藉由默過程來修正（步驟叫， 122847.doc -44 - 1353606 則系統將藉由配合補償介於鄰近浮動 汁勃閘極之間的耦合來實 行讀取過程以嘗試復原該資料。因 M此’在步驟860，系統 判定是否使用補償及/或使用多少補償來解決介於鄰近浮 動閘極之間的Μ合。在㈣862’回應該讀取資料之請 求，對於-特定頁或其他資料單位執行—讀取過程。步驟 862之讀取過程藉由依據步驟86〇適當補償介於鄰近浮動閘 極之間的耦合以嘗試復原資料。 目標浮動閘極的鄰近浮動閘極可包括：位於相同位元線 但不同字線上的鄰近浮動㈣；位於相同字線但不同位元 線上的鄰近浮動閘極；或位於目標浮動閘極對角處的浮動 閘極，原因係彼等浮動閘極係位於鄰近位元線與鄰近字線 兩者上。在一項具體實施例中，本文所描述之耦合補償可 應用於上文提出之彼等組鄰近浮動閘極中之任一者。在一 些具體實施例中，本文所描述之耦合補償可應用於位於相 同字線但不同位元線上的鄰近浮動閘極。舉例而言，記憶 體單元362之表觀臨限電壓可歸因於來自記憶體單元364與 366的耦合而改變（請參閱圖7)。如需關於補償歸因於位於 相同位7L線但不同字線上的鄰近浮動閘極之耦合的詳細資 讯’请參閱發明人丫仙1^與>^11(：1^11於2005年4月5曰申請 之美國專利申請案第11/〇99,049號題為，,Read 〇perati〇n For Non-Volatile Storage That Includes Compensation for Coupling" ’該案整份内容以引用方式併入本文中。一些具 體實施例提供介於位於相同字線但不同位元線上的鄰近浮 動間極之間以及於位於相同位元線但不同字線上的鄰近浮 I22847.doc •45· 動閘極之間的耦合補償β =於鄰近浮動間極之間的耗合量取決於當程式化彼等鄰 :’于動閘極時的時間。同時被程式化的兩個鄰近浮動閉極 很可能具有少量或無任㈣合。最大輕合量很可能發生於 下兩個鄰近β動閉極之間：其中—個浮動閘極未被程式 化(例如，維持在經擦除狀態Ε);並且另一浮動閘極隨後 被程式化之最高（例如’最大程度）經程式化狀態（例如，被

式化至狀態C ’睛參閲圖1 3)。因為介於狀態Ε與狀態A

之間有大邊限’所以甚至有耦合情況下，讀取處於狀態E 之：料不可能有錯誤。第二最大耦合量係介於如下兩個鄰 近子動閘極之間：帛-個浮動閘極被程式化至狀態A ;及 接下來的—個洋動問極被程式化至狀態C。因&，在-項 -體貫施例中，將使用輕合補償的唯_時機係：當—記憶 體單元係處於-組狀態中之第-經程式化狀態(例如，狀 心A)並且其鄰近者係處於一組狀態中之最高經程式化狀 態（例如，狀態〇時（該組狀態有4種狀態、8種狀態或不同 1之狀l )在其他具體實施例中，當一鄰近記憶體單 兀係處於不同狀態(諸如狀態B或另一狀態)時，可使用耦 合補償。在使用多於或少於四種狀態之-些具體實施例 中，i! 一鄰近S己憶體單元係處於經發現造成耦合之狀態 時’可使用耦合補償。同樣地，若適用於特定實施方案， 當一目標記憶體單元係處於除狀態A以外之狀態時，可使 用耦合補償。 如果可使用某技術來偵測或獲取鄰近記憶體單元之狀 122847.doc -46· 態’則可在下一讀取操作中判定及 元所需的修正量❶一種得知牲A 所考$之記憶體單 裡付知特定記恃 係透過讀取操作。但是，在 之狀態的方式 鄰近位元線之感測放大器之間鼓 、用於 作之後，㈣量之⑽體單其至在讀取操 之狀態。 ⑽體早道其鄰近記憶體單元 圖17繪示用以描述依據—記 ^ 及其鄰近者中之一❹者0否：早70疋否處於狀態心 次夕者疋否處於狀態c來 用補償及使用多少補償之1锕香 疋丑愚使 補1員之具體實施例的流程圖。有至少雨 種案例。在第一案例中，正皮读 止破嗔取之特定記憶體單元係處 於狀態A並且其鄰进去φ 网近者中之-者係處於狀態C。在第二案 例中，正_取之料記憶料元㈣於狀S A並且其鄰 :者中之兩者(不同位元線)係處於狀態C。圖17之過程判 定特之。己隐體單疋（或特定位元線）之任何鄰近者是否處 於狀態c(或處於_組7種或7種以上狀態中之最高經程式化 狀L )可使用此過程來實行圖15之步驟802及圖16之步驟 860 〇 在圖17之步驟9〇〇，讀取經連接至所選字線的所有記憶 體單元（或子組之記憶體單元），以判定該等記憶體單元 疋否處於狀態c。這係藉由使用讀取比較點Vrc予以達成。 具有间於Vrc之臨限電壓的記憶體單元被認定為處於狀態 c °具有低於Vrc之臨限電壓的記憶體單元係非處於狀態 C。使用Vrc進行讀取操作結束時，每一感測放大器將鎖存 相對應之記憶體單元是否處於狀態C。一項必須克服的障 122847.doc -47- 1353606 礙係，在一些實施方案中’感測放大器無法與鄰近感測放 大益父淡。因此’ 6月參閱圖7，用於位元線B L 2的感測放大 器無法與感測放大器位元線BL1或位元線BL3通信。因 此’用於BL2的感測放大器無法得知位於bl 1及BL3上的鄰 近記憶體單元是否處於狀態C。執行步驟902至910以指示 出鄰近§己憶體單元是否處於狀態C。在步驟9〇2，經連接至 在步驟900中經感測係處於狀態c之記憶體單元的所有位元 線被充電至一預先決定電壓。在一項實例中，具有處於狀 態C之記憶體單元的位元線被充電至〇5伏。請重新參閱 9，可達成此項充電之方式為，施加〇 5伏+乂化（電晶體 的臨限電壓）至電晶體612的閘極並且切換RST訊號為低位 準以促使INV=〇。用INV=1來設定其他感測放大器並且 因此其位元線將未被充電。運用GRS = 〇，在位元線上無任 何有效之下拉。當具有C資料之位元線充電時，歸因於位 元線至位：線耦合’導致鄰近位元線將被耦合至彼等位元 線°在-實施方案中’此類輕合可能係總位元線電容之 4〇%。對於兩個鄰近者具有C資料之位元線，電容耗合可 高達總位元線電容之嶋。舉例而言，如果位元線的一鄰 近者具有C資料’則可藉由約015伏而麵合。>果位元線 的兩個鄰近者具有。資料，則可藉由約03伏而耦合。 =步驟識別出兩個鄰近者具有c資料的 的臨限電壓二:::;LC降低至— 的位元線將其電曰=這將造成具有兩個C鄰近者 日日體12關閉，原因係電晶體612的汲極側 I22847.doc 48 - 1353606 係Vdd且源極側係ο.〗伏❶接著，節點SEN將未被放電，感 . 測放大器將鎖存LAT= 1。具有一個C鄰近者或不具有c鄰近 . 者的其他位元線將使電晶體612傳導。由於位元線的電容 比電容器Csa更高，所以節點SEN將放電，並且感測放大 參 态將鎖存LAT=0。節點SEN是否經充電或經放電的結果將 • 被儲存在適當資料鎖存器394中（步驟906)。在步驟9〇6之 後，感測放大器與位元線被重設，並且接著在步驟9〇8， φ 再次對經連接至處於狀態c之記憶體單元的位元線進行充 電，類似於步驟902。在步驟91〇,藉由施MBlc=〇.i5K + Vth(電晶體612的臨限電壓）來感測經耦合至一或多個◦鄰 近者的位元線。系統感測其一或多個鄰近者具有處於狀態 c之記憶體單元的位元線。在步驟912，將結果健存在資料 鎖存β 394中之-者中。對於在步驟9()4中儲存有指示兩個 鄰近者係處於狀態C及在步驟9〇8中儲存有指示一或多個鄰 近者係處於狀態C的位元線，認定該位元線具有處於狀態 ，c的兩個或兩個以上鄰近者。對於在步驟9〇6中未儲存有指 不兩個或兩個以上鄰近者係處於狀態C但是在步驟91〇中儲 存有指示一或多個鄰近者係處於狀社的位元線’認定該 位兀線具有處於狀態C的一個鄰近者。 圖18繪示用圖表描繪在圖17之過程 的日專床阁^ 所執订之一些操作 的#圖。時序點被分成相對應於步驟9〇2、9〇4與9 一奴時間週期。在步驟9〇2期間， ’ n , ^ ^ 『看出訊號BLC上升至 0.5伙加電日日體612的臨限電壓。這 ,™ ,Λ, ^於輕合至經連接$ 斤、子線且處於狀態c的記憶體單 平兀的所有位元線予以進 122847.doc •49· 1353606 行。圖中所示之彼等位元線上升至〇 5伏。接著，具有兩 個c鄰近者的位元線被耦合至兩個相對應之鄰近位元線， 致使該等位元線上升至0.3伏》不具有c鄰近者的位元線將 維持在0伏。在此時間範圍期間，訊號Grs係處於低位 準。接著，BLC下降至〇伏且隨後上升至0.2伏加電晶體612 的臨限電壓，在此時刻感測位元線（步驟9〇4)。在兩個狀態 C鄰近者旁邊的位元線將不對節點sen進行放電（請參閱線 9 14)。不具有兩個狀態c鄰近者的位元線將對節點SEN進 行放電（請參閱線916)。將資料鎖存在適當位元線鎖存器 382中之後’資料將被傳送至資料鎖存器394。 圖1 9繪示讀取過程之一項具體實施例，其可包括提供對 於具有一或多個c鄰近者之記憶體單元的補償。圖19之過 程係作為圖15之步驟804及圖16之步驟862之一項具體實施 例的細節。另外’可使用步驟940至950及964至972來實行 圖16之步驟842。可對於_頁之資料執行圖19之過程，其 中一頁涵蓋一位元線及所有位元線，或一子組之位元線。 在圖1 9之步驟940，施加讀取參考電壓Vra至相關聯於頁的 適當字線。此造成將讀取參考電壓Vra施加至用於經連接 至该子線的記憶體單元之控制閘極。在步驟842，感測相 關％於頁的位元線，以依據施加vra至其控制閘極，判定 經定址之記憶體單元是否傳導或不傳導。傳導之位元線指 不出記憶體單元被開通；因此，彼等記憶體單元之臨限電 壓低於Vra(例如，處於狀態E中）。在步驟944，對於彼等 位元線，將位元線的感測結果儲存在適當鎖存器中。 122847.doc •50. 1353606 在步驟946，施加項取參考電壓Vrb至相關聯於正被讀取 之頁的字線。在步驟948，感測位元線，如上文所述。在 步驟950,對於經連接至該頁中不具有處於狀態ε之鄰近記 憶體單疋的記憶體單元之位元線，將結果儲存在適當鎖存 器中"

此項具體實施例嘗試修正在處於狀態記憶體單元旁 邊的處於狀態A之資料。可造成的錯誤係：記憶體單元將 具有增A的表觀臨限電M ’使得當其實質上係處於狀態a 時，其似乎係處於狀態B ^在步驟952，將Vrb加一第一偏 移量施加至相關聯於正被讀取之頁的字線。在步驟954，

感測位元線，如上文所述。在步驟956，對於經連接至該 頁中具有一個處於狀態C之鄰近記憶體單元的記憶體單元 之位元線，將結果儲存在適當鎖存器中。在步驟958，將 Vrb加一第二偏移量施加至相關聯於正被讀取之頁的字 線。在步驟960’感測位元線，如上文所述。在步驟％2, 對於經連接至該頁中具有兩㈣於狀態㈣I 7L的記憶體單元之位元線，將結果儲存在適當鎖存器中。 在步驟964 ’施加讀取參考電壓Vrc至相關聯於正被讀取 之頁的字線。在步驟966 ’感測位元線，如上文所述。在 步驟968 ’對於所有位元線’將結果料在適當鎖存琴 中。在步驟970,判定該頁（或其他資料單位）中的每一記憶 體單元之資料值。舉例而言’如果記憶體單元以Vra傳 導’則該記憶體單元係處於狀態E。如果記憶體單元以 杨(或Μ加第一偏移量，b加第二偏移量)及％傳 122847.doc 1353606 導，但不是以Vra傳導，則該記憶體單元係處於狀態A。如 果記憶體單元以VrC傳導，而非以Vra或Vrb(或Vrb加任一 偏移量）傳導，則該記憶體單元係處於狀態B。如果記憶體 單元在Vra、Vrb(或Vrb加任一偏移量）或vrc下皆不傳導， 則該記憶體單元係處於狀態C。在一項具體實施例中，由 處理器392來判定資料值。在步驟972，對於每一位元線， 處理器392將經判定之資料值儲存在適當鎖存器中。在其 他具體實施例中，感測各種位準（Vra、Vrb和Vrc)可依不同 順序發生。 第一偏移堇及第二偏移量之量係取決於特定實施方案實 施方案。本文所述之本發明不依賴第一偏移量或第二偏移 i之任何特定值。在一項具體實施例中，第一偏移量係 〇.1伏特’並且第二偏移量係0.2伏；但是，亦可在適當情 況下使用其他值。 取代在讀取過程期間修正介於不同位元線上鄰近記憶體 單元之間的電容耦合’亦可在程式化時執行補償。由於系 統將在程式化時得知資料’所以如果記憶體單元的一或多 個鄰近者被指派為程式化至狀態c，則系統可刻意用稍微 較低的臨限電壓將記憶體單元程式化至狀態A。以此方 式，在被指派為程式化至狀態C的鄰近者已完成程式化之 後’將正確讀取狀態A之記憶體單元。 一項無不合理減緩程式化過程情況下達成緊密臨限電壓 分佈的解決方案係使用一種兩階段式程式化過程。第一階 段（粗略程式化階段）包括嘗試使臨限電壓以較快方式上 122847.doc •52· 上j)36〇6 升，並且相對較不注意到達成緊密臨限… 段（精細程式化階段）當靖 刀佈。第一階 奋奴）嘗5式使臨限電壓以較 到達目標臨限電壓且同時遠 又方式上升，以 粗略/精細程式化方法論之 限電廢分佈。有關 M88,758號，”敕怜内〜 。“閱美國專利案第 。亥案整份内容以引用方式併入本文中。 在一項粗略/精細程式化方 個驗说彳iL Μ . - 實1J中，過程中使用兩 仙驗6且位準.一目標驗證位 ^ ^ ^ . 1万稱為精細驗證位準）及一 :略：r位準：過程將開始於執行程式化過程的粗略階 目¥㈣達粗略驗證位準（其低於 立準）時’藉由使位元線電塵上升至大於〇伏且小 於不止電Μ之值’記憶體單元將進人精細程式化階段。在 旦略階段期間’位元線電Μ上升將係約〇伏。為了禁止記 隱體早疋進行程式化，位元線電壓上升至禁止電壓(例 如’ Μ。與粗略程式化階段相比較’在精細程式化階段 J間的程式化緩慢’其歸因於位元線電壓自〇伏上升至中 間值的影響。因此’在粗略程式化階段期間，每程式化+ 驟㈣限電壓變更很可能較小。記憶體單元將繼續處於精 、’、田轾式化階段，直到記憶體單元的臨限電壓已到達目標臨 限電壓。當記憶體單元的臨限電壓已到達目標臨限電壓 時，位元線電壓上升至Vdd(或其他禁止電壓），以禁止對該 5己憶體單元進行進一步程式化。 ’ 所提議之程式化方法（其包括修正介於不同位元線上鄰 近記憶體單元之間的耦合）將使用上文所述之粗略/精細程 式化過程；但是，將使用三個電壓位準，而非使用兩個電 122847.doc •53· 1353606 堅位準舉例而5，圖2〇繪示狀態A之臨限㈣分佈_。 . 詩驗證之目標電㈣vva。用於上文所述之粗略/精細程 式化的先前技術方法具有標示為Vca之粗略驗證位準。所 . ㈣之方案包括增加-第三驗證位準Via，其用途如下文 . 戶斤述。總而言之，在粗略程式化階段期間，記憶體單元將 • ’皮程式化直到臨限電壓到達Vca。在精略階段中將程式化 需要補償的記憶體單元（因為彼等記憶體單元正被程式化 1狀態A並且在正被程式化至狀態C之記憶體單元的旁 邊）’直到臨限電壓到達Via。在精略階段中將程式化其他 5己憶體單几，直到彼等記憶體單元之臨限電壓到達Vm。 因此，具有狀態c之鄰近者的狀態A之記憶體單元报可能 具有較低的臨限電壓，可能甚至低於目標臨限電壓分佈 980。因此，耦合將造成彼等記憶體單元的臨限電壓上升 至臨限電壓分佈980中。 圖21提供臨限電壓相對於時間之圖表以及位元線電壓相 φ 對於時間之圖表，用以指示出對於因其鄰近者皆非處於狀 態C而不需要補償之記憶體單元的粗略/精細程式化之一項 貫例。遠專圖表假設：在時間11、t2、t3、t4與t5，一程式 化脈衝被施加至記憶體單元之控制閘極。在相關聯於tl、 t2與t3的脈衝處，記憶體單元的臨限電壓被增大。在時間 t3’ δ己憶體举元之臨限電壓變成高於vca。因此，粗略程 式化階段結束，並且精細程式化階段開始。據此，位元線 電壓自〇伏上升至中間電壓Vl(例如，1伏）。施加中間電壓 V1 (相對於〇伏）使位元線之程式化過程減慢。在時間t5，當 I22847.doc • 54· 1353606 s己憶體單元之臨限電壓高於Vva時，位元線電壓將上升至 禁止電壓（例如，Vdd)。

圖22緣示對於不需要補償的記憶體單元（因為該記憶體 單兀的一或多個鄰近者係處於狀態C，並且該記憶體單元 正被程式化至狀態A)的圖表。在時間t3，記憶體單元之臨 限電壓已増大至到達Vca ;因此，位元線電壓將上升至中 間電壓VI。在時間t4，記憶體單元之臨限電壓到達(其 大於Vca且小於Vva);因此，藉由使位元線電壓上升至乂⑹ 來鎖定該記憶體單元以禁止進一步程式化。 晴注意，在其他具體實施例中，除了 V1以外，還可使用 夕個中間電壓。舉例而言，接收補償的記憶體單元可使用 一中間位元線電壓，並且不接收補償的記憶體單元可使用 另一中間位元線電壓。在其他具體實施例中，不同的位元 線可使用不同的中間電壓。

圖23繪示用以描述依據圖21及圖22之圖表進行程式化之 過程之具體實施例的流程圖。在步驟700，一 "資料載入,, 係由控制器予以發出且由控制電路予以接收。在步驟 _ ’從控制器或主機將以頁位址的位址資料輸入^解 碼器⑴。在步驟剛，所定址之頁的一頁程式化資料（或 其他貢料單位）被輸人至資料緩衝器以進行程式化。該資 料被鎖存在適當組之鎖存器中。在步驟1〇〇6，一”程式化" 命令係由控制器予以發出至狀態機312。於步驟刪 定是否進行輕合補償。舉例而言，控制器350、控制電路 川、感測組塊或另一組件將判定一特定記憶體 122847.doc •55. 1353606

否將需要在程式化過程期間接收補償，因為該特定記憶體 單元正被程式化至狀態c並且其一或多個（或兩個或兩個以 上）鄰近者係處於狀態c。在一項具體實施例中，由於控制 益350與控制電路3 1〇知道所有程式化資料，所以系統將自 動得知是否需要補償。在其他具體實施例_，用於各個位 凡線的資料鎖存器之每一者將知道待程式化之資料。因 此’感測組塊400可執行圖17之步驟9〇8、91〇及912，以判 疋疋否有任何位元線的鄰近者具有待程式化至狀態c的資 料。若是，則對於補償標記具有此類鄰近者的位元線。在 圖23之一項具體實施例中，僅有一個補償值被提供至具有 處於狀態C之鄰近者的記憶體單元。在其他具體實施例 中，可取決於是否有一個處於狀態c之鄰近者或有兩個處 於狀態C之鄰近者來提供補償值。

在圖23之步驟1〇10,起始脈衝被設定為其起始值，程式 化計數器PC被設定為其起始值，並且位元線電壓被設定為 其起始值。對於待被程式化之記憶體單元，位元線電壓將 被設定為0伏。對於將未被程式化之記憶體單元，位元線 電壓將被设定為vd£^亦可將起始電壓之指示儲存鎖存 器°在一些具體實施例中’在程式化脈衝步驟1 0 12期間可 施加起始位元線值（於下文論述）。 在步驟1012，一程式化脈衝被施加至適當的字線。在步 驟1014，執行一驗證過程。如果記憶體單元係處於粗略程 式化階段中，則將使用步驟1 〇 14之驗證過程來判定記憶體 單兀的臨限電壓是否已到達粗略驗證位準。如果記憶體單 122847.doc -56- 1353606 凡係處於精細程式化階段中’則將對於需要補償的記憶體 單元，比較記憶體單元的臨限電壓與目標臨限電壓（例 如’ Vva)或中間驗證位準（例如，via)。下文將提供步驟 10 14之詳細細節。在步驟1〇16，判定所有待被程式化之記 憶體單元的狀態是否係致使已驗證所有彼等記憶體單元。 如果已驗證所有彼等記憶體單元，則在步驟丨〇丨8中區域成 功的程式化過程。如果尚未驗證所有彼等記憶體單元，則 在步驟1020 ’比對一程式化限制值PcmaX來檢查該程式 化計數器PC。如果程式化計數器Pc不小於PCmAx，則程 式化過程已失敗且在步驟1022報告失敗狀態。如果該程式 化什數器PC小於PCMAX ,則在步驟1 024，按步進大小來 遞増程式化電壓（Vpgm)量值，並且累加該程式化計數器 pC。在步驟1〇24，過程迴圈回到步驟1〇12，以施加下一 vPgm脈衝。 圖24繪示用於描述圖23之驗證步驟1〇14之一具體實施例 的流程圖。在步驟1060 ’系統判定記憶體單元是否處於粗 略程式化階段或精細程式化階段。請注意，圖23之過程描 述對於一群組之記憶體單元（例如，經連接至一共同字線 的頁之β己憶體單元）所執行的高階過程。對於每一正被 程式化之特定記憶體單元個別執行圖24之過程。在一項具 體實施例巾’感測組塊將配備—鎖存器，用於儲存特定記 隐體單疋否處於粗略或精細程式化階段的指示。如果記 "單几係處於粗略程式化階段中，則在步驟1062中用粗 驗且位準（例如’ Vea)來執行驗證過程。即，將使用感 I22847.doc •57· 1353606 測放大器來判定記憶體單元之臨限電壓是否已到達適人之 粗略驗證位準。舉例而言’如果記憶體單元被程式化至狀 態A時，則感測放大器將測試記憶體單元之臨限電壓是否 已到達Vea’如上文所述。如果臨限電壓已到達粗略驗證 位準（步驟1G64)，則記憶體單^完成粗略程式化階段。 因此，在步驟1066，位元線電壓上升至中間電壓νι，致使 記憶體單it將於下-程式化脈衝進人精細程式化階段。在 步驟1066之後，過程將在繼續進行步驟1〇8〇(於下文論 述），以判定臨限電壓是否亦超過精細驗證位準（或中間^ 證位準係適合的）m己憶體單元的臨限電壓尚未到達 =略驗證位準，則在步驟刪中，位元線電壓將維持在當 引位準，致使5己憶體單元將繼續粗略程式化階段。 在步驟1_’如果判定記憶體單元係處於精細程式化階 段，則在步驟1080,判定記憶體單元是否正被程式化至狀 態A並且需要補償耦合。若否’則在步驟1〇82使用精細驗 證位準（目標驗證電壓Vva、Vvb或Vvc)來執行驗證過程。 如果需要補償’則在步驟1刚，使用中間驗證位準^來 執行驗證過程。如果記憶體單元之臨限電壓高於適合之驗 證位準（步驟1084) ’則在步驟1〇88藉由使位元線電壓上升 至Vdd來鎖定該記憶體單元以禁止進一步程式化。如果記 憶體單元的臨限電壓不高於驗證位準（步驟丨〇 8 4 )，則在步 驟1的6中使位元線電壓將維持在當前位準，並且精細程〔 化階段將繼續。 如上文所述，於程式化序列期間可修正記憶體單元之浮 122847.doc -58- 1353606 動閘極至浮動閘極#合效應。亦可在讀取操作期間修正記 憶體單元之浮動閘極至浮動閘極耦合效應。下文論述之内 容描述一項讀取序列，其併入位元線至位元線耦合效應作 為對感測過程的修改因素，致使可依據鄰近記憶體單元狀 態來修改讀取。圖25及圖26解說用於讀取資料之過程的一 項具體實施例，其允許對已歷經來自鄰近記憶體單元之耦 合的某些記憶體單元進行補償。在步驟11〇〇，讀取所有位 π線以判定經連接至彼等位元線且經連接至所選字線的記 憶體單元是否處於狀態c。這係藉由使用Vrc作為讀取比較 點來執行讀取操作予以執行。具有處於狀態C之記憶體單 元的位元線將鎖存記憶體單元係處於狀態c的指示。圖18 繪示讀取操作。在步驟1102，具有處於除狀態c外之狀態 之§己憶體單元的位元線將被充電。在一項具體實施例中， 彼等位元線被充電至〇.5伏。在步驟丨丨〇2對位元線進行充 電之後，在步驟1104，經連接至處於狀態c之記憶體單元 的位元線被充電至介於0.25伏與〇.4伏之間。在步驟11〇4中 對經連接至處於狀態C之記憶體單元的位元線進行充電， 將使在步驟1102中充電的彼等位元線耦合至高於〇 5伏之 電壓。舉例而言，圖26繪示位元線BLn，其表示不具有處 於狀態C之記憶體單元的位元線。圖表繪示出在步驟丨丨〇2 期間位元線正被充電至約〇 5伏。位元線BLn+1被連接至處 於狀態C之記憶體單元，並且位元線BLn+1係位元線BLn的 鄰近者。在步驟1104期間，位元線BLn+Ι被充電至約0.4 伏。接著，位元線BLn將被耦合至高於〇,5伏的電壓，如虛 122847.do! -59- 1353606 線1120所示。非在於步驟1104中被充電之鄰近者旁邊的位 元線將維持在0.5伏，如虛線⑽所示。在圖^之步驟 簡，將感測所有位元線(或一子组之位元線)。將感測具 2-C鄰近者的位元線以具有較高之位元線電壓。因為較 高之位元線電壓’所以位元線將傳導更多電流，這使表觀 之臨限電麼較低。這將補償介於鄰近記憶體單元之間的輕 合。具有C鄰近者的記憶體單元在其鄰近者被程式化之後 被輕合至尚於其原始程式化位準的浮動電塵。此運用浮動 閘極至浮動閘極耦合補償之讀取將正確讀回記憶體單元的 t始程式化位準。此項讀取修正係在無因多次讀取操作所 ^成的耗時情況下進行。—項讀取操作獲得關於需要修正 之。己隐體單元及不需要修正之記憶體單元的結果。 π在上文所述之一項具體實施例中，隨著正在移除記憶體 單―原極雜。孔，可有數次感測選通。在所有感測選通期 間’或稍後感測選通期間’可應用上文關於圖25與26所述 之過私。舉例而言.，在運用兩次選通之具體實施例中，第 一選通可不使用圖25與26之過程，而第二選通可使用圖25 與26之過程。 上文說明内容描述用於在程式化期間及讀取期間補償浮 動閘極輕合之過程。在一些具體實施例中，在程式化及讀 取兩者期間可執行補償。但是，在大多數具體實施例中， 將在程式化期間或在讀取期間執行補償但非在程式化及 ，取兩者期間執行補償。可依據使用的記憶體系統，判定 疋否在D賣取期間或在程式化期間執行補償。舉例而言，如 I22847.doc 果記憶體系統即將在被程式化非常少次數但被多次讀取的 ^機中使用’則最佳係在程式化期間進行補償。替代做法 :如^機將進彳了許多：欠程式化但進行讀取次數非常 夕，則最佳係在讀取過程期間進行補償。 在一項具體實施射，可製造記憶體系㈣包括用於在 _程期間及在程式化過程期間執行補償之技術。在製 每^體糸統期間或之後的某時間點，可組態記憶體系 統，使得記憶體系統將僅在讀取過程期間執行補償或僅在 程式化過程期間執行補償。 ❹μ記憶㈣統以使得記憶體系 讀取過程期間執行補償或在程式化過程期間執行補 ^敢:Γ程圖纟步驟12GG，製造記憶體系統以使其具備在 項取期間執行補償及在程式化期間執行補償之能力。 包括製造半導體晶圓。視需要，步驟1200亦 項技術所熟知之製程來封I曰圓史用此 料裝日日圓。封包可具有或不具有用 連接至儲=所^之組4的切換11。用於在積體電路上增加 接至儲存π件之切換器的技術已為此項技術所熟知。在 步驟1202，依據相尊的田、公七 屬於在步驟、製造之==一旗標(補償旗標，其 ;應了在讀取期間執行補償或是否應在程式化期間I: :或::製造製程期間、在製造製程之後、在測試過j :€用裝置時设定旗標。在步驟1204，當正在使用 系統將檢查補償旗標。如果補償旗標被設 -取期間執行補償’則在步咖，記憶體系統將於讀取 122847.doc -61 - 過程期間提供耦合補儅 化，則於如果補償旗標被設定為用於程式 可用故y㉟程期間提供輕合補償（步驟1208)。 剛試心步驟1202中設定旗標。在製造或 執行補償或在程式1期：絲，以指示應在讀取期間 中，可*制、 ’月間執仃補償。在其他具體實施例 —kI程期間或以後，實作及/或設定用於儲存 的其他構件（例如，非揮發性記憶體陣列中的一 α/7"、—正反器或其他儲存裝置）。亦可在測試過 =間或使用期間設定旗標H用於積體電路的封裝 ° ”換态，使用者可在將-記憶卡插入於-主機中 之則設定切換器。 在-些具體實施例中，在將記憶體系統插人於主機中之 能^驟1202中設定補償旗標。圖28至圖31提供此類組 ★、實例纟圖28之步驟13〇〇，在主機中安裝記憶體系 ▲主機之實例可包括—數位相機、音樂播放器、行動電 &手持型運算裝置或其他運算裝置。為了實例之目的， 睛=量音樂播放器’與進行程式化㈣，其更加頻繁地進 订咳取。因此，音樂播放器可在程式化期間提供補償。另 方面’數位相機可更加頻繁地進行程式化，因此，其更 適。在項取過程期間提供補償過程。在圖28之步驟13们， 主機將向控制器通知該偏好設定。即，將預先程式化主 機以知道當主機想要執行補償時其可使用已知協定來告 知控制器。在步驟1304 ’控制器將接收來自主機的偏好設 定，並且依據自主機接收的偏好設定來設定補償旗標（儲 122847.doc -62· 1353606 存於-記憶體單元或其他儲存震置中）。 圖29繪示用以組態記憶體系 闻 /- OK ^ /、遐貫施例的流程 圖。在V驟1320，在主機中安穿 女裝5己L、體系統。在步驟 T選擇偏好設定。在—項具體實施例中，使 用者將藉由移動一機赫士阳 勒機械切換器來選擇一偏好設定，或在主 機的一使用者介面 有，丨面中選擇-偏好設定。舉例而言，數位相 機的使用者可選擇在讀取期 …… 償’並且音樂播放裝 置的使用者可選擇在程式化期間執行補償。在步驟1334’ 主機向控制器通知該偏好設定。在步驟1336,控制器依摅 自主機接收的偏好設定來設定補償旗標。 ° 圖30繪不用以描述用於組態記憶體系統之過程之另—具 體實施例的流程圖。在步驟133〇中，在主機中安裝記憶體 土統。在步驟"32,控制器要求主機識別自己。舉；而 S ’主機可指示其係—數位相機、音樂播放器、PDA、行 動電話等等。在步驟1334,控制器將接收f訊並且存取— 主機資訊表格。表格將識別裝置如何設定補償攔位的每一 機型或類型。依據表格及自主機接收的資訊，控制器將選 取-組態(例如，選取是否在讀取或程式化期間執行補 償）。在步驟1336,控制器將依據在步驟1334中判定的組 態來相應地設定旗標。 、 圖3 1繪示用以描述用於組態記憶體系統之過程之另一具 體實施例的流程圖。在步驟136〇中，將在主機中安裝記憶 體系統。在步驟1362,主機將促使將多個檔案儲存在記憶 體系統中。在-段預先決定時間量之後、在已將預先決^ 122847.doc • 63 - 1353606

里之檀案儲存於S己憶體系統之後或在來自主機或使用者的 命令之後，在步驟1364，控制器將判定儲存在記憶體系統 上最具代表性檔案類型。舉例而言，如果儲存十個檔案並 且其中的八個檔案係音樂擋案，則控制器將判定最具代表 性檔案係音樂槽案。在步驟’控制器將依據代表性槽 案類型來判定組態。舉例而·r ’可在記憶體线中儲存一 列出檔案類型之表格，並且對於每—檔案類型，將儲存用 於補償旗標的-值。旗標之值可指示出是否於程式化或讀 取期間執行補償。在步驟1368’控制器將依據在步驟1366 中判定的組態來設定補償旗標。

基於圖解及說明的目，前文已提出本發明的實施方式。 其非意欲詳盡說明本發明或使本發明限定於揭示的確切形 式。可按照前面的講授進行許多修改及變化。選取的且體 實施例係為了最佳地解說本發明的原理及其實務應用使 熟悉此項技術者以各種具體實施例最佳地運用本發明，並 且各種修改皆適用於所考量的特定用$。本發明_藉 由隨附的申請專利範圍予以定義。 【圖式簡單說明】 圖1繪示NAND串的俯視圖。 圖2續'示NAND串之同等電路圖。 圖3繪示NAND串的剖面圖。 部分的方塊圖 圖4繪示NAND快閃記憶體單元陣列之一 圖5繪示非揮發性記憶體系統的方塊圖Q 圖6繪示非揮發性記憶體系統的方塊圖。 122847.doc -64- 圖7繪示記憶體陣列的方塊圖。 圖8繪不感測組塊具體實施例的方塊圖。 圖9繪示感測模組具體實施例的概要圖。 圖10繪示感測模組具體實施例的時序圖。 圖11繪示用以描述程式化非揮發性記憶體過程之具體實 施例的流程圖。 圖12繪示施加至非揮發性記憶體單元之控制閘極的示範 性波形。 圖13繪示一組示範性臨限電壓分佈。 圖1 4繪示一組示範性臨限電壓分佈。 圖15繪示用以描述在讀取資料時實行之過程之具體實施 例的流程圖。 圖16繪示用以描述在讀取資料時實行之過程之具體實施 例的流程圖。 圖1 7繪示用以描述感測相鄰位元線之資料之過程之具體 實施例的流程圖。 圖1 8繪示用以描述感測相鄰位元線之資料之過程之具體 實施例的時序圖。 圖19繪示用以描述讀取過程之具體實施例的流程圖。 圖20繪示經程式化狀態之臨限電壓分佈。 圖2 1繪示程式化過程之具體實施例的圖表。 圖22繪示程式化過程之具體實施例的圖表。 圖23繪不用以描述程式化過程之具體實施例的流程圖。 圖24繪示用以描述驗證過程之具體實施例的流程圖。 122847.doc -65· 1353606 圖25繪示用以描述讀取資料過程之具體實施例的流程 圖。 圖26繪不用以描述讀取資料過程之具體實施例的時序 圖。 圖27繪示用以描述組態及使用記憶體系統過程之具體實 施例的流程圖。 圖28繪示用以描述組態記憶體系統過程之具體實施例的 流程圖。

圖29繪示用以描述組態記憶體系統過程之具體實施例的 流程圖。 圖30繪示用以描述組態記憶體系統過程之具體實施例的 流程圖。 圖3 1繪示用以描述組態記憶體系統過程之具體實施例的 流程圖。 【主要元件符號說明】

100, 102, 104, 106 電晶體（記憶體單元） 100CG, 102CG, 104CG, 控制閘極

106CG 100FG, 102FG, 104FG, 浮動閘極

106FG 12 0 第一選擇閘極 120CG 控制閘極 122 第二選擇閘極 122CG 控制閘極 122847.doc -66 * 1353606

126 128 126 128 126，128，130, 132, 134, 136, 138 140 150 204 206 296 298 300 3 10 3 12 3 14 3 16 318 320 330, 330A, 330B 350 360, 360A, 360B 362, 364, 366 365, 365A, 365B 122847.doc 位元線（圖2 ) 源極線（圖2) 汲極終端（圖4) 源極終端（圖4) N+摻雜（擴散）區（圖3) p井區 NAND 串 源極線 位元線 記憶體裝置 記憶體晶粒 記憶體單元陣列 控制電路 狀態機 晶片上位址解碼器 功率控制模組 線路 資料匯流排（線路） 列解碼器 控制器 行解碼器 記憶體單元 讀取/寫入電路 -67- 1353606 370 372 380 ' 382 390 392 ► 393 394 籲 396 400 510 512 520 522, 550 530 532

600 612 61 3, 634, 641, 642, 643, 654, 654, 658, 661, 662, 663, 664, 666, 668 631 660 730 122847.doc 感測電路 資料匯流排 感測模組 位元線鎖存器 共同部分 處理器 輸入線路 資料鎖存器 I/O介面 感測組塊 電容器 位元線隔離電晶體 位元線下拉電路 位元線下拉電晶體 讀出匯流排傳送閘 讀出匯流排 感測放大器 位元線電壓鉗位電晶體 電晶體 内部感測節點 鎖存器電路 臨限電壓位準增加至狀態a -68- 1353606

732 734 980 A, B, C BL, BLO, BL1, ... BL8511, BLn, BLn+1 BLC BLS

E FLT GRS INV LAT NCO PC

PCMAX RST SGD SGS SEN SEN2 STB T1 122847.doc 臨限電壓增加至狀態B範圍 臨限電壓增加至狀態c範圍内 狀態A之臨限電壓分佈 臨限電壓分佈（經程式化狀態） 位元線 訊號（恆定電壓；閘極電壓） 啟用訊號 電容器 臨限電壓分佈（經擦除狀態） 控制訊號 控制訊號 控制訊號 互補訊號 控制訊號 程式化計數器 程式化限制值 重設訊號 選擇線（選擇閘極沒極線） 選擇線（選擇閘極源極線） 内部感測節點（訊號） 感測節點（訊號） 讀取選通訊號 第一感測週期 -69- 1353606 Τ2 第二感測週期 VI 中間電壓 VBL 位元線電壓 VT 臨限電壓 Vca 粗略驗證位準 Via 第三驗證位準 Vpgm 程式化電壓 Vra, Vrb, Vrc 讀取參考電壓 Vva, Vvb, Vvc 目標驗證電壓 122847.doc -70-

Claims (1)

1353606 第096126620號專利申請案 ，中文申凊專利範圍替換本(100年3月） ---—— 十、申請專利範圍： 1。啤+月W修正替換頁 •丨.種操作非揮發性儲存裝置之方法，包括： • •判疋一組非揮發性儲存元件是否係處於—第—條件； ； 日應㈣^ ’對用於㈣定處於該第—料之 \ 性儲存疋件的一第一組控制線進行充電；及 ♦ 目應該充電’感測用於經判定非處於該第—條件之 揮發,儲存元件的一第二組控制線，以判定該第一組控 •已充分輕合至該第二組控制線’藉此判定該組 非揮發性儲存元件中的哪—些非揮發性儲存元件具有_ 處於該第-條件之鄰近非揮發性料元件，已充:輕合 至該第-組控制線的該第二組控制線所相關聯的非揮發 性儲存元件具有處於該第一條件之至少一鄰近者。 2·如請求項1之方法，其中： 該判定該組非揮發性儲存元件是否係處於該第一條件 包括.判定該組非揮發性儲存元件的一臨限電壓是否大

於一組讀取比較電壓中 τ ^ 琅同璜取比杈電壓，該組讀 取比較電壓係用於一组=袖七_如 ，且一個或二個以上經程式化狀態與 一個經擦除狀態；及 一 該組非揮發性儲存元件包括：_第一子組非揮發性储 存兀件’其臨限電壓大於該最高讀取比較電壓；及一第 二子組非揮發性儲存元件，其臨限電壓小於該最高讀取 比較電壓。 3.如請求項1之方法，其中： 該判疋該組非揮發性儲存元件是否係處於該第一條件 122847-1000329.doc 1353606 \〇啤多月1日修正替換頁 包括：判定該組非揮發性儲存元件的一臨限電壓是否大 於一組讀取比較電壓中之一最高讀取比較電壓，該組讀 取比較電壓係用於一組七個或七個以上經程式化狀態與 一個經擦除狀態；及 該組非揮發性儲存元件包括：一第一子組非揮發性儲 存兀件，其臨限電壓大於該最高讀取比較電壓；及一第 一子組非揮發性儲存元件，其臨限電壓小於該最高讀取 比較電壓。 4 如請求項1之方法，其中： 5玄第—組控制線及該第二組控制線係位元線。 5.如請求項1之方法，其中該感測包括： 藉由判疋該第二組控制線是否已被充電至高於一第一 預先決定位準，感測該第二組控制線是否已輕合至該第 一組控制線；及 預先 儲存該第二組控制線是否已被充電至高於該第 決定位準的一指示。 6.如請求項5之方法，其中： 哕狃非播第帛先決疋位準，重複該充電之步驟及判定 = 發性儲存元件中的哪—些非揮發性儲存元件具 該第一於該第—條件之鄰近非揮發性儲存元件之步驟， 二條：先決定位準係用於識別具有第-數量之處於該 條件之鄰近非揮發性儲存元件的非 件，及該第二預先決定位準 =^ 處於該第一 #係用於識別具有第二數量之 “牛之鄰近非揮發性儲存元件的非揮發性儲 122847-1000329.doc 存元件。 如4求項5之方法，其中· «•亥第一條件相對應於一組電荷儲存狀態令之一最高經 程式化狀態。 ' ''項之方法，其中回應該充電，感測用於經判定 非處於該第—條件之非揮發性儲存元件的該第二組控制 線’以判定該第一組控制線是否已充分耦合至該第二組 控制線包括： s判疋—連通於該第二組控制線中之一控制線之電容器 疋否充電，以對該控制線進行放電。 9. 如請求項1之方法，進一步包括： 項取該組非揮發性儲存元件，其包括當讀取該組 =:=具有處於該第-條件之-❿ 予7L牛的6玄等非揮發性儲存元 動閘極輕合之補償。 10. 如請求項9之方法，其中： 該[組控制線及該第二組控制線係位元線；及 =動閘極耦合係介於相關聯於鄰近位元線且在一相 同子線上的浮動閘極之間。 11. 如凊求項9之方法，其中： 該讀取該組非揮發性儲存 性儲存亓株+ π s 件己括，讀取該組非揮發 庇傾存7L件中不具有處 裡路M： ~ ^ 、該第一條件之一或多個鄰近非 揮發性儲存凡件的該等非 油丄、▲ 奴丨许兀件，而且不侦用 對净動閘極耦合之補償。 便用 122847-1000329.doc 1353606 12. 如請求項1之方法，其中： 該組非揮發性料元件係副⑽閃記憶體裝置。 13. 如請求項1之方法，其中· 該組非揮發性料元件係多狀態式㈣記憶體裝置。 14. 種非揮發性儲存系統，包括·· 複數個非揮發性儲存元件； 複數條控制線’該等控制線連通於該等非揮發性$ 仔件；及 -管理電路’其連通於該等非揮發性儲存元件及^ 控制線’該管理電路判定該等非揮發性健存元件是否^ 處於-第-條件，該管理電路對用於經判定處於該第— 條件之非揮發性儲存元件的該等控制線中之一第一子紅 控制線進行充電，該管理電路回應對該等控制線中之該 第一子組控制線之該充電，感測用於經判定非處於該第 一條件之非揮發性儲存元件的該等控制線中之一第二子 組控制線，以判定該等控制線中之該第一子組控制線是 否已充分麵合至該等控制線中之該第二子組控制線，藉 此判定哪-些非揮發性儲存S件具有—處於該第一條件 之鄰近非揮發性储存元件。 15.如請求項14之非揮發性儲存系統，其中： i s理電路藉由判疋該等非揮發性儲存元件的一臨限 電壓是否大於-組讀取比較電壓中之一最高讀取比較電 壓，以判定該等非揮發性健存元件是否係處於該第一條 件，該組讀取比較電壓剌於—組三個或三個以上經程 122847-1000329.doc -式化狀態與一個經擦除狀態。 … 16·如明求項14之非揮發性儲存系統，其中： 該等控制線中之該第一子組控制線及該等控制線中之 • 該第二子組控制線係位元線； 該等非揮發性儲存元件被連接至一共同字線；及 。。該管理電路包括控制電路、一功率控制電路、一解碼 益、一狀態機、一控制器及感測組塊中之任一項或一組 合。 17. 如請求項14之非揮發性儲存系統，其中： ，管理電路藉由判定該等控制線中之該第二子組控制 線疋否已破充電至高於一第一預先決定位準，感測該第 二，組控制線是否已耗合至該第—子組控制線；及儲存 該等控制線中之該第二子組控制線是否已被充電至高於 該第一預先決定位準的一指示。 18. 如請求項17之非揮發性儲存系統，其中： • 肖管理電路重複該充電及感測該等控制線中之該第二 子、、且控制線’以判定該等控制線中之該第二子組控制線 疋否已被充電至高於一第二預先決定位準，該第一預先 4定位準係用於識別具有第一數量之處於該第一條件之 鄰近非揮發性儲存元件的非揮發性儲存元件，及該第二 預先決定位準係用於識別具有第二數量之處於該第一條 件之鄰近非揮發性儲存元件的非揮發性儲存元件。 19.如請求項17之非揮發性儲存系統，其中·· 該第一條件相對應於三個或三個以上經程式化狀態中 122847-1000329.doc -5- 1353606 轉今的日修正替換頁 之一最南經程式化狀態與一個經擦除狀態。 20. 如請求項π之非揮發性儲存系統，其中： 該第一條件相對應於七個或七個以上經程式化狀態中 之一最而經程式化狀態與一個經擦除狀態。 21. 如請求項14之非揮發性儲存系統，其中： 該官理電路藉由判定一連通於該等控制線中之該第二 子組控制線中之至少一控制線的電容器是否充電，來感 測該控制線，以對該控制線進行放電。 22. 如請求項14之非揮發性儲存系統，其中： 該管理電路讀取該組非揮發性儲存元件，包括當讀取 具有處於該第-條件之—或多個鄰近非揮發性儲存元件 的該等非揮發㈣存元件時，使用對浮動閘極搞合之補 償。. 23. 如請求項22之非揮發性儲存系統，其中： β亥等控制線中之該第一子組控制線及該等控制線中之 該第二子組控制線係位元線；及 該浮動閛極耦合係介於在鄰近位元線上且在一相同字 線上的浮動閘極之間。 24_如請求項22之非揮發性儲存系統，其中·· 該管理電路讀取不具有處於該第一條件之鄰近非揮發 性儲存元件的非揮發性儲存元件，而且不使用對浮動閘 極耦合之補償。 25.如請求項14之非揮發性儲存系統，其中： 該等非揮發性儲存元件係NAND快閃記憶體裝置。 122847-1000329.doc • 6 - 1353606

to{年今月今修止哧换頁 2.6.如請求項14之非揮發性儲存系統，其中： 該等非揮發性儲存元件係多狀態式快閃記憶體裝置。 122847-1000329.doc