TWI290324B - Page buffer for preventing program fail in check board program of non-volatile memory device - Google Patents

Description

1290324 九、發明說明： 【發明所屬之技術領域】 本發明係關於一非揮發性記憶體裝置之呼叫緩衝 【先前技術】 逐漸需要非揮發性記憶體裝置，其可經電程式化及擦 除，且無需在一預定週期基礎上重寫資料的刷新功能。下 文中術語"程式"係指將資料寫入記憶體單元之操作 為達成記憶體裝置之高整合’已改良難仙快閃記憶體 裝置’其中複數個記憶體單元經串連(意即，—種相鄰單 元共用汲極或源極之結構）以形成一串。nand快閃記憶體 裝置係-不同於NOR型快閃記憶體裝置的用於連續讀 訊之記憶體裝置〇 ' 在NAND快閃記憶體裝置中，使用一呼叫緩衝器以在一 較短時間週期内儲存大量資訊或讀取所儲存之資 緩衝器接收來自-!/〇襯墊之大量資訊且將該資訊提供至 記憶體單元，或儲存記憶體單元資料且接著輸出該 呼叫緩衝器通常具有一單一暫在 早暂存态以便臨時儲存資料。麩 而近來，呼叫緩衝器使用 …、 揞騁驻里士立』 艾曷仔崙以田在一 NAND快閃記 隱體裝置中程式化大量資料時增加程式速度。 在先前技術中，裝詈交旦h Μ > , 々 衮置谷里相對較小且可使用一單層呼叫 緩衝器。然而近來，I詈六旦 朴、 、谷里已”，、員者增加。由於如圖1中 所不層壓呼叫緩衝器， 闊Τ 之容量。 因此仃線（Y線）經延長以容納增加 圖1示意地展 示啤叫緩衝器之結構。 圖1亦展示在檢查板 107203.doc 1290324 程式操作中交替輸入程式資料及擦除資料。 自圖1 ’可看出接近記憶體單元定位之呼叫缓衝器具有 較長行線Υ〇-ΥΝ。 在檢查板程式的時候，根據一資料輸入訊號（nDI)接通 呼叫緩衝器之一資料輸入電晶體12以便輸入程式資料。根 據一實料輸入訊號（DI)接通一資料輸入電晶體1丨以便輸入 擦除資料。 然而，若行線（路徑）被加長，則發生以下問題：已鎖存 入呼叫緩衝器之一鎖存電路1〇之一節點QAb中的程式資料 1經由在檢查板程式時間處根據資料輸入訊號（nDI)接通 之資料輸入電晶體12而轉移為程式資料”〇"。此係因為資 料輸入電晶體11接通太快以便輸入擦除資料（圖丨中由，，丨"所 才曰不之擦除資料係指一單元狀態，且當輸入擦除資料時， 鎖存電路110之節點QAb以” 〇 ”輸入）。即，若根據在資料並 未兀全載入至行線上的狀態下之資料輸入訊號接通資 料輸入電晶體11，則鎖存電路110之節點QAb之程式資料 1經放電且接著改變為程式資料，，〇，，。 如上所述，若已鎖存於鎖存電路110之節點QAb上之程 式資料”1”經轉移為程式資料”〇”，則在記憶體單元之程式 操作的時候產生一"失效”狀態。 【發明内容】 本t明之優點為一種呼叫緩衝器，其中在一 NAND快 閃記憶體裝置之—檢查㈣式操作的時候將資料緩慢傳輸 至暫存器不改變已鎖存人—呼叫緩衝器之—暫存器中的資 107203.doc 1290324 料值。此由於減少在NAND快閃記憶體裝置之程式操作期 間之失效的發生而改良良率。 在一實施例中，一非揮發性記憶體裝置包括：一記憶體 單元陣列；及一呼叫緩衝器，其耦接至該記憶體單元陣列 且包括一第一暫存器，該第一暫存器具有一第一輸入單元 以接收第一程式資料、一第二輸入單元以接收第一擦除資 料、一耦接至第一輸入單元之第一延遲組件及一耦接至第

二輸入單元之第二延遲組件。第一輸入單元經組態以根據 第一資料輸入訊號將第一程式資料轉移至第一暫存器之第 一節點，且第二輪入單元經組態以根據第二資料輸入訊號 將第一擦除程式轉移至第一暫存器的第二節點。第一及第 二延遲組件經使用以分別將第一及第二資料輸入訊號之一 輸入延遲至第-及第二輸人單元，且在檢查板程式操作期 間刀別將輸入第一程式資料及第一擦除資料之額外時間提 供入第一及第二輸入單元中。 另一實施例中，非揮發性記憶體裝置之一 τ，後衝 包括-第-暫存器，該第一暫存器具有一第一輸入單元:: 根據經由第-資料路徑由第—輸入單元所接收之第一資料 :::號ί接收程式資料及-第二輸入單元以根據經由第 路徑由弟二輸人單元所接收的第二資料輸入訊號來 接收擦除資料。第一於 口 _ 式資料轉移至第暫二第一資料輸入訊號將程 據第暫第一節點，且第二輸入單元根 -貝㈣人訊號將擦除資料 節點。將第-輸入單元提供於一行線與第一節 107203.doc -7- 1290324 將第二輸入單元提供於行線與第二節點之間，分別經由行 線將程式資料及擦除資料輸人至第—及第二輸人單元。第 -資料路#經組態為充分長以將第—資料輸人㈣之—輸 入延遲至第-輸入單元且提供一額外時間以將程式資料輸 入至第一輸入單元。 【實施方式】 將參看附圖結合較佳實施例來描述本發明。 圖2為根據本發明之一較佳實施例之例如NAND快閃記憶 體裝置的非揮發性記憶體裝置之電路圖。nand快閃記憶 體裝置I & 5己憶體單元陣列、—呼叫緩衝器2⑼及一 行選擇單元300。 記憶體單元陣列100包括記憶體單元贈至MCn。記憶 體單元MC0至MCn在一汲極選擇電晶體DST與一源極選擇 電曰曰體SST之間串連以形成單元串。將汲極選擇電晶體 DST連接至位凡線]51^、BL〇中之每一者，且將源極選擇電 曰曰體SST連接至一通用源極線CSL。位元線指示一偶數 位兀線，且位元線BL〇指示一奇數位元線。記憶體單元（例 如，Ml)由一諸如WL1之字線控制且形成呼叫。 呼叫緩衝器200提供於記憶體單元陣列i 〇〇與行選擇單元 300之間，且包括一位元線選擇及偏壓單元210、一預充電 單元220、一回拷（c〇pyback)程式單元23〇、一第一暫存器 240及一第二暫存器25〇。偶數位元線BLe及奇數位元線 BL〇經由一感測線S0連接至呼叫緩衝器200。NAND裝置可 包括複數個呼叫緩衝器。在圖2中僅展示一個呼叫緩衝器 107203.doc 1290324 200 〇 位元線選擇及偏壓單元210包括偏壓供應電晶體Nil、 N12及位元線選擇電晶體N13、N14。偏壓供應電晶體Nil 之一端連接至偶數位元線BLe，且另一端連接至一用於施 加一偏壓訊號（VIRPWR)的線。使用一閘極控制訊號 (DISCHe)來接通或斷開偏壓供應電晶體Nil。為將資料程 式化入與偶數位元線BLe相關聯之單元中，偏壓供應電晶 體Nil根據閘極控制訊號（DISCHe)接通且將一電源電壓 (VCC)施加至偶數位元線BLe作為偏壓訊號（VIRPWR)。偏 壓供應電晶體N12之一端連接至奇數位元線BLo，且另一 端連接至一用於施加偏壓訊號（VIRPWR)的線。使用一閘 極控制訊號（DISCHo)來接通或斷開偏壓供應電晶體N12。 為將資料程式化入與奇數位元線BLo相關聯之單元中，偏 壓供應電晶體N12根據閘極控制訊號（DISCHo)接通且將電 源電壓（VCC)施加至奇數位元線BLo作為偏壓訊號 (VIRPWR)。位元線選擇電晶體N13根據位元線選擇訊號 (BSLe)將偶數位元線BLe連接至感測線SO，且位元線選擇 電晶體N14根據位元線選擇訊號（BSLo)將奇數位元線BLo 連接至感測線SO。如本文中所使用，術語，，資料”係指一或 多個資訊位元。 預充電單元220包括一連接於電源電壓（VCC)與感測線 SO之間之PM0S電晶體PI 1。使用一預充電訊號（pRECpjb) 接通或斷開PM0S電晶體P11。該PMOS電晶體？1丨使用電源 電壓（VCC)預充電感測線SO且在一讀取操作中經由感測線 107203.doc 1290324 SO將電流供應至位元線BLe或BLo。 回拷程式單元2 3 0包括一連接於感測線S Ο與第一暫存滤 240之間之NM0S電晶體N28。在一回拷程式操作的時候’ 使用一回拷訊號（CPBK)接通或斷開NM0S電晶體N28。此 時，NM0S電晶體N28起作用以連接第一暫存器240及感測 線SO以便在回拷程式操作的時候將儲存於第一暫存器240 中之一單元之資料重新程式化為另一單元。 第一暫存器240包括第一鎖存電路LT1，NM0S電晶體 B N21、N22，重置電晶體N23，資料輸入電晶體N24、 N25，反相器IV11至IV14，延遲電容器Cl、C2，反相器 IV3，程式電晶體N26，讀取電晶體N27及驗證電晶體 P12。第一鎖存電路LT1包括反相器IV1、IV2且鎖存自記憶 體單元讀取之資料或待程式化之資料。根據感測線SO之一 訊號接通或斷開NM0S電晶體N21，且根據一主要鎖存訊 號（LCH—L)接通或斷開NM0S電晶體N22。當NM0S電晶體 | N21接通時接通NM0S電晶體N22，從而將第一鎖存電路 LT1之節點QAb設定為且將節點QA設定為"1"。重置電 晶體N23速接於第一鎖存電路LT1之節點QA與一地面電壓 (VSS)之間，且包括一 NM0S電晶體，該NM0S電晶體之閘 極經施加一重置訊號（RST__L)。重置電晶體N23將第一鎖 存電路LT1之節點QA初始化為”0”且將節點QAb初始化為 ’’I’1。資料輸入電晶體N24連接於第一鎖存電路LT1之節點 QAb與行選擇單元300之間且接收作為一控制訊號之資料 輸入訊號（DI_L)。在本實施例中，電晶體N24係一 107203.doc -10- 1290324 NM〇S。資料輪入電晶趙N25連接 點Q讀行選擇單元3⑽之間且接 =電路LT1之即 輸入訊號_—L)。在本實施例:為一雷控;訊號之資料 NM〇s。資料輸入電晶體N 撼:體N25係一 mT τ _ N25係根據資料輸入訊號 ^Λη/)而接通且起作用精存自第—鎖存電路⑶ 外部源所接收的程式資料或擦除資 經由一資料線DL·而接收。 寻貝卞叶讶 延遲電容器C1及C 2經提供以便做出如圖3 Β中所示之資 料輸入訊號⑼_LAnDI_L)之波形，意即以便緩慢接通資 料輸入電晶魏4及似。此等電容器經組態以延遲正施 加至資料輸入f晶體N24' N25之資料輸入訊號（DU及 nDI一L) ’以便延遲待儲存於鎖存電路LTi中之程式或擦除 資料。電容器C1&C2之尺寸可經調節以獲得一所需延遲 時間，意即，可使用較大電容器來延長延遲時間且使用一 較小電容器來縮短延遲時間。圖3 A展示當未在第一暫存器 中提供延遲電容器C1&C2時之資料輸入訊號（DI、nm)之 脈衝波形。圖3B展示當在第一暫存器中提供延遲電容器時 之資料輸入訊號（DI、nDI)之脈衝波形。 反相器IV11及IV12緩衝資料輸入訊號（DI—L)且在一給定 延遲之後輸入其。反相器IV13及IV14緩衝資料輸入訊號 (nDI一L)且在一給定延遲之後輸入其。反相器iV3反轉第一 鎖存電路LT1之節點QAb之一訊號。程式電晶體N26連接於 感測線SO與反相器IV3之輸出端子之間，且包括_Nm〇s 電晶體’該NM0S電晶體之閘極經施加一程式訊號 107203.doc -11- 1290324 (PGMJLP程式電晶體Ν2ό傳輸程式資料或擦除資料，意 即，將反相器IV3之一輸出訊號經由感測線SO傳輸至位元 線BLe或BLo 〇讀取電晶體N27連接於反相器IV3之輸出端 子與行選擇單元300之間且包括一NMOS電晶體，該NMOS 電晶體之閘極經施加一讀取訊號（PBDO_L)。讀取電晶體 N27傳輸自記憶體單元輸出之資料，意即將反相器IV3之一 輸出訊號經由行選擇單元300傳輸至資料線DL。驗證電晶 體P12連接於電源電壓（VCC)與節點nWDOJL之間且包括一 PM0S電晶體，該PM0S電晶體之閘極經施加第一鎖存電路 LT1之節點QA的一訊號。驗證電晶體P12起作用以驗證程 式或擦除，且藉由讀取一自第一鎖存電路LT1之節點QA所 接收之訊號來驗證程式或擦除之通過或失效。 第二暫存器250包括第二鎖存電路LT2、NMOS電晶體 N31及N32、重置電晶體N33、資料輸入電晶體N34及 N35、反相器IV15至IV18、延遲電容器C3及C4、反相器 IV6、程式電晶體N36、讀取電晶體N37及驗證電晶體 P13。此等元件執行與在第一暫存器240中之相應元件相似 的功能。 行選擇單元300包括一根據一行選擇訊號（Y-DRV)控制之 NMOS電晶體N3 8。NMOS電晶體N38起作用以連接呼叫緩 衝器200及資料線DL。行選擇訊號（Y-DRV)係由一行位址 產生。 如上所述，在程式、讀取及驗證操作的時候，呼叫緩衝 器之第一及第二暫存器240、250選擇性地操作。舉例而 107203.doc -12- 1290324 言，若啟動第一暫存器240以執行程式、讀取及驗證操 作，則第二暫存器250不啟動。若啟動第二暫存器25〇以執 行程式、讀取及驗證操作，則第一暫存器240不啟動。 根據本實施例，鎖存電路LT1或LT2之節點QAb或節點 QBb之程式資料的電壓位準並非藉由緩慢接通資料輸入電 晶體N24及N25(或N34及N35)來改變。即，程式資料或擦 除資料經緩慢轉移至鎖存電路LT1或LT23B。 以下將描述啟動第一暫存器240之情況作為一實例。資 I 料輸入電晶體N25根據資料輸入訊號（nDi一L)來接通且程式 資料輸入至呼叫缓衝器之第一鎖存電路LT1。資料輸入電 晶體N24接著根據資料輸入訊號（DI_L)來接通且擦除資料 輸入至呼叫緩衝器之第一鎖存電路LT1。以此方式，藉由 交替輸入程式資料及擦除資料所執行之程式操作係指一檢 查板程式。 在此情況下，輸入至呼叫緩衝器之第一鎖存電路LT1之 ，擦除資料及程式資料均為”〇”。為更加詳細，若根據資料 輸入机號（nDI一L)接通資料輸入電晶體N25，則以程式資料 輸入第一鎖存電路LT1之節點qa且以，，〇”輸入位元線 BLe或BLo。另一方面，若根據資料輸入訊號接通 資料輸入電晶體Ν24，則以擦除資料”〇”輸入第一鎖存電路 LT1之節點QAb且經由反相器IV3以"丨，，輸入位元線BLe或 BLo ° 在檢查板程式操作中，若根據資料輸入訊號（nDIJL)接 通資料輸入電晶體N25且程式資料輸入至第一鎖存電路 107203.doc -13- 1290324 LT1之節點QA，則第一鎖存電路lti之節點QA鎖存》，〇，，且 其之節點QAb鎖存"1"。因此，行選擇電晶體N38被斷開且 Y線浮動。此後，為將擦除資料”〇”輸入至第一鎖存電路 LT1之節點QAb，資料輸入電晶體N24係使用資料輸入訊號 (DIJL)而接通。如圖2所示，將電容器（^耦接至輸入資料 輸入訊號（DIJLL)之線，以使得電晶體N24根據圖3B中所 不之延遲之資料輸入訊號（DI)來緩慢接通。延遲之資料輸 入訊號（DI)係輸入至反相器j v丨2之資料輸入訊號（di一l)的 一延遲之波形。作為延遲之結果，將擦除資料載入至丫線 上所需之時間增加。因此，即使γ線被加長，亦提供充足 時間以將資料完全載入γ線中。因此，第一鎖存電路lti 之節點QAb及節點qb之值可未經改變。耦接至電晶體N25 之電容器C2提供相對於資料輸入訊號（nDL一[)類似的延 遲。 緩慢接通資料輸入電晶體N24、N25之另一方法為加長 一輸入資料輸入訊號（DI、nDI)之線，以使得資料輸入訊 號（DI、nDI)如圖3A所示緩慢輸入至鎖存電路1/11或1^2而 非使用電容器C1及C2。如圖3八及33所示，使用電容器C1 及C2之延遲時間與一輸入資料輸入訊號之線被加長的延遲 時間相同。 舉例而吕，對於一 1(3裝置而言，金屬i用作使用其將資 料輸入Λ唬（DI、nDl)輸入至鎖存電路的線。該線提供為 大約200 μιη。該種線可用於將資料輸入訊號（di、nm)施 加至256個呼叫緩衝器。 107203.doc -14- 1290324 若所使用之呼叫緩衝器之數目較少，則需要加長資料輪 入訊唬線。另一方面，若所使用之呼叫缓衝器之數目較 多，則需要縮短資料輸入訊號線。舉例而言，若為64個= 叫缓衝器，則資料輸入訊號線需要大約8〇() μιη。 雖然已參考特殊實施例做出先前描述，但應瞭解，熟悉 此項技術者可在不脫離本發明之精神及範疇的條件下對以 上特殊實施例做出改變及修正。舉例而言，使用一可沿路 位添加之反相器而非使用一延遲電容器將資料輸入訊號輸 入至NMOS電晶體24、25。本發明之範疇係使用附加之申 請專利範圍來界定。 【圖式簡單說明】 圖1為一其中累積呼叫緩衝器之習知nand快閃記憶體裝 置之方塊圖； 圖2為根據本發明之一實施例之一 NAND快閃記憶體裝置 的電路圖；及 圖3A為用於驅動一呼叫緩衝器之資料輸入電晶體的資料 輸入訊號之波形，其中在一暫存器中未提供延遲電容器。 圖3B展示用於驅動一呼叫緩衝器之資料輸入電晶體的資 料輸入訊號之脈衝波形，其中在一暫存器中提供了延遲電 容器。 【主要元件符號說明】 11 資料輸入電晶體 12 資料輪入電晶體 100 記憶體單元陣列 107203.doc • 15- 1290324 110 鎖存電路 200 呼叫緩衝器 210 偏壓單元 220 預充電單元 230 回拷程式單元 240 第一暫存器 250 第二暫存器 300 行選擇單元 BSLe 位元線選擇訊號 BSLo 位元線選擇訊號 Cl，C2 延遲電容器 CPBK 回拷訊號 CSL 通用源極線 DI 資料輸入訊號 DISCHe 閘極控制訊號 DST 汲極選擇電晶體 LT1 第一鎖存電路 MCO 至 MCn 記憶體單元 N 電晶體 Pll PMOS電晶體 PBDO_L 讀取訊號 PGM_L 程式訊號 Prech 預充電 PRECHb 預充電訊號 107203.doc -16- 1290324 QA 節點 QAb 節點 QB 節點 QBb 節點 RST_L 重置訊號 SO 感測線 SST 源極選擇電晶體 VCC 電源電壓 VIRPWR 偏壓訊號 VSS 地面電壓 WL 字線 Y-DRV 行選擇訊號 107203.doc 17-

Claims (1)

1290324 十、申請專利範圍： 1· 一種非揮發性記憶體裝置，其包含： 5己憶體單元陣列；及 第：：緩衝器’其耦接至該記憶體單元陣列且包括一 第-程式資料、一第一〜一輸入單元以接收 -麵接… 早兀以接收第一擦除資料、 ^第一輸入單元之第一延遲組件及— 第二輪入單元之第二延遲組件， 接至”亥 號第—輸入單元經組態以根據-第-資料輸入訊 號將該第-程式資料轉移至該第一暫存器之— 點，且該第—_人g — …楚輸早7°經組態以根據-第二資料輸入訊 〜將該第-擦除程式轉移至該第—暫存器之—第二節 二中該第一延遲組件及該第二延遲組件用於分別將該 弟-資料輸入訊號及該第二資料輸入訊號之一輸入延遲 至該第-輸入單元及該第二輸入單元，且提供一額外時 間以在一檢查板程式操作期間分別將該第一程式資料及 該第-擦除資料輸入至該第一輸入單元及該第二輸入單 2·如请求項1之裝置，其中該第一輸入單元經由一第一資 料路徑接收該第-資料輸人訊號，其中 經麵接至該第一資料路徑。 件 3·如請求項2之裝置，#中該第一輸入單元包含__提供於 D亥第暫存器之該第一節點與一行線之間的第一電晶 107203.doc 1290324 電晶體具有一經組態以經由該第-資料路徑 接收该第一資料輸入訊號之閘極。 4. :凊求項3之裝置’其中該第二輪入單元經由一第 料路控接收該第二資料輸入訊號， 經麵接至該第二資料路徑。 …第一組件 5. 2求:4之裝置’其中該第二輸入單元包含一提供於 :第：暫存器之該第二節點與該行線之間的第二電晶. 接收；HaSa體具有—經組態以經由該第二資料路徑 Μ第一資料輸入訊號之閘極。 6. 如叫求項1之裝置，其中該呼叫緩衝器進一步包含一第 :暫存器’該第二暫存器具有一第三輸入單元以接收第 資料’及一第四輸入單元以接收第二擦除資料， 二^延遲組件及第四延遲組件分別經麵接至該第三 剧入單元及該第四輸入單元。 7. :請求項6之裝置’其中該第三輸入單元根據一經由一 二:資料路徑輸入至第三輸入單元之第三資料輸入訊號 盆以第i程式資料轉移至該第二暫存器之一第三節點， 8八1/亥第三延遲組件係沿著該第三資料路徑而提供。 ^求項7之裝置’其中該第三輸入單元包含_提供於 體亥第二暫存器之該第三節點與一行線之間的第三電晶 9. 如明2項6之裝置，其中該第四輸入單元根據一經由一 Ϊ、四貝料路徑所接收之第四資料輸入訊號將該第二擦除 貝料轉移至該第二暫存器之一第四節點，其中該第四延 107203.doc 1290324 遲矣且件係沿著該第四資料路徑而提供。 1〇·如請求項9之裝置，其中該第四輸入單元包含一提供於 該第二暫存器之該第二節點與一行線之間的第四 體。 曰曰 其中該第三延遲組件包括至少_電 U•如請求項6之裝置 容器。 其中該第一延遲組件包括至少一電 12·如請求項丨之裝置 容器。 如請求項4之裝置’其中該第一節點及該第二節點^且 於不同二元狀態下，該程式資料經由該行線輸入 至该第一輸入單元。 如請求項4之裝置’其中該呼叫緩衝器進一步 接至該第-輸入單元及該第二輸入單元之鎖3馬 &如請求項4之褒置，其進一步包含： ° 八有弟一暫存器之另一呼叫缓#f哭斗咕 且有-楚一认 ”級衝為’該第二暫存器 :_、第二輸人單元以接收第二程式資料及—第四輪入 早7L以接收第二擦除資料， ， 其中該第三輸入單元根據一 - 4口 4 a · 乐—貝料輸入訊號將兮筮 一私式資料轉移至該第二暫存器之 將该第 齡人结- 弟_郎點’該第：Γ 號，：二由7三資料路徑接收該第三資料輸入： …；貝’路徑比該第-資料路徑短-給定長度， 度，該第-資料一第？;料―路_之該给定長 从一種非揮純記憶«置之徑長祕定長度。 Y ”故衝器，其包含： 107203.doc 1290324 一第一暫存器’其具有-第-輸入單元以根據―經由 -第-資料路徑由該第一輸入單元所接收之第一 入訊號來接收程式資料及—第二輸人單元以根據一經: 一第二資料路徑由該笫一舲 田邊弟一輸入早兀所接收之第二資料 入訊7虎來接收擦除資料， ^ 其中該第一輸入單元根據該第一資料輸入訊號將該程 '資料轉移，該第一暫存器之一第一節點，且該第二輸 入皁兀根據忒第一責料輸入訊號將該擦除資料轉移至該 第一暫存器之一第二節點， μ 其中該第-輸入單元係提供於一行線與該第-節點之 間，且該第二輸入單元係提供於該行線與該第二節點之 二二程”式資料及該擦除資料分別經由該行線輸入至該 第輸入早元及該第二輸入單元， 其中該第-資料路徑經組態為充分長以將該第一資料 17. 18. 號之—輸人延遲至該第—輸人單元且提供一額外 時間以將該程式資料輸入至該第一輸入單元。 如請求項16之呼叫緩衝器，其 金屬1而形成。 τ 4貝抖路徑係使用 :請求項16之呼叫緩衝器’其進一步包含 裔，該第二暫存器具有一 程式資料之第：幹入…1 科輪入訊號接收 接收捧除資:：:：根據一第四資料輸入訊號 k除貝科之第四輸入單元， 單其將該第三資料輸入訊號輸入至該第三輸入 的_ 貝料路徑經組態為充分長以將第三資料輸入訊號 107203.doc 1290324 之一輸入延遲至該第三輸入單元。 19.如請求項13之呼叫緩衝器，其中與該第三輸入單元相關 聯之該資料路徑係藉由金屬1而界定。

107203.doc